KR20130020417A - 반도체 소자 - Google Patents

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KR20130020417A
KR20130020417A KR1020110083046A KR20110083046A KR20130020417A KR 20130020417 A KR20130020417 A KR 20130020417A KR 1020110083046 A KR1020110083046 A KR 1020110083046A KR 20110083046 A KR20110083046 A KR 20110083046A KR 20130020417 A KR20130020417 A KR 20130020417A
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강재록
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이성삼
우동수
정경호
정정규
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Abstract

고집적화된 반도체 소자를 개시한다. 본 발명의 일 실시 예에 따른 반도체 소자는 활성 영역 내에 트렌치를 가지는 기판; 상기 트렌치 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 상기 기판의 상부면을 향하는 방향으로 돌출된 제1 부분을 가지는 게이트 전극 패턴; 및 상기 게이트 전극 패턴 상에 형성되고 상기 트렌치를 매립하는 유전체 패턴;을 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 매립 워드 라인 구조를 가지는 반도체 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 고집적화가 요구되고 있다. 그러나 반도체 장치의 고집적화를 위한 반도체 소자의 제조 공정의 미세화에 어려움을 겪고 있다.
본 발명의 기술적 과제는 상기 문제점을 극복하기 위하여 고집적화된 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자는 활성 영역 내에 트렌치를 가지는 기판; 상기 트렌치 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 상기 기판의 상부면을 향하는 방향으로 돌출된 제1 부분을 가지는 게이트 전극 패턴; 및 상기 게이트 전극 패턴 상에 형성되고 상기 트렌치를 매립하는 유전체 패턴;을 포함한다.
상기 게이트 전극 패턴은 상기 제1 부분의 측면에 배치되는 제2 부분을 더 포함할 수 있으며, 상기 제1 부분의 상부면은 상기 제2 부분의 상부면보다 레벨(level)이 더 높을 수 있다.
상기 제1 부분은 상기 게이트 절연막과 이격되어 배치될 수 있고, 상기 제2 부분은 상기 게이트 절연막과 접하며 상기 제1 부분을 둘러싸는 형상을 가질 수 있다.
상기 제2 부분의 상부면 위로 돌출된 상기 제1 부분의 일부는 상기 유전체 패턴에 의해 둘러싸일 수 있다.
상기 제1 부분과 상기 제2 부분은 동일한 물질로 구성될 수 있다.
상기 제1 부분과 상기 제2 부분은 상이한 물질로 구성될 수 있으며, 상기 제1 부분을 구성하는 물질은 상기 제2 부분을 구성하는 물질보다 비저항(resistivity)이 낮을 수 있다.
상기 기판의 내부에 형성되며, 상기 기판의 상부면 및 상기 트렌치에 인접하여 공핍 영역(depletion region)이 형성될 수 있고, 상기 제1 부분의 상부면은 상기 공핍 영역보다 레벨(level)이 더 낮을 수 있다.
상기 공핍 영역 상에 있는 상기 기판의 상부면은 커패시터의 하부 전극과 전기적으로 연결될 수 있다.
상기 유전체 패턴은, 상기 게이트 절연막 및 상기 게이트 전극 패턴과 접하는 제1 유전체 패턴; 및 상기 제1 유전체 패턴 상에 배치된 제2 유전체 패턴;을 포함할 수 있고, 상기 제1 유전체 패턴은 상기 제2 유전체 패턴을 둘러싸는 형상을 가질 수 있다.
상기 제1 유전체 패턴의 유전율은 상기 제2 유전체 패턴의 유전율보다 더 낮을 수 있다.
상기 제1 유전체 패턴과 상기 제2 유전체 패턴은 동일한 물질로 구성될 수 있다.
상기 게이트 절연막은 상기 트렌치를 따라 균일한 두께를 가질 수 있다.
상기 게이트 절연막의 두께는 상기 트렌치의 상부에서의 두께가 상기 트렌치의 하부에서의 두께보다 더 두꺼울 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자는 서로 이격되어 제1 방향으로 신장하는 복수개의 트렌치를 활성 영역 내에 가지는 기판; 상기 복수개의 트렌치들을 각각 매립하는 워드 라인 구조체로서, 상기 트렌치 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극 패턴; 및 상기 게이트 전극 패턴 상에 형성되는 유전체 패턴;을 포함하는, 상기 워드 라인 구조체; 및 상기 기판 상에 배치되어, 서로 이격되어 상기 제1 방향과 다른 제2 방향으로 신장하는, 복수개의 비트 라인 구조체;를 포함하고, 상기 게이트 전극 패턴은, 상기 게이트 절연막과 이격되고, 상기 기판의 상부면을 향하는 방향으로 돌출된 제1 부분; 및 상기 게이트 절연막과 접하고 상기 제1 부분을 둘러싸는 제2 부분;으로 구성되고, 상기 제1 부분의 상부면은 상기 제2 부분의 상부면보다 레벨(level)이 더 높을 수 있다.
본 발명에 따른 반도체 소자에 따르면, 워드라인의 저항의 감소 및 게이트 유도 드레인 누설의 감소를 동시에 구현할 수 있다. 즉, 게이트 전극 패턴의 돌출된 부분에 의하여 워드라인의 저항이 감소되며, 게이트 전극 패턴의 리세스된 부분에 의하여 게이트 유도 드레인 누설이 감소된다. 또한, 유전율이 상이한 두 개의 유전체 패턴이 캐핑층으로 구성되어 게이트 유도 드레인 누설의 추가적인 감소를 구현할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 9a 내지 도 9h는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10i는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 소자 동작 개선 효과를 도해하는 그래프이다.
도 12a는 본 발명의 기술적 사상에 의한 실시예들에 따른 구조를 가지는 반도체 소자의 레이아웃이다.
도 12b는 도 12a의 12B - 12B'선 단면도이다.
도 12c는 도 12a의 12C - 12C'선 단면도이다.
도 13은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 14는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 15는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것일 수 있다.
도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 트렌치(111)를 가지는 기판(110)이 제공된다.
기판(110)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 기판(110)은 SOI(Silicon On Insulator) 기판, 갈륨-비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등으로 이루어질 수 있다.
트렌치(111)의 단면을 도시한 도면들에서, 트렌치(111)의 측벽이 기판(110)의 상부면(110T)에 수직하게 개시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 트렌치(111)의 측벽은 기판(110)의 상부면(110T)에 비스듬한 각을 형성할 수도 있다.
기판(110)은 불순물이 주입된 영역인 활성 영역을 포함할 수 있다. 상기 활성 영역은 소스/드레인 영역으로 작용할 수 있다. 상기 활성 영역을 형성하기 위한 이온주입 공정 시 PH3, AsH3 등과 같은 N형 불순물 소스 또는 BF3, BCl3 등과 같은 P형 불순물 소스를 사용할 수 있다. 반도체 소자에 인가되는 전압 및 전류에 의하여, PN 접합의 경우 전자와 정공의 확산 현상이 발생할 수 있다. 이에 의하여, 상기 활성 영역 내에 전자 및/또는 정공의 농도(또는 갯수)가 현저하게 낮은 공핍 영역(depletion region)이 형성될 수 있다. 즉, 공핍 영역은 기판(110)의 내부에 형성되고, 구체적으로는, 기판의 상부면(110T) 및 트렌치(111)에 인접하여 형성될 수 있다. 공핍 영역의 형상 및 위치는 본 발명의 기술적 사상을 제한하지 않는다. 다만, 공핍 영역은 게이트 전극 패턴(130a)보다 레벨(level)이 더 높을 수 있다.
트렌치(111) 상에 게이트 절연막(124)이 형성된다. 게이트 절연막(124)은, 예를 들어, 실리콘 산화막으로 이루어질 수 있다. 게이트 절연막(124)은 트렌치(111)의 측벽을 따라서 균일한 두께를 가질 수 있다. 즉, 트렌치(111)의 상부의 측벽 상에 형성된 게이트 절연막(124)과 트렌치(111)의 하부의 측벽 상에 형성된 게이트 절연막(124)의 두께는 실질적으로 차이를 가지지 않을 수 있다.
게이트 절연막(124) 상에 게이트 전극 패턴(130a)이 형성된다. 게이트 전극 패턴(130a)은 도전성 물질로 이루어질 수 있다. 게이트 전극 패턴(130a)은 제1 부분(131)과 제2 부분(132)을 포함할 수 있다. 게이트 전극 패턴(130a)의 제1 부분(131)은 기판(110)의 상부면(110T)을 향하는 방향으로 돌출된다. 예를 들어, 게이트 전극 패턴(130a)의 제1 부분(131)은 기판(110)의 상부면(110T)을 향하는 방향으로, 제2 부분(132)으로부터 돌출된다. 게이트 전극 패턴(130a)의 제2 부분(132)은 제1 부분(131)의 측면에 배치된다. 제1 부분(131)은 게이트 절연막(124)과 이격되어 배치되며, 제2 부분(132)은 게이트 절연막(124)과 접하며 제1 부분(131)을 둘러싸는 형상을 가질 수 있다.
게이트 전극 패턴(130a)의 제1 부분(131)의 상부면(131T)은 게이트 전극 패턴(130a)의 제2 부분(132)의 상부면(132T)보다 레벨(level)이 더 높다. 즉, 제1 부분(131)의 상부면(131T)은 기판(110)의 상부면(110T)으로부터 h2의 깊이에 위치하며, 제2 부분(132)의 상부면(132T)은 기판(110)의 상부면(110T)으로부터 h1의 깊이에 위치한다. 여기에서, 상기 h1은 상기 h2보다 더 큰 값을 가진다. 따라서, 제1 부분(131)의 상부면(131T)과 제2 부분(132)의 상부면(132T)은 단차(Δh)를 가지게 된다. 제1 부분(131)은 제2 부분(132)의 상부면(132T)에서 기판의 상부면(110T)을 향하는 방향으로 돌출되는 돌출부를 포함하며, 상기 돌출부의 높이는 상기 단차(Δh)에 대응된다. 다른 관점에서 이해하면, 게이트 전극 패턴(130a)은 게이트 절연막(124)과 접하는 측부가 단차(Δh)만큼 리세스(recess)된 형상을 가진다.
한편, 제1 부분(131)과 제2 부분(132)은 서로 상이한 물질로 구성될 수 있다. 제1 부분(131)을 구성하는 물질은 제2 부분(132)을 구성하는 물질보다 비저항(resistivity)이 낮을 수 있다.
제1 부분(131)은 금속, 금속의 합금, 금속질화물, 또는 금속실리사이드와 같은 도전성 물질로 이루어질 수 있다. 예를 들어, 제1 부분(131)은 TiN, TiSiN, WN, TaN, Ta, Ti, Ru, W, Al 또는 폴리실리콘 중에서 적어도 어느 하나를 포함하여 이루어질 수 있다. 제1 부분(131)은 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 또는 원자층 증착법(ALD) 등에 의하여 형성될 수 있다. 한편, 제2 부분(132)도 금속, 금속의 합금, 금속질화물, 또는 금속실리사이드와 같은 도전성 물질로 이루어질 수 있다. 예를 들어, 제2 부분(132)은 TiN, TiSiN, WN, TaN, Ta, Ti, Ru, W, Al 또는 폴리실리콘 중에서 적어도 어느 하나를 포함하여 이루어질 수 있다. 제2 부분(132)은 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 또는 원자층 증착법(ALD) 등에 의하여 형성될 수 있다. 예를 들어, 제1 부분(131)은 텅스텐(W)으로 이루어질 수 있고, 제2 부분(132)은 질화티타늄(TiN)으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한, 활성 영역의 트렌치(111) 내에 게이트 전극 패턴(130a)이 완전히 매립된 구조에서는, 반도체 소자의 비트라인과 워드라인이 오버랩(overlap)되지 않기 때문에, 상기 워드라인과 비트라인간의 오버랩에 의한 비트라인 로딩 캐패시턴스가 발생하지 않는 이점을 가질 수 있다. 그러나, 워드라인의 저항을 감소시키기 위하여 낮은 저항을 가지는 금속 게이트를 사용하는 경우, 금속 게이트와 소스/드레인 영역이 오버랩된 영역에서 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL)이 심하게 발생되어 데이터 리텐션 시간(data retention time)이 현저하게 저하되는 문제점을 발명자는 인식하였다. 특히, 상기 금속 게이트와 오버랩되는 소스/드레인 영역이 커패시터의 하부 전극과 전기적으로 연결되는 경우에, 상기 게이트 유도 드레인 누설이 심각한 문제가 되는 것을 발명자는 인식하였다. 이는 금속 게이트의 큰 일함수(work function)가 중요한 원인인 것으로 추정된다.
발명자는 게이트 절연막(124)과 직접 접촉하는 게이트 전극 패턴(130a)의 부분과 공핍 영역(D)이 이격되는 거리가 상기 게이트 유도 드레인 누설에 중요한 인자가 되는 것을 발견하였다. 따라서, 제2 부분(132)의 상부면(132T)이 공핍 영역(D)과 이격되는 거리가 클수록(즉, 도 1에서 도시된 h1의 값이 클수록) 상기 게이트 유도 드레인 누설이 작아지는 것을 발견하였다. 그러나, 상기 h1의 값이 클수록 워드라인의 저항은 커지기 때문에, 이를 보완하기 위하여, 발명자는 게이트 절연막(124)과 이격되고, 제2 부분(132)보다 돌출되는 제1 부분(131)을 고안하였다. 따라서, 제1 부분(131)의 상부면(131T)이 제2 부분(132)의 상부면(132T)에서 돌출되는 높이가 클수록(즉, 도 1에서 도시된 h2의 값이 작을수록) 상기 워드라인의 저항이 작아지는 것을 발견하였다.
즉, 제1 부분(131)은 워드라인의 저항의 감소에 기여하고, 제2 부분(132)은 게이트 유도 드레인 누설의 감소에 기여한다. 따라서, 본 발명의 기술적 사상에 따른, 게이트 전극 패턴(130a)은 워드라인의 저항의 감소 및 게이트 유도 드레인 누설의 감소를 동시에 구현할 수 있다.
본 발명의 기술적 사상에 따르면, 제2 부분(132)의 상부면(132T)은 공핍 영역(D)보다 레벨이 더 낮을 수 있다. 나아가, 제1 부분(131)의 상부면(131T)은 공핍 영역(D)보다 레벨이 더 낮을 수 있다.
계속하여, 도 1을 참조하면, 게이트 전극 패턴(130a) 상에 형성되고 트렌치(111)를 매립하는 유전체 패턴(136a)이 개시된다. 즉, 트렌치(111) 내에 게이트 절연막(124) 및 게이트 전극 패턴(130a)을 형성한 후에 유전체 패턴(136a)을 형성함으로써, 트렌치(111) 내의 공간은 매립될 수 있다.
유전체 패턴(136a)은 제2 부분(132)의 상부면(132T) 위로 돌출된 제1 부분(131)의 일부(즉, 단차(Δh)에 해당하는 제1 부분(131)의 일부)를 둘러싸면서, 트렌치(111)를 매립할 수 있다. 유전체 패턴(136a)은 캐핑막(capping layer) 패턴으로 이해될 수 있다.
유전체 패턴(136a)은 게이트 절연막(124) 및 게이트 전극 패턴(130a)과 접하는 제1 유전체 패턴(137)을 포함할 수 있다. 나아가, 유전체 패턴(136a)은 제1 유전체 패턴(137) 상에 배치된 제2 유전체 패턴(135)을 포함할 수 있다. 제1 유전체 패턴(137)과 제2 유전체 패턴(135)은 기판의 상부면(110T)에서 노출되면서, 제1 유전체 패턴(137)은 제2 유전체 패턴(135)을 둘러싸는 형상을 가질 수 있다. 제1 유전체 패턴(137)은 제2 부분(132)의 상부면(132T) 위로 돌출된 제1 부분(131)의 상기 돌출부를 둘러싸는 형상을 가질 수 있다. 제1 유전체 패턴(137)은 제2 부분(132)의 상부면(132T) 및 게이트 절연막(124)과 접촉한다. 제1 유전체 패턴(137)은 제2 유전체 패턴(135)과 게이트 절연막(124) 사이에 개재되므로, 제2 유전체 패턴(135)은 게이트 절연막(124)과 접촉하지 않는다.
제1 유전체 패턴(137)과 제2 유전체 패턴(135)은 서로 상이한 물질로 구성될 수 있다. 제1 유전체 패턴(137)의 유전율은 제2 유전체 패턴(135)의 유전율보다 더 낮을 수 있다. 예를 들어, 제1 유전체 패턴(137)은 실리콘산화물과 같은 산화물로 구성될 수 있으며, 제2 유전체 패턴(135)은 실리콘질화물과 같은 질화물로 구성될 수 있다. 이외에도, HTO (high temperature oxide), MTO (medium temperature oxide), PE-TEOS (plasma enhanced tetraethyl othosilicate), SOG (spin on glass), USG (undoped silicate glass), HDP (high density plasma) CVD 산화물, TOSZ (Tonen SilaZene), 또는 이들의 조합으로 이루어질 수 있다.
발명자는 앞에서 기술된 물성과 형상을 가지는 제1 유전체 패턴(137)과 제2 유전체 패턴(135)을 포함하는 유전체 패턴(136a)이 게이트 전극 패턴(130a)과 공핍 영역(D) 사이에서 발생되는 전기장을 감소시켜 게이트 유도 드레인 누설의 감소에 효과적으로 기여할 수 있음을 발견하였다.
도 2는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자를 나타내는 단면도이다.
기판(110), 공핍 영역(D) 및 유전체 패턴(136a)에 관한 구체적인 설명은 도 1을 참조하여 설명한 기판(110), 공핍 영역(D) 및 유전체 패턴(136a)에 관한 설명과 동일하므로, 여기에서는 생략한다.
게이트 전극 패턴(130b)은 도 1에 도해된 게이트 전극 패턴(130a)을 구성하는 제1 부분(131) 및 제2 부분(132)이 동일한 물질로 이루어지는 경우에 해당한다. 게이트 전극 패턴(130b)은 소정의 물질로 구성된 일체의 패턴으로 구성될 수 있다.
게이트 전극 패턴(130b)은 금속, 금속의 합금, 금속질화물, 또는 금속실리사이드와 같은 도전성 물질로 이루어질 수 있다. 예를 들어, 게이트 전극 패턴(130b)은 TiN, TiSiN, WN, TaN, Ta, Ti, Ru, W, Al 또는 폴리실리콘 중에서 적어도 어느 하나를 포함하여 이루어질 수 있다.
게이트 전극 패턴(130b)의 상부면은 Δh 만큼 리세스된 단차를 가진다. 리세스되는 게이트 전극 패턴(130b)의 상부면은 게이트 절연막(124)과 인접하는 부분이다. 따라서, 다른 관점에서 이해하면, 게이트 전극 패턴(130b) 중에서 Δh 만큼 돌출된 부분은 게이트 절연막(124)과 이격되어 접촉하지 않는다.
게이트 전극 패턴(130b)은 동일한 물질로 이루어지지만, 설명의 편의상 도 1에 도시된 게이트 전극 패턴(130a)과 대응되도록, 단차(Δh)만큼 돌출된 게이트 전극 패턴(130b)의 상부면을 제1 부분의 상부면(131T)으로 지칭하며, 단차(Δh)만큼 리세스된 게이트 전극 패턴(130b)의 상부면을 제2 부분의 상부면(132T)으로 지칭한다.
발명자는 게이트 절연막(124)과 직접 접촉하는 게이트 전극 패턴(130b)의 부분과 공핍 영역(D)이 이격되는 거리가 게이트 유도 드레인 누설에 중요한 인자가 되는 것을 발견하였다. 따라서, 제2 부분의 상부면(132T)이 공핍 영역(D)과 이격되는 거리가 클수록(즉, 도 2에서 도시된 h1의 값이 클수록) 상기 게이트 유도 드레인 누설이 작아지는 것을 발견하였다. 그러나, 상기 h1의 값이 클수록 워드라인의 저항은 커지기 문제점이 발생할 수 있다. 발명자는 제1 부분의 상부면(131T)이 제2 부분의 상부면(132T)에서 돌출되는 높이가 클수록(즉, 도 2에서 도시된 h2의 값이 작을수록) 상기 워드라인의 저항이 작아지는 것을 발견하였다.
즉, 돌출되는 상부면(131T)은 워드라인의 저항의 감소에 기여하고, 리세스되는 상부면(132T)은 게이트 유도 드레인 누설의 감소에 기여한다. 따라서, 본 발명의 기술적 사상에 따른, 게이트 전극 패턴(130b)은 워드라인의 저항의 감소 및 게이트 유도 드레인 누설의 감소를 동시에 구현할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자를 나타내는 단면도이다.
기판(110), 공핍 영역(D) 및 게이트 전극 패턴(130a)에 관한 구체적인 설명은 도 1을 참조하여 설명한 기판(110), 공핍 영역(D) 및 게이트 전극 패턴(130a)에 관한 설명과 동일하므로, 여기에서는 생략한다.
유전체 패턴(136b)은 도 1에 도해된 유전체 패턴(136a)을 구성하는 제1 유전체 패턴(137) 및 제2 유전체 패턴(135)이 동일한 물질로 이루어지는 경우에 해당한다. 유전체 패턴(136b)은 소정의 물질로 구성된 일체의 패턴으로 구성될 수 있다. 유전체 패턴(136b)은 전기 절연성 물질로 이루어질 수 있다. 예를 들어, 유전체 패턴(136b)은 실리콘산화물과 같은 산화물 또는 실리콘질화물과 같은 질화물을 포함할 수 있다. 그러나, 유전체 패턴(136b)을 구성하는 물질은 이에 한정되지 않으며, 반도체 소자의 기술분야에서 알려진 임의의 모든 유전체 물질로 구성될 수 있다. 예를 들어, 유전체 패턴(136b)을 구성하는 물질은 유전율 상수가 3보다 낮은 저유전율 물질을 포함할 수 있다.
유전체 패턴(136b)은, 트렌치(111) 내에 게이트 절연막(124) 및 게이트 전극 패턴(130a)을 형성한 후에, 트렌치(111) 내의 공간을 매립하도록 형성된다. 유전체 패턴(136b)은 게이트 전극 패턴(130a)의 제1 부분(131)의 상부면(131T) 및 제2 부분(132)의 상부면(132T)을 덮는다.
발명자는 게이트 절연막(124)과 직접 접촉하는 게이트 전극 패턴(130a)의 부분과 공핍 영역(D)이 이격되는 거리가 상기 게이트 유도 드레인 누설에 중요한 인자가 되는 것을 발견하였다. 따라서, 제2 부분(132)의 상부면(132T)이 공핍 영역(D)과 이격되는 거리가 클수록(즉, 도 3에서 도시된 h1의 값이 클수록) 상기 게이트 유도 드레인 누설이 작아지는 것을 발견하였다. 그러나, 상기 h1의 값이 클수록 워드라인의 저항은 커지기 때문에, 이를 보완하기 위하여, 발명자는 게이트 절연막(124)과 이격되고, 제2 부분(132)보다 돌출되는 제1 부분(131)을 고안하였다. 따라서, 제1 부분(131)의 상부면(131T)이 제2 부분(132)의 상부면(132T)에서 돌출되는 높이가 클수록(즉, 도 3에서 도시된 h2의 값이 작을수록) 상기 워드라인의 저항이 작아지는 것을 발견하였다.
즉, 제1 부분(131)은 워드라인의 저항의 감소에 기여하고, 제2 부분(132)은 게이트 유도 드레인 누설의 감소에 기여한다. 따라서, 본 발명의 기술적 사상에 따른, 게이트 전극 패턴(130a)은 워드라인의 저항의 감소 및 게이트 유도 드레인 누설의 감소를 동시에 구현할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자를 나타내는 단면도이다.
기판(110), 공핍 영역(D), 게이트 전극 패턴(130b) 및 유전체 패턴(136b)에 관한 구체적인 설명은 도 1 내지 도 3를 참조하여 설명한 기판(110), 공핍 영역(D), 게이트 전극 패턴(130b) 및 유전체 패턴(136b)에 관한 설명과 동일하므로, 여기에서는 생략한다.
게이트 전극 패턴(130b)은 도 2에 개시된 게이트 전극 패턴(130b)에 대응하며, 유전체 패턴(136b)은 도 3에 개시된 유전체 패턴(136b)에 대응한다. 게이트 전극 패턴(130b)와 유전체 패턴(136b)은 각각 일체의 패턴으로 이루어지므로, 반도체 소자의 제조공정이 단순하다는 이점을 가질 수 있다.
발명자는 게이트 절연막(124)과 직접 접촉하는 게이트 전극 패턴(130b)의 부분과 공핍 영역(D)이 이격되는 거리가 게이트 유도 드레인 누설에 중요한 인자가 되는 것을 발견하였다. 따라서, 제2 부분의 상부면(132T)이 공핍 영역(D)과 이격되는 거리가 클수록(즉, 도 4에서 도시된 h1의 값이 클수록) 상기 게이트 유도 드레인 누설이 작아지는 것을 발견하였다. 그러나, 상기 h1의 값이 클수록 워드라인의 저항은 커지기 문제점이 발생할 수 있다. 발명자는 제1 부분의 상부면(131T)이 제2 부분의 상부면(132T)에서 돌출되는 높이가 클수록(즉, 도 4에서 도시된 h2의 값이 작을수록) 상기 워드라인의 저항이 작아지는 것을 발견하였다.
즉, 돌출되는 상부면(131T)은 워드라인의 저항의 감소에 기여하고, 리세스되는 상부면(132T)은 게이트 유도 드레인 누설의 감소에 기여한다. 따라서, 본 발명의 기술적 사상에 따른, 게이트 전극 패턴(130b)은 워드라인의 저항의 감소 및 게이트 유도 드레인 누설의 감소를 동시에 구현할 수 있다.
게이트 전극 패턴(130a 또는 130b)의 상부면은 단차(Δh)를 포함하는 형상을 가지는 것으로 앞에서 이미 설명하였다. 그리고, 제1 부분의 상부면(131T)의 형상은 평평한 평면을 가지는 것으로 설명하였다. 그러나, 본 발명의 변형된 실시예들에 따르면, 게이트 전극 패턴의 제1 부분의 상부면(131T)은 다양한 형상을 가질 수 있다.
도 5 내지 도 7은 게이트 전극 패턴의 제1 부분의 상부면(131T)은 다양한 형상을 각각 도해한다. 한편, 도 5 내지 도 7은 도 1에서 개시된 기판(110), 게이트 절연막(124), 게이트 전극 패턴(130a) 및 유전체 패턴(136a)의 구성을 인용하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 명세서에 개시된 임의의 기판, 게이트 절연막, 게이트 전극 패턴 및 유전체 패턴의 조합을 가지는 반도체 소자에 적용될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 5를 참조하면, 게이트 전극 패턴(130a)의 제1 부분(131)의 상부면(131T)은 내측부가 외측부보다 오목하게 함입된 각진 형상을 가질 수 있으며, 예를 들어 M자 형상을 가질 수 있다. 게이트 전극 패턴(130a)의 제1 부분(131)이 텅스텐을 포함하는 경우, 제1 부분(131)의 내측부에 심(seam)이 형성될 수 있으며 식각 공정 과정에서 내측부가 오목하게 함입된 형상을 가질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 6을 참조하면, 게이트 전극 패턴(130a)의 제1 부분(131)의 상부면(131T)은 내측부가 외측부보다 오목하게 함입된 라운드된 형상을 가질 수 있다.
도 7은 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 7을 참조하면, 게이트 전극 패턴(130a)의 제1 부분(131)의 상부면(131T)은 내측부가 외측부보다 볼록하게 돌출된 라운드된 형상을 가질 수 있다.
도 8은 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자를 나타내는 단면도이다.
기판(110), 공핍 영역(D), 게이트 전극 패턴(130a) 및 유전체 패턴(136a)에 관한 구체적인 설명은 도 1을 참조하여 설명한 기판(110), 공핍 영역(D), 게이트 전극 패턴(130a) 및 유전체 패턴(136a)에 관한 설명과 동일하므로, 여기에서는 생략한다. 한편, 도 8은 도 1에서 개시된 기판(110), 공핍 영역(D), 게이트 전극 패턴(130a) 및 유전체 패턴(136a)의 구성을 인용하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 명세서에 개시된 임의의 기판, 공핍 영역, 게이트 전극 패턴 및 유전체 패턴의 조합을 가지는 반도체 소자에 적용될 수 있다.
게이트 절연막(124)의 두께는 트렌치(111)의 상부에서의 두께(W1)가 트렌치(111)의 하부에서의 두께(W2)보다 더 두꺼울 수 있다. 앞에서 설명한 것처럼, 게이트 유도 드레인 누설이 발생하는 영역은 게이트 전극 패턴(130a)과 공핍 영역(D) 사이의 영역을 포함하므로, 트렌치(111)의 상부에 형성된 게이트 절연막(124)의 두께는 상대적으로 두꺼운 것이 게이트 유도 드레인 누설의 감소에 유리할 수 있다.
도 9a 내지 도 9h는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 기판(110), 공핍 영역(D), 게이트 전극 패턴(130a) 및 유전체 패턴(136a)의 구조 및 물성에 관한 구체적인 설명은 도 1을 참조하여 설명한 기판(110), 공핍 영역(D), 게이트 전극 패턴(130a) 및 유전체 패턴(136a)에 관한 설명과 동일하므로, 여기에서는 생략한다.
도 9a를 참조하면, 기판(110) 상에 형성된 하드 마스크 패턴(미도시)을 식각 마스크로 하여 기판(110)을 이방성 건식 식각하여 기판(110)에 트렌치(111)를 형성한다.
도 9b 및 도 9c를 참조하면, 기판(110) 상에 게이트 절연막(124') 및 게이트 전극 패턴의 제2 부분(132')을 순차적으로 형성한다.
도 9d를 참조하면, 게이트 전극 패턴의 제2 부분(132') 상에 트렌치(111)의 나머지 공간을 모두 채우도록 게이트 전극 패턴의 제1 부분(131')을 형성한다.
도 9e를 참조하면, 게이트 전극 패턴의 제1 부분(131') 및 제2 부분(132')를 소정의 깊이까지 식각하여, 각각 게이트 전극 패턴(130a)의 제1 부분(131) 및 제2 부분(132)을 형성한다. 식각 공정(예를 들어, 에치백 공정)의 조건을 조절하여 게이트 전극 패턴의 제1 부분(131')보다 게이트 전극 패턴의 제2 부분(132')이 더 식각되도록 한다. 따라서, 제1 부분(131)의 상부면(131T)은 기판(110)의 상부면으로부터 h2의 깊이에 위치하며, 제2 부분(132)의 상부면(132T)은 기판(110)의 상부면으로부터 h1의 깊이에 위치한다. 여기에서, 상기 h1은 상기 h2보다 더 큰 값을 가진다.
도 9f 및 도 9g를 참조하면, 게이트 절연막(124') 및 게이트 전극 패턴(130a) 상에 제1 유전체층(137')을 형성하고, 제1 유전체층(137') 상에 제2 유전체층(135')을 형성하여 트렌치(111)의 빈 공간을 완전히 매립한다.
도 9h를 참조하면, 기판(110)의 상부면(110T)이 노출될 때까지 제2 유전체층(135'), 제1 유전체층(137') 및 게이트 절연막(124')을 식각하여 각각 제2 유전체 패턴(135), 제1 유전체 패턴(137) 및 게이트 절연막(124)을 형성하여, 도 1에 개시된 반도체 소자를 형성한다.
도 10a 내지 도 10i는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 기판(110), 공핍 영역(D), 게이트 전극 패턴(130b) 및 유전체 패턴(136a)의 구조 및 물성에 관한 구체적인 설명은 도 2를 참조하여 설명한 기판(110), 공핍 영역(D), 게이트 전극 패턴(130b) 및 유전체 패턴(136a)에 관한 설명과 동일하므로, 여기에서는 생략한다.
도 10a를 참조하면, 기판(110) 상에 형성된 하드 마스크 패턴(미도시)을 식각 마스크로 하여 기판(110)을 이방성 건식 식각하여 기판(110)에 트렌치(111)를 형성한다.
도 10b 및 도 10c를 참조하면, 기판(110) 상에 게이트 절연막(124') 및 게이트 전극층(130b')을 순차적으로 형성한다. 게이트 전극층(130b')은 트렌치(111)의 빈 공간을 모두 매립하도록 형성한다.
도 10d를 참조하면, 게이트 전극층(130b')을 소정의 시간 동안 식각하여 트렌치(111) 내부에 존재하는 게이트 전극층의 잔류부(130b'')를 형성한다. 게이트 전극층의 잔류부(130b'')의 상부면(131T)은 단차가 없이 평평한 평면으로 구성될 수 있다.
도 10e를 참조하면, 게이트 절연막(124') 및 게이트 전극층의 잔류부(130b'') 상에 제1 물질층(125) 및 제2 물질층(126)을 순차적으로 형성한다. 제1 물질층(125) 및 제2 물질층(126)은 서로에 대한 식각 선택비가 높은 물질로 각각 구성될 수 있으며, 제2 물질층(126)은 게이트 절연막(124')과 동일한 물질로 구성될 수 있다. 예를 들어, 제1 물질층(125)은 질화막으로 이루어질 수 있으며, 제2 물질층(126)은 산화막으로 이루어질 수 있다.
도 10f를 참조하면, 제1 물질층(125)을 선택적으로 식각하여 게이트 전극층의 잔류부(130b'')의 상부면(131T)을 노출시키고, 계속하여 노출된 전극층의 잔류부(130b'')를 단차(Δh)만큼 식각하여 게이트 전극 패턴(130b)을 형성한다. 따라서, 게이트 전극 패턴(130b)의 상부면은 Δh 만큼 리세스된 단차를 가진다. 리세스되는 게이트 전극 패턴(130b)의 상부면은 게이트 절연막(124)과 인접하는 부분이다. 따라서, 다른 관점에서 이해하면, 게이트 전극 패턴(130b) 중에서 Δh 만큼 돌출된 부분은 게이트 절연막(124)과 이격되어 접촉하지 않는다.
도 10g 및 도 10h를 참조하면, 게이트 절연막(124') 및 게이트 전극 패턴(130a) 상에 제1 유전체층(137')을 형성하고, 제1 유전체층(137') 상에 제2 유전체층(135')을 형성하여 트렌치(111)의 빈 공간을 완전히 매립한다. 예를 들어, 제1 유전체층(137')은 실리콘산화물과 같은 산화물로 구성될 수 있으며, 제2 유전체층(135')은 실리콘질화물과 같은 질화물로 구성될 수 있다.
도 10i를 참조하면, 기판(110)의 상부면(110T)이 노출될 때까지 제2 유전체층(135'), 제1 유전체층(137') 및 게이트 절연막(124')을 식각하여 각각 제2 유전체 패턴(135), 제1 유전체 패턴(137) 및 게이트 절연막(124)을 형성하여, 도 2에 개시된 반도체 소자를 형성한다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 소자 동작 개선 효과를 도해하는 그래프이다.
도 11을 참조하면, A군의 반도체 장치들 및 B군의 반도체 장치들에 대한 로우 페일(row fail)과 관련된 문턱 전압(threshold voltage)의 차이가 도시된다. B군의 반도체 장치들은 도 1에 도시된 반도체 소자를 포함한다. A군의 반도체 장치들은, 도 1에 도시된 것과 달리, 게이트 전극 패턴의 상부면이 리세스되지 않고 평평한 평면이며, 게이트 전극 패턴은 제1 부분과 제2 부분이 동일한 물질로 구성되는 일체(一體)의 구조체를 포함한다.
A군의 반도체 장치들은 상기 문턱 전압의 차이(약 52mV)가 매우 크지만, B군의 반도체 장치들은 상기 문턱 전압의 차이(약 0 mV)가 매우 작다. 따라서, 본원의 기술적 사상에 따른 반도체 소자는 로우 페일(row fail)과 관련된 문턱 전압(threshold voltage)의 차이가 매우 작게 되어 소자 동작의 특성이 개선되는 것을 확인할 수 있다.
도 12a는 본 발명의 기술적 사상에 의한 실시예들에 따른 구조를 가지는 반도체 소자의 레이아웃이며, 도 12b는 도 12a의 12B - 12B'선 단면도이고, 도 12c는 도 12a의 12C - 12C'선 단면도이다.
도 12a 내지 도 12c에 예시된 반도체 소자(200)의 구조는 예를 들면 DRAM (Dynamic Random Access Memory)의 셀 어레이 (cell array) 영역, 특히 6F2의 단위 셀 사이즈를 가지는 DRAM 메모리 셀이 형성되는 셀 어레이 영역에 적용될 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다. 여기서, 1F는 최소 피쳐사이즈 (minimum feature size)를 의미한다.
도 12a 내지 도 12c를 참조하면, 반도체 소자(200)는 기판(210)에 복수의 활성 영역(214)을 정의하는 소자분리막(216)을 포함한다. 기판(210)은 예를 들면 Si와 같은 반도체로 이루어질 수 있다.
기판(210) 내에는 상기 활성 영역(214)의 상면(214T)보다 낮은 레벨의 상면을 가지는 복수의 게이트 전극 패턴(230a)이 기판(210)의 주면 연장 방향과 평행한 제1 방향 (도 12a에서 y 방향)으로 연장되어 있다. 게이트 전극 패턴(230a)은 도 1에 도시된 게이트 전극 패턴(130a)에 대응하므로, 이에 대한 설명은 중복되어 생략한다.
복수의 게이트 전극 패턴(230a)은 그 상면이 유전체 패턴(236a)으로 덮여 있다. 유전체 패턴(236a)은 도 1에 도시된 유전체 패턴(136a)에 대응하므로, 이에 대한 설명은 중복되어 생략한다.
그리고, 게이트 전극 패턴(230a)과 활성 영역(214)과의 사이에는 게이트 절연막(224)이 형성되어 있다.
활성 영역(214)에는 소스/드레인 영역으로 작용할 수 있는 불순물 영역(218)이 형성되어 있다. 불순물 영역(218)은 활성 영역의 상면(210T)으로부터 기판(210)의 내부로 소정 깊이까지 연장되어 있다.
복수의 게이트 전극 패턴(230a) 위에는 상기 제1 방향에 직교하는 제2 방향 (도 12a에서 x 방향)으로 복수의 비트 라인(250)이 연장되어 있다. 복수의 비트 라인(250)은 서로 다른 물질로 이루어지는 제1 비트 라인 도전 패턴(250A) 및 제2 비트 라인 도전 패턴(250B)이 차례로 적층되어 있는 구조를 가지는 것으로 예시되어 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
반도체 소자(200)는 복수의 활성 영역(214) 중 1 개의 활성 영역(214) 마다 2 개의 게이트 전극 패턴(230a)이 y 방향으로 평행하게 연장되는 구조를 가진다. 각각의 활성 영역(214) 마다 활성 영역(214)을 지나는 2 개의 게이트 전극 패턴(230a) 사이에는 다이렉트 콘택 (direct contact)(260)이 형성되어 있다. 다이렉트 콘택(260)은 비트 라인(250)을 구성하는 제1 비트 라인 도전 패턴(250A)을 관통하는 콘택홀(250H) 내에서 제1 비트 라인 도전 패턴(250A) 관통하도록 형성된다. 다이렉트 콘택(260)은 활성 영역(214)에 형성된 불순물 영역(218)에 전기적으로 연결되어 있다. 비트 라인(250)은 다이렉트 콘택(260)을 통해 활성 영역(214)의 불순물 영역(218)에 전기적으로 연결된다.
다이렉트 콘택(260)은 제1 콘택 도전층(262)과 제2 콘택 도전층(264)이 차례로 적층된 구조를 가진다. 제1 콘택 도전층(262)은 제1 비트 라인 도전 패턴(250A)에 형성된 콘택홀(250H) 내에서 제1 비트 라인 도전 패턴(250A)과 활성 영역(214)의 불순물 영역(218)에 각각 직접 접해 있다. 그리고, 제2 콘택 도전층(264)은 제1 콘택 도전층(262) 위에서 콘택홀(250H)의 나머지 공간을 채우고 있다.
또한, 각각의 활성 영역(214) 마다 활성 영역(214)을 지나는 2 개의 게이트 전극 패턴(230a)을 사이에 두고 그 양측에는 각각 베리드 콘택 (buried contact)(280)이 1 개씩 형성되어 있다. 베리드 콘택(280)은 활성 영역(214) 내의 불순물 영역(218)에 전기적으로 연결되어 있다. 베리드 콘택(280)은 커패시터의 하부 전극(도시 생략)과 불순물 영역(218)과의 사이에서 이들을 전기적으로 연결시키는 역할을 할 수 있다. 특히, 도 12c에 예시한 바와 같이, 베리드 콘택(280)은 활성 영역(214)의 불순물 영역(218)에 직접 연결되어 있는 다이렉트 베리드 콘택(direct buried contact)의 형상으로 형성될 수 있다. 도 12c에 도시된 공핍 영역(D)은 도 1에 도시된 공핍 영역(D)에 대응하므로, 이에 대한 설명은 중복되어 생략한다.
베리드 콘택(280)은 제3 콘택 도전층(282)과 제4 콘택 도전층(284)이 차례로 적층된 구조를 가진다. 제3 콘택 도전층(282)은 기판(210)상의 층간절연막(270)에 형성된 콘택홀(270H) 내에 형성되고 활성 영역(214)의 불순물 영역(218)에 직접 접해 있다. 층간절연막(270)과 제3 콘택 도전층(282)과의 사이에는 절연 스페이서(272)가 개재되어 있다. 제4 콘택 도전층(284)은 제3 콘택 도전층(282) 위에서 콘택홀(270H)의 나머지 공간을 채우고 있다.
도 12a 내지 도 12c에 예시된 반도체 소자(200)의 구조는 도 1에서 개시된 기판(110), 공핍 영역(D), 게이트 전극 패턴(130a) 및 유전체 패턴(136a)의 구성을 인용하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 명세서에 개시된 임의의 기판, 공핍 영역, 게이트 전극 패턴 및 유전체 패턴의 조합을 가지는 반도체 소자에 적용될 수 있다.
발명자는 게이트 절연막(224)과 직접 접촉하는 게이트 전극 패턴(230a)의 부분과 공핍 영역(D)이 이격되는 거리가 상기 게이트 유도 드레인 누설에 중요한 인자가 되는 것을 발견하였다. 따라서, 제2 부분(232)의 상부면(232T)이 공핍 영역(D)과 이격되는 거리가 클수록 상기 게이트 유도 드레인 누설이 작아지는 것을 발견하였다. 그러나, 상기 이격되는 거리가 클수록 워드라인의 저항은 커지기 때문에, 이를 보완하기 위하여, 발명자는 게이트 절연막(224)과 이격되고, 제2 부분(232)보다 돌출되는 제1 부분(231)을 고안하였다. 따라서, 제1 부분(231)의 상부면(231T)이 제2 부분(232)의 상부면(232T)에서 돌출되는 높이가 클수록 상기 워드라인의 저항이 작아지는 것을 발견하였다.
즉, 제1 부분(231)은 워드라인의 저항의 감소에 기여하고, 제2 부분(232)은 게이트 유도 드레인 누설의 감소에 기여한다. 따라서, 본 발명의 기술적 사상에 따른, 게이트 전극 패턴(230a)은 워드라인의 저항의 감소 및 게이트 유도 드레인 누설의 감소를 동시에 구현할 수 있다.
도 13은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈(300)의 평면도이다.
메모리 모듈(300)은 인쇄회로 기판(310) 및 복수의 반도체 패키지(320)를 포함한다.
복수의 반도체 패키지(320)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(320)는 도 1 내지 도 8, 도 9a 내지 도 10i, 및 도 12a 내지 도 12c를 참조하여 설명한 바와 같은 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(300)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(320)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(320)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(300)은 외부로부터의 신호들을 복수의 반도체 패키지(320)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 14는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드(400)의 개략도이다.
메모리 카드(400)는 제어기(410)와 메모리(420)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(410)에서 명령을 내리면, 메모리(420)는 데이터를 전송할 수 있다.
메모리(420)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(320)는 도 1 내지 도 8, 도 9a 내지 도 10i, 및 도 12a 내지 도 12c를 참조하여 설명한 바와 같은 반도체 소자를 포함할 수 있다.
메모리 카드(400)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티 미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템(500)의 개략도이다.
시스템(500)에서, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(550)를 이용하여 상호 데이터 통신할 수 있다.
시스템(500)의 메모리(520)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(500)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(540)를 포함할 수 있다.
메모리(520)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(320)는 도 1 내지 도 8, 도 9a 내지 도 10i, 및 도 12a 내지 도 12c를 참조하여 설명한 바와 같은 반도체 소자를 포함할 수 있다.
메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
시스템(500)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
본 발명은 반도체 산업에 유용하게 이용될 수 있다.

Claims (10)

  1. 활성 영역 내에 트렌치를 가지는 기판;
    상기 트렌치 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 상기 기판의 상부면을 향하는 방향으로 돌출된 제1 부분을 가지는 게이트 전극 패턴; 및
    상기 게이트 전극 패턴 상에 형성되고 상기 트렌치를 매립하는 유전체 패턴;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 전극 패턴은 상기 제1 부분의 측면에 배치되는 제2 부분을 더 포함하며,
    상기 제1 부분의 상부면은 상기 제2 부분의 상부면보다 레벨(level)이 더 높은 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 부분은 상기 게이트 절연막과 이격되어 배치되고,
    상기 제2 부분은 상기 게이트 절연막과 접하며 상기 제1 부분을 둘러싸는 형상을 가지는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 제2 부분의 상부면 위로 돌출된 상기 제1 부분의 일부는 상기 유전체 패턴에 의해 둘러싸이는 것을 특징으로 하는 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 부분과 상기 제2 부분은 동일한 물질로 구성되는 것을 특징으로 하는 반도체 소자.
  6. 제2항에 있어서,
    상기 제1 부분과 상기 제2 부분은 상이한 물질로 구성되는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 유전체 패턴은,
    상기 게이트 절연막 및 상기 게이트 전극 패턴과 접하는 제1 유전체 패턴; 및
    상기 제1 유전체 패턴 상에 배치된 제2 유전체 패턴;을 포함하고,
    상기 제1 유전체 패턴은 상기 제2 유전체 패턴을 둘러싸는 형상을 가지는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 유전체 패턴의 유전율은 상기 제2 유전체 패턴의 유전율보다 더 낮은 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 유전체 패턴과 상기 제2 유전체 패턴은 동일한 물질로 구성되는 것을 특징으로 하는 반도체 소자.
  10. 서로 이격되어 제1 방향으로 신장하는 복수개의 트렌치를 활성 영역 내에 가지는 기판;
    상기 복수개의 트렌치들을 각각 매립하는 워드 라인 구조체로서, 상기 트렌치 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극 패턴; 및 상기 게이트 전극 패턴 상에 형성되는 유전체 패턴;을 포함하는, 상기 워드 라인 구조체; 및
    상기 기판 상에 배치되어, 서로 이격되어 상기 제1 방향과 다른 제2 방향으로 신장하는, 복수개의 비트 라인 구조체;를 포함하고,
    상기 게이트 전극 패턴은,
    상기 게이트 절연막과 이격되고, 상기 기판의 상부면을 향하는 방향으로 돌출된 제1 부분; 및 상기 게이트 절연막과 접하고 상기 제1 부분을 둘러싸는 제2 부분;으로 구성되고, 상기 제1 부분의 상부면은 상기 제2 부분의 상부면보다 레벨(level)이 더 높은 것을 특징으로 하는 반도체 소자.
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