KR20150080714A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20150080714A
KR20150080714A KR1020140000133A KR20140000133A KR20150080714A KR 20150080714 A KR20150080714 A KR 20150080714A KR 1020140000133 A KR1020140000133 A KR 1020140000133A KR 20140000133 A KR20140000133 A KR 20140000133A KR 20150080714 A KR20150080714 A KR 20150080714A
Authority
KR
South Korea
Prior art keywords
gate electrode
gate
work function
junction region
trench
Prior art date
Application number
KR1020140000133A
Other languages
English (en)
Inventor
정영두
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140000133A priority Critical patent/KR20150080714A/ko
Priority to US14/310,839 priority patent/US9236439B2/en
Publication of KR20150080714A publication Critical patent/KR20150080714A/ko
Priority to US14/962,380 priority patent/US20160093710A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Abstract

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판내에 형성되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되고 상부면에 단차가 형성되며 제 1 일함수를 가지는 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되며 제 2 일함수를 가지는 폴리사이드층으로 형성되는 제 2 게이트 전극을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method of the device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 매립 게이트의 GIDL 특성을 향상시킬 뿐만 아니라 이중 게이트 간의 접촉 저항을 감소시켜 소자 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
최근 반도체 메모리 소자, 특히 디램(DRAM ; Dynamic Random Access Memory) 소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기 증가의 한계에 의해 디램 소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼 당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다.
그 노력의 결실 중 하나로 매립 게이트 구조가 개발되었는데, 매립게이트는 도전 물질(즉, 게이트 전극)과 활성 영역의 N형 정션(Junction) 또는 스토리지노드 콘택 사이에서 반도체 소자의 GIDL(Gate Induced Drain Leakage)에 의한 누설 전류가 증가하며, 상기 GIDL 특성의 열화로 인하여 전체 반도체 소자의 리프레쉬 특성(tREF, Refresh Time)이 저하되는 문제가 있다.
이러한 GIDL 특성에 의한 누설 전류의 증가를 방지하기 위하여 매립 게이트의 도전 물질(즉, 게이트 전극)을 많이 식각함으로써, 스토리지 노드 콘택과 도전 물질(게이트 전극) 간의 오버랩(Overlap) 면적을 최소화할 수 있다.
그러나, 이러한 매립 게이트의 도전 물질(게이트 전극)을 과도하게 식각하면 GIDL특성에 의한 누설 전류의 증가는 방지할 수 있지만 매립 게이트 저항이 증가하여 반도체 소자의 속도 저하, 전류 구동 능력 저하, twr(Write-Recovery Time) 열화를 발생시키는 문제가 있다.
본 발명에서는 매립게이트에서의 GIDL 특성을 향상시킬 뿐만 아니라 이중 게이트 간의 접촉 저항을 감소시켜 소자 특성 및 신뢰성의 열화를 방지할 수 있도록 하는 반도체 소자 및 그 제조 방법을 제공한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판 내에 형성되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되고 상부면에 단차가 형성되며 제 1 일함수를 가지는 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되며 제 2 일함수를 가지는 폴리사이드층으로 형성되는 제 2 게이트 전극을 포함할 수 있다.
본 발명에 따른 반도체 소자는 반도체 기판에 매립되는 트렌치의 양 측벽 상부에 형성되는 접합영역; 상기 트렌치 내에 매립되며 상부면이 상기 접합영역과 중첩되지 않도록 형성되는 제 1 일함수를 가지는 제 1 게이트 전극; 및 상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되며 제 2 일함수를 가지는 폴리사이드층으로 형성되는 제 2 게이트 전극을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 게이트 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 매립되며 제 1 일함수를 가지는 제 1 게이트 전극을 형성하는 단계; 상기 제 1 게이트 전극의 양측부를 일정 깊이로 식각하여 상기 제 1 게이트의 상부면에 단차를 형성하는 단계; 및 상기 제 1 게이트 전극 상부에 상기 반도체 기판의 접합영역과 중첩되며 제 2 일함수를 가지는 폴리사이드 물질로 제 2 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 기술은 접합영역과 매립게이트의 중첩영역을 유지하면서 GIDL 특성을 향상시킬 뿐만 아니라 이중 게이트 전극간의 접촉 저항을 감소시켜 소자 특성 및 신뢰성의 열화를 방지할 수 있는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자가 적용된 6F2 구조를 나타내는 평면도이다.
도 2는 도 1에서 A-A'에 따라 절단된 본 발명의 제 1 실시예에 따른 반도체 소자의 단면의 모습을 보여주는 단면도이다.
도 3은 도 1에서 A-A'에 따라 절단된 본 발명의 제 2 실시예에 따른 반도체 소자의 단면의 모습을 보여주는 단면도이다.
도 4a 내지 도 4g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도이다.
도 5a 내지 도 5b는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도이다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 매립게이트를 텅스텐으로 형성한 제 1 게이트 전극과 폴리사이드로 형성한 제 2 게이트 전극으로 구성하여, 접합영역과 금속 게이트 전극 사이의 접속을 최소화하여 GIDL(Gate induced drain leakage) 특성을 향상시킨다. 또한, 게이트 전극 간의 접촉 저항을 감소시켜 소자 특성 및 신뢰성의 열화를 방지할 수 있는 기술로서, 이러한 기술적 원리는 반도체 소자를 구비하는 모든 반도체 장치에 적용이 가능하다.
이하, 도 1 내지 도 5b를 참조하여, 본 발명의 실시예들을 구체적으로 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자가 적용된 6F2 구조를 나타내는 평면도이다.
도 1을 참조하면, 반도체 기판(101)의 소정 영역에 활성영역(102)을 정의하는 소자분리막(104)이 형성되며, 매립 게이트(160)가 활성영역(102)을 가로질러 활성영역(102)과 소자분리막(104) 내에 형성된다. 이때, 활성영역(102)은 매립게이트(160)와 수직하게 교차하지 않고 비스듬하게 교차되도록 배치된다.
도 2는 도 1에서 A-A'에 따라 절단된 본 발명의 제 1 실시예에 따른 반도체 소자의 단면의 모습을 보여주는 단면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자는 활성영역(102) 내에 트렌치(107)를 형성하고 트렌치(107) 내에 게이트 절연막(109), 금속장벽막(111)이 순차적으로 적층되어 형성된다. 그리고 금속장벽막(111) 상부에 제 1 게이트 전극(115)이 형성되고 제 1 게이트 전극(115)의 상부에 제 2 게이트 전극(122)이 형성된다.
이때, 제 1 게이트 전극(115)은 상부면에 단차가 형성된다. 그리고, 제 2 게이트 전극(122)은 반도체 기판(101)의 접합영역(103)과 제 1 게이트 전극(115) 사이에 형성된다. 즉, 접합영역(103)과 인접한 제 1 게이트 전극(115)의 양측부의 상부면(A)은 양측부 사이의 중앙부의 상부면(B)보다 낮은 높이를 갖는다. 다시 말하면, 제 1 게이트 전극(115)은 대칭적 단차 구조(
Figure pat00001
)를 가진다. 또한, 양측부의 상부면(A)은 접합영역(103)과 중첩되지 않으며 중앙부의 상부면(B)은 접합영역(103)과 중첩된다.
또한, 제 1 게이트 전극(115)은 Ti, TiN, W, WN 등의 금속물질로 형성되고 제 2 게이트 전극(122)은 N+ 이온이 주입된 폴리실리콘(polisilicon)을 실리사이드화(silicidation)한 폴리사이드(polycide)로 형성될 수 있으며, 게이트 절연막(109)은 실리콘 산화막(SiO2) 또는 실리콘 산화막(SiO2) 보다 높은 유전율을 갖는 고유전체(high-k)막으로 형성될 수 있다.
이와 같이, 본 발명의 제 1 실시예에서는 상부면이 단차를 가지는 금속물질의 제 1 게이트 전극(115) 상부에 폴리사이드 물질의 제 2 게이트 전극(122)을 형성한다. 이에 따라, 제 1 게이트 전극(115)이 접합영역(103)과 중첩되지 않도록 하여 GIDL에 의한 영향을 감소시키는 동시에 제 2 게이트 전극(122)을 폴리실리콘과 동일한 일함수를 갖는 폴리사이드로 형성함으로써 제 1 게이트 전극(115) 과의 접촉 마진을 증가시킨다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 구조를 나타내는 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 반도체 기판(101) 내에 매립되는 매립게이트(260)가 형성된다. 매립게이트(260)는 트렌치 내에 순차적으로 형성된 게이트 절연막(109), 금속장벽막(111), 그 상부에 형성된 제 1 게이트 전극(215), 제 1 게이트 전극(215)의 상부에 형성된 제 2 게이트 전극(222)을 포함한다.
도 3을 참조하면, 제 1 게이트 전극(215)의 상부면은 단차를 가지지 않으며, 폴리사이드층으로 형성되는 제 2 게이트 전극(222)이 사각형 형태로 형성된다.
이러한 제 2 게이트 전극(222)은 본 발명의 제 1 실시예와 같이, N+ 이온이 주입된 폴리실리콘(polisilicon)을 실리사이드화(silicidation)한 폴리사이드(polycide)로 형성되어 폴리실리콘과 일함수가 동일하여, 이중 게이트 전극 간의 접촉 마진을 증가시킬 수 있다.
이와 같이, 본 발명에서는 불순물이 주입된 폴리실리콘을 실리사이드화하여 폴리사이드물질을 제 2 게이트 전극으로서 사용하는 것이 중요하다. 그 이유는, 불순물이 주입되지 않은 폴리실리콘을 실리사이드화하는 경우 실리사이드물질이 텅스텐과 동일한 일함수를 갖게 되는데 반해, 불순물이 주입된 폴리실리콘을 실리사이드화한 폴리사이드물질은 폴리실리콘과 일함수가 동일하기 때문이다.
이에, 본 발명에서는 텅스텐(제 1 게이트 전극)과 폴리사이드(제 2 게이트 전극)이 적층되는 이중 게이트 구조를 구현하여, 텅스텐과 폴리실리콘이 적층되는 이중 게이트 구조와 동일한 GIDL 방지 효과를 도출하면서 텅스텐과 폴리실리콘의 계면 저항 문제를 해결할 수 있다.
이하, 도 4a 내지 도 4g를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 소자 분리막(미도시)에 의해 활성영역(102)을 정의한 반도체 기판(101) 상부에 트렌치(107) 형성을 위한 하드마스크막(105)을 형성한다. 이때, 접합영역(103)은 활성영역(102) 내에 형성되어 있다고 가정한다. 이에, 하드마스크막(105)을 마스크로 하여 반도체 기판(101)내에 트렌치(107)를 형성한다. 예를 들어, 트렌치(107)는 1500Å 깊이만큼 형성할 수 있다.
그 후, 도 4b에 도시된 바와 같이, 트렌치(107)내 및 하드마스크막(105)의 단차를 따라 게이트 절연막(109) 및 금속장벽막(barrier metal;111)을 순차적으로 증착하고, 에치백(etchback)을 수행하여 하드마스크막(105) 상부 및 측벽의 게이트 절연막(109) 및 금속장벽막(111)을 제거한다. 이어서, 하드마스크막(105)의 상부 및 트렌치(107) 내부가 채워지도록 전면에 제 1 게이트물질(113)을 증착한다.
이때, 게이트 절연막(109)은 실리콘 재질의 반도체 기판(101) 표면을 보호하기 위한 것으로, SiO , ONO, HfO2x, ZrO 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판을 가열하는 방법에 의해 증착될 수 있다. 또는 트렌치(107)의 표면에 Zr 이나 Hf 와 같은 High-K 물질을 ALD에 의해 증착한 후 자연 산화시키는 방법으로 게이트 절연막(109)을 형성할 수 있다. 또한, 금속장벽막(111)은 게이트 절연막(109)과 제 1 게이트물질(113)의 접합력을 높이기 위해 게이트 절연막(109)과 제 1 게이트물질(113) 사이에 형성되며, 티타늄막(Ti), 티타늄질화막(TiN) 등 중 단일 물질 또는 복수개의 물질을 혼합하여 형성될 수 있다.
또한, 제 1 게이트물질(113)은 스텐(W), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐 질화물(WNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 텅스텐 실리사이드(Wsix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 등으로 형성될 수 있으며, 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
이후, 도 4c에 도시된 바와 같이, 제 1 게이트물질(113)을 평탄화한 후 에치백을 수행하여 금속장벽막(111) 및 제 1 게이트물질(113)의 일부를 제거한다.
이에, 저부에는 게이트 절연막(109), 금속장벽막(111) 및 제 1 게이트 전극(115)이 형성되고, 그 상부 트렌치(114)의 측벽에는 게이트 절연막(109)이 남게된다. 이때, 제 1 게이트 전극(115)과 금속장벽막(111)이 단차를 가지도록 제 1 게이트 전극(115)의 상부 측벽의 금속장벽막(111)이 더 식각되도록 한다(C). 예를 들어, 제 1 게이트 전극(115)은 700Å의 높이를 가지고 제 1 게이트 전극(115) 상부의 트렌치(114)는 800Å의 높이를 가지며, 제 1 게이트 전극(115)과 금속장벽막(111)은 100Å의 단차를 가질 수 있다.
그 후, 도 4d에 도시된 바와 같이, 제 1 게이트 전극(115) 및 하드마스크막(105) 전면에 제 2 게이트물질(119)을 증착한다. 이때, 제 2 게이트 물질(119)은 N+ 이온이 도핑된 폴리실리콘 물질을 사용할 수 있다.
이어서, 도 4e에 도시된 바와 같이, 제 2 게이트물질(119)에 대해 평탄화를 수행한 후, 에치백을 수행하여 제 2 게이트물질(119)을 일부 식각함으로써, 제 2 게이트물질(119)이 제 1 게이트 전극(115)을 일정 두께로 둘러싸는 형태(121)로 남겨지도록 한다. 그 후, 남겨진 제 2 게이트물질(119)에 대해 질소(N2) 가스를 주입하고 750~800℃의 열을 가하여 실리사이드화를 수행한다.
이에, 도 4f에 도시된 바와 같이, 폴리사이드 형태의 제 2 게이트 전극(122)이 형성된다.
그 후, 도 4g에 도시된 바와 같이, 제 2 게이트 전극(122) 상부 및 하드마스크막(105) 전면에 실링막(123)을 증착한다. 이때, 실링막(123)은 질화막으로 형성될 수 있다.
그 후, 하드마스크막(105)을 제거한 후, 매립게이트(160)를 포함하는 반도체 기판 상부에 스토리지 노드 콘택(미도시), 비트라인 콘택(미도시) 등을 형성할 수 있다.
이와 같이, 본 발명의 제 1 실시예는 매립게이트 하부에는 상부가 단차를 가지는 금속 계열의 제 1 게이트 전극(115)을 형성하고, 제 1 게이트 전극(115)의 상부에 N+ 도핑된 폴리실리콘을 실리사이드화한 제 2 게이트 전극(122)을 형성하되, 접합영역(103)과 인접하는 측벽에 제 2 게이트 전극(122)이 형성되도록 함으로써, 접합영역과 매립게이트(160)의 중첩영역을 유지하면서도 GIDL을 개선할 수 있도록 하고, 제 1 게이트 전극(115)과 제 2 게이트 전극(122) 간의 접촉 저항을 개선할 수 있다.
이하, 도 5a 내지 도 5c는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자를 형성하기 위해, 도 4a 내지 도 4d와 같이 반도체 기판(101)에 트렌치(107)를 형성한 후 트렌치(107) 내에 단차를 가지는 제 1 게이트 전극(115)을 형성하고 제 1 게이트 전극(115) 상부에 제 2 게이트물질(121)을 증착한다. 그 후, 제 2 게이트물질(119)에 대해 평탄화를 수행한 후, 에치백을 수행하여 제 2 게이트물질(119)을 일부 식각한다.
이에, 도 5a에 도시된 바와 같이, 제 2 게이트물질이 제 1 게이트 전극(115)을 일정 두께로 둘러싸는 형태(121)로 남겨지도록 한다. 그 후, 남겨진 제 2 게이트물질(121)에 대해 질소(N2) 가스를 주입하고 750~800℃의 열을 가하여 실리사이드화를 수행한다.
이에, 도 5b에 도시된 바와 같이, 폴리사이드 형태의 제 2 게이트 전극(222)이 형성된다. 즉, 실리사이드화를 수행할 때 온도와 시간을 조절하여 제 1 게이트 전극(115)의 단차부분이 모두 실리사이드화 되도록 하여 제 1 게이트 전극(115)의 상부면이 접합영역(103)의 바닥부분에 위치하도록 형성한다. 이하 제 1 게이트 전극(115)의 모양이 변경되어 제 1 실시예와 다르므로 단차가 존재하지 않는 제 1 게이트 전극의 참조부호를 "215"로 표시하기로 한다.
이처럼 제 1 게이트 전극(215)의 상부의 단차부분을 모두 실리사이드화하기 위해서 실리사이드화 공정에서의 온도 및 시간을 조절하거나, 제 1 게이트 전극(215)의 폭 및 금속장벽막(111)의 폭을 조절할 수 있다. 예를 들면, 온도를 1000℃ 이상으로 가한다거나 온도 투여 시간을 증가시키는 경우 실리사이드화되는 면적이 넓어질 수 있다. 또한 금속장벽막(111)의 상부에 형성되는 제 2 게이트물질(121)의 두께를 50Å으로 형성하고 제 1 게이트 전극(115)의 두께를 100Å으로 형성하는 경우, 실리사이드화 시에 제 2 게이트 물질(121)의 두께(50Å)의 두 배만큼 실리사이드화가 진행되므로 제 1 게이트 전극(100Å, 215)이 모두 실리사이드화될 수 있다.
그 후, 도 5c에 도시된 바와 같이, 제 2 게이트 전극(222) 상부 및 하드마스크막(105) 전면에 실링막(123)을 증착한다. 이때, 실링막(123)은 질화막으로 형성될 수 있다. 이어서, 하드마스크막(105)을 제거한 후, 매립게이트(160)를 포함하는 반도체 기판 상부에 스토리지 노드 콘택(미도시), 비트라인 콘택(미도시) 등을 형성할 수 있다.
이와 같이, 본 발명은 일함수(workfunction)가 큰 금속 게이트 전극(제 1 게이트 전극)은 채널 영역에 사용하고 일함수가 작은 폴리사이드 게이트 전극(제 2 게이트 전극)은 접합영역과 중첩되는 영역에 적용함으로써 접합영역과 게이트 전극간의 중첩영역은 충분히 깊게 형성하면서도 GIDL을 개선할 수 있으며 게이트 저항을 최소화하여 전류 구동 능력의 열화를 방지할 수 있다.
또한, 폴리실리콘과 일함수가 동일하면서 금속 게이트와의 접촉성이 높은 폴리사이드를 제 2 게이트 전극으로 사용함으로써 이중 게이트의 제 1 게이트 전극과 제 2 게이트 전극간의 접촉저항 문제를 개선할 수 있다. 즉, 본 발명과 같이 이중 게이트 구조에서 텅스텐층 상부에 폴리사이드층을 증착하는 경우 텅스텐층과 폴리실리콘층간에 형성될 수 있는 고저항성 비정형성층(amorphous layer)이 형성되는 것을 방지할 수 있다.
아울러, 이중 게이트 구조에서 텅스텐층 상부에 폴리실리콘층을 적층하는 구조의 경우 추후 메탈 콘택 형성 공정 시 폴리실리콘층을 제거한 후 텅스텐층에 접속되도록 메탈 콘택을 형성해야 함으로써 폴리실리콘층 제거를 위한 마스크 공정이 필요하다. 그러나 본 발명에서는 폴리실리콘층 대신에 폴리사이드층을 이용함으로써 추후 게이트 전극에 접속되는 메탈 콘택 형성 공정 시 폴리실리콘층을 제거하기 위한 마스크 공정이 필요없고 폴리사이드층에 메탈 콘택이 접속되도록 형성할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시 예에서는 활성영역이 워드라인(게이트)과 비스듬히 교차되는 6F2의 구조에 대해 설명하였으나, 이는 본 발명의 실시예에서 불과할 뿐 본 발명이 이러한 구조에 한정되는 것은 아니다. 또한, 본 발명은 게이트가 활성영역에 매립되는 매립 게이트가 사용되는 모든 구조에 적용될 수 있다.
101 : 반도체 기판 102 : 활성영역
103 : 접합영역 105 : 하드마스크막
107, 114 : 트렌치 109 : 게이트 절연막
111 : 금속장벽막 115, 215 : 제 1 게이트 전극
104 : 소자분리막 122, 222 : 제 2 게이트 전극
123 : 실링막

Claims (20)

  1. 반도체 기판 내에 형성되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되고 상부면에 단차가 형성되며 제 1 일함수를 가지는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되며 제 2 일함수를 가지는 폴리사이드층으로 형성되는 제 2 게이트 전극
    을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 2 일함수는 폴리실리콘의 일함수와 동일한 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제 2 게이트 전극은 불순물이 주입된 폴리실리콘을 실리사이드화한 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 불순물이 주입된 폴리실리콘은 N형 이온이 주입된 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 제 1 게이트 전극은,
    상기 접합영역과 인접한 양측부가 상기 양측부 사이의 중앙부보다 낮은 높이를 갖는 대칭적 단차 구조를 갖는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제 1 게이트 전극은,
    상기 접합영역과 인접한 양측부의 상부면은 상기 접합영역과 중첩되지 않는 높이를 가지며, 상기 양측부 사이의 중앙부의 상부면은 상기 접합영역과 중첩되는 높이를 갖는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제 1 게이트 전극은 금속을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 트렌치내의 반도체 기판 상부에 형성되는 게이트 절연막; 및
    상기 게이트 절연막 상부에 형성되는 금속장벽막(barrier metal)
    을 더 포함하는 반도체 소자.
  9. 반도체 기판에 형성되는 트렌치의 양 측벽 상부에 형성되는 접합영역;
    상기 트렌치 내에 매립되며, 그 상부면이 상기 접합영역과 중첩되지 않도록 형성되며 제 1 일함수를 가지는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상부에 상기 접합영역과 중첩되도록 형성되며 제 2 일함수를 가지는 폴리사이드층으로 형성되는 제 2 게이트 전극
    을 포함하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 제 1 게이트 전극은 금속 물질로 형성되고, 상기 제 2 게이트 전극은 불순물이 주입된 폴리실리콘을 실리사이드화한 상기 폴리사이드층으로 형성되는 것을 특징으로 하는 반도체 소자.
  11. 청구항 9에 있어서,
    상기 제 2 일함수는 폴리실리콘의 일함수와 동일한 것을 특징으로 하는 반도체 소자.
  12. 반도체 기판의 게이트 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 매립되며 제 1 일함수를 가지는 제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극의 양측부를 일정 깊이로 식각하여 상기 제 1 게이트의 상부면에 단차를 형성하는 단계; 및
    상기 제 1 게이트 전극 상부에 상기 반도체 기판의 접합영역과 중첩되며 제 2 일함수를 가지는 폴리사이드 물질로 제 2 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  13. 청구항 12에 있어서,
    상기 제 1 게이트의 상부면에 단차를 형성하는 단계는,
    상기 접합영역과 인접한 양측부의 상부면이 상기 양측부 사이의 중앙부보다 낮은 높이를 갖도록 대칭적으로 상기 제 1 게이트 전극을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 청구항 12에 있어서,
    상기 제 2 게이트 전극을 형성하는 단계는,
    상부면에 단차를 가지는 상기 제 1 게이트 전극을 둘러싸도록 불순물이 주입된 폴리실리콘층을 증착하는 단계;
    상기 불순물이 주입된 폴리실리콘층을 실리사이드화하여 폴리사이드층을 형성하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  15. 청구항 14에 있어서,
    상기 제 2 게이트 전극을 형성하는 단계는,
    상기 폴리사이드층을 상기 폴리실리콘 사이에 형성되는 제 1 게이트 전극까지 실리사이드화 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 청구항 12에 있어서,
    상기 제 1 게이트 전극을 형성하는 단계 전에,
    상기 트렌치의 단차를 따라 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 청구항 16에 있어서,
    상기 제 1 게이트 전극을 형성하는 단계는,
    상기 게이트 절연막 상부에 단차를 따라 금속장벽막을 형성하는 단계; 및
    상기 금속장벽막 상부에 제 1 게이트 물질을 매립하여 상기 제 1 게이트 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 청구항 17에 있어서,
    상기 제 1 게이트의 상부면에 단차를 형성하는 단계는,
    상기 제 1 게이트 전극의 양측부를 식각할 때 상기 금속장벽막의 적어도 일측부를 함께 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 청구항 12에 있어서,
    상기 제 2 일함수는 폴리실리콘의 일함수와 동일한 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 청구항 14에 있어서,
    상기 불순물은 N형 이온인 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020140000133A 2014-01-02 2014-01-02 반도체 소자 및 그 제조 방법 KR20150080714A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140000133A KR20150080714A (ko) 2014-01-02 2014-01-02 반도체 소자 및 그 제조 방법
US14/310,839 US9236439B2 (en) 2014-01-02 2014-06-20 Semiconductor device and method for forming the same
US14/962,380 US20160093710A1 (en) 2014-01-02 2015-12-08 Semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140000133A KR20150080714A (ko) 2014-01-02 2014-01-02 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150080714A true KR20150080714A (ko) 2015-07-10

Family

ID=53482793

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140000133A KR20150080714A (ko) 2014-01-02 2014-01-02 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US9236439B2 (ko)
KR (1) KR20150080714A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543181B1 (ko) 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
CN107104103A (zh) * 2017-05-19 2017-08-29 睿力集成电路有限公司 一种晶体管结构及其制备方法
CN109427685B (zh) * 2017-08-24 2020-11-10 联华电子股份有限公司 动态随机存取存储器的埋入式字符线及其制作方法
CN109755244B (zh) 2017-11-06 2021-03-23 联华电子股份有限公司 一种制作动态随机存储器的埋入式字符线的方法
KR20220080511A (ko) 2020-12-07 2022-06-14 삼성전자주식회사 반도체 소자
US11711914B2 (en) 2021-04-07 2023-07-25 Winbond Electronics Corp. Semiconductor structure having buried gate structure and method of manufacturing the same
CN116723693A (zh) * 2022-02-28 2023-09-08 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002664A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자의 듀얼게이트 제조방법
KR100782488B1 (ko) * 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
US8310001B2 (en) * 2008-07-15 2012-11-13 Maxpower Semiconductor Inc. MOSFET switch with embedded electrostatic charge
KR101584097B1 (ko) 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
US7936014B2 (en) * 2009-05-18 2011-05-03 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes having separated gate metal pads to avoid breakdown voltage degradation
KR101205143B1 (ko) * 2010-11-15 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101831704B1 (ko) * 2010-12-28 2018-02-23 삼성전자주식회사 반도체 소자의 제조 방법
KR20130020417A (ko) * 2011-08-19 2013-02-27 삼성전자주식회사 반도체 소자
KR101927992B1 (ko) * 2012-08-31 2018-12-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101987995B1 (ko) * 2012-08-31 2019-06-11 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법
US9076759B2 (en) * 2013-01-10 2015-07-07 United Microelectronics Corp. Semiconductor device and manufacturing method of the same

Also Published As

Publication number Publication date
US9236439B2 (en) 2016-01-12
US20160093710A1 (en) 2016-03-31
US20150187899A1 (en) 2015-07-02

Similar Documents

Publication Publication Date Title
KR101927992B1 (ko) 반도체 소자 및 그 제조 방법
US10490446B2 (en) Semiconductor device with air gap and method for fabricating the same
US9515022B2 (en) Semiconductor device with air gap and method for fabricating the same
US9608077B1 (en) Semiconductor structure and method for manufacturing the same
US7221020B2 (en) Method to construct a self aligned recess gate for DRAM access devices
US7701002B2 (en) Semiconductor device having buried gate electrode and method of fabricating the same
KR20150080714A (ko) 반도체 소자 및 그 제조 방법
US20200083226A1 (en) Semiconductor device and method for fabricating the same
US9570391B2 (en) Semiconductor device and method for manufacturing the same
KR20120078917A (ko) 반도체 소자 및 그 형성 방법
US11948994B2 (en) Semiconductor device and method of fabricating the same
US9768176B2 (en) Semiconductor device and method for forming the same
US20230253318A1 (en) Semiconductor device
US11696435B2 (en) Semiconductor memory structure and method for forming the same
KR20140141299A (ko) 수직 채널 반도체 장치 및 그 제조 방법
TWI785706B (zh) 半導體元件
TWI829436B (zh) 半導體記憶體裝置
US20230171953A1 (en) Semiconductor device and method for fabricating the same
US20230095446A1 (en) Semiconductor device having buried gate structure and method for fabricating the same
KR20240000897A (ko) 반도체 장치 제조 방법
TW202347777A (zh) 半導體裝置
KR101170836B1 (ko) 수직형 트랜지스터의 매몰 비트라인 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid