KR20220080511A - 반도체 소자 - Google Patents

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윤성미
김주엽
김대현
위주형
임동현
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Abstract

반도체 소자는, 리세스를 포함하는 기판이 구비된다. 상기 리세스의 표면 상에 게이트 절연막이 구비된다. 상기 게이트 절연막 표면 상에 구비되고 상기 게이트 절연막 표면을 덮고, 상기 게이트 절연막보다 높은 질소 농도를 가지는 불순물 방지막이 구비된다. 상기 불순물 방지막 상에, 상기 리세스 하부를 채우는 제1 게이트 패턴이 구비된다. 상기 리세스 내에서 제1 게이트 패턴 상에, 상기 제1 게이트 패턴과 다른 일함수를 갖는 물질을 포함하는 제2 게이트 패턴이 구비된다. 상기 제2 게이트 패턴 상에, 상기 리세스 내부를 채우는 캡핑 절연 패턴이 구비된다. 상기 리세스의 상부 측벽과 인접한 기판 부위에, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 불순물 영역들을 포함한다. 상기 반도체 소자는 우수한 특성을 가질 수 있다.

Description

반도체 소자{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 매립 채널 어레이 트랜지스터(buried channel array transistor)를 포함하는 반도체 소자에 관한 것이다.
매립 채널 어레이 트랜지스터의 경우, 기판에 형성된 리세스 내부에 매립되는 게이트 구조물이 포함될 수 있다. 상기 매립 채널 어레이 트랜지스터는 게이트 절연막 내에 포함되는 불순물에 의해 전기적 특성이 변화될 수 있다. 또한, 상기 매립 채널 어레이 트랜지스터는 전계가 집중되는 부위에서 누설 전류 불량이 발생될 수 있다. 이에 따라, 상기 매립 채널 어레이 트랜지스터는 우수한 전기적 특성을 갖기 어렵다.
본 발명의 과제는 우수한 특성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 리세스를 포함하는 기판이 구비된다. 상기 리세스의 표면 상에 게이트 절연막이 구비된다. 상기 게이트 절연막 표면 상에 구비되고 상기 게이트 절연막 표면을 덮고, 상기 게이트 절연막보다 높은 질소 농도를 가지는 불순물 방지막이 구비된다. 상기 불순물 방지막 상에, 상기 리세스 하부를 채우는 제1 게이트 패턴이 구비된다. 상기 리세스 내에서 제1 게이트 패턴 상에, 상기 제1 게이트 패턴과 다른 물질을 포함하는 제2 게이트 패턴이 구비된다. 상기 제2 게이트 패턴 상에, 상기 리세스 내부를 채우는 캡핑 절연 패턴이 구비된다. 상기 리세스의 상부 측벽과 인접한 기판 부위에, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 불순물 영역들을 포함한다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 리세스를 포함하는 기판이 구비된다. 상기 리세스의 표면 상에 게이트 절연막이 구비된다. 상기 리세스 하부에 위치하는 게이트 절연막 표면을 덮고, 상기 게이트 절연막보다 높은 질소 농도를 가지는 제1 불순물 방지막이 구비된다. 상기 리세스 상부에 위치하는 게이트 절연막 표면을 덮고, 상기 제1 불순물 방지막보다 높은 질소 농도를 가지는 제2 불순물 방지막이 구비된다. 상기 게이트 절연막 상에, 상기 리세스 하부를 채우고, 금속을 포함하는 제1 게이트 패턴이 구비된다. 상기 리세스 내에서 제1 게이트 패턴 상에, 불순물이 도핑된 폴리실리콘을 포함하는 제2 게이트 패턴이 구비된다. 상기 리세스 내부를 채우는 캡핑 절연 패턴이 구비된다. 상기 리세스의 상부 측벽과 인접한 기판 부위에, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 불순물 영역들을 포함한다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 소자 분리 영역 및 액티브 영역을 포함하는 기판이 구비된다. 상기 기판에, 제1 방향으로 연장되는 리세스가 구비된다. 상기 리세스의 표면 상에 게이트 절연막이 구비된다. 상기 게이트 절연막 표면 상에, 상기 게이트 절연막 표면을 덮고, 상기 게이트 절연막보다 높은 질소 농도를 가지는 불순물 방지막이 구비된다. 상기 불순물 방지막 상에, 상기 리세스 하부를 채우는 제1 게이트 패턴이 구비된다. 상기 리세스 내에서 제1 게이트 패턴 상에, 상기 제1 게이트 패턴과 다른 일함수를 갖는 물질을 포함하는 제2 게이트 패턴이 구비된다. 상기 제2 게이트 패턴 상에, 상기 리세스 내부를 채우는 캡핑 절연 패턴이 구비된다. 상기 리세스의 상부 측벽과 인접한 기판 부위에, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 제1 및 제2 불순물 영역들이 구비된다. 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물이 구비된다. 상기 제2 불순물 영역과 전기적으로 연결되는 커패시터를 포함한다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 기판 상부를 일부 식각하여 리세스를 형성한다. 상기 리세스의 표면 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 표면에 질소를 주입시켜, 상기 게이트 절연막 표면 상에, 상기 게이트 절연막보다 높은 질소 농도를 가지는 불순물 방지막을 형성한다. 상기 불순물 방지막 상에, 상기 리세스 하부를 채우는 제1 게이트 패턴을 형성한다. 상기 리세스 내에서 제1 게이트 패턴 상에, 상기 제1 게이트 패턴과 다른 일함수를 갖는 물질을 포함하는 제2 게이트 패턴을 형성한다. 상기 제2 게이트 패턴 상에, 상기 리세스 내부를 채우는 캡핑 절연 패턴을 형성한다. 상기 리세스의 상부 측벽과 인접한 기판 부위에, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 불순물 영역들을 형성한다.
예시적인 실시예들에 따른 반도체 소자의 트랜지스터의 게이트 구조물은 게이트 절연막 표면 상에 불순물 방지막이 구비될 수 있다. 따라서, 상기 게이트 절연막 내에 반응 가스나 반응물과 같은 불순물이 감소될 수 있다. 따라서, 상기 트랜지스터는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다.
도 2는 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다.
도 3 내지 도 11은 예시적인 실시예들에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다.
도 13 및 도 14는 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 15는 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다.
도 16은 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다.
도 17은 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다.
도 18 및 도 19는 예시적인 실시예들에 따른 반도체 소자의 레이아웃도 및 사시도이다.
도 20은 도 18의 X1-X1'선 및 Y1-Y1'선을 절단한 단면도이다.
도 21 및 도 22는 예시적인 실시예들에 따른 반도체 소자를 나타내는 레이아웃도 및 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다. 도 1에 도시된 트랜지스터는 매립 채널 어레이 트랜지스터일 수 있다.
도 1을 참조하면, 기판(100)이 마련된다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘을 포함할 수 있다.
상기 기판(100)에서 게이트가 형성되는 부위에 리세스(104, 도 3 참조)가 형성될 수 있다. 예시적인 실시예에서, 상기 리세스(104)는 상기 기판(100) 표면에 수평한 방향인 제1 방향으로 연장될 수 있다.
상기 리세스(104)의 측벽 및 저면을 따라 컨포멀하게 게이트 절연막(106)이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 절연막(106)은 실리콘 산화물을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 게이트 절연막(106)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를들어, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 들 수 있다.
상기 게이트 절연막(106)의 표면 상에는 상기 게이트 절연막 표면을 덮는 불순물 방지막이 구비될 수 있다. 상기 불순물 방지막은 제1 불순물 방지막(108) 및 제2 불순물 방지막(108b)을 포함할 수 있다. 상기 제1 불순물 방지막(108)은 이 후에 설명하는 베리어 계면막 패턴(116)의 상부면보다 낮게 위치하는 게이트 절연막(106) 상에서 상기 게이트 절연막(106)을 덮을 수 있다. 상기 제2 불순물 방지막(108b)은 상기 베리어 계면막 패턴(116)의 상부면보다 높게 위치하는 게이트 절연막(106) 상에서 상기 게이트 절연막(106)을 덮을 수 있다.
상기 제1 및 제2 불순물 방지막(108, 108b)은 상기 게이트 절연막(106)의 물질 내에 질소가 주입되어 형성된 것 일 수 있다. 따라서, 상기 제1 및 제2 불순물 방지막(108, 108b)은 상기 게이트 절연막(106)에 포함되는 물질에 질소가 더 포함된 물질막 일 수 있다. 예를들어, 상기 제1 및 제2 불순물 방지막(108, 108b)은 질소를 포함하는 실리콘 산화물 또는 질소를 포함하는 금속 산화물일 수 있다. 상기 제1 및 제2 불순물 방지막(108, 108b)의 질소 농도는 그 하부에 위치하는 게이트 절연막(106)의 질소 농도보다 더 높을 수 있다.
상기 제2 불순물 방지막(108b)의 질소 농도는 상기 제1 불순물 방지막(108)의 질소 농도보다 더 높을 수 있다. 이하에서, 상기 제2 불순물 방지막(108b)과 접하는 게이트 절연막(106)을 상부 게이트 절연막이라 칭하고, 상기 제1 불순물 방지막(108)과 접하는 게이트 절연막(106)을 하부 게이트 절연막 칭할 수 있다. 상기 상부 게이트 절연막에 포함되는 질소 농도는 상기 하부 게이트 절연막에 포함되는 질소 농도보다 더 높을 수 있다.
상기 제1 불순물 방지막(108) 상에 상기 리세스(104)의 하부를 채우는 제1 게이트 패턴(114)이 구비될 수 있다. 상기 제1 게이트 패턴(114)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 게이트 패턴(114)은 베리어 금속 패턴(110a) 및 금속 패턴(112a)을 포함할 수 있다.
상기 베리어 금속 패턴(110a)은 상기 제1 불순물 방지막(108)의 상부면을 따라 컨포멀하게 형성될 수 있고, 상기 금속 패턴(112a)은 상기 베리어 금속 패턴(110a) 상에 구비되고 상기 리세스(104)의 하부를 채울 수 있다. 따라서, 상기 베리어 금속 패턴(110a)은 상기 금속 패턴(112a)의 측벽 및 저면을 둘러싸도록 형성될 수 있다.
예시적인 실시예에서, 상기 금속 패턴(112a)은 제1 일함수를 가질 수 있고, 상기 제1 일함수는 기판(100)에 포함되는 반도체 물질의 일함수보다 높을 수 있다. 일 예로, 상기 제1 일함수는 실리콘의 일함수보다 높을 수 있다.
예시적인 실시예에서, 상기 베리어 금속 패턴(110a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐 탄 질화물 등을 포함할 수 있다. 예시적인 실시예에서, 상기 금속 패턴(112a)은 텅스텐, 알루미늄, 구리 등을 포함할 수 있다. 일 예로, 상기 금속 패턴(112a)은 텅스텐을 포함할 수 있고, 이 경우 상기 제1 일함수는 약 4.58eV 일 수 있다.
상기 제1 게이트 패턴(114)은 저면(즉, 최하부면)으로부터 상부면까지 제1 높이를 가질 수 있다. 상기 제1 게이트 패턴(114)은 금속이 포함됨으로써, 저저항을 가질 수 있다.
상기 제1 게이트 패턴(114)의 상부면 상에는 베리어 계면막 패턴(116)이 포함될 수 있다. 상기 베리어 계면막 패턴(116)은 상기 금속 패턴(112a) 및 베리어 금속 패턴(110a)의 상부 표면의 물질의 질화물 또는 산질화물을 포함할 수 있다. 상기 베리어 계면막 패턴(116)은 상기 금속 패턴(112a) 및 베리어 금속 패턴(110a)의 상부 표면을 질화시켜 형성된 금속 질화물 또는 금속 산 질화물을 포함할 수 있다. 예를들어, 상기 베리어 계면막 패턴(116)은 WNx, WxOyNz를 포함할 수 있다.
상기 베리어 계면막 패턴(116)이 구비됨으로써, 상기 제1 게이트 패턴(114)과 제2 게이트 패턴(120a)간의 반응 또는 혼성(mixing) 등이 방지될 수 있다.
상기 베리어 계면막 패턴(116) 상에는 상기 베리어 계면막 패턴(116)의 물질에 질소가 더 포함된 상부 베리어 계면막 패턴(118)이 구비될 수 있다. 상기 상부 베리어 계면막 패턴(118)에 포함된 질소 농도는 상기 베리어 계면막 패턴(116)에 포함된 질소 농도보다 더 높을 수 있다.
상기 상부 베리어 계면막 패턴(118) 상에 상기 제2 게이트 패턴(120a)이 구비될 수 있다. 상기 제2 게이트 패턴(120a)은 상기 제1 게이트 패턴(114)과 다른 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 게이트 패턴(120a)은 상기 제1 일함수와 다른 제2 일함수를 가질 수 있다. 상기 제2 일함수는 상기 제1 일함수보다 낮을 수 있다.
상기 제2 게이트 패턴(120a)은 트랜지스터의 게이트 유도 드레인 누설(GIDL)을 감소하기 위하여 제공될 수 있다. 이를 위하여, 상기 제2 일함수는 소오스/드레인으로 제공되는 불순물 영역(130)의 일함수와 유사한 것이 바람직할 수 있다. 즉, 상기 제2 게이트 패턴(120a)과 상기 불순물 영역(130) 간의 일함수 차이는 상기 제1 게이트 패턴(114)과 상기 불순물 영역(130)간의 일함수 차이보다 작을 수 있다.
예시적인 실시예에서, 상기 제2 게이트 패턴(120a)은 N형 또는 P형 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를들어, 상기 제2 게이트 패턴(120a)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제2 게이트 패턴(120a)은 상기 불순물 영역(130)에 도핑된 불순물과 동일한 도전형의 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제2 게이트 패턴(120a)의 저면으로부터 상부면까지 제2 높이를 가질 수 있고, 상기 제2 높이는 상기 제1 높이보다 작을 수 있다. 즉, 저저항을 갖는 제1 게이트 패턴(114)의 제1 높이가 상기 제2 게이트 패턴(120a)의 제2 높이보다 더 크기 때문에, 상기 트랜지스터의 게이트 저항이 감소될 수 있다.
상기 제2 게이트 패턴(120a) 상에 상기 캡핑 절연 패턴(122)이 구비될 수 있다. 상기 캡핑 절연 패턴(122)에 의해 상기 리세스(104) 내부가 완전히 채워질 수 있다. 상기 캡핑 절연 패턴(122)은 예를들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 캡핑 절연 패턴(122)의 저면으로부터 상부면까지 제3 높이를 가질 수 있고, 상기 제3 높이는 상기 제2 높이보다 높을 수 있다.
이와 같이, 상기 리세스(104) 내부에는 게이트 절연막(106), 제1 불순물 방지막(108), 제2 불순물 방지막(108b), 제1 게이트 패턴(114), 제2 게이트 패턴(120a), 베리어 계면막 패턴(116), 상부 베리어 계면막 패턴(118) 및 캡핑 절연 패턴(122)을 포함하는 게이트 구조물이 구비될 수 있다.
상기 게이트 구조물의 양 측의 기판(100) 상부에는 소오스/드레인 영역으로 제공되는 상기 불순물 영역(130)이 구비될 수 있다. 상기 불순물 영역(130)은 상기 리세스(104)의 상부 측벽과 인접한 기판 부위에 위치할 수 있다.
예시적인 실시예에서, 상기 불순물 영역(130)의 저면은 상기 제1 게이트 패턴(114)의 상부면보다 높게 배치될 수 있다. 예시적인 실시예에서, 상기 불순물 영역(130)의 저면은 상기 제2 게이트 패턴(120a)의 측벽 부위와 인접하게 배치될 수 있다. 일 예로, 상기 불순물 영역(130)의 저면 부위는 적어도 상기 제2 게이트 패턴(120a)의 측벽 부위의 적어도 일부와 마주하도록 배치될 수 있다.
이 때, 상기 불순물 영역(130) 및 상기 제2 게이트 패턴(120a)간의 일함수 차이는 상기 불순물 영역(130) 및 제1 게이트 패턴(114)간의 일함수 차이보다 더 작다. 따라서, 서로 인접하게 배치되는 상기 불순물 영역(130) 및 제2 게이트 패턴(120a) 간의 포텐셜 차이가 감소됨으로써, 불순물 영역(130)과 상기 제2 게이트 패턴(120a) 사이의 기판(100) 부위에 발생되는 GIDL이 감소될 수 있다.
상기 설명한 것과 같이, 상기 제1 불순물 방지막(108)은 상기 리세스(104)의 하부 표면을 따라 형성되고, 상기 제1 게이트 패턴(114) 및 베리어 계면막 패턴(116)과 접촉할 수 있다. 상기 제1 불순물 방지막(108)은 트랜지스터 제조 공정에서 반응 가스들 또는 반응물을 포함하는 불순물들이 상기 제1 불순물 방지막(108)의 저면 아래의 하부 게이트 절연막으로 확산 또는 침투하지 않도록 하기 위하여 제공될 수 있다. 따라서, 상기 제1 불순물 방지막(108)이 구비됨에 따라, 상기 하부 게이트 절연막 내에는 Cl, F 및 N 등과 같은 불순물들의 농도가 감소될 수 있다. 상기 하부 게이트 절연막에 포함되는 불순물에 의해 트랜지스터의 문턱 전압이 변화되거나 또는 트랜지스터의 신뢰성 불량이 발생하는 것이 감소될 수 있다.
상기 제2 불순물 방지막(108b)은 상기 리세스(104)의 상부 표면을 따라 형성되고, 상기 제2 게이트 패턴(120a) 및 캡핑 절연 패턴(122)과 접할 수 있다. 상기 제2 불순물 방지막(108b)은 상기 제1 불순물 방지막(108)보다 높은 질소 농도를 가질 수 있다. 또한, 상기 제2 불순물 방지막(108b)과 접하는 상부 게이트 절연막은 상기 하부 게이트 절연막보다 높은 질소 농도를 가질 수 있다. 상기 제2 불순물 방지막(108b) 및 상부 게이트 절연막 내에 포함되는 질소는 고정 양전하(fixed positive charge)로 제공될 수 있다.
상기 트랜지스터에서, 상기 제2 게이트 패턴(120a)과 인접하는 기판(100) 부위는 강한 전계가 발생되는 부위(이하, 전계 부위)일 수 있다. 이에 따라 상기 전계 부위에서는 GIDL 불량이 빈번히 발생될 수 있다. 그러나, 상기 제2 게이트 패턴(120a) 및 캡핑 절연 패턴(122)과 접촉하는 제2 불순물 방지막(108b) 및 상부 게이트 절연막 내에 상기 고정 양전하가 포함됨으로써, 상기 전계 부위에서의 전계가 감소될 수 있다. 그러므로, 상기 전계 부위에서 GIDL 불량이 감소될 수 있다.
예시적인 실시예에서, 상기 트랜지스터의 불순물 영역(130)에는 회로들이 연결될 수 있다. 일 예로, 상기 트랜지스터가 디램 소자의 메모리 셀의 선택 소자로 제공되는 경우, 상기 트랜지스터의 불순물 영역들(130) 중 하나에는 커패시터(140)가 연결될 수 있다. 또한, 상기 트랜지스터의 불순물 영역들(130) 중 다른 하나에는 비트 라인(도시안됨)이 연결될 수 있다.
도 2는 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다. 도 2에 도시된 트랜지스터는 매립 채널 어레이 트랜지스터일 수 있다.
도 2에 도시된 트랜지스터는 제1 게이트 패턴 및 베리어 계면막 패턴의 물질을 제외하고는 도 1을 참조로 설명한 트랜지스터와 동일하다.
도 2를 참조하면, 상기 제1 게이트 패턴(114)은 금속 패턴을 포함할 수 있다. 예시적인 실시예에서, 상기 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 제1 게이트 패턴(114)의 상부면 상에는 베리어 계면막 패턴(116)이 포함될 수 있다. 상기 베리어 계면막 패턴(116)은 상기 금속 패턴의 상부 표면을 질화시켜 형성된 금속 질화물 또는 금속 산 질화물을 포함할 수 있다. 예를들어, 상기 베리어 계면막 패턴(116)은 예를들어, TiN, TiON, TaN, TaON을 포함할 수 있다.
상기 상부 베리어 계면막 패턴(118)은 상기 베리어 계면막 패턴(116) 상에 구비되고, 상기 베리어 계면막 패턴(116)의 물질에 질소가 더 포함될 수 있다.
도 3 내지 도 11은 예시적인 실시예들에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 하드 마스크(102)를 형성하고, 상기 하드 마스크(102)를 식각 마스크로 사용하여 상기 기판(100)의 상부를 이방성 식각하여 리세스(104)를 형성할 수 있다.
상기 리세스(104)의 표면 및 상기 하드 마스크(102)의 상부면 상에 컨포멀하게 예비 게이트 절연막(105)을 형성한다.
예시적인 실시예에서, 상기 예비 게이트 절연막(105)은 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 열산화 공정 및/또는 원자층 적층 공정을 통해 형성할 수 있다. 일 예로, 상기 예비 게이트 절연막(105)은 상기 리세스(104) 표면을 열산화시켜 상기 리세스(104) 표면 상에 실리콘 산화막을 형성한 다음, 원자층 적층 공정을 통해 실리콘 산화막을 더 형성할 수 있다.
일부 예시적인 실시예에서, 상기 예비 게이트 절연막(105)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를들어, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 들 수 있다. 상기 금속 산화물은 원자층 적층 공정을 통해 형성할 수 있다. 또한, 상기 금속 산화물을 형성하기 이 전에 상기 리세스(104) 표면을 열산화시켜 상기 리세스(104) 표면 상에 실리콘 산화막을 더 형성할 수도 있다.
예시적인 실시예에서, 상기 예비 게이트 절연막(105)은 상기 리세스(104)의 표면 및 하드 마스크(102)의 표면으로부터 수직한 방향으로 일정한 두께를 갖도록 컨포멀하게 형성될 수 있다.
도 4를 참조하면, 상기 예비 게이트 절연막(105)의 표면 상에 질소를 주입하여, 상기 예비 게이트 절연막(105)의 상부 표면을 제1 불순물 방지막(108)으로 변환한다. 따라서, 상기 리세스(104)의 표면 및 상기 하드 마스크(102)의 상부면 상에 컨포멀하게 게이트 절연막(106) 및 제1 불순물 방지막(108)을 형성한다.
상기 질소는 상기 예비 게이트 절연막(105) 표면에 등방성으로 주입됨으로써, 상기 게이트 절연막(106) 전체 표면 상에 상기 제1 불순물 방지막(108)이 형성될 수 있다.
상기 제1 불순물 방지막(108)은 예비 게이트 절연막(105)의 물질에 질소가 더 포함되는 물질일 수 있다. 일 예로, 상기 제1 불순물 방지막(108)은 질소를 포함하는 실리콘 산화물 또는 질소를 포함하는 금속 산화물일 수 있다.
상기 제1 불순물 방지막(108)은 후속 공정들을 수행할 때 반응 가스들 또는 반응물을 포함하는 불순물들이 상기 게이트 절연막(106)으로 확산 또는 침투하지 않도록 하기 위하여 제공될 수 있다. 상기 제1 불순물 방지막(108)에 포함된 질소 농도는 그 하부에 위치하는 게이트 절연막(106)에 포함된 질소 농도보다 더 높을 수 있다.
예시적인 실시예에서, 상기 질소를 주입하는 공정은 플라즈마를 이용한 질화 공정, 열을 이용한 질화 공정 또는 플라즈마 질화 공정을 수행한 후 열 처리를 하는 공정 등을 포함할 수 있다. 상기 질화 공정에서 사용하는 질소 소오스 가스는 NH3, NO2, N2O, N2 등을 포함할 수 있다. 상기 플라즈마를 이용한 질화 공정에서, 플라즈마는 RF 플라즈마, microwave 플라즈마, 유도결합 플라즈마(Inductively Coupled Plasma, ICP), RPS(Remote Plasma source) 등의 방식으로 형성할 수 있다.
예시적인 실시예에서, 상기 플라즈마만을 이용한 질화 공정은 10℃ 내지 50℃에서, 5초 내지 200초 동안 수행할 수 있다. 상기 플라즈마를 이용한 질화 공정을 수행하고 이 후 열처리를 수행할 때, 상기 열처리 공정은 500℃ 내지 1200℃에서, 1초 내지 50초 동안 수행할 수 있다. 상기 열을 이용한 질화 공정은 100℃ 내지 1100℃에서, 10초 내지 200초 동안 수행할 수 있다. 그러나, 상기 공정 조건은 예시이며 이에 한정되는 것은 아니다.
도 5를 참조하면, 상기 제1 불순물 방지막(108) 상에 컨포멀하게 베리어 금속막(110)을 형성한다. 상기 베리어 금속막(110) 상에 상기 리세스(104) 내부를 채우도록 금속막(112)을 형성한다.
예시적인 실시예에서, 상기 베리어 금속막(110)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐 탄 질화물 등을 포함할 수 있다. 상기 금속막(112)은 예를들어, 텅스텐을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제1 불순물 방지막(108) 상에 상기 리세스 내부를 채우도록 금속막을 형성할 수 있다. 상기 금속막은 예를들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이 경우, 후속 공정을 통해 도 2에 도시된 트랜지스터가 형성될 수 있다.
도 6을 참조하면, 상기 하드 마스크(102) 상에 형성된 제1 불순물 방지막(108)이 노출될 때까지 상기 금속막(112) 및 베리어 금속막(110)을 평탄화 한다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 포함할 수 있다. 일부 실시예에서, 상기 평탄화 공정에서 상기 하드 마스크(102) 상에 형성된 제1 불순물 방지막(108) 및 게이트 절연막(106)의 일부가 제거될 수도 있다.
이 후, 상기 리세스(104) 상부에 위치한 금속막(112) 및 베리어 금속막(110)을 에치 백(etch back) 공정을 통해 제거한다. 이에 따라, 상기 리세스(104)의 하부에는 베리어 금속 패턴(110a) 및 금속 패턴(112a)이 형성될 수 있다. 상기 베리어 금속 패턴(110a) 및 금속 패턴(112a)은 리세스 하부에 위치하는 상기 제1 불순물 방지막(108) 상에 형성될 수 있다.
상기 베리어 금속 패턴(110a) 및 금속 패턴(112a)은 트랜지스터의 제1 게이트 패턴(114)으로 제공될 수 있다.
도 7을 참조하면, 상기 금속 패턴(112a) 상부면을 질화처리하여 상기 제1 게이트 패턴(114)의 상부면 상에 베리어 계면막 패턴(116)을 형성한다.
상기 질화 처리는 급속 열적 질화 공정을 포함할 수 있다. 상기 급속 열적 질화 공정은 예를들어 700℃ 내지 1000℃의 온도에서 10초 내지 100초동안 진행될 수 있다.
상기 질화 처리 공정에서, 상기 질소는 이방성으로 주입되어 상기 제1 게이트 패턴(114)의 상부면 상에만 상기 베리어 계면막 패턴(116)이 형성될 수 있다. 상기 베리어 계면막 패턴(116)은 상기 금속 패턴(112a) 및 베리어 금속 패턴(110a)의 상부면이 질화 처리되어 형성된 금속 질화물 또는 금속 산 질화물일 수 있다.
예시적인 실시예에서, 상기 금속 패턴(112a)이 텅스텐을 포함하는 경우, 상기 베리어 계면막 패턴(116)은 WNx, WxOyNz를 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제1 게이트 패턴(114)이 티타늄, 티타늄 질화물, 탄탈륨 또는 탄탈륨 질화물을 포함하는 금속 패턴(112a)으로 형성되는 경우, 상기 베리어 계면막 패턴(116)은 예를들어, TiN, TiON, TaN, TaON을 포함할 수 있다. 이 경우, 후속 공정을 통해 도 2에 도시된 트랜지스터가 형성될 수 있다.
상기 베리어 계면막 패턴(116)을 형성하면, 상기 베리어 계면막 패턴(116)의 상부면보다 높게 위치하는 제1 불순물 방지막(108)은 노출될 수 있다.
도 8을 참조하면, 상기 베리어 계면막 패턴(116)의 상부면 및 노출된 제1 불순물 방지막(108) 상에 질소를 주입한다. 상기 질소는 등방성으로 주입될 수 있다.
따라서, 상기 베리어 계면막 패턴(116) 상부에는 베리어 계면막 패턴(116)에 포함된 질소 농도보다 높은 질소 농도를 가지는 상부 베리어 계면막 패턴(118)이 형성될 수 있다. 또한, 상기 노출된 제1 불순물 방지막은 질소의 농도가 증가되어, 제2 불순물 방지막(108b)으로 변화될 수 있다.
이 때, 상기 제2 불순물 방지막(108b)과 접하는 게이트 절연막(106) 내에도 질소가 주입될 수 있으므로, 상기 베리어 계면막 패턴(116)의 상부면보다 높게 위치하는 게이트 절연막(106)의 질소 농도가 높아질 수 있다. 그러나, 상기 베리어 계면막 패턴(116)의 상부면보다 낮게 위치하는 게이트 절연막(106) 및 제1 불순물 방지막(108)에는 질소가 주입되지 않으므로, 상기 베리어 계면막 패턴(116)의 상부면보다 낮게 위치하는 게이트 절연막(106) 및 제1 불순물 방지막(108)의 질소 농도는 실질적으로 증가되지 않을 수 있다.
따라서, 상기 베리어 계면막 패턴(116)의 상부면보다 낮은 리세스(104) 부위에는 상기 제1 불순물 방지막(108)이 형성되고, 상기 베리어 계면막 패턴(116)의 상부면보다 높은 리세스(104) 부위에는 제2 불순물 방지막(108b)이 형성될 수 있다. 상기 제2 불순물 방지막(108b)의 질소 농도는 상기 제1 불순물 방지막(108)의 질소 농도보다 더 높을 수 있다.
상기 제2 불순물 방지막(108b) 및 상기 제2 불순물 방지막(108b)과 접하는 상부 게이트 절연막에 포함되는 질소는 고정 양전하(fixed positive charge)로 제공될 수 있다. 상기 리세스(104) 상부에 배치되는 상기 제2 불순물 방지막(108b) 및 상부 게이트 절연막에 고정 양 전하가 더 포함됨에 따라, 상기 제2 불순물 방지막(108b)과 인접하는 부위에서 발생되는 GIDL 불량이 감소될 수 있다.
예시적인 실시예에서, 상기 질소를 주입하는 공정은 플라즈마를 이용한 질화 공정, 열을 이용한 질화 공정 또는 이들을 조합한 질화 공정을 포함할 수 있다. 상기 질화 공정에서 사용하는 질소 소오스 가스는 NH3, NO2, N2O, N2 등을 포함할 수 있다. 상기 플라즈마를 이용한 질화 공정에서, 플라즈마는 RF 플라즈마, microwave 플라즈마, 유도결합 플라즈마(Inductively Coupled Plasma, ICP), RPS(Remote Plasma source) 등의 방식으로 형성할 수 있다.
예시적인 실시예에서, 상기 플라즈마만을 이용한 질화 공정은 10℃ 내지 50℃에서, 5초 내지 200초 동안 수행할 수 있다. 상기 플라즈마를 이용한 질화 공정을 수행하고 이 후 열처리를 수행할 때, 상기 열처리 공정은 500℃ 내지 1200℃에서, 1초 내지 50초 동안 수행할 수 있다. 상기 열을 이용한 질화 공정은 100℃ 내지 1100℃에서, 10초 내지 200초 동안 수행할 수 있다. 그러나, 상기 공정 조건은 예시이며 이에 한정되는 것은 아니다.
도 9를 참조하면, 상기 상부 베리어 계면막 패턴(118) 및 제2 불순물 방지막(108b) 상에 상기 리세스(104) 내부를 채우도록 반도체막을 형성한다. 일 예로, 상기 반도체막은 N형 불순물이 도핑된 폴리실리콘막(120)일 수 있다. 이 후에, 상기 반도체막은 폴리실리콘막(120)으로 설명한다.
예시적인 실시예에서, 상기 불순물은 상기 폴리실리콘막(120)의 증착 공정 시에 인시튜로 도핑될 수 있다. 상기 폴리실리콘막(120)에 도핑된 불순물은 이 후에 형성되는 소스/드레인으로 제공하기 위한 불순물 영역에 도핑되는 불순물과 동일한 도전형을 가질 수 있다.
도 10을 참조하면, 상기 하드 마스크(102) 상에 형성되는 제2 불순물방지막(108b)의 상부면이 노출될 때까지 상기 폴리실리콘막(120)을 평탄화한다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마 공정을 포함할 수 있다. 일부 실시예에서, 상기 평탄화 공정에서 상기 하드 마스크(102) 상에 형성된 제2 불순물 방지막(108b) 및 게이트 절연막(106)의 일부가 제거될 수도 있다.
이 후, 상기 리세스(104) 상부에 위치한 폴리실리콘막(120)을 에치 백 공정을 통해 일부 제거하여 제2 게이트 패턴(120a)을 형성한다.
상기 제2 게이트 패턴(120a)은 상기 상부 베리어 계면막 패턴(118) 상에 형성될 수 있다. 상기 제2 게이트 패턴(120a)의 측벽은 상기 제2 불순물 방지막(106)과 접할 수 있다. 상기 제2 게이트 패턴(120a)은 상기 리세스(104) 내부에 위치하여, 상기 제2 게이트 패턴(120a)의 위로 상기 리세스(104)의 내부 공간이 남아있을 수 있다. 즉, 상기 제2 게이트 패턴(120a)의 상부면은 상기 리세스(104)와 인접한 기판(100) 상부면보다 낮게 배치될 수 있다.
도 11을 참조하면, 상기 제2 게이트 패턴(120a) 및 상부 베리어 계면막 패턴(118) 상에 상기 리세스(104) 내부를 완전히 채우도록 캡핑 절연막을 형성한다. 이 후, 상기 캡핑 절연막 및 하드 마스크(102)를 평탄화하고, 상기 캡핑 절연막의 상부를 일부 에치백하여 상기 리세스(104) 내에 캡핑 절연 패턴(122)을 형성한다.
상기 평탄화 공정에서, 상기 하드 마스크(102) 상에 잔류하는 제2 불순물 방지막(108b) 및 게이트 절연막(106)은 제거될 수 있고, 상기 하드 마스크(102)도 대부분 제거될 수 있다. 이 후, 세정 공정 등을 통해 남아있는 하드 마스크(102)를 제거함으로써, 상기 기판(100) 표면이 노출될 수 있다.
상기 공정을 통해, 상기 리세스(104) 내부에는 게이트 절연막(106), 제1 불순물 방지막(108), 제2 불순물 방지막(108b), 제1 게이트 패턴(114), 베리어 계면막 패턴(116), 상부 베리어 계면막 패턴(118), 제2 게이트 패턴(120a) 및 캡핑 절연 패턴(122)을 포함하는 게이트 구조물이 형성될 수 있다.
이 후, 상기 기판(100) 상에 불순물을 도핑하여, 상기 게이트 구조물의 양측의 기판(100) 상부에 불순물 영역(130)을 형성한다. 예시적인 실시예에서, 상기 불순물 영역(130)의 저면은 상기 제1 게이트 패턴(114)의 상부면보다 높게 배치될 수 있다. 예시적인 실시예에서, 상기 불순물 영역(130)의 저면은 상기 제2 게이트 패턴(120a)의 측벽 부위와 인접하게 배치될 수 있다.
일부 예시적인 실시예에서, 상기 불순물 영역(130)을 형성하기 위한 도핑 공정을 도 3을 참조로 설명한 상기 리세스(104)를 형성하기 이 전에 먼저 수행할 수도 있다.
상기 공정을 수행함으로써, 도 1에 도시된 트랜지스터를 제조할 수 있다. 또한, 후속 공정들을 수행하여, 상기 불순물 영역들과 전기적으로 연결되는 배선 및 커패시터 등을 더 형성할 수 있다.
도 12는 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다. 도 12에 도시된 트랜지스터는 게이트 구조물 내에 제2 불순물 방지막 및 상부 계면막을 제외하고는 도 1에 도시된 트랜지스터와 동일하다.
도 12를 참조하면, 기판(100)의 리세스(104)의 측벽 및 저면을 따라 게이트 절연막(106)이 구비될 수 있다.
상기 게이트 절연막(106) 상에는 불순물 방지막이 구비될 수 있다. 상기 불순물 방지막은 제1 불순물 방지막(108) 및 제2 불순물 방지막(108b)을 포함할 수 있다. 상기 제1 불순물 방지막(108)은 상기 제2 게이트 패턴(120a)의 상부면보다 낮게 위치하는 게이트 절연막(106) 상에 구비되고, 상기 제2 불순물 방지막(108b)은 상기 제2 게이트 패턴(120a)의 상부면보다 높게 위치하는 게이트 절연막(106) 상에 구비될 수 있다.
상기 제1 및 제2 불순물 방지막(108, 108b)의 질소 농도는 상기 게이트 절연막(106)의 질소 농도보다 더 높을 수 있다. 상기 제2 불순물 방지막(108b)의 질소 농도는 상기 제1 불순물 방지막(108)의 질소 농도보다 더 높을 수 있다. 상기 제2 불순물 방지막(108b)과 접하는 상부 게이트 절연막에 포함되는 질소 농도는 상기 제1 불순물 방지막(108)과 접하는 하부 게이트 절연막에 포함되는 질소 농도보다 더 높을 수 있다.
상기 리세스(104) 내의 제1 불순물 방지막(108) 상에는 제1 게이트 패턴(114), 베리어 계면막 패턴(116) 및 제2 게이트 패턴(120a)이 구비될 수 있다. 즉, 상기 베리어 계면막 패턴(116) 상에는 상부 베리어 계면막 패턴이 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 제2 게이트 패턴(120a) 상에는 상부 계면막 패턴(121)이 구비될 수 있다. 상기 상부 계면막 패턴(121)은 상기 제2 게이트 패턴(120a)의 물질에 질소가 더 포함된 것일 수 있다. 상기 상부 계면막 패턴(121)은 예를들어 실리콘 질화물, 실리콘 산 질화물을 포함할 수 있다.
상기 상부 계면막 패턴(121) 상에 캡핑 절연 패턴(122)이 구비될 수 있다. 상기 캡핑 절연 패턴(122)은 예를들어, 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 상부 계면막 패턴(121)과 캡핑 절연 패턴(122)은 동일한 물질(예를들어, 실리콘 질화물)을 포함할 수 있고 이 경우 서로 구분되지 않을 수도 있다.
따라서, 상기 리세스(104) 내부에는 게이트 절연막(106), 제1 불순물 방지막(108), 제2 불순물 방지막(108b), 제1 게이트 패턴(114), 베리어 계면막 패턴(116), 제2 게이트 패턴(120a), 상부 계면막 패턴(121) 및 캡핑 절연 패턴(122)을 포함하는 게이트 구조물이 구비될 수 있다.
도 13 및 도 14는 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 13을 참조하면, 먼저, 도 3 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 상기 제1 게이트 패턴(114) 상에 베리어 계면막 패턴(116)을 형성한다.
이 후, 상기 베리어 계면막 패턴(116) 및 제1 불순물 방지막(108) 상에 상기 리세스(104) 내부를 채우도록 반도체막을 형성한다. 일 예로, 상기 반도체막은 N형 불순물이 도핑된 폴리실리콘막(120)일 수 있다.
도 14를 참조하면, 상기 하드 마스크(102) 상에 형성되는 제1 불순물방지막(108)의 상부면이 노출될 때까지 상기 폴리실리콘막(120)을 평탄화한다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마 공정을 포함할 수 있다. 일부 실시예에서, 상기 평탄화 공정에서 상기 하드 마스크(102) 상에 형성된 제1 불순물 방지막(108) 및 게이트 절연막(106)의 일부가 제거될 수도 있다.
이 후, 상기 리세스(104) 상부에 위치한 폴리실리콘막(120)을 에치 백 공정을 통해 일부 제거하여 제2 게이트 패턴(120a)을 형성한다.
다음에, 상기 제2 게이트 패턴(120a)의 상부면 및 노출된 제1 불순물 방지막(108) 상에 질소를 주입한다. 상기 질소는 등방성으로 주입될 수 있다.
예시적인 실시예에서, 상기 질소를 주입하는 공정은 플라즈마를 이용한 질화 공정, 열을 이용한 질화 공정 또는 이들을 조합한 질화 공정을 포함할 수 있다. 상기 질화 공정에서 사용하는 질소 소오스 가스는 NH3, NO2, N2O, N2 등을 포함할 수 있다. 상기 플라즈마를 이용한 질화 공정에서, 플라즈마는 RF 플라즈마, microwave 플라즈마, 유도결합 플라즈마(Inductively Coupled Plasma, ICP), RPS(Remote Plasma source) 등의 방식으로 형성할 수 있다.
예시적인 실시예에서, 상기 플라즈마만을 이용한 질화 공정은 10℃ 내지 50℃에서, 5초 내지 200초 동안 수행할 수 있다. 상기 플라즈마를 이용한 질화 공정을 수행하고 이 후 열처리를 수행할 때, 상기 열처리 공정은 500℃ 내지 1200℃에서, 1초 내지 50초 동안 수행할 수 있다. 상기 열을 이용한 질화 공정은 100℃ 내지 1100℃에서, 10초 내지 200초 동안 수행할 수 있다. 그러나, 상기 공정 조건은 예시이며 이에 한정되는 것은 아니다.
따라서, 상기 제2 게이트 패턴(120a)의 상부에는 제2 게이트 패턴(120a)에 포함된 질소 농도보다 높은 질소 농도를 가지는 상부 계면막 패턴(121)이 형성될 수 있다. 또한, 상기 노출된 제1 불순물 방지막은 질소의 농도가 증가되어, 제2 불순물 방지막(108b)으로 변화될 수 있다.
이 때, 상기 제2 불순물 방지막(108b)과 접하는 게이트 절연막(106) 내에도 질소가 주입될 수 있으므로, 상기 제2 게이트 패턴(120a)의 상부면보다 높게 위치하는 게이트 절연막(106)의 질소 농도가 높아질 수 있다. 그러나, 상기 질소를 주입하는 공정에 의해, 상기 제2 게이트 패턴(120a)의 상부면보다 낮게 위치하는 게이트 절연막(106) 및 제1 불순물 방지막(108)의 질소 농도는 실질적으로 증가되지 않을 수 있다.
따라서, 상기 제2 게이트 패턴(120a)의 상부면보다 낮은 리세스(104) 부위에는 상기 제1 불순물 방지막(108)이 형성되고, 상기 게이트 패턴(120a)의 상부면보다 높은 리세스(104) 부위에는 제2 불순물 방지막(108b)이 형성될 수 있다. 또한, 상기 제2 게이트 패턴(120a)의 상부면보다 높게 위치하는 게이트 절연막(106)의 질소 농도는 상기 제2 게이트 패턴(120a)의 상부면보다 낮게 위치하는 게이트 절연막(106)의 질소 농도보다 높을 수 있다.
이 후, 도 11을 참조로 설명한 것과 실질적으로 동일한 공정을 수행할 수 있다. 따라서, 도 12에 도시된 트랜지스터를 제조할 수 있다.
도 15는 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다. 도 15에 도시된 트랜지스터는 게이트 구조물 내에 제2 불순물 방지막 및 상부 베리어 계면막 패턴이 구비되지 않는 것을 제외하고는 도 1에 도시된 트랜지스터와 동일하다.
도 15를 참조하면, 기판(100)의 리세스(104)의 측벽 및 저면을 따라 게이트 절연막(106)이 구비될 수 있다.
상기 게이트 절연막(106) 상에는 제1 불순물 방지막(108)이 구비될 수 있다. 상기 제1 불순물 방지막(108)은 상기 게이트 절연막(106) 의 상부면을 덮을 수 있다.
상기 제1 불순물 방지막(108)은 상기 게이트 절연막(106)의 물질 내에 질소가 주입되어, 상기 게이트 절연막(106) 표면 상에 형성된 것일 수 있다. 따라서, 상기 제1 불순물 방지막(108)은 상기 게이트 절연막(106)에 포함되는 물질에 질소가 더 포함될 수 있다.
상기 제1 불순물 방지막(108) 상에는 상기 리세스(104) 내부를 채우도록 제1 게이트 패턴(114), 베리어 계면막 패턴(116), 제2 게이트 패턴(120a) 및 캡핑 패턴(122)이 구비될 수 있다.
따라서, 상기 리세스(104) 내부에는 게이트 절연막(106), 제1 불순물 방지막(108), 제1 게이트 패턴(114), 베리어 계면막 패턴(116), 제2 게이트 패턴(120a) 및 캡핑 절연 패턴(122)을 포함하는 게이트 구조물이 구비될 수 있다.
이와 같이, 상기 게이트 절연막(106) 상에 제1 불순물 방지막(108)만 구비되고, 제2 불순물 방지막은 구비되지 않을 수 있다. 상기 베리어 계면막 패턴(116) 상에 상부 베리어 계면막 패턴이 구비되지 않을 수 있다. 또한, 상기 제2 게이트 패턴(120a) 상에는 상부 계면막 패턴이 구비되지 않을 수 있다.
도 15에 도시된 반도체 소자는 도 3 내지 도 11을 참조로 설명한 것과 동일한 공정으로 제조될 수 있다. 다만, 도 8을 참조로 설명한 공정을 수행하지 않을 수 있다.
도 16은 예시적인 실시예들에 따른 트랜지스터를 나타내는 단면도이다. 도 16에 도시된 트랜지스터는 게이트 구조물 내에 제3 불순물 방지막 및 상부 계면막 패턴이 더 구비되는 것을 제외하고는 도 1에 도시된 트랜지스터와 동일하다.
도 16을 참조하면, 기판(100)의 리세스(104)의 측벽 및 저면을 따라 게이트 절연막(106)이 구비될 수 있다.
상기 게이트 절연막(106) 상에는 불순물 방지막이 구비될 수 있다. 상기 불순물 방지막은 제1 내지 제3 불순물 방지막(108, 108b, 108c)을 포함할 수 있다.
상기 제1 불순물 방지막(108)은 베리어 계면막 패턴(116)의 상부면보다 낮게 위치하는 게이트 절연막(106) 상에 구비되고, 상기 제2 불순물 방지막(108b)은 상기 베리어 계면막 패턴(116)의 상부면 및 제2 게이트 패턴(120a)의 상부면 사이에 위치하는 게이트 절연막(106) 상에 구비되고, 상기 제3 불순물 방지막(108c)은 상기 제2 게이트 패턴(120a)의 상부면보다 높게 위치하는 게이트 절연막(106) 상에 구비될 수 있다.
상기 제1 내지 제3 불순물 방지막(108, 108b, 108c)은 상기 게이트 절연막(106)의 물질 내에 질소가 주입되어, 상기 게이트 절연막(106) 표면 상에 형성된 것일 수 있다.
상기 제2 불순물 방지막(108b)의 질소 농도는 상기 제1 불순물 방지막(108)의 질소 농도보다 더 높을 수 있다. 상기 제3 불순물 방지막(108c)의 질소 농도는 상기 제2 불순물 방지막(108b)의 질소 농도보다 더 높을 수 있다.
상기 리세스 내의 제1 불순물 방지막(108) 상에는 제1 게이트 패턴(114), 베리어 계면막 패턴(116) 및 상부 베리어 계면막 패턴(118)이 구비될 수 있다. 상부 베리어 계면막 패턴(118) 상에는 제2 게이트 패턴(120a) 및 상부 계면막 패턴(121)이 구비될 수 있다. 상기 제2 게이트 패턴(120a)은 상기 제2 불순물 방지막(108b)과 접할 수 있다. 상기 상부 계면막 패턴(121) 상에는 캡핑 절연 패턴(122)이 구비될 수 있다. 상기 제3 불순물 방지막(108c)은 상기 캡핑 절연 패턴(122)과 접할 수 있다.
따라서, 상기 리세스(104) 내부에는 게이트 절연막(106), 제1 불순물 방지막(108), 제2 불순물 방지막(108b), 제3 불순물 방지막(108c), 제1 게이트 패턴(114), 베리어 계면막 패턴(116), 상부 베리어 계면막 패턴(118), 제2 게이트 패턴(120a), 상부 계면막 패턴(121) 및 캡핑 절연 패턴(122)을 포함하는 게이트 구조물이 구비될 수 있다.
도 16에 도시된 반도체 소자는 도 3 내지 도 11을 참조로 설명한 것과 동일한 공정으로 제조될 수 있다. 다만, 도 10을 참조로 설명한 공정을 수행한 이 후에, 상기 제2 게이트 패턴(120a)의 상부면 및 노출된 제2 불순물 방지막(108b) 상에 질소를 주입하는 공정을 더 수행할 수 있다. 따라서, 상기 제3 불순물 방지막(108c) 및 상부 계면막 패턴(121)을 더 형성할 수 있다. 상기 질소를 주입하는 공정은 도 14를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
상기 반도체 소자는 상기 예시적인 실시예들에 따른 트랜지스터들 중 어느 하나를 포함하는 디램 소자일 수 있다. 때문에, 상기 트랜지스터에 대한 자세한 설명은 생략한다. 도 17에는 도 1에 도시된 매립 채널 어레이 트랜지스터가 도시된다.
도 17을 참조하면, 기판(100)에 소자 분리 패턴(142)이 구비되고, 상기 소자 분리 패턴(142)들 사이에 액티브 영역이 위치할 수 있다. 상기 소자 분리 패턴(142) 부위는 소자 분리 영역으로 제공될 수 있다.
상기 기판(100)에 제1 리세스부(104)가 구비되고, 상기 제1 리세스부(104) 내부에 게이트 구조물이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물은 도 1을 참조로 설명한 게이트 구조물과 동일한 구조를 가질 수 있다. 상기 게이트 구조물은 게이트 절연막(106), 제1 불순물 방지막(108), 제2 불순물 방지막(108b), 제1 게이트 패턴(114), 베리어 계면막 패턴(116), 상부 베리어 계면막 패턴(118), 제2 게이트 패턴(120a) 및 캡핑 절연 패턴(122)을 포함할 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 게이트 구조물은 도 12, 15 또는 도 16에 도시된 게이트 구조물 중 어느 하나와 동일한 구조를 가질 수도 있다.
예시적인 실시예에서, 각 게이트 구조물은 상기 기판(100) 표면과 수평한 제1 방향을 따라 연장될 수 있으며, 상기 기판(100) 표면과 수평하고 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예에서, 상기 액티브 영역은 고립된 형상을 가질 수 있고, 상기 제1 방향에 대해 비스듬한 방향을 길이 방향으로 할 수 있다.
상기 게이트 구조물들 사이의 액티브 영역의 기판(100) 상부에는 소오스/드레인 영역으로 제공되는 제1 및 제2 불순물 영역(130a, 130b)이 구비될 수 있다. 예를들어, 상기 기판(100)에는 비트 라인 구조물(430)과 전기적으로 연결되는 제1 불순물 영역(130a) 및 커패시터(442)와 전기적으로 연결되는 제2 불순물 영역(130b)이 구비될 수 있다.
상기 액티브 영역, 소자 분리 패턴(142) 및 게이트 구조물 상에, 패드 패턴(410), 제1 식각 저지 패턴(412) 및 제1 도전 패턴(416)이 적층될 수 있다. 상기 패드 패턴(410)은 예를 들어, 실리콘 산화물과 같은 산화물이 포함될 수 있고, 상기 제1 식각 저지 패턴(412)은 예를 들어, 실리콘 질화물과 같은 질화물이 포함될 수 있다. 상기 제1 도전 패턴(416)은 예를 들어, N형 불순물이 도핑된 폴리실리콘이 포함될 수 있다.
상기 패드 패턴(410), 제1 식각 저지 패턴(412) 및 제1 도전 패턴(416)의 적층 구조에는 제2 리세스부가 포함될 수 있다. 즉, 상기 제2 리세스부는 상기 게이트 구조물들 사이의 일부 기판(100) 부위에 위치할 수 있다. 상기 제2 리세스부 저면에는 상기 제1 불순물 영역(130a)의 상부면이 노출될 수 있다.
상기 제2 리세스부 내에는 제2 도전 패턴(418)이 구비될 수 있다. 상기 제2 도전 패턴(418)은 예를 들어, N형 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 즉, 상기 제2 도전 패턴(418)은 상기 제1 불순물 영역(130a)과 접할 수 있다.
상기 제1 도전 패턴(416) 및 제2 도전 패턴(418) 상에는, 제3 도전 패턴(420)이 적층될 수 있다. 상기 제3 도전 패턴(420)은 예를 들어, N형 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 즉, 상기 제1 내지 제3 도전 패턴(416, 418, 420)은 동일한 물질인 폴리실리콘을 포함하므로, 하나의 패턴으로 병합될 수 있다. 상기 제3 도전 패턴(420) 상에, 제2 베리어 금속 패턴(422), 제2 금속 패턴(424) 및 하드 마스크 패턴(426)이 적층될 수 있다.
상기 제1 도전 패턴(416), 제2 도전 패턴(418), 제3 도전 패턴(420), 제2 베리어 금속 패턴(422), 제2 금속 패턴(424) 및 하드 마스크 패턴(426)의 적층 구조는 비트 라인 구조물(430)로 제공될 수 있다. 예를들어, 상기 제2 도전 패턴(418)은 비트 라인 콘택으로 제공되고, 상기 제1 도전 패턴(416), 제3 도전 패턴(420), 제2 베리어 금속 패턴(422) 및 제2 금속 패턴(424)은 비트 라인으로 제공될 수 있다. 상기 비트 라인 구조물(430)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물(430)의 측벽에는 스페이서(도시안됨)가 구비될 수 있다.
상기 비트 라인 구조물들(430) 사이를 채우는 제1 층간 절연막(도시안됨)이 구비될 수 있다. 상기 제1 층간 절연막은 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막, 제1 식각 저지 패턴(412) 및 패드 패턴(410)을 관통하여 상기 제2 불순물 영역(130b)과 접촉하는 콘택 플러그(440)가 구비될 수 있다. 상기 콘택 플러그(440)는 상기 비트 라인 구조물들(430) 사이에 배치될 수 있다.
상기 콘택 플러그(440)와 전기적으로 연결되는 커패시터(442)가 구비될 수 있다. 상기 커패시터(442)는 하부 전극(442a), 유전막(442b) 및 상부 전극(442c)이 적층되는 구조를 가질 수 있다. 상기 커패시터(442)의 하부 전극은 실린더 형상 또는 필러 형상을 가질 수 있다.
상기 설명한 디램 소자의 메모리 셀에는 우수한 특성을 갖는 트랜지스터가 구비된다. 이에 따라 상기 메모리 셀은 우수한 동작 특성 및 전기적 특성을 가질 수 있다.
상기 불순물 방지막은 다른 구조를 갖는 트랜지스터에도 적용될 수 있다. 이하에서는 상기 불순물 방지막을 포함하는 수직 채널 트랜지스터를 포함하는 반도체 소자에 대해 설명한다.
도 18은 예시적인 실시예들에 따른 반도체 소자의 레이아웃도이고, 도 19는 예시적인 실시예들에 따른 반도체 소자의 사시도이며, 도 20은 도 18의 X1-X1' 선 및 Y1-Y1'선을 절단한 단면도이다.
도 18 내지 도 20을 참조하면, 반도체 소자(200)는 기판(210), 복수의 제1 도전 라인(220), 채널층(230), 게이트 전극(240), 게이트 절연막(250), 불순물 방지막(252) 및 커패시터 구조물(280)을 포함할 수 있다. 반도체 소자(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 디램 소자일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(230)의 채널 길이가 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가질 수 있다.
상기 기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 제1 방향(X 방향)으로 서로 이격되고 제2 방향(Y 방향)으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 제2 방향(Y 방향)으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제1 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(220)은 반도체 소자(200)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi,IrOx, RuOx,또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제1 도전 라인(220) 상에서 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(230)은 제1 방향(X 방향)에 따른 제1 폭과 제3 방향(Z 방향)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(230)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(230)의 일부분은 채널 영역(도시 안됨)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO,ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO,GaxZnySnzO, AlxZnySnzO,YbxGayZnzO,InxGayO또는 이들의 조합을 포함할 수 있다. 채널층(230)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어,채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다.예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(240)은 채널층(230)의 양 측벽 상에서 제1 방향(X 방향)으로 연장될 수 있다. 게이트 전극(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라 집적회로 장치(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(240)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(240)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi,IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(250) 상에 불순물 방지막(252)이 구비될 수 있다.
게이트 절연막(250) 및 불순물 방지막(252)의 적층 구조는 채널층(230)의 측벽을 둘러싸고, 채널층(230)과 게이트 전극(240) 사이에 개재될 수 있다. 예를 들어, 채널층(230)의 전체 측벽은 게이트 절연막(250)에 의해 둘러싸일 수 있다. 상기 불순물 방지막(252)은 상기 게이트 절연막을 둘러쌀 수 있다.
불순물 방지막(252)은 게이트 절연막(250)에 포함되는 물질에 질소가 더 포함된 물질막 일 수 있다. 불순물 방지막(252)은 공정을 수행하는 중에 반응 가스들 또는 반응물을 포함하는 불순물들이 게이트 절연막(250)으로 확산 또는 침투하지 않도록 하기 위하여 제공될 수 있다.
게이트 전극(240)의 측벽 일부분이 불순물 방지막(252)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연막(250)은 게이트 전극(240)의 연장 방향(즉, 제1 방향(X방향))으로 연장되고, 채널층(230)의 측벽들 중 게이트 전극(240)과 마주보는 두 측벽들만이 불순물 방지막(252)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연막(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산질화물로 이루어질 수 있다. 예를 들면, 게이트 절연막(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 제2 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232) 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232) 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극(240)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 커패시터 콘택(260)이 배치될 수 있다. 커패시터 콘택(260)은 채널층(230)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(260)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi,IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 커패시터 콘택(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270)상에 커패시터 구조물(280)이 배치될 수 있다. 커패시터 구조물(280)은 하부 전극(282), 유전막(284), 및 상부 전극(286)을 포함할 수 있다.
하부 전극(282)은 식각 정지막(270)을 관통하여 커패시터 콘택(260)의 상면에 전기적으로 연결될 수 있다. 하부 전극(282)은 제3 방향(Z 방향)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(282)은 커패시터 콘택(260)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(260)과 하부 전극(282) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(282)은 육각형 형상으로 배열될 수도 있다.
도 21은 예시적인 실시예들에 따른 반도체 소자를 나타내는 레이아웃도이고, 도 22는 반도체 소자를 나타내는 사시도이다.
도 21및 도 22를 참조하면, 반도체 소자(200A)는 기판(210A), 복수의 제1 도전 라인(220A), 채널 구조물(230A), 콘택 게이트 전극(240A), 복수의 제2 도전 라인(242A), 및 커패시터 구조물(280)을 포함할 수 있다. 반도체 소자(200A)는 수직 채널 트랜지스터(VCT)를 포함하는 디램 소자일 수 있다.
기판(210A)에는 제1 소자 분리막(212A) 및 제2 소자 분리막(214A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(230A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(230A)은 각각 수직 방향으로 연장되는 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)와, 제1 활성 필라(230A1)의 바닥부와 제2 활성 필라(230A2)의 바닥부에 연결되는 연결부(230L)를 포함할 수 있다. 연결부(230L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(230A1, 230A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(220A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은 제1 활성 필라(230A1) 및 제2 활성 필라(230A2) 사이에서연결부(230L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(220A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(220A)에 인접한 다른 하나의 제1 도전 라인(220A)은 두 개의 채널 구조물(230A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은, 상기 하나의 제1 도전 라인(220A) 양 측에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(Y 방향)으로 인접한 2개의 채널 구조물(230A) 사이에는 하나의 콘택 게이트 전극(240A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(230A)에 포함되는 제1 활성 필라(230A1)와 이에 인접한 채널 구조물(230A)의 제2 활성 필라(230A2)사이에는 콘택 게이트 전극(240A)이 배치될 수 있고, 하나의 콘택 게이트 전극(240)은 그 양 측벽 상에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)에 의해 공유될 수 있다.
콘택 게이트 전극(240A)과 제1 활성 필라(230A1) 사이 및 콘택 게이트 전극(240A)과 제2 활성 필라(230A2) 사이에는 게이트 절연막(250A) 및 불순물 방지막(252A)이 배치될 수 있다. 제1 활성 필라 및 제2 활성 필라 표면 상에 게이트 절연막(250)이 구비되고, 상기 게이트 절연막(250) 상에 불순물 방지막(252)이 구비될 수 있다. 불순물 방지막(252)은 게이트 절연막(250)에 포함되는 물질에 질소가 더 포함된 물질막 일 수 있다. 불순물 방지막(252)은 공정을 수행하는 중에 반응 가스들 또는 반응물을 포함하는 불순물들이 게이트 절연막(250)으로 확산 또는 침투하지 않도록 하기 위하여 제공될 수 있다.
복수의 제2 도전 라인(242A)은 콘택 게이트 전극(240A)의 상면 상에서 제1 방향(X 방향)으로 연장될 수 있다. 복수의 제2 도전 라인(242A)은 집적회로 장치(200A)의 워드 라인으로 기능할 수 있다.
채널 구조물(230A) 상에는 커패시터 콘택(260A)이 배치될 수 있다. 커패시터 콘택(260A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 콘택(260A) 상에 커패시터 구조물(280)이 배치될 수 있다.
본 발명의 예시적인 실시예들에 따른 트랜지스터들은 로직 소자, 플래시 메모리 소자, 자기 저항 메모리 소자, 상전이 메모리 소자 등에 포함되는 스위칭 소자로도 제공될 수 있다.
100 : 기판 104 : 리세스
106 : 게이트 절연막 108 : 제1 불순물 방지막
108b : 제2 불순물 방지막 110a : 베리어 금속 패턴
112a : 금속 패턴 116 : 베리어 계면막 패턴
118 : 상부 베리어 계면막 패턴
120a : 제2 게이트 패턴 122 : 캡핑 절연 패턴
130 : 불순물 영역

Claims (20)

  1. 리세스를 포함하는 기판;
    상기 리세스의 표면 상에 구비되는 게이트 절연막;
    상기 게이트 절연막 표면 상에 구비되고 상기 게이트 절연막 표면을 덮고, 상기 게이트 절연막보다 높은 질소 농도를 가지는 불순물 방지막;
    상기 불순물 방지막 상에, 상기 리세스 하부를 채우는 제1 게이트 패턴;
    상기 리세스 내에서 제1 게이트 패턴 상에 구비되고, 상기 제1 게이트 패턴과 다른 물질을 포함하는 제2 게이트 패턴;
    상기 제2 게이트 패턴 상에 구비되고, 상기 리세스 내부를 채우는 캡핑 절연 패턴; 및
    상기 리세스의 상부 측벽과 인접한 기판 부위에 구비되고, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 불순물 영역들을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 불순물 방지막은 상기 게이트 절연막에 포함되는 물질에 질소가 더 포함된 물질로 이루어진 반도체 소자.
  3. 제1항에 있어서, 상기 불순물 방지막은 상기 리세스 하부에 위치하는 게이트 절연막 표면을 덮는 제1 불순물 방지막 및 상기 리세스 상부에 위치하는 게이트 절연막 표면을 덮는 제2 불순물 방지막을 포함하는 반도체 소자.
  4. 제3항에 있어서, 상기 제2 불순물 방지막의 질소 농도는 상기 제1 불순물 방지막의 질소 농도보다 높은 반도체 소자.
  5. 제3항에 있어서, 상기 제1 게이트 패턴 상부면 상에 베리어 계면막 패턴이 더 구비되는 반도체 소자.
  6. 제5항에 있어서, 상기 베리어 계면막 패턴은 상기 제1 게이트 패턴 상부 표면의 물질의 질화물 또는 산 질화물을 포함하는 반도체 소자.
  7. 제6항에 있어서, 상기 제1 불순물 방지막은 상기 베리어 계면막 패턴의 상부면보다 낮게 위치하는 게이트 절연막 상에 구비되고, 상기 제2 불순물 방지막은 상기 제2 게이트 패턴 저면보다 높게 위치하는 게이트 절연막 상에 구비되는 반도체 소자.
  8. 제7항에 있어서, 상기 베리어 계면막 패턴 상에 상기 베리어 계면막보다 높은 질소 농도를 가지는 상부 베리어 계면막 패턴이 더 구비되는 반도체 소자.
  9. 제3항에 있어서, 상기 제1 불순물 방지막은 상기 제2 게이트 패턴의 상부면보다 낮게 위치하는 게이트 절연막 상에 구비되고, 상기 제2 불순물 방지막은 상기 제2 게이트 패턴의 상부면보다 높게 위치하는 게이트 절연막 상에 구비되는 반도체 소자.
  10. 제9항에 있어서, 상기 제2 게이트 패턴 상에 상기 제2 게이트 패턴보다 높은 질소 농도를 가지는 상부 베리어 계면막 패턴이 더 구비되는 반도체 소자.
  11. 제1항에 있어서, 상기 제1 게이트 패턴은 상기 불순물 방지막과 접하는 베리어 금속 패턴 및 상기 베리어 금속 패턴 상에 구비되는 금속 패턴을 포함하는 반도체 소자.
  12. 제1항에 있어서, 상기 제1 및 제2 게이트 패턴의 일함수는 서로 다르고, 상기 제2 게이트 패턴과 상기 불순물 영역 간의 일함수 차이는 상기 제1 게이트 패턴과 상기 불순물 영역간의 일함수 차이보다 작은 반도체 소자.
  13. 제1항에 있어서, 상기 제2 게이트 패턴은 불순물이 도핑된 폴리실리콘을 포함하는 반도체 소자.
  14. 리세스를 포함하는 기판;
    상기 리세스의 표면 상에 구비되는 게이트 절연막;
    상기 리세스 하부에 위치하는 게이트 절연막 표면을 덮고, 상기 게이트 절연막보다 높은 질소 농도를 가지는 제1 불순물 방지막;
    상기 리세스 상부에 위치하는 게이트 절연막 표면을 덮고, 상기 제1 불순물 방지막보다 높은 질소 농도를 가지는 제2 불순물 방지막;
    상기 게이트 절연막 상에 구비되고, 상기 리세스 하부를 채우고, 금속을 포함하는 제1 게이트 패턴;
    상기 리세스 내에서 제1 게이트 패턴 상에 구비되고, 불순물이 도핑된 폴리실리콘을 포함하는 제2 게이트 패턴;
    상기 리세스 내부를 채우는 캡핑 절연 패턴; 및
    상기 리세스의 상부 측벽과 인접한 기판 부위에 구비되고, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 불순물 영역들을 포함하는 반도체 소자.
  15. 제14항에 있어서, 상기 제1 및 제2 불순물 방지막은 상기 게이트 절연막에 포함되는 물질에 질소가 더 포함된 물질로 이루어진 반도체 소자.
  16. 제14항에 있어서, 상기 제1 게이트 패턴 상부면 상에 베리어 계면막 패턴이 더 구비되는 반도체 소자.
  17. 제16항에 있어서, 상기 제1 불순물 방지막은 상기 베리어 계면막 패턴 상부면보다 낮게 위치하는 게이트 절연막 상에 구비되고, 상기 제2 불순물 방지막은 상기 제2 게이트 패턴 저면보다 높게 위치하는 게이트 절연막 상에 구비되는 반도체 소자.
  18. 제14항에 있어서, 상기 제1 불순물 방지막은 상기 제2 게이트 패턴의 상부면보다 낮게 위치하는 게이트 절연막 상에 구비되고, 상기 제2 불순물 방지막은 상기 제2 게이트 패턴의 상부면보다 높게 위치하는 게이트 절연막 상에 구비되는 반도체 소자.
  19. 소자 분리 영역 및 액티브 영역을 포함하는 기판;
    상기 기판에 구비되고 제1 방향으로 연장되는 리세스;
    상기 리세스의 표면 상에 구비되는 게이트 절연막;
    상기 게이트 절연막 표면 상에 구비되고 상기 게이트 절연막 표면을 덮고, 상기 게이트 절연막보다 높은 질소 농도를 가지는 불순물 방지막;
    상기 불순물 방지막 상에, 상기 리세스 하부를 채우는 제1 게이트 패턴;
    상기 리세스 내에서 제1 게이트 패턴 상에 구비되고, 상기 제1 게이트 패턴과 다른 일함수를 갖는 물질을 포함하는 제2 게이트 패턴;
    상기 제2 게이트 패턴 상에 구비되고, 상기 리세스 내부를 채우는 캡핑 절연 패턴; 및
    상기 리세스의 상부 측벽과 인접한 기판 부위에 구비되고, 상기 제1 게이트 패턴의 상부면보다 높은 저면을 갖는 제1 및 제2 불순물 영역들;
    상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물; 및
    상기 제2 불순물 영역과 전기적으로 연결되는 커패시터를 포함하는 반도체 소자.
  20. 제19항에 있어서, 상기 제2 게이트 패턴과 상기 불순물 영역 간의 일함수 차이는 상기 제1 게이트 패턴과 상기 불순물 영역간의 일함수 차이보다 작은 반도체 소자.
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