TW202224188A - 半導體裝置 - Google Patents

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尹成美
金主燁
金旲炫
魏胄瀅
任桐賢
鄭天炯
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置可包括：基底，包括凹槽；閘極絕緣層，位於凹槽的表面上；雜質障壁層，位於閘極絕緣層的表面上，以覆蓋閘極絕緣層的表面；第一閘極圖案，位於雜質障壁層上，以填充凹槽的下部分；第二閘極圖案，位於凹槽中的第一閘極圖案上；頂蓋絕緣圖案，位於第二閘極圖案上，以填充凹槽；以及雜質區，與凹槽的上側壁相鄰地位於基底處。雜質障壁層可具有較閘極絕緣層中所包含的氮濃度高的氮濃度。第二閘極圖案可包含與第一閘極圖案的材料不同的材料。雜質區的下表面可高於第一閘極圖案的上表面。因此，半導體裝置可具有良好特性。

Description

半導體裝置
一些示例性實施例是有關於一種半導體裝置。更具體而言，示例性實施例是有關於一種包括掩埋通道陣列（buried channel array）電晶體的半導體裝置及/或形成所述包括掩埋通道陣列電晶體的半導體裝置的方法。 [相關申請案的交叉參考]
本申請案主張於2020年12月7日在韓國智慧財產局（Korean Intellectual Property Office，KIPO）提出申請的韓國專利申請案第10-2020-0169706號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
在掩埋通道陣列電晶體的情況下，閘極結構可被形成為掩埋於基底的凹槽中。掩埋通道陣列電晶體的電性特性可能被閘極結構的閘極絕緣層中所包含的雜質改變/影響。閘極絕緣層中所包含的雜質可能擴散至閘極結構的其他區中。作為另外一種選擇或附加地，在掩埋通道陣列電晶體中，洩露電流可能出現在電場集中的部分處。因此，製造/製作具有改善的/優異的電性特性的掩埋通道陣列電晶體可能是困難的。
一些示例性實施例提供一種具有良好電性特性的半導體裝置。
作為另外一種選擇或附加地，一些示例性實施例提供製造/製作具有良好電性特性的半導體裝置的方法。
根據一些示例性實施例，提供一種半導體裝置，所述半導體裝置可包括：基底，具有凹槽；閘極絕緣層，位於所述凹槽的表面上；雜質障壁層，位於所述閘極絕緣層的表面上，所述雜質障壁層覆蓋所述閘極絕緣層的所述表面，所述雜質障壁層具有較所述閘極絕緣層中所包含的氮濃度高的氮濃度；第一閘極圖案，位於所述雜質障壁層上，所述第一閘極圖案填充所述凹槽的下部分；第二閘極圖案，位於所述第一閘極圖案上及所述凹槽中，所述第二閘極圖案包含與所述第一閘極圖案中所包含的材料不同的材料；頂蓋絕緣圖案，位於所述第二閘極圖案上，所述頂蓋絕緣圖案填充所述凹槽；以及雜質區，與所述凹槽的上側壁相鄰地位於所述基底處，所述雜質區的下表面高於所述第一閘極圖案的上表面。
根據一些示例性實施例，提供一種半導體裝置，所述半導體裝置可包括：基底，具有凹槽；閘極絕緣層，位於所述凹槽的表面上；第一雜質障壁層，覆蓋所述閘極絕緣層的位於所述凹槽的下部分處的表面，所述第一雜質障壁層具有較所述閘極絕緣層中所包含的氮濃度高的氮濃度；第二雜質障壁層，覆蓋所述閘極絕緣層的位於所述凹槽的上部分處的表面，所述第二雜質障壁層具有較所述第一雜質障壁層中所包含的氮濃度高的氮濃度；第一閘極圖案，位於所述閘極絕緣層上且填充所述凹槽的下部分，所述第一閘極圖案包含金屬；第二閘極圖案，位於所述第一閘極圖案上以及所述凹槽中，所述第二閘極圖案包含經摻雜的多晶矽；頂蓋絕緣圖案，填充所述凹槽；以及雜質區，與所述凹槽的上側壁相鄰地位於所述基底處，所述雜質區的下表面高於所述第一閘極圖案的上表面。
根據一些示例性實施例，提供一種半導體裝置，所述半導體裝置可包括：基底，包括隔離區及主動區，所述基底界定在第一方向上延伸的凹槽；閘極絕緣層，位於所述凹槽的表面上；雜質障壁層，位於所述閘極絕緣層的表面上，所述雜質障壁層覆蓋所述閘極絕緣層的所述表面，所述雜質障壁層具有較所述閘極絕緣層的氮濃度高的氮濃度；第一閘極圖案，位於所述雜質障壁層上，填充所述凹槽的下部分；第二閘極圖案，位於所述凹槽中的所述第一閘極圖案上，且所述第二閘極圖案包含具有與所述第一閘極圖案的功函數不同的功函數的材料；頂蓋絕緣圖案，位於所述第二閘極圖案上，所述頂蓋絕緣圖案填充所述凹槽；以及第一雜質區及第二雜質區，與所述凹槽的上側壁相鄰地位於所述基底處，所述第一雜質區的下表面及所述第二雜質區的下表面高於所述第一閘極圖案的上表面；位元線結構，電性連接至所述第一雜質區；以及電容器，電性連接至所述第二雜質區。
根據一些示例性實施例，提供一種製造半導體裝置的方法。所述方法包括：部分地蝕刻基底的上部分以形成凹槽；在所述凹槽的表面上形成閘極絕緣層；將氮注射至所述閘極絕緣層的表面上以在所述閘極絕緣層的所述表面上形成雜質障壁層，其中所述雜質障壁層具有較所述閘極絕緣層中所包含的氮濃度高的氮濃度；在所述雜質障壁層上形成第一閘極圖案以填充所述凹槽的下部分；在所述凹槽中的所述第一閘極圖案上形成第二閘極圖案，所述第二閘極圖案包含具有與所述第一閘極圖案的功函數不同的功函數的材料；在所述第二閘極圖案上形成頂蓋絕緣圖案以填充所述凹槽；以及與所述凹槽的上側壁相鄰地在所述基底處形成雜質區，所述雜質區中的每一者具有較所述第一閘極圖案的上表面高的下表面。
在所述半導體裝置的一些示例性實施例中，電晶體中的閘極結構可包括位於閘極絕緣層的表面上的雜質障壁層。因此，可減少閘極絕緣層中所包含的雜質（例如，反應氣體及/或反應物）。此外，雜質擴散至電晶體的源極/汲極區及/或通道區中的機率可減少。因此，電晶體可具有改善的/優異的電性特性。
圖1是示出根據一些示例性實施例的電晶體的剖視圖。
圖1中所示的電晶體可為掩埋通道陣列電晶體。
參照圖1，基底100可包含可摻雜有或可不摻雜雜質（例如硼）的半導體材料（例如，單晶半導體材料）。半導體材料可包括矽、鍺或矽鍺、或者III-V族化合物半導體（例如，GaP、GaAs或GaSb）中的至少一種。在一些示例性實施例中，基底100可為絕緣體上矽（silicon-on-insulator，SOI）基底或絕緣體上鍺（germanium-on-insulator，GOI）基底。舉例而言，基底100可包含矽，例如輕摻雜的單晶矽。
基底的上部分可包括/界定用於形成閘極的凹槽104（參照圖3）。在一些示例性實施例中，凹槽104可在第一方向上延伸，所述第一方向是相對於基底100的表面水平的方向。
可在凹槽104的側壁及底部上形成（例如，共形地形成）閘極絕緣層106。閘極絕緣層106可使用熱氧化製程（例如，原位蒸汽產生（in-situ steam generation，ISSG）製程）及/或使用化學氣相沈積（chemical vapor deposition，CVD）製程形成。
在一些示例性實施例中，閘極絕緣層106可包含氧化矽。在一些示例性實施例中，閘極絕緣層106可包含金屬氧化物。金屬氧化物可包括例如氧化鉿、氧化鋯、氧化鈦等中的至少一種。
可在閘極絕緣層106的表面上形成雜質障壁層，以覆蓋閘極絕緣層的表面。雜質障壁層可包括第一雜質障壁層108及位於第一雜質障壁層108的至少一部分上的第二雜質障壁層108b。在一些示例性實施例中，第一雜質障壁層108可覆蓋被定位成低於障壁介面層圖案116（將在下面更詳細地闡述）的上表面的閘極絕緣層106。第二雜質障壁層108b可覆蓋被定位成高於障壁介面層圖案116的上表面的閘極絕緣層106。然而，第一雜質障壁層108及第二雜質障壁層108b的位置可不限於此。第二雜質障壁層108b可至少覆蓋被定位成較第二閘極圖案120a（將在下面更詳細地闡述）的底部高的閘極絕緣層106。舉例而言，第二雜質障壁層108b可覆蓋被定位成高於上部障壁介面層圖案118的上表面的閘極絕緣層106。
第一雜質障壁層108及第二雜質障壁層108b可藉由將氮注射（例如，注入）及/或結合至閘極絕緣層106的材料（例如，與閘極絕緣層106相同的材料）中。因此，第一雜質障壁層108及第二雜質障壁層108b中的每一者可為包含閘極絕緣層106的材料（例如不包含氮的材料）的材料層，且可更包含額外的氮。舉例而言，第一雜質障壁層108及第二雜質障壁層108b可包含包含氮的氧化矽及/或包含氮的金屬氧化物。第一雜質障壁層108及第二雜質障壁層108b中所包含的氮濃度可高於位於第一雜質障壁層108及第二雜質障壁層108b下方的閘極絕緣層106中所包含的氮濃度。
舉例而言，閘極絕緣層106中所包含的氮濃度可為0原子%或者接近0原子%，而第一雜質障壁層108及第二雜質障壁層108b中所包含的氮濃度可大於閘極絕緣層106中所包含的氮濃度（例如，可較閘極絕緣層106中所包含的氮濃度大幾個數量級）。氮濃度可藉由分析技術（例如但不限於二次離子質譜分析法（secondary ion mass spectrometry，SIMS）製程及/或透射電子顯微鏡法（transmission electron microscopy，TEM）及/或掃描電子顯微鏡（scanning electron microscope，SEM）製程中的至少一種）來確定（例如，基於所述分析技術進行測量）。
第二雜質障壁層108b中所包含的氮濃度可高於/大於第一雜質障壁層108中所包含的氮濃度。在下文中，接觸第二雜質障壁層108b的閘極絕緣層106可被稱為上部閘極絕緣層，且接觸第一雜質障壁層108的閘極絕緣層106可被稱為下部閘極絕緣層。上部閘極絕緣層中所包含的氮濃度可高於/大於下部閘極絕緣層中所包含的氮濃度。
可在第一雜質障壁層108上形成填充凹槽104的下部分的第一閘極圖案114。第一閘極圖案114可包含金屬，例如鎢（W）、鋁（Al）或銅（Cu）中的至少一種。在一些示例性實施例中，第一閘極圖案114可包括障壁金屬圖案110a及金屬圖案112a。
可在第一雜質障壁層108的上表面上共形地形成障壁金屬圖案110a且可在障壁金屬圖案110a上形成金屬圖案112a，以填充凹槽的下部分。因此，障壁金屬圖案110a可環繞金屬圖案112a的側壁及底部。
在一些示例性實施例中，金屬圖案112a可具有第一功函數，且第一功函數可高於基底100中所包含的半導體材料的功函數。舉例而言，第一功函數可大於矽的功函數。
在一些示例性實施例中，障壁金屬圖案110a可包含鈦、氮化鈦、鉭、氮化鉭、氮化鎢、氮化鎢碳等中的至少一種。在一些示例性實施例中，金屬圖案112a可包含鎢、鋁、銅等中的至少一種。舉例而言，金屬圖案112a可包含鎢，且在此情況下，第一功函數可為約4.58電子伏（eV）。
第一閘極圖案114可具有自底部（即，最低表面）至第一閘極圖案114的上表面的第一高度。第一閘極圖案114可包含金屬，且因此第一閘極圖案114可具有相對低的電阻。
可在第一閘極圖案114的上表面上形成障壁介面層圖案116。障壁介面層圖案116可包含金屬圖案112a及障壁金屬圖案110a的材料的氮化物及/或氮氧化物。在一些示例性實施例中，障壁介面層圖案116可包含藉由對金屬圖案112a及障壁金屬圖案110a的上表面進行氮化形成的金屬氮化物及/或金屬氮氧化物。舉例而言，障壁介面層圖案116可包含氮化鎢（WNx）及氮氧化鎢（WxOyNz）中的至少一種。
由於形成障壁介面層圖案116，可減少第一閘極圖案114與第二閘極圖案120a之間的反應及/或混合及/或擴散，例如降低在製作半導體裝置中使用的熱製程期間發生的機率。
可在障壁介面層圖案116上形成上部障壁介面層圖案118。上部障壁介面層圖案118可包含障壁介面層圖案116的材料，且可更包含額外的氮。上部障壁介面層圖案118中所包含的氮濃度可高於/大於障壁介面層圖案116中所包含的氮濃度（例如，大幾個數量級）。
可在上部障壁介面層圖案118上形成第二閘極圖案120a。第二閘極圖案120a可包含與第一閘極圖案114的材料不同的材料，且可不包含第一閘極圖案114中所包含的任何材料。
在一些示例性實施例中，第二閘極圖案120a可具有與第一功函數不同的第二功函數。第二功函數可低於/小於第一功函數。
可形成第二閘極圖案120a，以減少電晶體的閘極導致汲極洩漏（gate induced drain leakage，GIDL）。舉例而言，第二功函數可與用作源極/汲極的雜質區130的功函數類似。舉例而言，第二閘極圖案120a的功函數與雜質區130的功函數之差可小於第一閘極圖案114的功函數與雜質區130的功函數之差。
在一些示例性實施例中，第二閘極圖案120a可包含摻雜有N型雜質（例如，砷或磷中的至少一種）或者P型雜質（例如，硼）的半導體材料。舉例而言，第二閘極圖案120a可包含摻雜有雜質（例如硼、砷或磷中的至少一種）的多晶矽。摻雜於第二閘極圖案120a中的雜質可具有與雜質區130的導電類型或雜質區130的主要導電類型相同的導電類型。
然而，示例性實施例不限於此。舉例而言，第二閘極圖案120a及/或雜質區130中的任意者中所包含的雜質可包括碳及/或鍺。作為另外一種選擇或附加地，雜質區130中可包括包含相反導電類型的雜質的口袋（pocket）及/或暈圈區（halo region），且濃度低於雜質區130中所包含的其他雜質。
在一些示例性實施例中，第二閘極圖案120a可具有自底部至第二閘極圖案120a的上表面的第二高度，且第二高度可小於第一高度。具有低電阻的第一閘極圖案114的第一高度可大於第二閘極圖案120a的第二高度，使得可減小電晶體中的閘極的總電阻。
可在第二閘極圖案120a上形成頂蓋絕緣圖案122。頂蓋絕緣圖案122可完全填充凹槽104的位於第二閘極圖案120a之上的其餘部分。頂蓋絕緣圖案122可包含例如氮化矽。
在一些示例性實施例中，頂蓋絕緣圖案122可具有自底部至頂蓋絕緣圖案122的上表面的第三高度，且第三高度可高於第二高度。
如上所述，可在凹槽中/內形成包括閘極絕緣層106、第一雜質障壁層108、第二雜質障壁層108b、第一閘極圖案114、第二閘極圖案120a、障壁介面層圖案116、上部障壁介面層圖案118及頂蓋絕緣圖案122的閘極結構。
可與閘極結構的兩個側壁相鄰地在基底100的上部分處形成用作源極/汲極區的雜質區130。雜質區130可與凹槽104的上側壁相鄰地定位在基底100處。雜質區130的橫截面可具有凹形輪廓；然而，示例性實施例不限於此。
在一些示例性實施例中，雜質區130的底部可高於第一閘極圖案114的上表面。舉例而言，雜質區130的接面可高於第一閘極圖案114的上表面。在一些示例性實施例中，雜質區130的底部可與第二閘極圖案120a的側壁相鄰。舉例而言，雜質區130的底部可被設置成面對第二閘極圖案120a的至少側壁。
在此情況下，雜質區130的功函數與第二閘極圖案120a的功函數之差可小於雜質區130的功函數與第一閘極圖案114的功函數之差。因此，可減小彼此相鄰的雜質區130與第二閘極圖案120a之間的電勢差，使得可減小在基底100的位於雜質區130與第二閘極圖案120a之間的一部分處產生的GIDL，且可提高電性效能。
如上所述，第一雜質障壁層108可形成於被定位在凹槽104的下側壁及底部上的下部閘極絕緣層上，且第一雜質障壁層108可接觸第一閘極圖案114及障壁介面層圖案116。
第一雜質障壁層108可例如在隨後的電晶體的製造製程（例如，在電晶體的製作期間隨後使用的熱製程）期間防止或減少包括反應性氣體及/或反應物的雜質擴散及/或滲透至設置於第一雜質障壁層108下方的下部閘極絕緣層中的機率。由於形成第一雜質障壁層108，可減小下部閘極絕緣層中所包含的雜質（例如，Cl、F及/或N）的濃度。由於下部閘極絕緣層中所包含的此種雜質，可減小電晶體的臨限電壓的變化，且可改善對電晶體的臨限電壓的控制。作為另外一種選擇或附加地，可減少由於下部閘極絕緣層中所包含的雜質引起的電晶體可靠性的失效。
下部閘極絕緣層中所包含的雜質（例如Cl、F及/或N）可能是偶然的，且可能與下部閘極絕緣層的形成並不相關聯。舉例而言，雜質（例如Cl、F及/或N）可能與在蝕刻製程（例如乾式蝕刻製程）期間所使用的聚合物相關聯。然而，示例性實施例不限於此。舉例而言，雜質中的一些雜質可能與另一層（例如，另一經摻雜的多晶矽層）相關聯。
第二雜質障壁層108b可形成於被定位在凹槽104的上側壁上的上部閘極絕緣層上，且第二雜質障壁層108b可接觸第二閘極圖案120a及頂蓋絕緣圖案122。第二雜質障壁層108b中所包含的氮濃度可高於/大於第一雜質障壁層108中所包含的氮濃度。附加地或作為另外一種選擇，接觸第二雜質障壁層108b的上部閘極絕緣層中所包含的氮濃度可高於/大於下部閘極絕緣層中所包含的氮濃度。第二雜質障壁層108b及上部閘極絕緣層中所包含的氮可用作固定正電荷（fixed positive charge）。
在電晶體中，基底100的與第二閘極圖案120a相鄰的部分可為或對應於其中產生強電場的部分（下文中稱為電場部分）。因此，在電場部分處可能經常出現GIDL。然而，由於接觸第二閘極圖案120a及頂蓋絕緣圖案122的第二雜質障壁層108b及上部閘極絕緣層包含固定正電荷，因而電場部分處的電場可藉由固定正電荷而減小。因此，可降低在電場區處的GIDL，且可改善電晶體的電性效能。
在一些示例性實施例中，電路可連接至電晶體的雜質區130。舉例而言，當電晶體在DRAM裝置中用作記憶胞的選擇元件/存取元件時，電容器140可連接至電晶體的雜質區130中的一者。位元線（未示出）可連接至電晶體的雜質區130中的另一者。
圖2是示出根據一些示例性實施例的電晶體的剖視圖。
除了第一閘極圖案及障壁介面層圖案的材料，圖2中所示的電晶體與參照圖1闡述的電晶體相同。
參照圖2，第一閘極圖案114可僅包括金屬圖案。在示例性實施例中，金屬圖案可包含鈦、氮化鈦、鉭、氮化鉭等。
可在第一閘極圖案114的上表面上形成障壁介面層圖案116。障壁介面層圖案116可包含藉由對金屬圖案的上表面進行氮化形成的金屬氮化物及/或金屬氮氧化物。舉例而言，障壁介面層圖案116可包含例如TiN、TiON、TaN、TaON等中的至少一種。
可在障壁介面層圖案116上形成上部障壁介面層圖案118，且上部障壁介面層圖案118可包含障壁介面層圖案116的材料，且可更包含氮。
圖3至圖11是示出根據一些示例性實施例的製造電晶體的方法的剖視圖。
參照圖3，可在基底100上形成硬罩幕102。可藉由使用硬罩幕102作為蝕刻罩幕對基底100的上部分進行非等向性蝕刻（例如，使用乾式蝕刻製程），以形成凹槽104。
可在凹槽104的表面及硬罩幕102的上表面上形成（例如，共形地形成）初始閘極絕緣層105。
在一些示例性實施例中，初始閘極絕緣層105可包含氧化矽。包含氧化矽的初始閘極絕緣層105可藉由熱氧化製程（例如，原位蒸汽產生（ISSG）製程）及/或原子層沈積製程形成。舉例而言，可對凹槽104的表面進行熱氧化，例如可消耗基底100的部分來生長及形成下部氧化矽層，且然後可藉由原子層沈積製程在下部氧化矽層上進一步形成上部氧化矽層。因此，可形成包括下部氧化矽層及上部氧化矽層的初始閘極絕緣層105。
在一些示例性實施例中，初始閘極絕緣層105可為或可包含金屬氧化物。金屬氧化物可為或包括例如氧化鉿、氧化鋯、氧化鈦等中的至少一種。金屬氧化物可藉由原子層沈積製程形成。在形成金屬氧化物之前，可藉由對凹槽104的表面進行熱氧化（例如，藉由在凹槽104的表面中生長氧化物層）而在凹槽104的表面上進一步形成氧化矽層。
在一些示例性實施例中，初始閘極絕緣層105可在與凹槽104的表面及硬罩幕102的表面垂直的方向上具有特定（或者作為另外一種選擇，預定）厚度。
參照圖4，可將氮注射（例如，摻雜）至初始閘極絕緣層105的上表面上，使得初始閘極絕緣層105的上表面可轉換成第一雜質障壁層108。因此，可在凹槽104的表面及硬罩幕102的上表面上共形地形成閘極絕緣層106及第一雜質障壁層108。
可將氮等向性地注射至初始閘極絕緣層105的表面上，使得可在閘極絕緣層106的整個表面上形成第一雜質障壁層108。
第一雜質障壁層108可包含初始閘極絕緣層105的材料以及附加的氮。舉例而言，第一雜質障壁層108可為含氮的氧化矽或含氮的金屬氧化物。
在執行隨後的製程中，第一雜質障壁層108可防止或減少包括反應性氣體及/或反應物的雜質擴散及/或滲透至位於第一雜質障壁層108下方的閘極絕緣層106中的機率。第一雜質障壁層108中所包含的氮濃度可高於位於其下方的閘極絕緣層106中所包含的氮濃度。
在一些示例性實施例中，注射（或摻雜）氮的製程可包括使用電漿的氮化製程（例如，電漿氮化製程）、使用熱的氮化製程及/或在執行電漿氮化製程之後/或之前的熱處理。氮化製程中所使用的氮源氣體可包括NH 3、NO 2、N 2O、N 2等。在電漿氮化製程中，可藉由製程（例如射頻（radio frequency，RF）電漿、微波電漿、感應耦合電漿（inductively coupled plasma，ICP）及遠程電漿源（remote plasma source，RPS）中的至少一種）來產生電漿。
在一些示例性實施例中，使用電漿的氮化製程可在10℃至50℃下執行達5秒至200秒。在一些示例性實施例中，當在執行電漿氮化製程之後執行熱處理製程時，熱處理製程可在500℃至1200℃下執行達1秒至50秒。僅使用熱的氮化製程可在100℃至1100℃下執行達10秒至200秒。然而，製程條件中的每一者是實例中的一種且可不限於此。
在一些示例性實施例中，可使用去耦合的氮化物電漿（decoupled nitride plasma，DPN）製程來執行氮化。舉例而言，在一些示例性實施例中，可執行DPN製程來注射/嵌入氮化物（例如，氮化物電漿及/或離子化的氮），以形成第一雜質障壁層108。隨後可進行熱製程（例如，後氮化退火（post-nitridation anneal，PNA）製程）。然而，示例性實施例不限於此。舉例而言，可使用非等向性製程執行氮化。舉例而言，作為DPN製程的另外一種選擇或除DPN製程之外，可將氮注入至初始閘極絕緣層105中，例如可使用束線注入製程（beamline implant process）將氮注入至初始閘極絕緣層105中。
參照圖5，可在第一雜質障壁層108上形成（例如，可共形地形成）障壁金屬層110。可在障壁金屬層110上形成金屬層112，以填充凹槽104的其餘部分。
在一些示例性實施例中，障壁金屬層110可包含鈦、氮化鈦、鉭、氮化鉭、氮化鎢、氮化鎢碳等中的至少一種。金屬層112可包含例如鎢。
在一些示例性實施例中，金屬層可形成於第一雜質障壁層108上，以填充凹槽的其餘部分。金屬層可包含例如鈦、氮化鈦、鉭、氮化鉭等中的至少一種。在此情況下，圖2中所示的電晶體可藉由隨後的製程形成。金屬層可使用沈積製程（例如，CVD製程或物理氣相沈積（PVD）製程中的至少一種）形成。
參照圖6，可對金屬層112及障壁金屬層110進行平坦化，直至可暴露出位於硬罩幕102上的第一雜質障壁層108。平坦化製程可包括例如化學機械拋光（chemical mechanical polishing，CMP）製程及/或迴蝕製程。在一些示例性實施例中，在平坦化製程期間，可移除第一雜質障壁層108及閘極絕緣層106位於硬罩幕102上的部分。
此後，位於凹槽104的上部分中的金屬層112及障壁金屬層110可藉由迴蝕製程（例如，使用毯式濕式製程及/或乾式蝕刻製程）移除。因此，可在凹槽104的下部分中形成障壁金屬圖案110a及金屬圖案112a。可在位於凹槽104的下部分中的第一雜質障壁層108上形成障壁金屬圖案110a及金屬圖案112a。
障壁金屬圖案110a及金屬圖案112a可用作電晶體的第一閘極圖案114。
參照圖7，可藉由氮化處理對第一閘極圖案114的上表面進行氮化，以在第一閘極圖案114的上表面上形成障壁介面層圖案116。
氮化處理可包括快速熱氮化（rapid thermal nitridation，RTN）製程。在一些示例性實施例中，快速熱氮化製程可在700℃至1000℃的溫度下執行達10秒至100秒。
在氮化處理中，可將氮等向性地及/或非等向性地注射（或摻雜或注入）至第一閘極圖案114上，使得可僅在第一閘極圖案114的上表面上形成障壁介面層圖案116。障壁介面層圖案116可包含藉由對金屬圖案112a及障壁金屬圖案110a的材料進行氮化形成的金屬氮化物及/或金屬氮氧化物。
在一些示例性實施例中，當金屬圖案112a包含鎢時，障壁介面層圖案116可包含氮化鎢（WNx）及氮氧化鎢（WxOyNz）。
在一些示例性實施例中，當第一閘極圖案114由包含鈦、氮化鈦、鉭或氮化鉭中的至少一種的金屬圖案112a形成時，障壁介面層圖案116可包含例如TiN、TiON、TaN或TaON。在此情況下，圖2中所示的電晶體可藉由隨後的製程形成。
當形成障壁介面層圖案116時，被定位成高於障壁介面層圖案116的表面的第一雜質障壁層108可被暴露出。
參照圖8，可將氮等向性地注射（或摻雜）至障壁介面層圖案116及暴露出的第一雜質障壁層108的上表面上。可使用例如RTN製程等製程注射/摻雜氮；然而，示例性實施例不限於此。
因此，可在障壁介面層圖案116上形成上部障壁介面層圖案118。上部障壁介面層圖案118可具有高於障壁介面層圖案116中所包含的氮濃度的氮濃度。此外，暴露出的第一雜質障壁層的氮濃度可增大，使得暴露出的第一雜質障壁層可轉換成第二雜質障壁層108b。
在此情況下，亦可將氮注射（或摻雜）至接觸第二雜質障壁層108b的閘極絕緣層106上，使得被定位成高於障壁介面層圖案116的上表面的閘極絕緣層106中所包含的氮濃度可增大。然而，可不將氮注射至閘極絕緣層106及被定位成低於障壁介面層圖案116的上表面的第一雜質障壁層108中，使得閘極絕緣層106及被定位成低於障壁介面層圖案116的上表面的第一雜質障壁層108中所包含的氮濃度可不顯著增大。
因此，第一雜質障壁層108可形成於凹槽104被定位成低於障壁介面層圖案116的上表面的部分中。第二雜質障壁層108b可形成於凹槽104被定位成高於障壁介面層圖案116的上表面的部分中。在一些示例性實施例中，由於障壁介面層圖案116的上部分可被轉換成上部障壁介面層圖案118，第二雜質障壁層108b可形成於凹槽104被定位成高於上部障壁介面層圖案118的上表面的一部分中。第二雜質障壁層108b中所包含的氮濃度可高於/大於第一雜質障壁層108中所包含的氮濃度。
第二雜質障壁層108b及接觸第二雜質障壁層108b的上部閘極絕緣層中所包含的氮可用作固定正電荷。由於固定正電荷進一步包含於凹槽104的上部分中的第二雜質障壁層108b及上部閘極絕緣層中，可藉由固定正電荷減小（可進一步減少）在與第二雜質障壁層108b相鄰的部分處的GIDL。
在一些示例性實施例中，注射氮的製程可與上文參照圖4闡述的將氮注射至初始閘極絕緣層105中的製程相同或者可不同。舉例而言，注射氮的製程可包括使用電漿的氮化製程、使用熱的氮化製程、或者在執行電漿氮化製程之後/或之前的熱處理。氮化製程中所使用的氮源氣體可包括NH 3、NO 2、N 2O、N 2等。在電漿氮化製程中，可藉由製程（例如，RF電漿、微波電漿、感應耦合電漿（ICP）及遠程電漿源（RPS））來產生電漿。
在一些示例性實施例中，使用電漿的氮化製程可在10℃至50℃下執行達5秒至200秒。當在執行電漿氮化製程之後執行熱處理製程時，熱處理製程可在500℃至1200℃下執行達1秒至50秒。僅使用熱的氮化製程可在100℃至1100℃下執行達10秒至200秒。然而，製程條件中的每一者是實例中的一種且可不限於此。
參照圖9，可在上部障壁介面層圖案118及第二雜質障壁層108b上形成半導體層，以填充凹槽104的其餘部分。舉例而言，半導體層可為或可包括經摻雜的多晶矽層，例如摻雜有N型雜質（例如砷或磷中的至少一種）的多晶矽層120。在下文中，半導體層被稱為多晶矽層120。
在一些示例性實施例中，在多晶矽層120的沈積製程期間可原位摻雜雜質。摻雜至多晶矽層120中的雜質可具有與隨後形成的用作源極/汲極區的雜質區130的導電類型相同的導電類型。
舉例而言，可使用製程氣體（例如，矽烷及/或乙矽烷以及磷化氫）形成多晶矽層120。一定濃度的磷可被包含在/結合至由矽烷及/或乙矽烷形成的多晶矽層中。作為另外一種選擇或附加地，在形成未經摻雜的多晶矽層之後在執行注入製程（例如束線注入製程）期間可摻雜雜質。
參照圖10，可對多晶矽層120進行平坦化，直至可暴露出第二雜質障壁層108b位於硬罩幕102上的頂表面。平坦化製程可包含例如化學機械拋光製程及/或迴蝕製程。在一些示例性實施例中，在平坦化製程期間，可移除第二雜質障壁層108b及閘極絕緣層106位於硬罩幕102上的部分。
此後，被定位在凹槽104的上部分中的多晶矽層120可藉由隨後的迴蝕製程被蝕刻，以形成第二閘極圖案120a。
第二閘極圖案120a可形成於上部障壁介面層圖案118上。第二閘極圖案120a的側壁可接觸第二雜質障壁層108b。第二閘極圖案120a可形成於凹槽104中，且凹槽104的內部空間可保持位於第二閘極圖案120a上方。舉例而言，第二閘極圖案120a的上表面可低於基底100與凹槽104相鄰的上表面。
參照圖11，可在第二閘極圖案120a及第二雜質障壁層108b上形成頂蓋絕緣層，以完全填充凹槽104。此後，可例如使用CMP製程及/或迴蝕製程對頂蓋絕緣層的上表面及硬罩幕102的上表面進行平坦化，且可部分地蝕刻頂蓋絕緣層的上部分，以在凹槽104中形成頂蓋絕緣圖案122。
在平坦化製程中，可移除保留在硬罩幕102上的第二雜質障壁層108b及閘極絕緣層106，且亦可移除硬罩幕102的大部分。此後，可藉由清潔製程等進一步移除硬罩幕102。因此，可暴露出基底100的上表面。
藉由上述製程，可在凹槽104中形成包括閘極絕緣層106、第一雜質障壁層108、第二雜質障壁層108b、第一閘極圖案114、障壁介面層圖案116、上部障壁介面層圖案118、第二閘極圖案120a及頂蓋絕緣圖案122的閘極結構。
此後，基底100可摻雜有雜質（例如磷及/或砷及/或碳及/或硼），以與閘極結構的兩個側壁相鄰地在基底100處形成雜質區130。在一些示例性實施例中，雜質區130的底部可高於第一閘極圖案114的上表面；例如，雜質區130可具有凹形形狀。在一些示例性實施例中，雜質區130的底部可與第二閘極圖案120a的側壁相鄰地設置。在一些示例性實施例中，雜質區130的底部的垂直位準可設置在第二閘極圖案120a的側壁的垂直位準的範圍內。
在一些示例性實施例中，雜質區130可藉由注入製程（例如束線注入製程及/或電漿輔助沈積（plasma assisted deposition，PLAD）製程）形成。在一些示例性實施例中，在形成雜質區130之前，可在基底100的表面上執行選擇性磊晶生長（selective epitaxial growth，SEG）製程；然而，示例性實施例不限於此。
在一些示例性實施例中，可在形成參照圖3闡述的凹槽104之前執行用於形成雜質區130的摻雜製程。
如上所述，可製造/製作圖1中所示的電晶體。另外，電性連接至雜質區的佈線及/或電容器可進一步藉由隨後的製程形成。
圖12是示出根據一些示例性實施例的電晶體的剖視圖。除了閘極結構中的第二雜質障壁層及上部介面層，圖12中所示的電晶體與圖1中所示的電晶體相同。
參照圖12，可在基底100的凹槽104的側壁及底部上形成閘極絕緣層106。
可在閘極絕緣層106上形成雜質障壁層。雜質障壁層可包括上面的第一雜質障壁層108及第二雜質障壁層108b。在一些示例性實施例中，可在被定位成低於第二閘極圖案120a的上表面的閘極絕緣層106上形成第一雜質障壁層108，且可在被定位成高於第二閘極圖案120a的上表面的閘極絕緣層106上形成第二雜質障壁層108b。在一些示例性實施例中，第一雜質障壁層108可形成於被定位成低於上部介面層圖案121的上表面的閘極絕緣層106上，且第二雜質障壁層108b可形成於被定位成高於上部介面層圖案121的上表面的閘極絕緣層106上。
第一雜質障壁層108及第二雜質障壁層108b中的每一者中所包含的氮濃度可高於/大於閘極絕緣層106中所包含的氮濃度。第二雜質障壁層108b中所包含的氮濃度可高於/大於第一雜質障壁層108中所包含的氮濃度。接觸第二雜質障壁層108b的上部閘極絕緣層中所包含的氮濃度可高於/大於接觸第一雜質障壁層108的下部閘極絕緣層中所包含的氮濃度。
可在凹槽104中在第一雜質障壁層108上形成第一閘極圖案114、障壁介面層圖案116及第二閘極圖案120a。舉例而言，上部障壁介面層圖案可不形成於障壁介面層圖案116上。
在一些示例性實施例中，可在第二閘極圖案120a上形成上部介面層圖案121。上部介面層圖案121可包含第二閘極圖案120a的材料且可更包含氮（例如，額外的氮）。上部介面層圖案121可包含例如氮化矽及/或氮氧化矽。
可在上部介面層圖案121上形成頂蓋絕緣圖案122。頂蓋絕緣圖案122可包含例如氮化矽。在一些示例性實施例中，上部介面層圖案121及頂蓋絕緣圖案122可包含相同的材料（例如，氮化矽），且因此上部介面層圖案121與頂蓋絕緣圖案122可能彼此不區分。
因此，可在凹槽104中形成包括閘極絕緣層106、第一雜質障壁層108、第二雜質障壁層108b、第一閘極圖案114、障壁介面層圖案116及第二閘極圖案120a、上部介面層圖案121及頂蓋絕緣圖案122的閘極結構。
圖13及圖14是示出根據一些示例性實施例的製造/製作電晶體的方法的剖視圖。
參照圖13，首先，可執行與參照圖3至圖7所示的製程實質上相同或類似的製程，以在第一閘極圖案114上形成障壁介面層圖案116。
然後，可在障壁介面層圖案116及第一雜質障壁層108上形成半導體層，以填充凹槽104的其餘部分。舉例而言，半導體層可為經摻雜的多晶矽層，例如摻雜有N型雜質的多晶矽層120。
參照圖14，可對多晶矽層120進行平坦化，直至可暴露出第一雜質障壁層108位於硬罩幕102上的頂表面。平坦化製程可包括例如化學機械拋光製程及/或迴蝕製程。在一些示例性實施例中，在平坦化製程期間，可移除第一雜質障壁層108及閘極絕緣層106位於硬罩幕102上的部分。
此後，被定位在凹槽104的上部分中的多晶矽層120可藉由迴蝕製程被部分地移除，以形成第二閘極圖案120a。
可將氮等向性地注射至第二閘極圖案120a的上表面及暴露出的第一雜質障壁層108上。
在一些示例性實施例中，注射氮的製程可包括電漿氮化製程、使用熱的氮化製程、或者在執行電漿氮化製程之後/或之前的熱處理。氮化製程中所使用的氮源氣體可包括NH 3、NO 2、N 2O、N 2等。在電漿氮化製程中，可藉由製程（例如，RF電漿、微波電漿、感應耦合電漿（ICP）及遠程電漿源（RPS））來產生電漿。
在一些示例性實施例中，使用電漿的氮化製程可在10℃至50℃下執行達5秒至200秒。當在執行電漿氮化製程之後執行熱處理製程時，熱處理製程可在500℃至1200℃下執行達1秒至50秒。使用熱的氮化製程可在100℃至1100℃下執行達10秒至200秒。然而，製程條件中的每一者是實例中的一種且可不限於此。
因此，可在第二閘極圖案120a上形成上部介面層圖案121。上部介面層圖案121可具有高於/大於第二閘極圖案120a中所包含的氮濃度的氮濃度。附加地或作為另外一種選擇，暴露出的第一雜質障壁層中所包含的氮濃度可增大，使得暴露出的第一雜質障壁層可轉換成第二雜質障壁層108b。
附加地或作為另外一種選擇，可將氮注射至接觸第二雜質障壁層108b的閘極絕緣層106上，使得被定位成高於第二閘極圖案120a的上表面的閘極絕緣層106中所包含的氮濃度可增大。然而，被定位成低於第二閘極圖案120a的上表面的閘極絕緣層106及第一雜質障壁層108中的每一者中所包含的氮濃度可不會由於注射氮的製程而增大。
因此，第一雜質障壁層108可形成於凹槽104被定位成低於第二閘極圖案120a的上表面的部分中，且第二雜質障壁層108b可形成於凹槽104被定位成高於第二閘極圖案120a的上表面的部分中。在一些示例性實施例中，由於第二閘極圖案120a的上部分可被轉換成上部障壁層圖案121，第二雜質障壁層108b可形成於凹槽104被定位成高於上部障壁層圖案121的上表面的一部分中。
此外，被定位成高於第二閘極圖案120a的上表面的閘極絕緣層106中所包含的氮濃度可高於被定位成低於第二閘極圖案120a的上表面的閘極絕緣層106中所包含的氮濃度。
此後，可執行與參照圖11所示的製程實質上相同或類似的製程。因此，可製造圖12中所示的電晶體。
圖15是示出根據一些示例性實施例的電晶體的剖視圖。除了閘極結構中並未形成第二雜質障壁層及上部障壁介面層圖案，圖15中所示的電晶體與圖1中所示的電晶體相同。
參照圖15，可在基底100的凹槽104的側壁及底部上形成（例如，可共形地形成）閘極絕緣層106。
可在閘極絕緣層106上形成第一雜質障壁層108。第一雜質障壁層108可覆蓋閘極絕緣層106的上表面。
藉由將氮注射至閘極絕緣層106的上表面上，可在閘極絕緣層106的表面上形成第一雜質障壁層108。因此，第一雜質障壁層108可包含閘極絕緣層106的材料且可更包含氮。
可在第一雜質障壁層108上形成填充凹槽104的第一閘極圖案114、障壁介面層圖案116、第二閘極圖案120a及頂蓋絕緣圖案122。
因此，可在凹槽104中形成包括第一閘極圖案114、障壁介面層圖案116、第二閘極圖案120a及頂蓋絕緣圖案122的閘極結構。
如此一來，僅第一雜質障壁層108可形成於閘極絕緣層106上，且第二雜質障壁層可不形成於閘極絕緣層106上。此外，上部介面層圖案可不形成於障壁介面層圖案116上。上部介面層圖案可不形成於第二閘極圖案120a上。
圖15中所示的半導體裝置可藉由與參照圖3至圖11所示相同的製程製造。然而，可執行參照圖8所示的製程。
圖16是示出根據一些示例性實施例的電晶體的剖視圖。除了在閘極結構中進一步形成第三雜質障壁層及上部介面層圖案，圖16中所示的電晶體可與圖1中所示的電晶體相同。
參照圖16，可在基底100的凹槽104的側壁及底部上形成（例如，共形地形成）閘極絕緣層106。
可在閘極絕緣層106上形成雜質障壁層。雜質障壁層可包括第一雜質障壁層108、第二雜質障壁層108b及第三雜質障壁層108c。
在一些示例性實施例中，可在被定位成低於障壁介面層圖案116的上表面的閘極絕緣層106上形成第一雜質障壁層108。可在被定位成位於障壁介面層圖案116的上表面與第二閘極圖案120a的上表面之間的閘極絕緣層106上形成第二雜質障壁層108b。可在被定位成高於第二閘極圖案120a的上表面的閘極絕緣層106上形成第三雜質障壁層108c。
可藉由將氮注射至閘極絕緣層106的材料中而在閘極絕緣層106的表面上形成第一雜質障壁層108、第二雜質障壁層108b及第三雜質障壁層108c。
第二雜質障壁層108b中所包含的氮濃度可高於/大於第一雜質障壁層108中所包含的氮濃度。第三雜質障壁層108c中所包含的氮濃度可高於/大於第二雜質障壁層108b中所包含的氮濃度。
可在凹槽中在第一雜質障壁層108上形成第一閘極圖案114、障壁介面層圖案116及上部障壁介面層圖案118。可在上部障壁介面層圖案118上形成第二閘極圖案120a及上部介面層圖案121。第二閘極圖案120a可接觸第二雜質障壁層108b。可在上部介面層圖案121上形成頂蓋絕緣圖案122。第三雜質障壁層108c可接觸頂蓋絕緣圖案122。
因此，可在凹槽104中/內形成包括閘極絕緣層106、第一雜質障壁層108、第二雜質障壁層108b、第三雜質障壁層108c、第一閘極圖案114、障壁介面層圖案116、上部障壁介面層圖案118、第二閘極圖案120a、上部介面層圖案121及頂蓋絕緣圖案122的閘極結構。
圖16中所示的半導體裝置可藉由與參照圖3至圖11所示相同的製程製造。然而，在執行參照圖10所示的製程之後，可進一步執行將氮注射至第二閘極圖案120a的上表面及暴露出的第二雜質障壁層108b上的製程。因此，可進一步形成第三雜質障壁層108c及上部介面層圖案121。注射氮的製程可與參照圖14所示的製程實質上相同。
圖17是示出根據一些示例性實施例的半導體裝置的剖視圖。
根據一些示例性實施例，半導體裝置可為或對應於包括電晶體中的一者的記憶體裝置（例如，DRAM裝置）。因此，可省略電晶體的詳細說明。圖17示出圖1中所示的掩埋通道陣列電晶體。
參照圖17，可在基底100的隔離溝槽中形成隔離圖案142，例如可使用淺溝槽隔離（shallow trench isolation，STI）製程形成，且可在隔離圖案142之間設置主動區。隔離圖案142的一部分可用作元件隔離區。
基底可包括第一凹槽部分104，且可在第一凹槽部分104中形成閘極結構。
在一些示例性實施例中，閘極結構可具有與參照圖1所示的閘極結構的堆疊結構相同的堆疊結構。閘極結構可包括閘極絕緣層106、第一雜質障壁層108、第二雜質障壁層108b、第一閘極圖案114、障壁介面層圖案116、上部障壁介面層圖案118、第二閘極圖案120a及頂蓋絕緣圖案122。
在一些示例性實施例中，儘管未示出，但是閘極結構可具有與圖12、圖15及圖16中所示的閘極結構中的一者的堆疊結構相同的堆疊結構。
在一些示例性實施例中，閘極結構中的每一者可在平行於基底100的表面的第一方向上延伸。可在平行於基底100的表面且垂直於第一方向的第二方向上佈置多個閘極結構。
在一些示例性實施例中，主動區可具有隔離形狀。主動區可被設置成使得傾斜於第一方向的方向可為縱向方向。
可在閘極結構之間的主動區的基底100的上部分處形成第一雜質區130a及第二雜質區130b。第一雜質區130a及第二雜質區130b可用作源極/汲極區。舉例而言，基底100可包括電性連接至位元線結構430（例如，行結構）的第一雜質區130a及電性連接至另一元件（例如，電容器442及/或具有滯後性質的非線性元件）的第二雜質區130b。
可在主動區、隔離圖案142及閘極結構上堆疊接墊圖案410、第一蝕刻停止圖案412及第一導電圖案416。接墊圖案410可包含例如氧化物（例如，氧化矽）且第一蝕刻停止圖案412可包含例如氮化物（例如，氮化矽）。第一導電圖案416可包含例如摻雜有N型雜質（例如砷及/或磷）的多晶矽。
包括接墊圖案410、第一蝕刻停止圖案412及第一導電圖案416的堆疊結構可包括第二凹槽部分。第二凹槽部分可被定位在基底100位於閘極結構之間的一部分處。可在第二凹槽部分的底部處暴露出第一雜質區130a的上表面。
可在第二凹槽部分中形成第二導電圖案418。第二導電圖案418可包含例如摻雜有N型雜質（例如，砷或磷）的多晶矽。舉例而言，第二導電圖案418可接觸第一雜質區130a。
可在第一導電圖案416及第二導電圖案418上堆疊第三導電圖案420。第三導電圖案420可包含例如摻雜有N型雜質的多晶矽。舉例而言，第一導電圖案416、第二導電圖案418及第三導電圖案420可包含相同材料的多晶矽。因此，第一導電圖案416、第二導電圖案418及第三導電圖案420可合併成一個圖案（例如，融合成一個圖案）。可在第三導電圖案420上堆疊第二障壁金屬圖案422、第二金屬圖案424及硬罩幕圖案426。
包括第一導電圖案416、第二導電圖案418、第三導電圖案420、第二障壁金屬圖案422、第二金屬圖案424及硬罩幕圖案426的堆疊結構可用作位元線結構430。舉例而言，第二導電圖案418可用作位元線接觸件，且第一導電圖案416、第三導電圖案420、第二障壁金屬圖案422及第二金屬圖案424可用作位元線。位元線結構430可在第二方向上延伸，且可在第一方向上佈置多個位元線結構430。
在一些示例性實施例中，可在位元線結構430的側壁上形成間隔件（未示出）。間隔件可由氮化物形成或包含氮化物。
可形成第一絕緣間層（未示出）來填充位元線結構430之間的空間。第一絕緣間層可包含氧化矽。
接觸插塞440可穿過第一絕緣間層、第一蝕刻停止圖案412及接墊圖案410，使得接觸插塞440可接觸第二雜質區130b。接觸插塞440可設置於位元線結構430之間。接觸插塞440可由經摻雜的多晶矽形成或包含經摻雜的多晶矽；然而，示例性實施例不限於此。
電容器442可電性連接至接觸插塞440。電容器442可包括下部電極442a、介電層442b及上部電極442c。電容器442的下部電極可具有圓柱形狀及/或柱形狀。
DRAM裝置的記憶胞可包括具有改善的或優異的特性的電晶體。因此，記憶胞可具有改善的優異操作特性及/或電性特性。
雜質障壁層可應用於具有其他結構的電晶體。在下文中，對包括包含雜質障壁層的垂直通道電晶體的半導體裝置進行闡述。
圖18是根據一些示例性實施例的半導體裝置的佈局圖。圖19是根據一些示例性實施例的半導體裝置的透視圖。圖20是沿著圖18的線X1-X1'及線Y1-Y1'截取的剖視圖。
參照圖18至圖20，半導體裝置200可包括基底210、多條第一導電線220、通道層230、閘極電極240、閘極絕緣層250、雜質障壁層252及電容器結構280。半導體裝置200可為或可包括包含垂直通道電晶體（vertical channel transistor，VCT）的DRAM裝置。垂直通道電晶體的通道可在相對於基底210的上表面垂直的方向上延伸。
可在基底210上設置下部絕緣層212。可在下部絕緣層212上形成多條第一導電線220。第一導電線220可在第一方向（例如，X方向）上彼此間隔開，且第一導電線220可在第二方向（例如，Y方向）上延伸。可在下部絕緣層212上設置多個第一絕緣圖案222，以填充所述多條第一導電線220之間的空間。所述多個第一絕緣圖案222可在第二方向（例如，Y方向）上延伸。所述多個第一絕緣圖案222的上表面可與所述多條第一導電線220的上表面共面。所述多條第一導電線220可用作半導體裝置200的位元線。
在一些示例性實施例中，所述多條第一導電線220可包含經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，所述多條第一導電線220可包含經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。然而，所述多條第一導電線220的材料可不限於此。所述多條第一導電線220可包括單個材料層或多個材料層。在一些示例性實施例中，所述多條第一導電線220可包含二維半導體材料，例如石墨烯、碳奈米管、氮化硼或其組合。
可在所述多條第一導電線220上形成通道層230。通道層可被佈置成在第一方向（X方向）及第二方向（Y方向）上彼此間隔開的矩陣形狀。矩陣形狀可為矩形的，例如可能是正方形；然而，示例性實施例不限於此，且矩陣形狀可具有另一形狀（例如菱形狀）。通道層230可在第一方向（X方向）上具有第一寬度，且在第三方向（例如，Z方向）上具有第一高度。第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至約10倍，但可不限於此。通道層230的下部分可用作第一源極/汲極區（未示出），且通道層230的上部分可用作第二源極/汲極區（未示出）。通道層230位於第一源極/汲極區與第二源極/汲極區之間的一部分可用作通道區（未示出）。
在一些示例性實施例中，通道層230可包含氧化物半導體。舉例而言，氧化物半導體可包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInySizOnz、GaxOnzOnz、AlxZnySnzO、YbxGayZnzO、InxGayO中的至少一種。通道層230可包括單層或多層氧化物半導體。在一些示例性實施例中，通道層230可具有大於矽的帶隙能量（bandgap energy）的帶隙能量。舉例而言，通道層230可具有約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，當通道層230具有約2.0電子伏至約4.0電子伏的帶隙能量時，通道層230可具有最佳效能。舉例而言，通道層230可具有多晶的或非晶的。在一些示例性實施例中，通道層230可包含二維半導體材料，例如石墨烯、碳奈米管、氮化硼或其組合。
可在通道層230的兩個側壁上形成閘極電極240，且閘極電極240可在第一方向（X方向）上延伸。閘極電極240可包括面對通道層230的第一側壁的第一子閘極電極240P1及面對與通道層230的第一側壁相對的第二側壁的第二子閘極電極240P2。通道層230中的每一者可設置於第一子閘極電極240P1與第二子閘極電極240P2之間，且因此垂直通道電晶體可具有雙閘極電晶體結構。然而，電晶體的結構可不限於此。舉例而言，可省略第二子閘極電極240P2，且可僅包括面對通道層230的第一側壁的第一子閘極電極240P1。在此情況下，垂直通道電晶體可具有單閘極電晶體結構。
閘極電極240可包含經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極240可包含經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。然而，閘極電極240的材料可不限於此。
可在閘極絕緣層250上形成雜質障壁層252。
包括閘極絕緣層250及雜質障壁層252的堆疊結構可環繞通道層230的側壁，且堆疊結構可夾置於通道層230與閘極電極240之間。舉例而言，閘極絕緣層250可環繞通道層230的整個側壁。雜質障壁層252可環繞閘極絕緣層250。
雜質障壁層252可包含閘極絕緣層250的材料，且可包含附加的氮。雜質障壁層252可防止或減少在執行製程中包括反應性氣體及/或反應物的雜質擴散及/或滲透至閘極絕緣層250中的機率。
閘極電極240的側壁的一部分可接觸雜質障壁層252。在一些示例性實施例中，閘極絕緣層250可在閘極電極240的延伸方向（即，第一方向，X方向）上延伸，且因此雜質障壁層252可接觸閘極電極240的面向通道層的側壁。
在一些示例性實施例中，閘極絕緣層250可包括例如氧化矽層、氮氧化矽層、具有較氧化矽層的介電常數高的介電常數的高介電層或其組合。高介電層可包含金屬氧化物或金屬氧氮化物。舉例而言，高介電層可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合，但可不限於此。
可在所述多個第一絕緣圖案222上形成多個第二絕緣圖案232，且所述多個第一絕緣圖案222可在第二方向（例如，Y方向）上延伸。通道層230可設置於兩個相鄰的第二絕緣圖案之間。可在兩個相鄰的第二絕緣圖案232中的兩個相鄰的通道層230之間的空間處設置第一掩埋層234及第二掩埋層236。第一掩埋層234可設置於兩個相鄰的通道層230之間的空間的底部處，且第二掩埋層236可形成於第一掩埋層234上以填充兩個相鄰的通道層230之間的其餘空間。第二掩埋層236的上表面可與通道層230的上表面共面，且第二掩埋層236可覆蓋閘極電極240的上表面。在一些示例性實施例中，所述多個第二絕緣圖案232及所述多個第一絕緣圖案222可被形成為具有連續形狀的相同材料層。在一些示例性實施例中，第二掩埋層236與第一掩埋層234可被形成為具有連續形狀的相同材料層。
可在通道層230上形成電容器接觸件260。電容器接觸件260可被佈置成在垂直方向上與通道層230交疊。電容器接觸件260可被佈置成在第一方向（X方向）及第二方向（Y方向）上彼此間隔開的矩陣形狀。電容器接觸件260可包含經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但可不限於此。上部絕緣層262可環繞形成於所述多個第二絕緣圖案232及第二掩埋層236上的電容器接觸件260的側壁。
可在上部絕緣層262上設置蝕刻停止層270，且可在蝕刻停止層270上設置電容器結構280。電容器結構280可包括下部電極282、介電層284及上部電極286。
下部電極282可穿過蝕刻停止層270，且下部電極282可電性連接至電容器接觸件260的上表面。下部電極282可具有在第三方向（Z方向）上延伸的柱形狀，但是下部電極282的形狀可不限於此。在一些示例性實施例中，下部電極282可被佈置成在垂直方向上與電容器接觸件260交疊。下部電極282可被佈置成在第一方向（X方向）及第二方向（Y方向）上彼此間隔開的矩陣形狀。作為另外一種選擇，可在電容器接觸件260與下部電極282之間進一步設置著落接墊（未示出），且下部電極282可被佈置成六邊形形狀。
圖21是示出根據一些示例性實施例的半導體裝置的佈局圖。圖22是示出根據一些示例性實施例的半導體裝置的透視圖。
參照圖21及圖22，半導體裝置200A可包括基底210A、多條第一導電線220A、通道結構230A、接觸閘極電極240A、多條第二導電線242A及電容器結構280。半導體裝置200A可為或可包括包含垂直通道電晶體VCT的DRAM裝置。
基底210A可包括由第一元件隔離層212A及第二元件隔離層214A界定的多個主動區AC。通道結構230A可設置於主動區AC的每一者中。通道結構230A可包括在垂直方向上延伸的第一主動柱230A1及第二主動柱230A2以及連接第一主動柱230A1的底部與第二主動柱230A2的底部的連接部分230L。可在連接部分230L中設置第一源極/汲極區SD1，且可在第一主動柱230A1及第二主動柱230A2的上部分處設置第二源極/汲極區SD2。可在第一主動柱230A1及第二主動柱230A2中的每一者上形成獨立的單位記憶胞。
所述多條第一導電線220A可延伸穿過所述多個主動區AC中的每一者。舉例而言，第一導電線220A中的每一者可在第二方向（Y方向）上延伸。所述多條第一導電線220A中的一條第一導電線220A可設置於第一主動柱230A1與第二主動柱230A2之間的連接部分230L上，且第一導電線220A中的一條第一導電線220A可設置於第一源極/汲極區SD1上。與第一導電線220A中的一條第一導電線220A相鄰的另一第一導電線220A可設置於兩個通道結構230A之間。第一導電線220A中的每一條第一導電線220A可用作形成於相鄰的第一主動柱230A1與第二主動柱230A2處的兩個單位記憶胞的公共位元線。
一個接觸閘極電極240A可設置於在第二方向（Y方向）上的兩個相鄰的通道結構230A之間。舉例而言，接觸閘極電極240A可設置於通道結構230A中的第一主動柱230A1與和其相鄰的另一通道結構230A中的第二主動柱230A2之間。設置於一個接觸閘極電極240A的兩個側壁上的第一主動柱230A1及第二主動柱230A2可藉由彼此共享來使用一個接觸閘極電極。
閘極絕緣層250A及雜質障壁層252A可設置於接觸閘極電極240A與第一主動柱230A1之間以及接觸閘極電極240A與第二主動柱230A2之間。閘極絕緣層250A可形成於第一主動柱及第二主動柱的表面上，且雜質障壁層252A可形成於閘極絕緣層250A上。雜質障壁層252A可包含閘極絕緣層250A的材料以及附加的氮。雜質障壁層252A可防止或減少在隨後的熱製程期間包括反應性氣體及/或反應物的雜質擴散及/或滲透至閘極絕緣層250A中的機率。
所述多條第二導電線242A可形成於接觸閘極電極240A的上表面上，以便在第一方向（X方向）上延伸。所述多條第二導電線242A可用作半導體裝置200A的字元線。
可在通道結構230A上設置電容器接觸件260A。可在第二源極/汲極區SD2上設置電容器接觸件260A，且可在電容器接觸件260A上設置電容器結構280。
根據一些示例性實施例的電晶體可用作邏輯元件、快閃記憶體元件、磁阻記憶體元件及相變記憶體元件中包括的開關元件。
以上是一些示例性實施例的例示，且不應被解釋為對其進行限制。雖然已闡述了幾個示例性實施例，但是熟悉此項技術者將容易理解，在本質上不脫離本發明概念的新穎教示及優點的情況下可在示例性實施例中進行許多修改。因此，所有此種示例性修改旨在包含於本申請專利範圍中定義的本發明概念的範圍內。在申請專利範圍中，方式加功能（means-plus-function）條款旨在覆蓋本文中被闡述為執行所述功能的結構，且不僅是結構等效物而且是等效結構。因此，應理解的是，前述是對一些各種示例性實施例的例示且不應被解釋為限於所揭露的特定示例性實施例，且對所揭露的示例性實施例以及其他示例性實施例的修改旨在包含於所附申請專利範圍的範圍內。此外，所揭露的示例性實施例中沒有一個是必然彼此相互排斥的。舉例而言，一些示例性實施例可包括參照一個圖式闡述的特徵，且亦可包括參照另一圖式闡述的特徵。
100、210、210A:基底 102:硬罩幕 104:凹槽/第一凹槽部分 105:初始閘極絕緣層 106、250、250A:閘極絕緣層 108:第一雜質障壁層 108b:第二雜質障壁層 108c:第三雜質障壁層 110:障壁金屬層 110a:障壁金屬圖案 112:金屬層 112a:金屬圖案 114:第一閘極圖案 116:障壁介面層圖案 118:上部障壁介面層圖案 120:多晶矽層 120a:第二閘極圖案 121:上部介面層圖案/上部障壁層圖案 122:頂蓋絕緣圖案 130:雜質區 130a:第一雜質區 130b:第二雜質區 140、442:電容器 142:隔離圖案 200、200A:半導體裝置 212:下部絕緣層 212A:第一元件隔離層 214A:第二元件隔離層 220、220A:第一導電線 222:第一絕緣圖案 230:通道層 230A:通道結構 230A1:第一主動柱 230A2:第二主動柱 230L:連接部分 232:第二絕緣圖案 234:第一掩埋層 236:第二掩埋層 240:閘極電極 240A:接觸閘極電極 240P1:第一子閘極電極 240P2:第二子閘極電極 242A:第二導電線 252、252A:雜質障壁層 260、260A:電容器接觸件 262:上部絕緣層 270:蝕刻停止層 280:電容器結構 282、442a:下部電極 284、442b:介電層 286、442c:上部電極 410:接墊圖案 412:第一蝕刻停止圖案 416:第一導電圖案 418:第二導電圖案 420:第三導電圖案 422:第二障壁金屬圖案 424:第二金屬圖案 426:硬罩幕圖案 430:位元線結構 440:接觸插塞 AC:主動區 SD1:第一源極/汲極區 SD2:第二源極/汲極區 X、Y、Z:方向 X1-X1'、Y1-Y1':線
結合附圖閱讀以下詳細說明，將更清楚地理解一些示例性實施例。圖1至圖22表示本文中闡述的非限制性示例性實施例。 圖1是示出根據一些示例性實施例的電晶體的剖視圖。 圖2是示出根據一些示例性實施例的電晶體的剖視圖。 圖3至圖11是示出根據一些示例性實施例的製造電晶體的方法的剖視圖。 圖12是示出根據一些示例性實施例的電晶體的剖視圖。 圖13及圖14是示出根據一些示例性實施例的製造電晶體的方法的剖視圖。 圖15是示出根據一些示例性實施例的電晶體的剖視圖。 圖16是示出根據一些示例性實施例的電晶體的剖視圖。 圖17是示出根據一些示例性實施例的半導體裝置的剖視圖。 圖18是根據一些示例性實施例的半導體裝置的佈局圖。 圖19是根據一些示例性實施例的半導體裝置的透視圖。 圖20是沿著圖18的線X1-X1'及線Y1-Y1'截取的剖視圖。 圖21是示出根據一些示例性實施例的半導體裝置的佈局圖。 圖22是示出根據一些示例性實施例的半導體裝置的透視圖。
100:基底
106:閘極絕緣層
108:第一雜質障壁層
108b:第二雜質障壁層
110a:障壁金屬圖案
112a:金屬圖案
114:第一閘極圖案
116:障壁介面層圖案
118:上部障壁介面層圖案
120a:第二閘極圖案
122:頂蓋絕緣圖案
130:雜質區
140:電容器

Claims (20)

  1. 一種半導體裝置，包括： 基底，具有凹槽； 閘極絕緣層，在所述凹槽的表面上； 雜質障壁層，在所述閘極絕緣層的表面上，所述雜質障壁層覆蓋所述閘極絕緣層的所述表面，所述雜質障壁層具有較所述閘極絕緣層中所包含的氮濃度高的氮濃度； 第一閘極圖案，在所述雜質障壁層上，所述第一閘極圖案填充所述凹槽的下部分； 第二閘極圖案，在所述第一閘極圖案上及所述凹槽中，所述第二閘極圖案包含與所述第一閘極圖案中所包含的材料不同的材料； 頂蓋絕緣圖案，在所述第二閘極圖案上，所述頂蓋絕緣圖案填充所述凹槽；以及 多個雜質區，在與所述凹槽的上側壁相鄰的所述基底處，所述雜質區的下表面高於所述第一閘極圖案的上表面。
  2. 如請求項1所述的半導體裝置，其中所述雜質障壁層包含所述閘極絕緣層的不包含氮的材料，且更包含氮。
  3. 如請求項1所述的半導體裝置，其中所述雜質障壁層包括第一雜質障壁層及第二雜質障壁層，所述第一雜質障壁層覆蓋所述閘極絕緣層的位於所述凹槽的所述下部分處的表面，所述第二雜質障壁層覆蓋所述閘極絕緣層的位於所述凹槽的上部分處的表面。
  4. 如請求項3所述的半導體裝置，其中所述第二雜質障壁層中所包含的氮濃度高於所述第一雜質障壁層中所包含的氮濃度。
  5. 如請求項3所述的半導體裝置，更包括： 障壁介面層圖案，在所述第一閘極圖案的所述上表面上。
  6. 如請求項5所述的半導體裝置，其中在所述第一閘極圖案的所述上表面處，所述障壁介面層圖案包含氮化物和氮氧化物中的至少一者。
  7. 如請求項6所述的半導體裝置，其中所述第一雜質障壁層位於被定位成低於所述障壁介面層圖案的上表面的所述閘極絕緣層上，且所述第二雜質障壁層位於被定位成高於所述障壁介面層圖案的所述上表面的所述閘極絕緣層上。
  8. 如請求項7所述的半導體裝置，更包括： 上部障壁介面層圖案，在所述障壁介面層圖案上，所述上部障壁介面層圖案具有較所述障壁介面層圖案中所包含的氮濃度高的氮濃度。
  9. 如請求項3所述的半導體裝置，其中所述第一雜質障壁層在低於所述第二閘極圖案的上表面的所述閘極絕緣層上，且所述第二雜質障壁層在高於所述第二閘極圖案的所述上表面的所述閘極絕緣層上。
  10. 如請求項9所述的半導體裝置，更包括： 上部介面層圖案，在所述第二閘極圖案上，所述上部介面層圖案具有較所述第二閘極圖案中所包含的氮濃度高的氮濃度。
  11. 如請求項1所述的半導體裝置，其中所述第一閘極圖案包括： 障壁金屬圖案，接觸所述雜質障壁層；以及 金屬圖案，在所述障壁金屬圖案上。
  12. 如請求項1所述的半導體裝置，其中所述第一閘極圖案的功函數與所述第二閘極圖案的功函數互不相同，且 所述第二閘極圖案的所述功函數與所述雜質區中的至少一者的功函數之差小於所述第一閘極圖案的所述功函數與所述雜質區中的所述至少一者的所述功函數之差。
  13. 如請求項1所述的半導體裝置，其中所述第二閘極圖案包含經摻雜的多晶矽。
  14. 一種半導體裝置，包括： 基底，具有凹槽； 閘極絕緣層，在所述凹槽的表面上； 第一雜質障壁層，覆蓋所述閘極絕緣層的在所述凹槽的下部分處的表面，所述第一雜質障壁層具有較所述閘極絕緣層中所包含的氮濃度高的氮濃度； 第二雜質障壁層，覆蓋所述閘極絕緣層的在所述凹槽的上部分處的表面，所述第二雜質障壁層具有較所述第一雜質障壁層中所包含的氮濃度高的氮濃度； 第一閘極圖案，在所述閘極絕緣層上且填充所述凹槽的所述下部分，所述第一閘極圖案包含金屬； 第二閘極圖案，在所述第一閘極圖案上以及所述凹槽中，所述第二閘極圖案包含經摻雜的多晶矽； 頂蓋絕緣圖案，填充所述凹槽；以及 多個雜質區，在與所述凹槽的上側壁相鄰的所述基底處，所述雜質區的下表面高於所述第一閘極圖案的上表面。
  15. 如請求項14所述的半導體裝置，其中所述第一雜質障壁層及所述第二雜質障壁層包含所述閘極絕緣層的不包含氮的材料，且更包含氮。
  16. 如請求項14所述的半導體裝置，更包括： 障壁介面層圖案，在所述第一閘極圖案的所述上表面上。
  17. 如請求項16所述的半導體裝置，其中所述第一雜質障壁層在低於所述障壁介面層圖案的上表面的所述閘極絕緣層上，且所述第二雜質障壁層在高於所述障壁介面層圖案的所述上表面的所述閘極絕緣層上。
  18. 如請求項14所述的半導體裝置，其中所述第一雜質障壁層在低於所述第二閘極圖案的上表面的所述閘極絕緣層上，且所述第二雜質障壁層在高於所述第二閘極圖案的所述上表面的所述閘極絕緣層上。
  19. 一種半導體裝置，包括： 基底，包括隔離區及主動區，所述基底界定在第一方向上延伸的凹槽； 閘極絕緣層，在所述凹槽的表面上； 雜質障壁層，在所述閘極絕緣層的表面上，所述雜質障壁層覆蓋所述閘極絕緣層的所述表面，所述雜質障壁層具有較所述閘極絕緣層的氮濃度高的氮濃度； 第一閘極圖案，在所述雜質障壁層上且填充所述凹槽的下部分； 第二閘極圖案，在所述凹槽中的所述第一閘極圖案上，且所述第二閘極圖案包含具有與所述第一閘極圖案的功函數不同的功函數的材料； 頂蓋絕緣圖案，在所述第二閘極圖案上，所述頂蓋絕緣圖案填充所述凹槽； 第一雜質區及第二雜質區，在與所述凹槽的上側壁相鄰的所述基底處，所述第一雜質區的下表面及所述第二雜質區的下表面高於所述第一閘極圖案的上表面； 位元線結構，電性連接至所述第一雜質區；以及 電容器，電性連接至所述第二雜質區。
  20. 如請求項19所述的半導體裝置，其中所述第二閘極圖案的功函數與所述第一雜質區及所述第二雜質區中的至少一者的功函數之差小於所述第一閘極圖案的功函數與所述第一雜質區及所述第二雜質區中的所述至少一者的所述功函數之差。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI839889B (zh) * 2022-06-23 2024-04-21 大陸商長鑫存儲技術有限公司 半導體結構及其製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117529102B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040012072A (ko) 2002-07-31 2004-02-11 삼성전자주식회사 산화 배리어 레이어를 이용한 트랜지스터의 구조 및 그제조 방법
US9634134B2 (en) 2011-10-13 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
KR101987995B1 (ko) 2012-08-31 2019-06-11 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법
KR20150080714A (ko) 2014-01-02 2015-07-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102396085B1 (ko) * 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102455869B1 (ko) 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀
KR102481478B1 (ko) * 2016-06-16 2022-12-26 삼성전자 주식회사 반도체 장치들 및 그 형성 방법
KR102378471B1 (ko) 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102671273B1 (ko) * 2019-06-17 2024-06-04 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
KR20210032679A (ko) * 2019-09-17 2021-03-25 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI839889B (zh) * 2022-06-23 2024-04-21 大陸商長鑫存儲技術有限公司 半導體結構及其製造方法

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