KR20200144182A - 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 - Google Patents

매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20200144182A
KR20200144182A KR1020190071564A KR20190071564A KR20200144182A KR 20200144182 A KR20200144182 A KR 20200144182A KR 1020190071564 A KR1020190071564 A KR 1020190071564A KR 20190071564 A KR20190071564 A KR 20190071564A KR 20200144182 A KR20200144182 A KR 20200144182A
Authority
KR
South Korea
Prior art keywords
gate
diffused
insulating layer
dipole
silicon oxide
Prior art date
Application number
KR1020190071564A
Other languages
English (en)
Inventor
김동수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190071564A priority Critical patent/KR20200144182A/ko
Priority to US16/691,335 priority patent/US11183579B2/en
Priority to CN201911239968.9A priority patent/CN112103341B/zh
Publication of KR20200144182A publication Critical patent/KR20200144182A/ko
Priority to US17/516,395 priority patent/US11935939B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H01L27/10823—
    • H01L27/10867—
    • H01L27/10876—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01071—Lutetium [Lu]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 기술은 게이트유도드레인누설을 개선하기 위한 반도체 장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치는 기판; 상기 기판 내에 트렌치에 의해 서로 이격되어 형성된 제1도핑영역과 제2도핑영역; 상기 트렌치의 표면을 커버링하는 게이트절연층; 상기 게이트절연층 상에서 상기 트렌치를 채우는 매립 게이트; 상기 트렌치의 프로파일을 따라 상기 제1도핑영역과 제2도핑영역 사이에 정의된 채널; 상기 매립 게이트와 채널 사이의 게이트절연층 내에 임베디드된 제1다이폴유도부; 및 상기 매립 게이트와 제1,2도핑영역 사이의 게이트절연층 내에 임베디드된 제2다이폴유도부를 포함할 수 있다.

Description

매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING BURIED GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 상세하게는 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 고성능을 위해 금속게이트전극(Metal gate electrode)을 적용하고 있다. 특히, 매립게이트형 트랜지스터(Buried gate type transistor)에서는 고성능 동작을 위해 문턱전압(Threshhold voltage)의 제어가 요구된다. 또한, 게이트유도드레인누설(Gate Induced Drain Leakage; GIDL) 특성이 매립게이트형 트랜지스터의 성능에 큰 영향을 미치고 있다.
본 실시예들은, 게이트유도드레인누설(GIDL)을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치는 기판; 상기 기판 내에 트렌치에 의해 서로 이격되어 형성된 제1도핑영역과 제2도핑영역; 상기 트렌치의 표면을 커버링하는 게이트절연층; 상기 게이트절연층 상에서 상기 트렌치를 채우는 매립 게이트; 상기 트렌치의 프로파일을 따라 상기 제1도핑영역과 제2도핑영역 사이에 정의된 채널; 상기 매립 게이트와 채널 사이의 게이트절연층 내에 임베디드된 제1다이폴유도부; 및 상기 매립 게이트와 제1,2도핑영역 사이의 게이트절연층 내에 임베디드된 제2다이폴유도부를 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연층을 형성하는 단계; 상기 트렌치의 하부측 상기 게이트절연층 내에 제1다이폴유도부를 임베디드시키는 단계; 상기 트렌치의 하부측에 하부 게이트를 채우는 단계; 상기 트렌치의 상부측 상기 게이트절연층 내에 제2다이폴유도부를 임베디드시키는 단계; 및 상기 트렌치의 하부측에 상부 게이트를 채우는 단계를 포함할 수 있다.
본 기술은 채널과 매립게이트 사이에 고일함수(High work function)를 유도하는 다이폴(Dipole)을 형성하므로써 채널 도즈(Channel dose)를 감소시켜 접합누설(Junction leakage)을 감소시킬 수 있다.
또한, 본 기술은 매립게이트와 도핑영역들 사이에 저일함수를 유도하는 다이폴을 형성하므로써, 게이트유도드레인누설(GIDL)을 감소시킬 수 있다.
또한, 본 기술은 다이폴유도부들을 게이트절연층 내에 임베디드시키므로써 매립게이트의 갭필 특성을 향상시킬 수 있다.
도 1은 본 실시예들에 따른 반도체 장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b를 도 1의 B-B'선에 따른 단면도이다.
도 3a 내지 도 3c는 다른 실시예들에 따른 반도체 장치를 도시한 단면도이다.
도 4a 내지 도 4o는 일 실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 5a 내지 도 5d는 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다.
도 6은 메모리셀을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서, 문턱전압(Threshold voltage; Vt)은 플랫밴드전압(Flat-band voltage; VFB)에 의존한다. 플랫밴드전압(VFB)은 일함수(workfunction)에 의존한다. 일함수는 다양한 방법에 의해 엔지니어링될 수 있다. 예컨대, 일함수는 게이트전극의 물질, 게이트전극과 채널 사이의 물질 등에 의해 조절될 수 있다. 일함수를 증가시키거나 또는 감소시키므로써 플랫밴드전압이 쉬프트될 수 있다. 고일함수는 플랫밴드전압을 파지티브(positive) 방향으로 쉬프트시킬 수 있고, 저일함수는 플랫밴드전압을 네가티브(negative) 방향으로 쉬프트시킬 수 있다. 위와 같이 플랫밴드전압의 쉬프트에 의해, 문턱전압을 조절할 수 있다. 실시예들은, 채널 농도를 감소시키거나 채널 도핑을 생략하더라도, 플랫밴드전압 쉬프트에 의해 문턱전압을 조절할 수 있다. 특히, 저일함수물질 또는 다이폴에 의해 플랫밴드전압을 낮출 수 있고, 이로 인해 게이트유도드레인누설(GIDL)을 개선할 수 있다.
이하, 실시예들에서 매립 게이트 구조(buried gate structrue)는 트렌치 내에 위치할 수 있다. 매립 게이트 구조는 게이트절연층 및 게이트전극을 포함할 수 있다. 게이트절연층은 트렌치의 표면을 커버링할 수 있고, 게이트전극은 게이트절연층 상에서 트렌치를 부분적으로 채울 수 있다. 따라서, 게이트전극을 '매립 게이트 전극(buried gate electrode)'이라고 지칭할 수 있다. 게이트전극은 하부 게이트(Lower Buried portion; LB) 및 상부 게이트(Upper Buried portion; UB)를 포함할 수 있고, 하부 게이트는 트렌치의 하부(lower portion)를 채울 수 있고, 상부 게이트는 하부 게이트 상에서 트렌치의 상부(upper portion)를 채울 수 있다. 위와 같이, 게이트전극은 하부 게이트 상에 상부 게이트가 위치하는 듀얼 게이트전극(Dual gate electrode)일 수 있다. 하부 게이트는 채널과 오버랩될 수 있고, 상부 게이트는 제1 및 제2도핑영역(즉, 소스/드레인영역)과 오버랩될 수 있다.
도 1은 본 실시예들에 따른 반도체 장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b를 도 1의 B-B'선에 따른 단면도이다.
도 1a 내지 도 2b를 참조하면, 반도체 장치(100)는 매립 게이트 구조(100G), 제1도핑영역(113) 및 제2도핑영역(114)을 포함할 수 있다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 활성영역(104) 내에 제1도핑영역(113) 및 제2도핑영역(114)이 형성될 수 있다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치(105)가 형성될 수 있다. 트렌치(105) 내에 매립 게이트 구조(100G)가 형성될 수 있다. 매립 게이트 구조(100G)에 의해 제1도핑영역(113)과 제2도핑영역(114) 사이에 채널(CH)이 형성될 수 있다. 채널(CH)은 트렌치(105)의 프로파일을 따라 정의될 수 있다. 반도체 장치(100)는 메모리셀의 일부일 수 있다. 예컨대, 반도체 장치(100)는 DRAM의 셀트랜지스터일 수 있다.
반도체 장치(100)는 기판(101), 기판(101) 내에 트렌치(105)에 의해 서로 이격되어 형성된 제1도핑영역(113)과 제2도핑영역(114), 트렌치(105)의 표면을 커버링하는 게이트절연층(106), 게이트절연층(106) 상에서 트렌치(105)를 채우는 매립 게이트(BG), 트렌치(105)의 프로파일을 따라 제1도핑영역(113)과 제2도핑영역(114) 사이에 정의된 채널(CH), 매립 게이트(BG)와 채널(CH) 사이의 게이트절연층(106) 내에 임베디드된 제1다이폴유도부(107H) 및 매립 게이트(BG)와 제1,2도핑영역(113, 114) 사이의 게이트절연층(106) 내에 임베디드된 제2다이폴유도부(107L)를 포함할 수 있다.
반도체 장치(100)는 기판(101)에 형성된다. 기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 소자분리층(102)에 의해 활성영역(104)이 정의될 수 있다. 소자분리층(102)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 103)에 절연물질을 채워 형성할 수 있다. 소자분리층(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(101) 내에 트렌치(105)가 형성될 수 있다. 도 1의 평면도로 볼 때, 트렌치(105)는 어느 한 방향으로 연장된 라인 형상(line shaped)일 수 있다. 트렌치(105)는 활성영역(104)과 소자분리층(102)을 횡단하는 라인형상일 수 있다. 트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 가질 수 있다. 다른 실시예에서, 트렌치(105)의 저부는 곡률을 가질 수 있다. 트렌치(105)는 매립 게이트 구조가 형성되는 공간으로서, '게이트 트렌치'라고 지칭할 수 있다.
활성영역(104) 내에 제1도핑영역(113)과 제2도핑영역(114)이 형성될 수 있다. 제1도핑영역(113)과 제2도핑영역(114)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(113)과 제2도핑영역(114)은 동일 도전형의 도펀트로 도핑될 수 있다. 트렌치(105) 양측의 활성영역(104) 내에 제1도핑영역(113)과 제2도핑영역(114)이 위치할 수 있다. 제1도핑영역(113)과 제2도핑영역(114)의 저면은 활성영역(104)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(113)과 제2도핑영역(114)은 트렌치(105)의 측벽에 접할 수 있다. 제1도핑영역(113)과 제2도핑영역(114)의 저면은 트렌치(105)의 바닥면보다 높을 수 있다. 제1도핑영역(113)은 '제1소스/드레인영역'이라고 지칭할 수 있고, 제2도핑영역(114)은 '제2소스/드레인영역'이라고 지칭할 수 있다.
트렌치(105)는 제1트렌치(T1)와 제2트렌치(T2)를 포함할 수 있다. 제1트렌치(T1)는 활성영역(104) 내에 형성된다. 제2트렌치(T2)는 소자분리층(102) 내에 형성된다. 제1트렌치(T1)로부터 제2트렌치(T2)로 연속적으로 연장될 수 있다. 트렌치(105)에서, 제1트렌치(T1)와 제2트렌치(T2)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(T1)의 바닥면은 제2트렌치(T2)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(T1)와 제2트렌치(T2)의 높이 차이는 소자분리층(102)이 리세스됨에 따라 형성된다. 따라서, 제2트렌치(T2)는 제1트렌치(T1)의 바닥면보다 낮은 바닥면을 갖는 리세스영역(R)을 포함할 수 있다. 제1트렌치(T1)와 제2트렌치(T2) 사이의 단차로 인하여 활성영역(104)에 핀영역(Fin, 104F)이 형성된다. 따라서, 활성영역(104)은 핀영역(104F)을 포함할 수 있다.
이와 같이, 제1트렌치(T1) 아래에 핀영역(104F)이 형성되고, 핀영역(104F)의 측벽은 리세스된 소자분리층(102F)에 의해 노출된다. 핀영역(104F)은 채널(CH)의 일부가 형성되는 부분이다. 핀영역(104F)은 새들핀(Saddle Fin)이라고 일컫는다. 핀영역(104F)에 의해 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
다른 실시예에서, 핀영역(104F)은 생략될 수 있다.
트렌치(105) 내에 매립 게이트 구조(100G)가 내장될 수 있다. 매립 게이트 구조(100G)는 제1도핑영역(113)과 제2도핑영역(114) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립 게이트 구조(100G)는 활성영역(104) 내에 배치된 부분의 바닥면과 소자분리층(102) 내에 배치된 부분의 바닥면이 서로 다른 레벨에 위치할 수 있다. 핀영역(104F)이 생략되는 경우, 매립 게이트 구조(100G)는 활성영역(104) 내에 배치된 부분의 바닥면과 소자분리층(102) 내에 배치된 부분의 바닥면이 동일 레벨에 위치할 수 있다.
매립 게이트 구조(100G)는 게이트절연층(106), 제1다이폴유도부(107H), 제2다이폴유도부(107L), 매립 게이트(BG) 및 캡핑층(112)을 포함할 수 있다.
게이트절연층(106)은 트렌치(105)의 바닥면 및 측벽들 상에 컨포멀하게 형성될 수 있다. 게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산화질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란타늄산화물(lanthanum oxide), 란타늄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide) 또는 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(106)은 금속산화물을 포함할 수 있다. 게이트절연층(106)은 매립 게이트(BG)의 저면 및 측벽들을 에워싸는 형상일 수 있다.
매립 게이트(BG)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 매립 게이트(BG)는 트렌치(105)의 저부를 채우는 형상일 수 있다. 매립 게이트(BG)는 게이트시트저항을 낮추기 위해 저저항 물질일 수 있다. 매립 게이트(BG)는 금속-베이스 물질일 수 있다. 매립 게이트(BG)는 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 매립 게이트(BG)는 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐(W), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 매립 게이트(BG)는 티타늄질화물 단독으로 형성될 수 있다. 또한, 매립 게이트(BG)는 티타늄질화물과 텅스텐의 스택(즉, TiN/W)으로 형성될 수 있다.
캡핑층(112)은 매립 게이트(BG)를 보호하는 역할을 한다. 캡핑층(112)은 매립 게이트(BG) 상에서 트렌치(105)의 상부를 채울 수 있다. 캡핑층(112)은 절연물질을 포함할 수 있다. 캡핑층(112)은 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(112)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 캡핑층(112)은 실리콘질화물라이너 및 스핀온절연물질(Spin On Dielectric; SOD)을 포함할 수 있다.
제1다이폴유도부(107H) 및 제2다이폴유도부(107L)는 게이트절연층(106) 내에 임베디드될 수 있다. 제1다이폴유도부(107H)는 트렌치(105)의 하부측 게이트절연층(106) 내에 임베디드될 수 있고, 제2다이폴유도부(107L)는 트렌치(105)의 상부측 게이트절연층(106) 내에 임베디드될 수 있다.
제1다이폴유도부(107H) 및 제2다이폴유도부(107L)를 게이트절연층(106) 내에 임베디드시키는 방법은 후술하기로 한다.
제1다이폴유도부(107H)는 매립 게이트(BG)와 채널(CH) 사이에 위치할 수 있다. 제2다이폴유도부(107L)는 매립 게이트(BG)와 제1,2도핑영역(113, 114) 사이에 위치할 수 있다. 제1다이폴유도부(107H)는 매립 게이트(BG)의 하부에 직접 접촉할 수 있고, 제2다이폴유도부(107L)는 매립 게이트(BG)의 상부에 직접 접촉할 수 있다. 제1다이폴유도부(107H)는 매립 게이트(BG)의 하부의 유효일함수를 증가시키는 물질을 포함할 수 있다. 제2다이폴유도부(107L)는 매립 게이트(BG)의 상부의 유효일함수를 감소시키는 물질을 포함할 수 있다. 제1다이폴유도부(107H)는 게이트절연층(106)보다 산소원자면밀도(Areal density of Oxygen atoms)가 높은 물질을 포함할 수 있다. 제2다이폴유도부(107L)는 게이트절연층(106)보다 산소원자면밀도가 낮은 물질을 포함할 수 있다.
제1다이폴유도부(107H)는 산소원자면밀도가 실리콘산화물(SiO2)보다 높은 물질을 포함할 수 있다. 산소원자면밀도는 하나의 산소원자를 함유하는 단위구조의 체적에 의해 정의될 수 있다. 제1다이폴유도부(107H)와 게이트절연층(106)은 서로 다른 산소원자면밀도를 가질 수 있다. 제1다이폴유도부(107H)는 게이트절연층(106)보다 산소원자면밀도가 높을 수 있다. 높은 산소원자면밀도는 단위체적당 산소함량이 큼을 지칭할 수 있다. 실리콘산화물(SiO2)에 대한 제1다이폴유도부(107H)의 산소원자면밀도 비율은 1보다 클 수 있다.
제1다이폴유도부(107H)는 게이트절연층(106)보다 단위체적당 산소함량이 큰 물질을 포함할 수 있다. 게이트절연층(106)이 실리콘산화물(SiO2)인 경우, 제1다이폴유도부(107H)는 실리콘산화물보다 산소원자면밀도가 높은 물질, 즉 단위체적당 산소함량이 큰 물질을 포함할 수 있다. 제1다이폴유도부(107H)는 제1화학종을 함유할 수 있고, 제1화학종은 티타늄, 하프늄, 탄탈륨, 알루미늄, 지르코늄 또는 이들의 조합을 포함할 수 있다. 제1화학종은 '제1다이폴유도화학종'이라고 지칭할 수 있다.
게이트절연층(106)은 실리콘산화물일 수 있고, 제1다이폴유도부(107H)는 제1화학종이 함유된 실리콘산화물일 수 있다. 제1화학종이 함유된 실리콘산화물은 제1화학종이 도핑, 확산 또는 주입된 실리콘산화물을 지칭할 수 있다. 예를 들어, 제1다이폴유도부(107H)는 티타늄이 확산된 실리콘산화물(Ti-diffused SiO2), 하프늄이 확산된 실리콘산화물(Hf-diffused SiO2), 탄탈륨이 확산된 실리콘산화물(Ta-diffused SiO2), 알루미늄이 확산된 실리콘산화물(Al-diffused SiO2), 지르코늄이 확산된 실리콘산화물(Zr-diffused SiO2)일 수 있다. 제1화학종이 확산된 실리콘산화물은 '금속실리케이트'라고 지칭할 수 있다.
제2다이폴유도부(107L)는 산소원자면밀도가 실리콘산화물(SiO2)보다 낮은 물질을 포함할 수 있다. 제2다이폴유도부(107L)와 게이트절연층(106)은 서로 다른 산소원자면밀도를 가질 수 있다. 제2다이폴유도부(107L)는 게이트절연층(106)보다 산소원자면밀도가 낮을 수 있다. 낮은 산소원자면밀도는 단위체적당 산소함량이 작음을 지칭할 수 있다. 실리콘산화물(SiO2)에 대한 제2다이폴유도부(107L)의 산소원자면밀도 비율은 1보다 작을 수 있다.
제2다이폴유도부(107L)는 게이트절연층(106)보다 단위체적당 산소함량이 작은 물질을 포함할 수 있다. 게이트절연층(106)이 실리콘산화물(SiO2)인 경우, 제2다이폴유도부(107L)는 실리콘산화물보다 산소원자면밀도가 낮은 물질, 즉 단위체적당 산소함량이 작은 물질을 포함할 수 있다. 제2다이폴유도부(107L)는 제2화학종을 함유할 수 있고, 제2화학종은 란탄늄, 바륨, 루테튬, 스트론튬 또는 이들의 조합을 포함할 수 있다. 제2화학종은 제2다이폴유도화학종이라고 지칭할 수 있다.
게이트절연층(106)은 실리콘산화물일 수 있고, 제2다이폴유도부(107L)는 제2화학종이 함유된 실리콘산화물일 수 있다. 제2화학종이 함유된 실리콘산화물은 제2화학종이 도핑, 확산 또는 주입된 실리콘산화물을 지칭할 수 있다. 예를 들어, 제2다이폴유도부(107L)는 란탄늄이 확산된 실리콘산화물(La-diffused SiO2), 바륨이 확산된 실리콘산화물(Ba-diffused SiO2), 루테튬이 확산된 실리콘산화물(Lu-diffused SiO2) 또는 스트론튬이 확산된 실리콘산화물(Sr-diffused SiO2)일 수 있다. 제2화학종이 확산된 실리콘산화물은 '금속실리케이트'라고 지칭할 수 있다.
도 3a는 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 3a의 반도체 장치(200)는 매립 게이트 구조(200G)를 제외한 나머지 구성요소가 도 2a의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
반도체 장치(200)는 매립 게이트 구조(200G), 제1도핑영역(113) 및 제2도핑영역(114)을 포함할 수 있다. 매립 게이트 구조(200G)는 게이트절연층(106), 제1다이폴유도부(107H), 제2다이폴유도부(107L), 하부 게이트(LB), 상부 게이트(UB) 및 캡핑층(112)을 포함할 수 있다. 하부 게이트(LB) 및 상부 게이트(UB)의 스택은 도 2a의 매립 게이트(BG)에 대응되는 구성요소일 수 있다.
하부 게이트(LB)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 하부 게이트(LB)는 트렌치(105)의 저부를 채우는 형상일 수 있다. 하부 게이트(LB)는 게이트시트저항을 낮추기 위해 저저항 물질일 수 있다. 하부 게이트(LB)는 금속-베이스 물질일 수 있다. 하부 게이트(LB)는 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 하부 게이트(LB)는 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 하부 게이트(LB)는 티타늄질화물 단독으로 형성될 수 있다. 또한, 하부 게이트(LB)는 티타늄질화물과 텅스텐의 스택(즉, TiN/W)으로 형성될 수 있다.
다른 실시예에서, 하부 게이트(LB)는 고일함수(High workfunction)를 가질 수 있다. 여기서, 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다. 하부 게이트(LB)는 P형 폴리실리콘을 포함할 수 있다.
다른 실시예에서, 하부 게이트(LB)는 증가된 고일함수를 가질 수 있다. 하부 게이트(LB)는 금속실리콘질화물을 포함할 수 있다. 금속실리콘질화물은 금속질화물에 실리콘이 도핑될 수 있다. 하부 게이트(LB)는 실리콘의 함량이 조절된 금속실리콘질화물을 포함할 수 있다. 예컨대, 하부 게이트(LB)는 탄탈륨실리콘질화물(TaSiN) 또는 티타늄실리콘질화물(TiSiN)을 포함할 수 있다. 티타늄질화물은 고일함수를 갖고, 티타늄질화물의 일함수를 더욱 증가시키기 위해, 티타늄질화물에 실리콘이 함유될 수 있다. 티타늄실리콘질화물은 증가된 고일함수를 갖기 위해, 실리콘의 함량이 조절될 수 있다. 증가된 고일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량(atomic percent; at%)은 21at% 이하일 수 있다. 비교예로서, 저일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량은 30at% 이상일 수 있다.
상부 게이트(UB)는 하부 게이트(LB) 상에 형성될 수 있고, 상부 게이트(UB)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 상부 게이트(UB)는 트렌치(105)의 상부를 부분적으로 채우는 형상일 수 있다. 상부 게이트(UB)와 하부 게이트(LB)는 동일 물질이거나 서로 다른 물질일 수 있다.
상부 게이트(UB)는 게이트시트저항을 낮추기 위해 저저항 물질일 수 있다. 상부 게이트(UB)는 금속-베이스 물질일 수 있다. 상부 게이트(UB)는 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트(UB)는 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 상부 게이트(UB)는 티타늄질화물 단독으로 형성될 수 있다. 또한, 상부 게이트(UB)는 티타늄질화물과 텅스텐의 스택(즉, TiN/W)으로 형성될 수 있다. 일부 실시예에서, 하부 게이트(LB)와 상부 게이트(UB)는 각각 티타늄질화물 단독으로 형성될 수 있다. 또한, 하부 게이트(LB) 및 상부 게이트(UB)는 각각 티타늄질화물과 텅스텐의 스택(TiN/W)으로 형성될 수 있다. 상부 게이트(UB)는 하부 게이트(LB)보다 작은 높이를 가질 수 있고, 이에 따라 트렌치(105) 내에서 차지하는 하부 게이트(LB)의 체적이 더 클 수 있다. 하부 게이트(LB) 및 상부 게이트(UB)는 동일 높이를 갖거나, 서로 다른 높이를 가질 수 있다.
다른 실시예에서, 상부 게이트(UB)는 저일함수(Low workfunction)를 가질 수 있다. 상부 게이트(UB)는 N형 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 하부 게이트(LB)는 P형 폴리실리콘일 수 있고, 상부 게이트(UB)는 N형 폴리실리콘일 수 있다. 또한, 하부 게이트(LB)는 티타늄질화물과 텅스텐의 스택(TiN/W)으로 형성될 수 있고, 상부 게이트(UB)는 N형 폴리실리콘일 수 있다.
다른 실시예에서, 하부 게이트(LB)는 저저항 금속-베이스 물질로 형성될 수 있고, 상부 게이트(UB)는 저일함수 물질로 형성될 수 있다.
다른 실시예에서, 하부 게이트(LB)는 저저항 물질로 형성될 수 있고, 상부 게이트(UB)는 저일함수 물질로 형성될 수 있다.
다른 실시예에서, 하부 게이트(LB)는 고일함수를 갖는 저저항 물질로 형성될 수 있고, 상부 게이트(UB)는 저일함수를 갖는 저저항 물질로 형성될 수 있다.
다른 실시예에서, 하부 게이트(LB)와 상부 게이트(UB)는 동일한 저저항 금속-베이스 물질로 형성될 수 있다. 부연하면, 하부 게이트(LB)는 고일함수를 갖는 저저항 금속-베이스 물질을 포함할 수 있고, 상부 게이트(UB)는 저일함수를 갖는 저저항 금속-베이스 물질을 포함할 수 있다. 예를 들어, 하부 게이트(LB)와 상부 게이트(UB)는 각각 티타늄질화물로 형성될 수 있고, 하부 게이트(LB)는 고일함수를 갖는 티타늄질화물을 포함할 수 있고, 상부 게이트(UB)는 저일함수를 갖는 티타늄질화물을 포함할 수 있다.
제1다이폴유도부(107H) 및 제2다이폴유도부(107L)는 게이트절연층(106) 내에 임베디드될 수 있다. 제1다이폴유도부(107H) 및 제2다이폴유도부(107L)를 게이트절연층(106) 내에 임베디드시키는 방법은 후술하기로 한다.
제1다이폴유도부(107H)는 하부 게이트(LB)와 채널(CH) 사이에 위치할 수 있다. 제2다이폴유도부(107L)는 상부 게이트(UB)와 제1,2도핑영역(113, 114) 사이에 위치할 수 있다. 제1다이폴유도부(107H)는 하부 게이트(LB)에 직접 접촉할 수 있고, 제2다이폴유도부(107L)는 상부 게이트(UB)에 직접 접촉할 수 있다. 제1다이폴유도부(107H)는 하부 게이트(LB)의 유효일함수를 증가시키는 물질을 포함할 수 있다. 제2다이폴유도부(107L)는 상부 게이트(UB)의 유효일함수를 감소시키는 물질을 포함할 수 있다. 제1다이폴유도부(107H)는 게이트절연층(106)보다 산소원자면밀도(Areal density of Oxygen atoms)가 높은 물질을 포함할 수 있다. 제2다이폴유도부(107L)는 게이트절연층(106)보다 산소원자면밀도가 낮은 물질을 포함할 수 있다.
제1다이폴유도부(107H)는 산소원자면밀도가 실리콘산화물(SiO2)보다 높은 물질을 포함할 수 있다. 산소원자면밀도는 하나의 산소원자를 함유하는 단위구조의 체적에 의해 정의될 수 있다. 제1다이폴유도부(107H)와 게이트절연층(106)은 서로 다른 산소원자면밀도를 가질 수 있다. 제1다이폴유도부(107H)는 게이트절연층(106)보다 산소원자면밀도가 높을 수 있다. 높은 산소원자면밀도는 단위체적당 산소함량이 큼을 지칭할 수 있다. 실리콘산화물(SiO2)에 대한 제1다이폴유도부(107H)의 산소원자면밀도 비율은 1보다 클 수 있다.
제1다이폴유도부(107H)는 게이트절연층(106)보다 단위체적당 산소함량이 큰 물질을 포함할 수 있다. 게이트절연층(106)이 실리콘산화물(SiO2)인 경우, 제1다이폴유도부(107H)는 실리콘산화물보다 산소원자면밀도가 높은 물질, 즉 단위체적당 산소함량이 큰 물질을 포함할 수 있다. 제1다이폴유도부(107H)는 제1화학종을 함유할 수 있고, 제1화학종은 티타늄, 하프늄, 탄탈륨, 알루미늄, 지르코늄 또는 이들의 조합을 포함할 수 있다.
게이트절연층(106)은 실리콘산화물일 수 있고, 제1다이폴유도부(107H)는 제1화학종이 함유된 실리콘산화물일 수 있다. 제1화학종이 함유된 실리콘산화물은 제1화학종이 도핑, 확산 또는 주입된 실리콘산화물을 지칭할 수 있다. 예를 들어, 제1다이폴유도부(107H)는 티타늄이 확산된 실리콘산화물(Ti-diffused SiO2), 하프늄이 확산된 실리콘산화물(Hf-diffused SiO2), 탄탈륨이 확산된 실리콘산화물(Ta-diffused SiO2), 알루미늄이 확산된 실리콘산화물(Al-diffused SiO2), 지르코늄이 확산된 실리콘산화물(Zr-diffused SiO2)일 수 있다. 제1화학종이 확산된 실리콘산화물은 '금속실리케이트'라고 지칭할 수 있다.
제2다이폴유도부(107L)는 산소원자면밀도가 실리콘산화물(SiO2)보다 낮은 물질을 포함할 수 있다. 제2다이폴유도부(107L)와 게이트절연층(106)은 서로 다른 산소원자면밀도를 가질 수 있다. 제2다이폴유도부(107L)는 게이트절연층(106)보다 산소원자면밀도가 낮을 수 있다. 낮은 산소원자면밀도는 단위체적당 산소함량이 작음을 지칭할 수 있다. 실리콘산화물(SiO2)에 대한 제2다이폴유도부(107L)의 산소원자면밀도 비율은 1보다 작을 수 있다.
제2다이폴유도부(107L)는 게이트절연층(106)보다 단위체적당 산소함량이 작은 물질을 포함할 수 있다. 게이트절연층(106)이 실리콘산화물(SiO2)인 경우, 제2다이폴유도부(107L)는 실리콘산화물보다 산소원자면밀도가 낮은 물질, 즉 단위체적당 산소함량이 작은 물질을 포함할 수 있다. 제2다이폴유도부(107L)는 제2화학종을 함유할 수 있고, 제2화학종은 제2다이폴유도부(107L)는 란탄늄, 바륨, 루테튬, 스트론튬 또는 이들의 조합을 포함할 수 있다.
게이트절연층(106)은 실리콘산화물일 수 있고, 제2다이폴유도부(107L)는 제2화학종이 함유된 실리콘산화물일 수 있다. 제2화학종이 함유된 실리콘산화물은 제2화학종이 도핑, 확산 또는 주입된 실리콘산화물을 지칭할 수 있다. 예를 들어, 제2다이폴유도부(107L)는 란탄늄이 확산된 실리콘산화물(La-diffused SiO2), 바륨이 확산된 실리콘산화물(Ba-diffused SiO2), 루테튬이 확산된 실리콘산화물(Lu-diffused SiO2) 또는 스트론튬이 확산된 실리콘산화물(Sr-diffused SiO2)일 수 있다. 제2화학종이 확산된 실리콘산화물은 '금속실리케이트'라고 지칭할 수 있다.
도 3b는 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 3b의 반도체 장치(300)는 매립 게이트 구조(300G)를 제외한 나머지 구성요소가 도 2a의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 3b를 참조하면, 반도체 장치(300)는 매립 게이트 구조(300G), 제1도핑영역(113) 및 제2도핑영역(114)을 포함할 수 있다.
매립 게이트 구조(300G)는 게이트절연층(106), 제1다이폴유도부(107H), 제2다이폴유도부(107L), 하부 게이트(LB), 상부 게이트(UB) 및 캡핑층(112)을 포함할 수 있다. 하부 게이트(LB) 및 상부 게이트(UB)의 스택은 도 2a의 매립 게이트(BG)에 대응되는 구성요소일 수 있다.
하부 게이트(LB)는 제1배리어층(108) 및 제1게이트전극(109)을 포함할 수 있고, 상부 게이트(UB)는 제2배리어층(110) 및 제2게이트전극(111)을 포함할 수 있다.
제1배리어층(108)은 게이트절연층(106) 상에 컨포멀하게 형성될 수 있다. 제1배리어층(108) 상에 제1게이트전극(109)이 형성될 수 있다. 제1배리어층(108) 및 제1게이트전극(109)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 제1배리어층(108) 및 제1게이트전극(109)은 트렌치(105)의 저부를 채우는 형상일 수 있다. 제1배리어층(108) 및 제1게이트전극(109)은 게이트시트저항을 낮추기 위해 저저항 물질일 수 있다. 제1배리어층(108) 및 제1게이트전극(109)은 금속-베이스 물질일 수 있다.
제1배리어층(108)은 금속질화물을 포함할 수 있다. 제1배리어층(108)은 탄탈륨질화물(TaN) 또는 티타늄질화물(TiN)로 형성될 수 있다. 다른 실시예에서, 제1배리어층(108)은 고일함수(High workfunction)를 가질 수 있다. 여기서, 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다.
제1배리어층(108)은 증가된 고일함수를 가질 수 있다. 제1배리어층(108)은 금속실리콘질화물을 포함할 수 있다. 금속실리콘질화물은 금속질화물에 실리콘이 도핑될 수 있다. 제1배리어층(108)은 실리콘의 함량이 조절된 금속실리콘질화물일 수 있다. 예컨대, 제1배리어층(108)은 탄탈륨실리콘질화물(TaSiN) 또는 티타늄실리콘질화물(TiSiN)일 수 있다. 티타늄질화물은 고일함수를 갖고, 티타늄질화물의 일함수를 더욱 증가시키기 위해, 티타늄질화물에 실리콘이 함유될 수 있다. 티타늄실리콘질화물은 증가된 고일함수를 갖기 위해, 실리콘의 함량이 조절될 수 있다. 증가된 고일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량(atomic percent; at%)은 21at% 이하일 수 있다. 비교예로서, 저일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량은 30at% 이상일 수 있다. 제1배리어층(108)과 제1다이폴유도부(107H)는 직접 접촉할 수 있다.
제1게이트전극(109)은 금속 또는 금속질화물을 포함할 수 있다. 제1게이트전극(109)은 텅스텐 또는 티타늄질화물을 포함할 수 있다. 제1게이트전극(109)으로서 텅스텐이 사용되는 경우, 게이트절연층(106)에 어택을 줄수 있다. 예컨대, 텅스텐층은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소(Fluorine)에 의해 게이트절연층(106)이 어택받을 수 있다. 따라서, 불소 어택을 방지하기 위해 제1게이트전극(109)과 게이트절연층(106) 사이에 제1배리어층(108)이 형성될 수 있다. 본 실시예에서, 제1게이트전극(109)은 텅스텐(W)으로 형성될 수 있고, 제1배리어층(108)은 티타늄질화물(TiN)로 형성될 수 있다. 따라서, 하부 게이트(LB)는 'TiN/W 스택'을 포함할 수 있다.
제2배리어층(110)은 제1게이트전극(109) 상에 형성될 수 있다. 제2배리어층(110)은 제1게이트전극(109)과 제2게이트전극(111) 사이에 형성될 수 있다. 제1배리어층(108)과 제2배리어층(110)은 동일 물질이거나 서로 다른 물질일 수 있다. 제2배리어층(110)은 금속질화물을 포함할 수 있다. 제2배리어층(110)은 탄탈륨질화물(TaN), 티타늄질화물(TiN) 또는 텅스텐질화물(WN)로 형성될 수 있다. 후술하겠지만, 제2배리어층(110)은 물리기상증착법과 같은 증착법에 의해 형성되거나, 플라즈마질화와 같은 플라즈마처리에 의해 형성될 수 있다.
제2배리어층(110) 상에 제2게이트전극(111)이 형성될 수 있다. 제2게이트전극(111)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 제2배리어층(110) 및 제2게이트전극(111)은 트렌치(105)의 상부를 부분적으로 채우는 형상일 수 있다. 제2게이트전극(111)은 저일함수물질을 포함할 수 있다. 제2게이트전극(111)은 저일함수 폴리실리콘, 예컨대, N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제2게이트전극(111)과 제2다이폴유도부(107L)는 직접 접촉할 수 있다.
캡핑층(112)은 제2게이트전극(111)을 보호하는 역할을 한다. 캡핑층(112)은 제2게이트전극(111) 상에서 트렌치(105)의 상부를 채울 수 있다. 캡핑층(112)은 절연물질을 포함할 수 있다. 캡핑층(112)은 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(112)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 캡핑층(112)은 실리콘질화물라이너 및 스핀온절연물질(Spin On Dielectric; SOD)을 포함할 수 있다.
도 3c는 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 3c의 반도체 장치(400)는 매립 게이트 구조(400G)를 제외한 나머지 구성요소가 도 2a의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 3c를 참조하면, 반도체 장치(400)는 매립 게이트 구조(400G), 제1도핑영역(113) 및 제2도핑영역(114)을 포함할 수 있다.
매립 게이트 구조(400G)는 게이트절연층(106), 제1다이폴유도부(107H), 제2다이폴유도부(107L), 하부 게이트(LB), 상부 게이트(UB) 및 캡핑층(112)을 포함할 수 있다. 하부 게이트(LB) 및 상부 게이트(UB)의 스택은 도 2a의 매립 게이트(BG)에 대응되는 구성요소일 수 있다.
하부 게이트(LB)는 제1배리어층(108) 및 제1게이트전극(109)을 포함할 수 있고, 상부 게이트(UB)는 제2배리어층(110), 제2게이트전극(411) 및 저일함수 게이트전극(412)을 포함할 수 있다.
제1배리어층(108)은 게이트절연층(106) 상에 컨포멀하게 형성될 수 있다. 제1배리어층(108) 상에 제1게이트전극(109)이 형성될 수 있다. 제1배리어층(108) 및 제1게이트전극(109)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 제1배리어층(108) 및 제1게이트전극(109)은 트렌치(105)의 저부를 채우는 형상일 수 있다. 제1배리어층(108) 및 제1게이트전극(109)은 게이트시트저항을 낮추기 위해 저저항 물질일 수 있다. 제1배리어층(108) 및 제1게이트전극(109)은 금속-베이스 물질일 수 있다.
제1배리어층(108)은 금속질화물을 포함할 수 있다. 제1배리어층(108)은 탄탈륨질화물(TaN) 또는 티타늄질화물(TiN)로 형성될 수 있다. 다른 실시예에서, 제1배리어층(108)은 고일함수(High workfunction)를 가질 수 있다. 여기서, 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다.
제1배리어층(108)은 증가된 고일함수를 가질 수 있다. 제1배리어층(108)은 금속실리콘질화물을 포함할 수 있다. 금속실리콘질화물은 금속질화물에 실리콘이 도핑될 수 있다. 제1배리어층(108)은 실리콘의 함량이 조절된 금속실리콘질화물일 수 있다. 예컨대, 제1배리어층(108)은 탄탈륨실리콘질화물(TaSiN) 또는 티타늄실리콘질화물(TiSiN)일 수 있다. 티타늄질화물은 고일함수를 갖고, 티타늄질화물의 일함수를 더욱 증가시키기 위해, 티타늄질화물에 실리콘이 함유될 수 있다. 티타늄실리콘질화물은 증가된 고일함수를 갖기 위해, 실리콘의 함량이 조절될 수 있다. 증가된 고일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량(atomic percent; at%)은 21at% 이하일 수 있다. 비교예로서, 저일함수를 갖기 위해, 티타늄실리콘질화물 내 실리콘의 함량은 30at% 이상일 수 있다. 제1배리어층(108)과 제1다이폴유도부(107H)는 직접 접촉할 수 있다.
제1게이트전극(109)은 금속 또는 금속질화물을 포함할 수 있다. 제1게이트전극(109)은 텅스텐 또는 티타늄질화물을 포함할 수 있다. 제1게이트전극(109)으로서 텅스텐이 사용되는 경우, 게이트절연층(106)에 어택을 줄수 있다. 예컨대, 텅스텐층은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소(Fluorine)에 의해 게이트절연층(106)이 어택받을 수 있다. 따라서, 불소 어택을 방지하기 위해 제1게이트전극(109)과 게이트절연층(106) 사이에 제1배리어층(108)이 형성될 수 있다. 본 실시예에서, 제1게이트전극(109)은 텅스텐(W)으로 형성될 수 있고, 제1배리어층(108)은 티타늄질화물(TiN)로 형성될 수 있다. 따라서, 하부 게이트(LB)는 'TiN/W 스택'을 포함할 수 있다.
제2배리어층(110)은 제1게이트전극(109) 상에 형성될 수 있다. 제2배리어층(110)은 제1게이트전극(109)과 제2게이트전극(411) 사이에 형성될 수 있다. 제1배리어층(108)과 제2배리어층(110)은 동일 물질이거나 서로 다른 물질일 수 있다. 제2배리어층(110)은 금속질화물을 포함할 수 있다. 제2배리어층(110)은 탄탈륨질화물(TaN), 티타늄질화물(TiN) 또는 텅스텐질화물(WN)로 형성될 수 있다. 후술하겠지만, 제2배리어층(110)은 물리기상증착법과 같은 증착법에 의해 형성되거나, 플라즈마질화와 같은 플라즈마처리에 의해 형성될 수 있다.
제2배리어층(110) 상에 제2게이트전극(411) 및 저일함수 게이트전극(412)이 형성될 수 있다. 제2게이트전극(411) 및 저일함수 게이트전극(412)의 상부 표면은 활성영역(104)의 상부 표면보다 낮은 레벨일 수 있다. 제2배리어층(110), 제2게이트전극(411) 및 저일함수 게이트전극(412)은 트렌치(105)의 상부를 부분적으로 채우는 형상일 수 있다. 제2게이트전극(411)은 금속-베이스 물질을 포함할 수 있다. 저일함수 게이트전극(412)은 저일함수 폴리실리콘, 예컨대, N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 저일함수 게이트전극(412)과 제2다이폴유도부(107L)는 직접 접촉할 수 있다.
캡핑층(112)은 제2게이트전극(411) 및 저일함수 게이트전극(412)을 보호하는 역할을 한다. 캡핑층(112)은 제2게이트전극(411) 및 저일함수 게이트전극(412) 상에서 트렌치(105)의 상부를 채울 수 있다. 캡핑층(112)은 절연물질을 포함할 수 있다. 캡핑층(112)은 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(112)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 캡핑층(112)은 실리콘질화물라이너 및 스핀온절연물질(Spin On Dielectric; SOD)을 포함할 수 있다.
도 1 내지 도 2b에 따르면, 제1다이폴유도부(107H)는 매립 게이트(BG)의 하부와 채널(CH) 사이의 게이트절연층(106) 내에 임베디드될 수 있다. 제2다이폴유도부(107L)는 매립 게이트(BG)의 상부와 제1,2도핑영역(113, 114) 사이의 게이트절연층(106) 내에 임베디드될 수 있다.
도 3a 내지 도 3c에 따르면, 제1다이폴유도부(107H)는 하부 게이트(LB)와 채널(CH) 사이의 게이트절연층(106) 내에 임베디드될 수 있다. 제2다이폴유도부(107L)는 상부 게이트(UB)와 제1,2도핑영역(113, 114) 사이의 게이트절연층(106) 내에 임베디드될 수 있다.
제1다이폴유도부(107H)는 고일함수를 유도할 수 있고, 제2다이폴유도부(107L)는 저일함수를 유도할 수 있다. 제1다이폴유도부(107H)와 게이트절연층(106)의 계면에 제1다이폴(D1)이 생성될 수 있다. 제2다이폴유도부(107L)와 게이트절연층(106)의 계면에 제2다이폴(D2)이 생성될 수 있다. 제1다이폴(D1)은 제1다이폴유도부(107H)와 게이트절연층(106)간의 산소원자면밀도 차이에 의해 발생될 수 있다. 제2다이폴(D2)은 제2다이폴유도부(107L)와 게이트절연층(106)간의 산소원자면밀도 차이에 의해 발생될 수 있다.
다이폴 생성 메카니즘을 설명하면 다음과 같다.
제1다이폴유도부(107H) 내의 산소원자면밀도는 게이트절연층(106)의 산소원자면밀도보다 높을 수 있다. 이러한 산소원자면밀도 차이에 의해, 제1다이폴유도부(107H)의 산소원자가 게이트절연층(106)으로 확산하게 된다. 산소원자 확산에 의해, 제1다이폴유도부(107H)는 양전하로 대전(positive charged)되고, 게이트절연층(106)은 음전하로 대전(negative charged)된다. 이와 같이, 음전하로 대전된 게이트절연층(106)과 양전하로 대전된 제1다이폴유도부(107H)의 계면에서 제1다이폴(D1)이 유도된다. 제1다이폴(D1)이 유도되면, 매립 게이트(BG)의 하부 및 하부 게이트(LB)의 에너지밴드(Energy Band)를 끌어 내리며, 이로써 매립 게이트(BG)의 하부 및 하부 게이트(LB)는 증가된 일함수를 갖게 된다. 결국, 매립 게이트(BG)의 하부 및 하부 게이트(LB)의 일함수가 증가함에 따라 문턱전압을 용이하게 조절할 수 있다.
제2다이폴유도부(107L) 내의 산소원자면밀도는 게이트절연층(106)의 산소원자면밀도보다 낮을 수 있다. 이러한 산소원자면밀도 차이에 의해, 게이트절연층(106)의 산소원자가 제2다이폴유도부(107L)로 확산하게 된다. 산소원자 확산에 의해, 게이트절연층(106)은 양전하로 대전(positive charged)되고, 제2다이폴유도부(107L)는 음전하로 대전(negative charged)된다. 이와 같이, 양전하로 대전된 게이트절연층(106)과 음전하로 대전된 제2다이폴유도부(107L)의 계면에서 제2다이폴(D2)이 유도된다. 제2다이폴(D2)이 유도되면, 매립게이트(BG)의 상부 및 상부 게이트(UB)의 에너지밴드(Energy Band)를 끌어올리며, 이로써 매립 게이트(BG) 및 상부 게이트(UB)는 감소된 일함수를 갖게 된다. 결국, 매립 게이트(BG)의 상부 및 상부 게이트(UB)의 일함수가 감소함에 따라 게이트유도드레인누설(GIDL)을 억제할 수 있다.
상술한 바와 같이, 다이폴의 극성 방향(polarity direction)을 제어하므로써 일함수를 제어할 수 있다. 제1다이폴(D1)에 의해 고일함수를 유도할 수 있고, 제2다이폴(D2)에 의해 저일함수를 유도할 수 있다. 제1다이폴유도부(107H)에 의해 문턱전압(Threshold voltage, Vt)이 조절(modulation)된다. 예컨대, 제1다이폴유도부(107H)에 의해 문턱전압을 쉬프트(Shift)시킬 수 있다. 제1다이폴(D1)은 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 제1다이폴유도부(107H)에 의해 채널(CH)의 채널도즈(channel dose)를 낮출 수 있다. 예컨대, 제1다이폴유도부(107H)가 게이트절연층(106)보다 단위체적당 산소함량비가 큰 물질인 경우, 고일함수를 유도하는 방향의 제1다이폴(D1)이 생성될 수 있다. 제2다이폴유도부(107L)가 게이트절연층(106)보다 단위체적당 산소함량비가 작은 물질인 경우, 저일함수를 유도하는 방향의 제2다이폴(D2)이 생성될 수 있다.
트렌치(105)가 고종횡비(High aspect ratio)를 갖기 때문에, 일반적인 채널도핑에 의해서는, 트렌치(105)의 바닥부 또는 핀영역(104F)까지 충분히 도핑을 수행하기 어렵다. 따라서, 채널도핑 이후에 추가로 트렌치(105)의 바닥부 또는 핀영역(104F)에 국부적으로 채널도핑을 수행하는데, 이를 '국부적채널도핑'이라 지칭한다. 국부적채널도핑으로서 임플란트(Implantation)를 적용하는 경우, LCI(Locally Channel Implantation)라고 지칭한다.
제1다이폴유도부(107H)에 의해 문턱전압을 조절할 수 있으므로, 국부적채널도핑(LCI)의 도즈를 현저히 낮추거나, 국부적채널도핑(LCI)을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설(junction leakage) 특성이 개선된다.
또한, 제2다이폴유도부(107L)에 의해 게이트유도드레인누설(GIDL)을 억제할 수 있다. 도 3a 및 도 3b와 같이, 저일함수를 갖는 상부 게이트(UB)에 의해 게이트유도드레인누설(GIDL)을 더욱 억제할 수 있다.
제1다이폴유도부(107H)가 제1도핑영역(113) 및 제2도핑영역(114)에 오버랩되는 경우, 고일함수 유도로 인해 게이트유도드레인누설(GIDL)이 증가될 수 있다. 따라서, 제1다이폴유도부(107H)는 제1도핑영역(113) 및 제2도핑영역(114)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다.
도 4a 내지 도 4o는 일실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다. 도 4a 내지 도 4o는 도 3b의 반도체 장치(300)를 형성하는 방법의 일예를 설명하고 있다.
도 4a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11)을 식각하여, 분리트렌치(13)를 형성한다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(11) 내에 트렌치(15)가 형성된다. 트렌치(15)는 활성영역(14) 및 소자분리층(12)을 횡단하는 라인 형상으로 형성될 수 있다. 트렌치(15)는 하드마스크층(16)을 식각 마스크로 이용한 기판(11)의 식각 공정에 의해 형성될 수 있다. 하드마스크층(16)은 기판(11) 상에 형성될 수 있고, 라인 형상의 오프닝을 가질 수 있다. 하드마스크층(16)은 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(16)은 TEOS(Tetra-Ethyl-Ortho-Silicate)와 같은 실리콘산화물일 수 있다. 트렌치(15)는 분리트렌치(13)보다 얕게 형성될 수 있다. 트렌치(15)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예의 트렌치(15)의 저부 에지는 곡률을 가질 수 있다.
후속하여, 핀영역(14F)을 형성할 수 있다. 핀영역(14F)을 형성하기 위해, 트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 핀영역(14F)의 구조는 도 2b의 핀영역(104F)을 참조하기로 한다.
도 4b에 도시된 바와 같이, 트렌치(15)의 표면 상에 게이트절연층(17)이 형성될 수 있다. 게이트절연층(17)을 형성하기 전에, 트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(17)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 게이트절연층(17)은 실리콘산화물을 포함할 수 있다.
다른 실시예에서, 게이트절연층(17)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 증착법에 의해 형성되는 게이트절연층(17)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 또는 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(17)은 산소원자면밀도가 높은 물질을 포함할 수 있다.
다음으로, 제1희생물질(18A)이 형성될 수 있다. 제1희생물질(18A)은 제1화학종을 포함할 수 있다. 제1화학종은 유효일함수를 증가시키는 다이폴을 생성할 수 있다. 제1화학종은 금속원자를 포함할 수 있다. 제1희생물질(18A)은 티타늄, 하프늄, 탄탈륨, 알루미늄, 지르코늄 또는 이들의 조합을 포함할 수 있다. 제1희생물질(18A)은 게이트절연층(17) 상에 컨포멀하게 증착될 수 있다. 제1희생물질(18A)은 원자층증착법(ALD)에 의해 형성될 수 있다.
제1희생물질(18A)은 산소원자면밀도(Areal density of Oxygen atoms)가 실리콘산화물(SiO2)보다 높은 물질을 포함할 수 있다. 산소원자면밀도는 하나의 산소원자를 함유하는 단위구조의 체적에 의해 정의될 수 있다. 제1희생물질(18A)과 게이트절연층(17)은 서로 다른 산소원자면밀도를 가질 수 있다. 제1희생물질(18A)은 게이트절연층(17)보다 산소원자면밀도가 높을 수 있다. 높은 산소원자면밀도는 단위체적당 산소함량이 큼을 지칭할 수 있다. 실리콘산화물(SiO2)에 대한 제1희생물질(18A)의 산소원자면밀도 비율은 1보다 클 수 있다.
제1희생물질(18A)은 게이트절연층(17)보다 단위체적당 산소함량이 큰 고산소함유-금속산화물(High oxygen contained-metal oxide)로 형성할 수 있다. 게이트절연층(17)이 실리콘산화물(SiO2)인 경우, 제1희생물질(18A)은 실리콘산화물보다 산소원자면밀도가 높은 물질, 즉 단위체적당 산소함량이 큰 물질을 포함할 수 있다. 제1희생물질(18A)은 티타늄산화물(TiO2), 하프늄산화물(HfO2), 탄탈륨산화물(Ta2O5), 알루미늄산화물(Al2O3), 지르코늄산화물(ZrO2) 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 제1희생물질(18A)은 금속층을 포함할 수 있다. 즉, 제1희생물질은 티타늄층, 하프늄층, 탄탈륨층, 알루미늄층, 지르코늄층 또는 이들의 조합을 포함할 수 있다.
도 4c에 도시된 바와 같이, 제1희생물질(18A) 상에 보호층(18B)이 형성될 수 있다. 후속하여 보호층(18B)은 리세스될 수 있다. 보호층(18B)은 트렌치(15)를 부분적으로 채우는 형상일 수 있다. 예컨대, 보호층(18B)은 트렌치(15)의 하부영역을 채울 수 있다. 보호층(18B)은 제1희생물질(18A)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 보호층(18B)은 포토레지스트, 폴리실리콘 등을 포함할 수 있다.
다음으로, 제1희생물질(18A)을 리세스시킬 수 있다. 제1희생물질(18A)을 리세스시키기 위해, 보호층(18B)을 식각배리어로 하여 에치백 공정이 수행될 수 있다.
제1희생물질(18A)의 에치백 공정에 의해 제1희생라이너(18L)가 형성될 수 있다. 제1희생라이너(18L)는 게이트절연층(17)의 표면을 부분적으로 커버링할 수 있다. 제1희생라이너(18L)는 트렌치(15)의 하부 영역에 위치할 수 있다. 제1희생라이너(18L)와 보호층(18B)의 상부 표면은 동일 레벨일 수 있다.
도 4d에 도시된 바와 같이, 제1 열처리 공정(19)이 수행될 수 있다. 제1 열처리 공정(19)은 보호층(18B)을 제거한 이후에 수행될 수 있다. 제1 열처리 공정(19)은 급속열처리(RTA)를 포함할 수 있다.
제1희생라이너(18L)가 제1 열처리 공정(19)에 노출될 수 있다. 제1열처리 공정(19)이 수행될 때, 제1희생라이너(18L)로부터 제1화학종이 확산될 수 있다. 확산된 제1화학종은 게이트절연층(17)의 표면에 균일하게 위치할 수 있다. 확산된 제1화학종은 게이트절연층(17)과 제1희생라이너(18L)의 계면에 위치할 수 있다. 따라서, 게이트절연층(17) 내에 제1다이폴유도부(First dipole inducing portion, 18)가 형성될 수 있다. 제1다이폴유도부(18)는 확산된 제1화학종을 포함할 수 있다. 제1다이폴유도부(18)는 티타늄, 하프늄, 탄탈륨, 알루미늄, 지르코늄 또는 이들의 조합을 포함할 수 있다. 게이트절연층(17)은 실리콘산화물일 수 있고, 제1다이폴유도부(18)는 제1화학종이 확산된 실리콘산화물일 수 있다. 예를 들어, 제1다이폴유도부(18)는 티타늄이 확산된 실리콘산화물(Ti-diffused SiO2), 하프늄이 확산된 실리콘산화물(Hf-diffused SiO2), 탄탈륨이 확산된 실리콘산화물(Ta-diffused SiO2), 알루미늄이 확산된 실리콘산화물(Al-diffused SiO2), 지르코늄이 확산된 실리콘산화물(Zr-diffused SiO2)일 수 있다. 제1화학종이 확산된 실리콘산화물은 '금속실리케이트'라고 지칭할 수 있다.
제1다이폴유도부(18)는 산소원자면밀도가 실리콘산화물(SiO2)보다 높은 물질이 될 수 있다. 제1다이폴유도부(18)와 게이트절연층(17)은 서로 다른 산소원자면밀도를 가질 수 있다. 제1다이폴유도부(18)는 게이트절연층(17)보다 산소원자면밀도가 높을 수 있다. 실리콘산화물(SiO2)에 대한 제1다이폴유도부(18)의 산소원자면밀도 비율은 1보다 클 수 있다.
제1다이폴유도부(18)는 트렌치(15)의 하부측 게이트절연층(17) 내에 임베디드될 수 있다.
도 4e에 도시된 바와 같이, 제1희생라이너(18L)가 제거될 수 있다. 제1희생라이너(18L)는 습식식각에 의해 제거될 수 있다. 이와 같은 습식식각을 적용하므로써, 게이트절연층(17)의 어택없이 선택적으로 제1희생라이너(18L)를 제거할 수 있다.
제1희생라이너(18L)을 제거하므로써, 후속 제1배리어물질 및 제1게이트전극을 형성하는 동안에 보이드가 발생하는 것을 방지할 수 있다.
도 4f에 도시된 바와 같이, 제1다이폴유도부(18) 및 게이트절연층(17) 상에 제1배리어물질(20A)이 형성될 수 있다. 제1배리어물질(20A)은 게이트절연층(17)의 표면 상에 컨포멀하게 형성될 수 있다. 제1배리어물질(20A)은 금속-베이스 물질을 포함할 수 있다. 제1배리어물질(20A)은 금속질화물을 포함할 수 있다. 제1배리어물질(20A)은 티타늄질화물 또는 탄탈륨질화물을 포함할 수 있다. 제1배리어물질(20A)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
제1배리어물질(20A) 상에 제1도전층(21A)이 형성될 수 있다. 제1도전층(21A)은 제1배리어물질(20A) 상에서 트렌치(15)를 채울 수 있다. 제1도전층(21A)은 저저항 금속물질을 포함한다. 제1도전층(21A)은 텅스텐을 포함할 수 있다. 제1도전층(21A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
제1희생물질(18A)을 제거한 이후에, 제1배리어물질(20A) 및 제1도전층(21A)을 형성하므로, 보이드없이 제1도전층(21A)으로 트렌치(15)를 채울 수 있다.
도 4g에 도시된 바와 같이, 트렌치(15) 내부에 제1배리어층(20) 및 제1게이트전극(21)이 형성될 수 있다. 제1배리어층(20) 및 제1게이트전극(21)을 형성하기 위해, 리세싱 공정(recessing process)이 수행될 수 있다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1배리어층(20)은 제1배리어물질(20A)의 에치백공정에 의해 형성될 수 있다. 제1게이트전극(21)은 제1도전층(21A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 하드마스크층(16)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제1배리어층(20)과 제1게이트전극(21)의 상부 표면 높이는 동일 레벨일 수 있다.
제1배리어층(20)와 제1게이트전극(21)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다. 제1배리어층(20)과 제1게이트전극(21)은 '하부 게이트(LB)'라고 약칭할 수 있다.
제1배리어층(20) 및 제1게이트전극(21)을 형성한 후에, 게이트절연층(17)의 일부 표면들이 노출될 수 있다.
제1다이폴유도부(18)는 하부 게이트(LB)의 유효일함수를 증가시키는 역할을 할 수 있다.
서로 다른 산소원자면밀도를 갖는 게이트절연층(17)과 제1다이폴유도부(18) 사이에 제1다이폴(도 3a 내지 도 3c의 'D1' 참조)이 형성될 수 있다. 부연하면, 제1다이폴유도부(18)의 산소가 게이트절연층(17)으로 이동하고, 이에 따라 제1다이폴유도부(18)에 양전하가 형성되고, 게이트절연층(17)에 음전하가 형성된다. 이와 같은 양전하 및 음전하에 의해, 게이트절연층(17)으로부터 제1다이폴유도부(18) 방향으로 제1다이폴(D1)이 형성된다. 제1다이폴(D1)에 의해 하부 게이트(LB)의 유효일함수를 증가시킬 수 있다.
도 4h에 도시된 바와 같이, 제2희생물질(22A)이 형성될 수 있다. 제2희생물질(22A)은 제2화학종을 포함할 수 있다. 제2화학종은 유효일함수를 감소시키는 다이폴을 생성할 수 있다. 제2화학종은 금속원자를 포함할 수 있다. 제1화학종과 제2화학종은 서로 다른 물질일 수 있다. 제2희생물질(22A)은 란탄늄, 바륨, 루테튬, 스트론튬 또는 이들의 조합을 포함할 수 있다. 제2희생물질(22A)은 제1게이트전극(21) 및 게이트절연층(17) 상에 컨포멀하게 증착될 수 있다. 제2희생물질(22A)은 원자층증착법(ALD)에 의해 형성될 수 있다.
제2희생물질(22A)은 산소원자면밀도(Areal density of Oxygen atoms)가 실리콘산화물(SiO2)보다 낮은 물질을 포함할 수 있다. 제2희생물질(22A)과 게이트절연층(17)는 서로 다른 산소원자면밀도를 가질 수 있다. 제2희생물질(22A)은 게이트절연층(17)보다 산소원자면밀도가 낮을 수 있다. 낮은 산소원자면밀도는 단위체적당 산소함량이 작음을 지칭할 수 있다. 실리콘산화물(SiO2)에 대한 제2희생물질(22A)의 산소원자면밀도 비율은 1보다 작을 수 있다.
제2희생물질(22A)은 게이트절연층(17)보다 단위체적당 산소함량이 작 저산소함유-금속산화물(Low oxygen contained-metal oxide)로 형성할 수 있다. 게이트절연층(17)이 실리콘산화물(SiO2)인 경우, 제2희생물질(22A)은 실리콘산화물보다 산소원자면밀도가 낮은 물질, 즉 단위체적당 산소함량이 작은 물질을 포함할 수 있다. 제2희생물질(22A)은 란탄늄산화물(La2O3), 바륨산화물(BaO), 루테튬산화물(Lu2O3), 스트론튬산화물(SrO) 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 제2희생물질(22A)은 금속층을 포함할 수 있다. 즉, 제2희생물질(22A)은 란탄늄층, 바륨층, 루테튬층, 스트론튬층 또는 이들의 조합을 포함할 수 있다.
도 4i에 도시된 바와 같이, 제2희생라이너(22L)가 형성될 수 있다. 제2희생물질(22A)의 에치백 공정에 의해 제2희생라이너(22L)가 형성될 수 있다. 제2희생라이너(22L)는 게이트절연층(17)의 표면을 커버링할 수 있다. 제2희생라이너(22L)는 트렌치(15)의 상부 영역에 위치할 수 있다. 제2희생라이너(22L)는 스페이서 형상일 수 있다.
다음으로, 제2 열처리 공정(23)이 수행될 수 있다. 제2 열처리 공정(23)은 급속열처리(RTA)를 포함할 수 있다. 제2희생라이너(22L)가 제2 열처리 공정(23)에 노출될 수 있다. 제2열처리 공정(23)이 수행될 때, 제2희생라이너(22)로부터 제2화학종이 확산될 수 있다. 확산된 제2화학종은 게이트절연층(17)의 표면에 균일하게 위치할 수 있다. 확산된 제2화학종은 게이트절연층(17)과 제2희생라이너(22L)의 계면에 위치할 수 있다. 따라서, 게이트절연층(17) 내에 제2다이폴유도부(22)가 형성될 수 있다. 제2다이폴유도부(22)는 확산된 제2화학종을 포함할 수 있다. 제2다이폴유도부(22)는 란탄늄, 바륨, 루테튬, 스트론튬 또는 이들의 조합을 포함할 수 있다. 게이트절연층(17)은 실리콘산화물일 수 있고, 제2다이폴유도부(22)는 제2화학종이 확산된 실리콘산화물일 수 있다. 예를 들어, 제2다이폴유도부(22)는 란탄늄이 확산된 실리콘산화물(La-diffused SiO2), 바륨이 확산된 실리콘산화물(Ba-diffused SiO2), 루테튬이 확산된 실리콘산화물(Lu-diffused SiO2) 또는 스트론튬이 확산된 실리콘산화물(Sr-diffused SiO2)일 수 있다. 제2화학종이 확산된 실리콘산화물은 '금속실리케이트'라고 지칭할 수 있다.
제2다이폴유도부(22)는 산소원자면밀도가 실리콘산화물(SiO2)보다 낮은 물질이 될 수 있다. 제2다이폴유도부(22)와 게이트절연층(17)은 서로 다른 산소원자면밀도를 가질 수 있다. 제2다이폴유도부(22)는 게이트절연층(17)보다 산소원자면밀도가 낮을 수 있다. 실리콘산화물(SiO2)에 대한 제2다이폴유도부(22)의 산소원자면밀도 비율은 1보다 작을 수 있다.
제2다이폴유도부(22)는 트렌치(15)의 상부측 게이트절연층(17) 내에 임베디드될 수 있다.
다른 실시예에서, 제2희생물질(22A)을 잔류시킨 상태에서 제2 열처리 공정(23)이 수행될 수도 있다.
도 4j에 도시된 바와 같이, 제2희생라이너(22L)가 제거될 수 있다. 제2희생라이너(22L)는 습식식각에 의해 제거될 수 있다. 이와 같은 습식식각을 적용하므로써, 게이트절연층(17)의 어택없이 선택적으로 제2희생라이너(22L)를 제거할 수 있다.
도 4k에 도시된 바와 같이, 제1게이트전극(21)의 상부 표면 상에 제2배리어물질(24)이 형성될 수 있다. 제1배리어층(20)과 제2배리어물질(24)은 동일 물질 또는 서로 다른 물질로 형성될 수 있다. 제2배리어물질(24)은 금속-베이스 물질을 포함할 수 있다. 제2배리어물질(24)은 금속질화물을 포함할 수 있다. 제2배리어물질(24)은 티타늄질화물, 탄탈륨질화물, 텅스텐질화물 또는 이들의 조합을 포함할 수 있다. 제2배리어물질(24)은 비-컨포멀하게 형성될 수 있다. 비-컨포멀한 제2배리어물질(24)은 물리기상증착법(PVD)을 이용하여 형성될 수 있다. 예를 들어, 물리기상증착법(PVD)을 이용함에 따라 제2배리어물질(24)은 제1게이트전극(21)의 상부 표면을 커버링할 수 있고, 게이트절연층(17)의 일부분을 커버링하지 않을 수 있다.
제2배리어물질(24) 증착시에, 제1 내지 제3더미물질(24A, 24B, 24C)이 형성될 수 있다. 제1 내지 제3더미물질(24A, 24B, 24C)은 제2배리어물질(24)과 동일 물질일 수 있다. 제1더미물질(24A)은 하드마스크층(16)의 상부 표면을 커버링할 수 있고, 제2더미물질(24B)은 제1더미물질(24A)으로부터 연장되어 하드마스크층(16)의 측벽을 커버링할 수 있으며, 제3더미물질(24C)은 제2더미물질(24B)으로부터 연장되어 게이트절연층(17)의 상부 일부를 커버링할 수 있다.
상술한 바와 같이, 제2배리어물질(24) 증착시에 제1 내지 제3더미물질(24A, 24B, 24C)이 형성될 수 있다.
제2배리어물질(24)은 물리기상증착법에 의해 증착된 티타늄질화물, 즉 PVD TiN을 포함할 수 있다. 제2배리어물질(24)은 제1게이트전극(21)과 후속 제2게이트전극 사이의 상호 확산 또는 상호 반응을 방지하는 역할을 할 수 있다. 제1 내지 제3더미물질(24A, 24B, 24C)은 후속 공정에서 제거될 수 있다.
도 4l에 도시된 바와 같이, 제2배리어물질(24) 및 게이트절연층(17) 상에 제2도전층(25A)이 형성될 수 있다. 제2도전층(25A)은 게이트절연층(17) 상에서 트렌치(15)를 채울 수 있다. 제2도전층(25A)은 저일함수 물질을 포함한다. 제2도전층(25A)은 저일함수 폴리실리콘, 예컨대, N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제2도전층(25A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 다른 실시예에서, 제1게이트전극(21)과 제2도전층(25A)은 서로 다른 물질일 수 있다. 다른 실시예에서, 제1게이트전극(21)과 제2도전층(25A)은 서로 동일한 물질일 수 있다. 제2도전층(25A)은 게이트시트저항을 낮추기 위해 저저항물질로 형성될 수 있다.
도 4m에 도시된 바와 같이, 트렌치(15) 내부에 제2게이트전극(25)이 형성될 수 있다. 제2게이트전극(25)을 형성하기 위해, 리세싱 공정이 수행될 수 있다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2게이트전극(25)은 제2도전층(25A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 하드마스크층(16)이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제2게이트전극(25)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다.
제2도전층(25A)의 에치백 공정이 수행되는 동안에 제1 내지 제3더미물질(24A, 24B, 24C)은 게이트절연층(17)을 보호하는 역할을 할 수 있다. 즉, 제2도전층(25A)의 에치백 공정이 수행되는 동안에 게이트절연층(17)의 손상이 방지될 수 있다.
제2게이트전극(25)과 게이트절연층(17)의 접촉면에는 제3더미층(24C)이 잔류하지 않을 수 있다. 이를 위해 제2게이트전극(25)의 높이가 조절될 수 있다.
아울러, 제2도전층(25A)의 에치백 공정 동안에 게이트절연층(17)의 손상이 방지될 수 있다. 제2다이폴유도부(22)는 게이트절연층(17)의 식각손상을 방지하기 위한 보호층의 역할을 할 수 있다. 게이트절연층(17)이 손상없이 잔류하므로, 게이트유도드레인누설(GIDL)을 개선할 수 있다
제2배리어층(24) 및 제2게이트전극(25)은 상부 게이트(UB)라고 지칭할 수 있다. 따라서, 하부 게이트(LB)와 상부 게이트(UB)를 포함하는 듀얼 매립 게이트 구조가 형성될 수 있다. 하부 게이트(LB)는 저저항을 갖는 제1게이트전극(21)을 포함할 수 있고, 상부 게이트(UB)는 저일함수를 갖는 제2게이트전극(25)을 포함할 수 있다. 제1게이트전극(21)에 의해 듀얼 매립 게이트 구조의 게이트저항을 낮출 수 있고, 제2게이트전극(25)에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다. 제2배리어층(22)은 제1게이트전극(21)과 제2게이트전극(25)의 상호 확산 및 반응을 방지할 수 있다. 제2게이트전극(25)의 측벽에 제2배리어층(24)이 존재하지 않으므로, 제2게이트전극(25)에 의한 게이트유도드레인누설을 더욱 개선할 수 있다.
제2다이폴유도부(22)는 상부 게이트(UB)의 유효일함수를 감소시키는 역할을 할 수 있다. 서로 다른 산소원자면밀도를 갖는 게이트절연층(17)과 제2다이폴유도부(22) 사이에 제2다이폴(도 3a 내지 도 3c의 'D2' 참조)이 형성될 수 있다. 부연하면, 게이트절연층(17)의 산소가 제2다이폴유도부(22)로 이동하고, 이에 따라 제2다이폴유도부(22)에 음전하가 형성되고, 게이트절연층(17)에 양전하가 형성된다. 이와 같은 양전하 및 음전하에 의해, 제2다이폴유도부(22)로부터 게이트절연층(17) 방향으로 제2다이폴(D2)이 형성된다. 제2다이폴(D2)에 의해 상부 게이트(UB)의 유효일함수를 감소시킬 수 있다.
도 4n에 도시된 바와 같이, 제1 내지 제3더미층(24A, 24B, 24C)을 제거할 수 있다. 제1 내지 제3더미층(24A, 24B, 24C)은 습식식각을 통해 제거될 수 있고, 이때, 하드마스크층(16), 게이트절연층(17) 및 제2게이트전극(25)은 손실되지 않을 수 있다. 제1 내지 제3더미층(24A, 24B, 24C)을 제거하므로써, 게이트절연층(17)의 표면이 노출될 수 있다.
다른 실시예에서, 제1 내지 제3더미층(24A, 24B, 24C)은 제2게이트전극(25)을 형성하는 공정이 완료될 때 잔류하지 않을 수도 있다. 즉, 제2도전층(25A)의 에치백 공정이 완료되는 시점에, 제1 내지 제3더미층(24A, 24B, 24C)이 모두 제거될 수 있다.
도 4o에 도시된 바와 같이, 제2게이트전극(25) 및 게이트절연층(17) 상에 캡핑층(26)이 형성된다. 캡핑층(26)은 절연물질을 포함한다. 캡핑층(26)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크층(16)의 상부 표면이 노출되도록 캡핑층(26)의 평탄화가 진행될 수 있다. 캡핑층(26)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립 게이트 구조가 형성된다. 매립 게이트 구조는 게이트절연층(17), 제1다이폴유도부(18), 제1배리어층(20), 제1게이트전극(21), 제2다이폴유도부(22), 제2배리어층(24), 제2게이트전극(25) 및 캡핑층(26)을 포함한다. 제2게이트전극(25)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 위치한다. 이와 같이, 제2게이트전극(25)의 상부 표면을 낮게 리세스시킴에 따라, 제2게이트전극(25)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다.
캡핑층(26) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(27)과 제2도핑영역(28)이 형성된다. 제1도핑영역(27)과 제2도핑영역(28)은 제2게이트전극(25) 및 게이트절연층(17)과 수평하게 오버랩되는 깊이를 가질 수 있다. 제2다이폴유도부(22)는 제1 및 제2도핑영역(27, 28)에 수평하게 오버랩될 수 있다. 제1배리어층(20) 및 제1게이트전극(21)은 제1 및 제2도핑영역(27, 28)에 수평하게 오버랩되지 않을 수 있다. 제2다이폴유도부(22)의 가장 낮은 부분은 제1도핑영역(27) 및 제2도핑영역(28)의 가장 낮은 부분과 동일 레벨일 수 있다.
제1 및 제2도핑영역(27, 28)을 형성함에 따라, 트렌치(15)의 표면을 따라 채널(29)이 정의될 수 있다. 채널(29)의 길이는 하부 게이트(LB)에 의해 정의될 수 있다.
하부 게이트(LB)와 채널(29) 사이에는 제1다이폴유도부(18) 및 게이트절연층(17)이 위치하고, 상부 게이트(UB)와 제1,2도핑영역(27, 28) 사이에는 제2다이폴유도부(22)와 게이트절연층(17)이 위치할 수 있다.
도 5a 내지 도 5d는 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다. 도 5a 내지 도 5d에 도시된 방법은 도 4a 내지 도 4o에 도시된 방법과 유사할 수 있다.
먼저, 도 4a 내지 도 4j에 도시된 방법에 의해, 제2다이폴유도부(22)를 형성할 수 있다.
다음으로, 도 5a에 도시된 바와 같이, 플라즈마처리(31)가 수행될 수 있다. 플라즈마처리(31)는 질소함유가스 또는 산소함유가스 분위기에서 수행될 수 있다. 플라즈마처리(31)는 플라즈마질화 또는 플라즈마산화를 포함할 수 있다.
플라즈마처리(31)에 의해 하부 게이트(LB)의 상부 표면이 개질될 수 있다. 예를 들어, 플라즈마질화에 의해 하부 게이트(LB)의 상부표면이 질화될 수 있다. 이와 같은 플라즈마질화에 의해 제2배리어층(21N)이 형성될 수 있다. 제2배리어층(21N)은 제1게이트전극(21)의 상부 표면이 질화된 부분일 수 있다. 제2배리어층(21N)은 제1게이트전극(21)의 질화물일 수 있다. 제1게이트전극(21)이 텅스텐을 포함하는 경우, 제2배리어층(21N)은 텅스텐질화물일 수 있다.
위와 같이, 제2배리어층(21N)은 하부 게이트(LB)의 상부 표면에만 선택적으로 형성될 수 있다.
도 5b에 도시된 바와 같이, 제2배리어층(21N) 상에 제2도전층(25A)이 형성될 수 있다. 제2도전층(25A)은 제2배리어층(21N) 상에서 트렌치(15)를 채울 수 있다. 제2도전층(25A)은 저일함수 물질을 포함한다. 제2도전층(25A)은 저일함수 폴리실리콘, 예컨대, N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제2도전층(25A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 제1게이트전극(21)과 제2도전층(25A)은 서로 다른 물질일 수 있다. 다른 실시예에서, 제1게이트전극(21)과 제2도전층(25A)은 서로 동일한 물질일 수 있다. 제2도전층(25A)은 게이트시트저항을 낮추기 위해 저저항물질로 형성될 수 있다.
도 5c에 도시된 바와 같이, 트렌치(15) 내부에 제2게이트전극(25)이 형성될 수 있다. 제2게이트전극(25)을 형성하기 위해, 리세싱 공정이 수행될 수 있다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2게이트전극(25)은 제2도전층(25A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 하드마스크층(16)이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제2게이트전극(25)의 상부 표면은 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다.
제2배리어층(21N) 및 제2게이트전극(25)은 상부 게이트(UB)라고 지칭할 수 있다. 따라서, 하부 게이트(LB)와 상부 게이트(UB)를 포함하는 듀얼 매립 게이트 구조가 형성될 수 있다. 하부 게이트(LB)는 저저항을 갖는 제1게이트전극(21)을 포함할 수 있고, 상부 게이트(UB)는 저일함수를 갖는 제2게이트전극(25)을 포함할 수 있다. 제1게이트전극(21)에 의해 듀얼 매립 게이트 구조의 게이트저항을 낮출 수 있고, 제2게이트전극(25)에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다. 제2배리어층(21N)은 제1게이트전극(21)과 제2게이트전극(25)의 상호 확산 및 반응을 방지할 수 있다. 제2게이트전극(25)의 측벽에 제2배리어층(21N)이 존재하지 않으므로, 제2게이트전극(25)에 의한 게이트유도드레인누설을 더욱 개선할 수 있다.
도 5d에 도시된 바와 같이, 제2게이트전극(25) 상에 캡핑층(26)이 형성된다. 캡핑층(26)은 절연물질을 포함한다. 캡핑층(26)은 실리콘질화물을 포함할 수 있다. 후속하여, 하드마스크층(16)의 상부 표면이 노출되도록 캡핑층(24)의 평탄화가 진행될 수 있다. 캡핑층(26)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다.
캡핑층(26) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1도핑영역(27)과 제2도핑영역(28)이 형성될 수 있다.
도 6은 메모리셀을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리셀(100M)이 도시된다. 메모리셀(100M)은 셀트랜지스터, 비트라인(BL) 및 캐패시터(CAP)를 포함할 수 있다. 셀트랜지스터는 도 3b의 반도체 장치(300)를 포함할 수 있다. 따라서, 셀트랜지스터는 매립 게이트 구조(300G), 채널영역(CH), 제1도핑영역(113) 및 제2도핑영역(114)을 포함할 수 있다. 제1도핑영역(113)은 비트라인(BL)에 전기적으로 연결될 수 있다. 제2도핑영역(114)은 캐패시터(CAP)에 전기적으로 연결될 수 있다.
메모리셀(100M)에서, 매립 게이트 구조(300G)는 매립워드라인구조(BWL)라고 지칭할 수 있다. 매립 워드라인 구조(BWL)는 트렌치(105) 내에 내장될 수 있다. 매립 워드라인 구조(BWL)는 게이트절연층(106), 제1다이폴유도부(107H), 제2다이폴유도부(107L), 제1배리어층(108), 제1게이트전극(109), 제2배리어층(110), 제2게이트전극(111) 및 캡핑층(112)을 포함할 수 있다. 제1다이폴유도부(107H) 및 제2다이폴유도부(107L)는 게이트절연층(106) 내에 국부적으로 임베디드될 수 있다.
매립 워드라인 구조는 매립 게이트 구조(300G) 외에 전술한 실시예들의 매립 게이트 구조들 중 어느 하나로 대체될 수도 있다.
캐패시터(CAP)는 스토리지노드, 유전층 및 플레이트노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.
메모리셀(100M)은 DRAM의 일부일 수 있다. 메모리셀(100M)이 DRAM에 적용된 경우, DRAM의 리프레쉬 특성을 개선할 수 있다. 또한, 오프누설을 방지하여 리텐션타임(retention time)을 향상시킬 수 있다. 또한, 매립 워드라인의 저항을 낮출 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
105 : 트렌치 106 : 게이트절연층
107H : 제1다이폴유도부 107L : 제2다이폴유도부
108 : 제1배리어층 109 : 제1게이트전극
110 : 제2배리어층 111 : 제2게이트전극
112 : 캡핑층 113 : 제1도핑영역
114 : 제2도핑영역 104F : 핀영역
CH : 채널

Claims (39)

  1. 기판;
    상기 기판 내에 트렌치에 의해 서로 이격되어 형성된 제1도핑영역과 제2도핑영역;
    상기 트렌치의 표면을 커버링하는 게이트절연층;
    상기 게이트절연층 상에서 상기 트렌치를 채우는 매립 게이트;
    상기 트렌치의 프로파일을 따라 상기 제1도핑영역과 제2도핑영역 사이에 정의된 채널;
    상기 매립 게이트와 채널 사이의 게이트절연층 내에 임베디드된 제1다이폴유도부; 및
    상기 매립 게이트와 제1,2도핑영역 사이의 게이트절연층 내에 임베디드된 제2다이폴유도부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1다이폴유도부와 상기 매립 게이트는 직접 접촉하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2다이폴유도부와 상기 매립 게이트는 직접 접촉하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1다이폴유도부는 상기 매립 게이트의 일함수를 증가시키는 제1화학종을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1화학종은 티타늄, 하프늄, 탄탈륨, 알루미늄, 지르코늄 또는 이들의 조합을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제1다이폴유도부는 상기 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1다이폴유도부는 티타늄이 확산된 실리콘산화물(Ti-diffused SiO2), 하프늄이 확산된 실리콘산화물(Hf-diffused SiO2), 탄탈륨이 확산된 실리콘산화물(Ta-diffused SiO2), 알루미늄이 확산된 실리콘산화물(Al-diffused SiO2) 또는 지르코늄이 확산된 실리콘산화물(Zr-diffused SiO2)을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2다이폴유도부는 상기 매립 게이트의 일함수를 감소시키는 제2화학종을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2화학종은 란탄늄, 바륨, 루테튬, 스트론튬 또는 이들의 조합을 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제2다이폴유도부는 상기 실리콘산화물보다 산소원자면밀도가 낮은 물질을 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제2다이폴유도부는, 란탄늄이 확산된 실리콘산화물(La-diffused SiO2), 바륨이 확산된 실리콘산화물(Ba-diffused SiO2), 루테튬이 확산된 실리콘산화물(Lu-diffused SiO2) 또는 스트론튬이 확산된 실리콘산화물(Sr-diffused SiO2)을 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 매립 게이트는, 하부 게이트 및 상기 하부 게이트 상의 상부 게이트를 포함하되,
    상기 하부 게이트는 상기 제1다이폴유도부와 직접 접촉하고, 상기 상부 게이트는 상기 제2다이폴유도부와 직접 접촉하는 반도체장치.
  13. 제12항에 있어서,
    상기 하부 게이트는 제1배리어층 및 제1게이트전극의 스택을 포함하고, 상기 상부 게이트는 제2배리어층 및 제2게이트전극의 스택을 포함하는 반도체장치.
  14. 제13항에 있어서,
    상기 제1배리어층 및 제2배리어층은 금속질화물을 포함하고, 상기 제1게이트전극 및 제2게이트전극은 금속을 포함하는 반도체 장치.
  15. 제13항에 있어서,
    상기 제1배리어층 및 제2배리어층은 금속질화물을 포함하고, 상기 제1게이트전극은 저저항 금속을 포함하며, 상기 제2게이트전극은 저일함수 물질을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 저일함수 물질은 N형 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
  17. 제12항에 있어서,
    상기 하부 게이트 및 상부 게이트는 금속질화물로 형성된 반도체장치.
  18. 제12항에 있어서,
    상기 하부 게이트 및 상부 게이트는 금속-베이스 물질을 포함하고, 상기 상부 게이트와 제2다이폴유도부 사이의 N형 불순물이 도핑된 폴리실리콘을 더 포함하는 반도체 장치.
  19. 제1항에 있어서,
    상기 트렌치 아래에 형성된 핀영역을 더 포함하고,
    상기 제1다이폴유도부, 게이트절연층 및 매립 게이트는 상기 핀영역의 상부면 및 측벽들을 커버링하는 반도체 장치.
  20. 제1항에 있어서,
    상기 제1도핑영역에 접속된 비트라인; 및
    상기 제2도핑영역에 접속된 캐패시터
    를 더 포함하는 반도체 장치.
  21. 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 표면 상에 게이트절연층을 형성하는 단계;
    상기 트렌치의 하부측 상기 게이트절연층 내에 제1다이폴유도부를 임베디드시키는 단계;
    상기 트렌치의 하부측에 하부 게이트를 채우는 단계;
    상기 트렌치의 상부측 상기 게이트절연층 내에 제2다이폴유도부를 임베디드시키는 단계; 및
    상기 트렌치의 하부측에 상부 게이트를 채우는 단계
    를 포함하는 반도체 장치 제조 방법.
  22. 제21항에 있어서,
    상기 제1다이폴유도부는 상기 하부 게이트의 일함수를 증가시키는 제1화학종을 포함하는 반도체 장치 제조 방법.
  23. 제22항에 있어서,
    상기 제1화학종은 티타늄, 하프늄, 탄탈륨, 알루미늄, 지르코늄 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
  24. 제21항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제1다이폴유도부는 상기 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함하는 반도체 장치 제조 방법.
  25. 제21항에 있어서,
    상기 제1다이폴유도부는 티타늄이 확산된 실리콘산화물(Ti-diffused SiO2), 하프늄이 확산된 실리콘산화물(Hf-diffused SiO2), 탄탈륨이 확산된 실리콘산화물(Ta-diffused SiO2), 알루미늄이 확산된 실리콘산화물(Al-diffused SiO2) 또는 지르코늄이 확산된 실리콘산화물(Zr-diffused SiO2)을 포함하는 반도체 장치 제조 방법.
  26. 제21항에 있어서,
    상기 제2다이폴유도부는 상기 상부 게이트의 일함수를 감소시키는 제2화학종을 포함하는 반도체 장치 제조 방법.
  27. 제26항에 있어서,
    상기 제2화학종은 란탄늄, 바륨, 루테튬, 스트론튬 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
  28. 제21항에 있어서,
    상기 게이트절연층은 실리콘산화물을 포함하고, 상기 제2다이폴유도부는 상기 실리콘산화물보다 산소원자면밀도가 낮은 물질을 포함하는 반도체 장치 제조 방법.
  29. 제21항에 있어서,
    상기 제2다이폴유도부는, 란탄늄이 확산된 실리콘산화물(La-diffused SiO2), 바륨이 확산된 실리콘산화물(Ba-diffused SiO2), 루테튬이 확산된 실리콘산화물(Lu-diffused SiO2) 또는 스트론튬이 확산된 실리콘산화물(Sr-diffused SiO2)을 포함하는 반도체 장치 제조 방법.
  30. 제21항에 있어서,
    상기 트렌치의 하부측 상기 게이트절연층 내에 제1다이폴유도부를 임베디드시키는 단계는,
    상기 게이트절연층 상에 제1다이폴유도화학종을 함유하는 제1희생물질을 형성하는 단계;
    상기 트렌치의 하부측 게이트절연층 상에 제1희생라이너를 잔류시키기 위해, 상기 제1희생물질을 선택적으로 제거하는 단계;
    제1열처리 공정을 수행하여, 상기 제1희생라이너의 제1다이폴유도화학종을 상기 트렌치의 하부측 게이트절연층으로 확산시키는 단계; 및
    상기 제1희생라이너를 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  31. 제21항에 있어서,
    상기 트렌치의 상부측 상기 게이트절연층 내에 제2다이폴유도부를 임베디드시키는 단계는,
    상기 하부 게이트 및 게이트절연층 상에 제2다이폴유도화학종을 함유하는 제2희생물질을 형성하는 단계;
    상기 트렌치의 상부측 게이트절연층 상에 제2희생라이너를 잔류시키기 위해, 상기 제2희생물질을 선택적으로 제거하는 단계;
    제2열처리 공정을 수행하여, 상기 제2희생라이너의 제2다이폴유도화학종을 상기 트렌치의 상부측 게이트절연층으로 확산시키는 단계; 및
    상기 제2희생라이너를 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  32. 제21항에 있어서,
    상기 하부 게이트는 제1배리어층 및 제1게이트전극의 스택을 포함하고, 상기 상부 게이트는 제2배리어층 및 제2게이트전극의 스택을 포함하는 반도체 장치 제조 방법.
  33. 제32항에 있어서,
    상기 제1배리어층 및 제2배리어층은 금속질화물을 포함하고, 상기 제1게이트전극 및 제2게이트전극은 금속을 포함하는 반도체 장치 제조 방법.
  34. 제32항에 있어서,
    상기 제1배리어층 및 제2배리어층은 금속질화물을 포함하고, 상기 제1게이트전극은 저저항 금속을 포함하며, 상기 제2게이트전극은 저일함수 물질을 포함하는 반도체 장치 제조 방법.
  35. 제34항에 있어서,
    상기 저일함수 물질은 N형 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  36. 제21항에 있어서,
    상기 하부 게이트 및 상부 게이트는 금속질화물로 형성된 반도체 장치 제조 방법.
  37. 제21항에 있어서,
    상기 하부 게이트 및 상부 게이트는 금속-베이스 물질을 포함하고, 상기 상부 게이트와 제2다이폴유도부 사이에 N형 불순물이 도핑된 폴리실리콘을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  38. 제21항에 있어서,
    상기 게이트절연층을 형성하는 단계 이전에,
    상기 트렌치 아래에 핀 영역을 형성하는 단계를 더 포함하고,
    상기 게이트절연층, 제1다이폴유도부 및 하부 게이트는 상기 핀 영역의 상부면 및 측벽들을 커버링하는 반도체장치 제조 방법.
  39. 제21항에 있어서,
    상기 상부 게이트를 형성하는 단계 이후에,
    상기 상부 게이트 상에 캡핑층을 형성하는 단계; 및
    상기 기판 내에 상기 캡핑층 및 상부 게이트와 수평하게 오버랩되는 깊이를 갖는 제1도핑영역과 제2도핑영역을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
KR1020190071564A 2019-06-17 2019-06-17 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 KR20200144182A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190071564A KR20200144182A (ko) 2019-06-17 2019-06-17 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
US16/691,335 US11183579B2 (en) 2019-06-17 2019-11-21 Semiconductor device having buried gate structure and method for fabricating the same
CN201911239968.9A CN112103341B (zh) 2019-06-17 2019-12-06 具有掩埋栅极结构的半导体器件及其制造方法
US17/516,395 US11935939B2 (en) 2019-06-17 2021-11-01 Semiconductor device having buried gate structure and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190071564A KR20200144182A (ko) 2019-06-17 2019-06-17 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20200144182A true KR20200144182A (ko) 2020-12-29

Family

ID=73745221

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190071564A KR20200144182A (ko) 2019-06-17 2019-06-17 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US11183579B2 (ko)
KR (1) KR20200144182A (ko)
CN (1) CN112103341B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법
US11018256B2 (en) * 2019-08-23 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Selective internal gate structure for ferroelectric semiconductor devices
US11784052B2 (en) * 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
CN113990800A (zh) * 2020-07-27 2022-01-28 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件
US11424360B1 (en) * 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
CN113053825B (zh) * 2021-03-09 2022-03-01 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN113314535B (zh) * 2021-05-19 2023-12-29 福建省晋华集成电路有限公司 半导体器件及其形成方法
US11937420B2 (en) * 2022-01-19 2024-03-19 Nanya Technology Corporation Memory device having word line with improved adhesion between work function member and conductive layer
US11895820B2 (en) 2022-01-19 2024-02-06 Nanya Technology Corporation Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer
CN116960176A (zh) * 2022-04-15 2023-10-27 华为技术有限公司 晶体管及其制备方法、半导体器件及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101853316B1 (ko) 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102202603B1 (ko) * 2014-09-19 2021-01-14 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102381342B1 (ko) 2015-09-18 2022-03-31 삼성전자주식회사 게이트를 갖는 반도체 소자의 형성 방법
KR102396085B1 (ko) * 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) * 2015-10-29 2022-06-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
KR102455869B1 (ko) * 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀
KR102399497B1 (ko) * 2017-05-29 2022-05-19 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
US11075272B2 (en) * 2019-06-17 2021-07-27 SK Hynix Inc. Semiconductor device having buried gate structure and method for fabricating the same
KR20210026808A (ko) * 2019-09-02 2021-03-10 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
US11328988B2 (en) * 2019-12-27 2022-05-10 Intel Corporation Top gate recessed channel CMOS thin film transistor in the back end of line and methods of fabrication

Also Published As

Publication number Publication date
CN112103341A (zh) 2020-12-18
CN112103341B (zh) 2024-05-28
US11183579B2 (en) 2021-11-23
US20200395461A1 (en) 2020-12-17
US11935939B2 (en) 2024-03-19
US20220059670A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
CN112447521B (zh) 具有掩埋栅结构的半导体器件及其制造方法
KR102457515B1 (ko) 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
US11075272B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US11183579B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US11276761B2 (en) Semiconductor device having buried gate structure, method for manufacturing the same, and memory cell having the same
KR102396085B1 (ko) 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
KR102511942B1 (ko) 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
US11239118B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
KR102671273B1 (ko) 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
KR20230045983A (ko) 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application