CN113053825B - 半导体结构的形成方法及半导体结构 - Google Patents
半导体结构的形成方法及半导体结构 Download PDFInfo
- Publication number
- CN113053825B CN113053825B CN202110258133.9A CN202110258133A CN113053825B CN 113053825 B CN113053825 B CN 113053825B CN 202110258133 A CN202110258133 A CN 202110258133A CN 113053825 B CN113053825 B CN 113053825B
- Authority
- CN
- China
- Prior art keywords
- sacrificial layer
- bit line
- sacrificial
- line structure
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 238000000059 patterning Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims description 70
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000004380 ashing Methods 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 325
- 238000002955 isolation Methods 0.000 description 8
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910002092 carbon dioxide Inorganic materials 0.000 description 3
- 239000001569 carbon dioxide Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 230000007847 structural defect Effects 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- -1 silicon carbide nitride Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请实施例提供一种半导体结构的形成方法及半导体结构，半导体结构的形成方法，包括：提供基底，基底上形成有分立的位线结构；在位线结构间隙底部的基底表面上形成第一牺牲层；形成填充分立的位线结构间隙的第二牺牲层，第二牺牲层位于第一牺牲层顶部，且第一牺牲层和第二牺牲层的材料不相同；图形化第二牺牲层和第一牺牲层形成开口，在位线结构延伸的方向上，形成的开口和剩余第二牺牲层交替排布；形成填充开口的介质层；去除剩余的第一牺牲层和第二牺牲层形成电容接触孔，在位线结构延伸的方向上，形成的电容接触孔和介质层交替排布；本申请实施例旨在不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。
Description
技术领域
本申请涉及半导体形成方法领域，特别涉及一种半导体结构的形成方法及半导体结构。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的线宽逐渐减小，相邻位线结构之间的间距也逐渐减小，会导致后续在相邻位线结构之间形成的介质层和电容接触孔的深宽比变大。
在图形化牺牲层，形成相邻位线结构之间的介质层所需沟槽的过程中，由于介质层的深宽比较大，图形化形成的沟槽也具有较大的深宽比，可能会造成底部牺牲层存在刻蚀残留，刻蚀残留在后续形成电容接触孔的过程中会导致相邻的电容接触孔相连通，从而影响半导体结构的良率；若对刻蚀残留进行二次刻蚀，会导致沟槽的尺寸变大，从而影响后续形成电容接触孔的尺寸。
在介质层和电容接触孔的深宽比变大的情况下，如何形成刻蚀完全的沟槽，且不影响介质层尺寸大小和电容接触孔尺寸大小，是当前亟待解决的问题。
发明内容
本申请实施例提供一种半导体结构的形成方法及半导体结构，旨在不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。
为解决上述技术问题，本申请实施例提供了一种半导体结构的形成方法，包括：提供基底，基底上形成有分立的位线结构；在位线结构间隙底部的基底表面上形成第一牺牲层；形成填充分立的位线结构间隙的第二牺牲层，第二牺牲层位于第一牺牲层顶部，且第一牺牲层和第二牺牲层的材料不相同；图形化第二牺牲层和第一牺牲层形成开口，在位线结构延伸的方向上，形成的开口和剩余第二牺牲层交替排布；形成填充开口的介质层；去除剩余的第一牺牲层和第二牺牲层形成电容接触孔，在位线结构延伸的方向上，形成的电容接触孔和介质层交替排布。
与相关技术相比，在分立的位线结构的间隙形成的牺牲层包括位于底部的第一牺牲层和位于顶部的第二牺牲层，第一牺牲层和第二牺牲层的材料不同，即刻蚀牺牲层形成开口的过程中，减小了每次刻蚀工艺所需刻蚀的牺牲层的厚度，即降低了单次刻蚀工艺所需形成沟槽的深宽比，保证每次刻蚀工艺形成的沟槽底部不存在刻蚀残留；另外，由于第一牺牲层和第二牺牲层的材料不同，在刻蚀第一牺牲层的过程中并不会影响刻蚀第二牺牲层形成的沟槽，从而保证不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。
另外，在位线结构间隙底部的基底表面上形成第一牺牲层，包括以下步骤：形成覆盖位线结构顶部和侧壁，以及覆盖位线结构间隙底部基底的第一牺牲膜；去除位于位线结构顶部和侧壁的第一牺牲膜，剩余第一牺牲膜构成第一牺牲层。
另外，第一牺牲膜采用原子层沉积的方式形成。
另外，形成的第一牺牲层的厚度范围为3～10nm，通过形成厚度为3～10nm的第一牺牲层201以提高第一牺牲层201和第二牺牲层202的稳定性。
另外，第一牺牲层和第二牺牲层的厚度比小于或等于1：10，通过形成厚度比小于等于1：10的第一牺牲层201和第二牺牲层202，以进一步保证形成的第一牺牲层201和第二牺牲层202的稳定性。
另外，在位线结构间隙底部的基底表面上形成第一牺牲层，包括以下步骤：在位线结构间隙底部的基底表面上形成第一子牺牲层；在第一子牺牲层的顶部表面形成第二子牺牲层，第一子牺牲层的材料与第二子牺牲层的材料不同，第一子牺牲层与第二子牺牲层共同构成第一牺牲层。
另外，形成填充分立的位线结构间隙的第二牺牲层，包括以下步骤：在第一牺牲层表面形成填充位线结构间隙且覆盖位线结构的第二牺牲膜；对第二牺牲膜进行平坦化处理，直至剩余第二牺牲膜的高度与位线结构的高度一致，剩余第二牺牲膜构成第二牺牲层。
另外，第二牺牲膜采用化学气相沉积的方式形成。
另外，第一牺牲层的材料和第二牺牲层的材料被同一刻蚀材料刻蚀的刻蚀选择比大于5：1。
另外，第一牺牲层的致密度小于第二牺牲层的材料的致密度。
另外，图形化第二牺牲层和第一牺牲层形成开口，包括以下步骤：在第二牺牲层顶部表面形成图形化的光刻胶；基于图形化的光刻胶去除部分第二牺牲层形成预开口，在位线结构延伸的方向上，形成的预开口和剩余第二牺牲层交替排布；去除预开口暴露出的第一牺牲层，形成开口。
另外，图形化第二牺牲层和第一牺牲层形成开口，包括以下步骤：在第二牺牲层顶部表面形成图形化的光刻胶；基于图形化的光刻胶，采用同一刻蚀材料去除部分第二牺牲层和第一牺牲层，形成开口。
另外，形成填充开口的介质层，包括以下步骤：形成填充开口且覆盖第二牺牲层的介质膜；对介质膜进行平坦化处理，直至剩余介质膜的高度与第二牺牲层的高度一致，剩余介质膜构成介质层。
另外，去除剩余的第一牺牲层和第二牺牲层形成电容接触孔，包括以下步骤：基于介质层和位线结构，去除剩余第二牺牲层，形成通孔，通孔暴露出第一牺牲层；基于介质层和位线结构，去除通孔底部的第一牺牲层，形成电容接触孔。
另外，采用灰化的方式去除剩余第二牺牲层。
本申请实施例还提供了一种半导体结构，包括：基底，以及位于基底上分立的位线结构；第一牺牲层，位于位线结构的间隙底部的基底表面，第一牺牲层的厚度小于位线结构的厚度；第二牺牲层，位于位线结构的间隙底部的第一牺牲层表面，第一牺牲层和第二牺牲层的材料不相同；第一牺牲层和第二牺牲层用于形成分立的位线结构之间的介质层和电容接触孔。
另外，第一牺牲层的厚度范围为3～10nm。
另外，第一牺牲层和第二牺牲层的厚度比小于或等于1：10。
另外，第一牺牲层的材料和第二牺牲层的材料被同一刻蚀材料刻蚀的刻蚀选择比大于5：1。
相比于相关技术而言，在分立的位线结构的间隙的牺牲层包括位于底部的第一牺牲层和位于顶部的第二牺牲层，第一牺牲层和第二牺牲层的材料不同，即降低了单次刻蚀工艺所需刻蚀牺牲层形成沟槽的深宽比，保证每次刻蚀工艺形成的沟槽底部不存在刻蚀残留；另外，由于第一牺牲层和第二牺牲层的材料不同，在刻蚀第一牺牲层的过程中并不会影响刻蚀第二牺牲层形成的沟槽，从而保证不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为本申请一实施例提供的基底及位线结构的俯视结构示意图；
图2～图10为本申请一实施例提供的半导体结构的形成方法各步骤对应的剖面结构示意图；
图11为本申请一实施例提供的介质层及第二牺牲层的俯视结构示意图。
具体实施方式
目前，相邻位线结构之间的间距也逐渐减小，会导致后续在相邻位线结构之间形成的介质层和电容接触孔的深宽比变大；在图形化牺牲层，形成相邻位线结构之间的介质层所需沟槽的过程中，由于介质层的深宽比较大，图形化形成的沟槽也具有较大的深宽比，可能会造成底部牺牲层存在刻蚀残留，刻蚀残留在后续形成电容接触孔的过程中会导致相邻的电容接触孔相连通，从而影响半导体结构的良率；若对刻蚀残留进行二次刻蚀，会导致沟槽的尺寸变大，从而影响后续形成电容接触孔的尺寸。
为解决上述问题，本申请一实施例提供了一种半导体结构的形成方法，包括：提供基底，基底上形成有分立的位线结构；在位线结构间隙底部的基底表面上形成第一牺牲层；形成填充分立的位线结构间隙的第二牺牲层，第二牺牲层位于第一牺牲层顶部，且第一牺牲层和第二牺牲层的材料不相同；图形化第二牺牲层和第一牺牲层形成开口，在位线结构延伸的方向上，形成的开口和剩余第二牺牲层交替排布；形成填充开口的介质层；去除剩余的第一牺牲层和第二牺牲层形成电容接触孔，在位线结构延伸的方向上，形成的电容接触孔和介质层交替排布。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的基底及位线结构的俯视结构示意图，图2～图10为本实施例提供的半导体结构的形成方法各步骤对应的剖面结构示意图，图11为本实施例提供的介质层及第二牺牲层的俯视结构示意图，下面结合附图对本实施例提供的半导体结构的形成方法进行详细说明，具体如下：
参考图1和图2，提供基底100，基底100上形成有分立的位线结构130。
参考图1，提供有源区120和字线结构101的基底100。
具体地，多个有源区120相互平行间隔排布。需要说明的是，基底100中还包括除字线结构101和有源区120外的其他存储器结构，例如浅沟槽隔离结构110(参考图2)等，由于其他存储器结构并不涉及到本申请的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除字线结构101和有源区120外的其他存储器结构，用于存储器的正常运行。
基底100的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料，本领域技术人员清楚，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
参考图2，字线结构101为埋入式字线结构，位于基底100中，在AA1截面(参考图1)的剖面示意图中，字线结构101位于浅沟槽隔离结构110中，且字线结构101顶部形成有隔离层120，隔离层120用于字线结构101与基底100顶部导电结构的电隔离。
继续参考图1，基底100上形成有分立的位线结构130。
位线结构130延伸的方向与字线结构101延伸的方向相互垂直。位线结构130包括依次堆叠设置的位线接触层、金属层以及顶层介质层。具体地，位线接触层的材料包括钨或多晶硅；金属层可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等；顶层介质的材料包括氮化硅、二氧化硅或氮氧化硅。
参考图3，在位线结构130间隙底部的基底100表面上形成第一牺牲层201。
具体地，在位线结构130间隙底部的基底100表面上形成第一牺牲层201，包括以下步骤：
形成覆盖位线结构130顶部和侧壁，以及覆盖位线结构130间隙底部基底100的第一牺牲膜(未图示)。
在本实施例中，第一牺牲膜(未图示)采用原子层沉积的方式形成，采用原子层沉积的方式形成第一牺牲膜(未图示)具有良好的覆盖性和致密性，且形成位于位线结构130侧壁的第一牺牲膜(未图示)较薄，在后续工艺中容易去除；在其他实施例中，也可以采用化学气相沉积的方法形成第一牺牲膜(未图示)。
在一个例子中，第一牺牲膜(未图示)的材料为含碳材料或者含氧材料，后续在去除第一牺牲膜(未图示)或者第一牺牲层201的过程中，可采用灰化的方式去除第一牺牲膜(未图示)或者第一牺牲层201；灰化气体与含碳材料或含氧材料反应生成二氧化碳气体或者水，将第一牺牲膜(未图示)或者第一牺牲层201转换成气体二氧化碳或者液体水，从而除去第一牺牲膜(未图示)或者第一牺牲层201；并且避免了去其他半导体材料的二次刻蚀，从而影响半导体结构的良率。
去除位于位线结构130顶部和侧壁的第一牺牲膜(未图示)，剩余第一牺牲膜(未图示)构成第一牺牲层201。
在本实施例中，形成的第一牺牲层201的厚度范围为3～10nm，例如5nm、7nm或9nm；本实施例通过形成厚度为3～10nm的第一牺牲层201以提高第一牺牲层201和第二牺牲层202的稳定性。若第一牺牲层201的厚度大于10nm，图形化第一牺牲层201形成的沟槽同样具备较大的深宽比，可能会造成底部的第一牺牲层201存在刻蚀残留的问题；若第一牺牲层的厚度小于3nm，导致第一牺牲层201和第二牺牲层202的厚度差过大，导致形成的第一牺牲层201和第二牺牲层202的结构不稳定，从而导致后续形成的半导体结构存在结构缺陷。
参考图4，形成填充分立的位线结构130间隙的第二牺牲层202，第二牺牲层202位于第一牺牲层201顶部，且第一牺牲层201与第二牺牲层202的材料不相同。
第一牺牲层201与第二牺牲层202的材料不相同；具体地，第一牺牲层201的材料和第二牺牲层202的材料被同一刻蚀材料刻蚀的刻蚀选择比大于5：1。通过较大的刻蚀选择比，保证在刻蚀第一牺牲层201的过程中并不会影响刻蚀第二牺牲层202形成的沟槽。
具体地，形成填充分立的位线结构130间隙的第二牺牲层，包括以下步骤：
在第一牺牲层201表面形成填充位线结构130间隙且覆盖位线结构130的第二牺牲膜(未图示)。
在本实施例中，第二牺牲膜(未图示)采用化学气相沉积的方式形成，采用化学气相沉积的方式形成的第二牺牲膜(未图示)具有较高的沉积速率，有利于缩短工艺周期；在其他实施例中，第二牺牲膜(未图示)为采用旋涂的方式形成的硬掩模，采用旋涂的方式形成的第二牺牲膜(未图示)同样具有较高的沉积速率，有利于缩短工艺周期。
在本实施例中，第二牺牲膜(未图示)的材料致密度较小的绝缘材料，例如，氧化硅，氮氧化硅等材料，采用致密度较小的绝缘材料使得后续对第二牺牲层202的刻蚀具有较高的刻蚀速率，有利于缩短工艺周期。
对第二牺牲膜(未图示)进行平坦化处理，直至剩余的第二牺牲膜(未图示)的高度与位线结构130的高度一致，剩余第二牺牲膜(未图示)构成第二牺牲层。
在本实施例中，第一牺牲层201的致密度小于第二牺牲层201的致密度，本领域技术人员可知，材料的致密度与材料的被刻蚀速率有关，致密度越大被刻蚀速率越慢，通过第一牺牲层201的致密度小于第二牺牲层201的致密度的限制，使得第一牺牲层201更容易被去除，进一步防止在刻蚀第一牺牲层201的过程中刻蚀材料会刻蚀第二牺牲层202形成的沟槽。
在一个例子中，形成的第一牺牲层201和第二牺牲层202的厚度比为小于或等于1：10，例如第一牺牲层201和第二牺牲层202的厚度比为1：3、1：5、1：7或1：9；本实施例通过形成厚度比小于等于1：10的第一牺牲层201和第二牺牲层202，以进一步保证形成的第一牺牲层201和第二牺牲层202的稳定性。
另外，需要说明的是，第一牺牲层201的材料包括但不限于氧化硅，第二牺牲层202的材料包括但不限于SOH；在其他实施例中，第一牺牲层和第二牺牲层的材料仅需满足上述厚度范围和厚度关系，便可实现本实施例所要达到的技术效果，属于本申请的保护范围内。
参考图5～图7，图形化第二牺牲层202和第一牺牲层201形成开口214(参考图7)，在位线结构130延伸的方向上，形成的开口214和剩余第二牺牲层202交替排布。
在本实施例中，图形化第二牺牲层202和第一牺牲层201形成开口214，包括以下步骤：
参考图5，在第二牺牲层202顶部表面形成图形化光刻胶203。
参考图6，基于图形化的光刻胶去除部分第二牺牲层202形成预开口204，在位线结构130延伸的方向上，形成的预开口204和剩余第二牺牲层202交替排布。
参考图7，去除预开口204暴露出的第一牺牲层201，形成开口214。
具体地，选用的刻蚀材料对第一牺牲层201的材料和第二牺牲层202的刻蚀选择比大于5：1。通过较大的刻蚀选择比，保证在刻蚀第一牺牲层201的过程中并不会影响刻蚀第二牺牲层202形成的沟槽。
在其他实施例中，可以在一步工艺中，直接基于图像化的光刻胶，采用统一刻蚀材料去除部分第二牺牲层和第一牺牲层，形成开口。此时选用的刻蚀材料对第一牺牲层的材料和第二牺牲的刻蚀选择比大于5：1。通过较大的刻蚀选择比，保证在刻蚀第一牺牲层的过程中并不会影响刻蚀第二牺牲层形成的沟槽。
参考图8，形成填充开口214的介质层205。
具体地，形成填充开口214的介质层205包括以下步骤：形成填充开口214且覆盖第二牺牲层202的介质膜(未图示)；对介质膜进行平坦化处理，直至剩余介质膜(未图示)的高度与第二牺牲层202的高度一致，剩余介质膜(未图示)构成介质层205。
参考图11，在位线结构130延伸的方向上，形成的介质层205和第二牺牲层202交替排布。
在本实施例中，介质膜(未图示)采用化学气相沉积的方式形成，采用化学气相沉积的方式形成的介质膜(未图示)具有较高的沉积速率，有利于缩短工艺周期。
在本实施例中，介质层205的材料为氮化硅，从而保证后续在去除第二牺牲层202和去除第一牺牲层201的过程中，难以对介质层205造成损伤。在其他实施例中，介质层的材料还可以为氮氧化硅、氮碳化硅等绝缘材料。
参考图9和图10，去除剩余的第一牺牲层201和第二牺牲层202形成电容接触孔216(参考图10)，在位线结构130延伸的方向上，形成的电容接触孔216和介质层205交替排布。
具体地，去除剩余的第一牺牲层201和第二牺牲层202形成电容接触孔216，包括以下步骤：
参考图9，基于介质层205和位线结构130，去除剩余第二牺牲层202，形成通孔206，通孔206暴露出第一牺牲层201。
在一个例子中，采用灰化的方式去除剩余第二牺牲层202。
采用灰化工艺去除牺牲层形成通孔206，形成的通孔206的尺寸约等于第二牺牲层202的尺寸。灰化工艺采用的灰化气体包括氮气、氢气或氧气其中的一种或几种的组合；灰化气体与采用含碳材料或者含氧材料形成的牺牲层发生化学反应，固态的第二牺牲层202反应后生成气态的二氧化碳或者液态的水，从固态变为气态或液态，从而形成通孔206。采用灰化工艺形成通孔206时，不会对通孔206的侧壁造成较大的冲击力，避免了侧壁坍塌的现象。
参考图10，基于介质层205和位线结构130，去除通孔206底部的第一牺牲层201，形成电容接触孔216。
另外，在本实施例中，第一牺牲层201为单层结构；在其他实施例中，第一牺牲层可以为多层结构，此时，在位线结构间隙底部的基底表面上形成第一牺牲层，包括以下步骤：在位线结构间隙底部的基底表面上形成第一子牺牲层；在第一子牺牲层的顶部表面形成第二子牺牲层，第一子牺牲层的材料与第二子牺牲层的材料不同，第一子牺牲层与第二子牺牲层共同构成第一牺牲层。通过多层结构的第一牺牲层，可以进一步减小每次刻蚀工艺所需刻蚀的牺牲层的厚度，进一步保证每次刻蚀工艺形成的沟槽底部不存在刻蚀残留。
需要说明的是，上述举例说明了第一牺牲层为双层结构的形成方法，进一步的，可以在第二子牺牲层的顶部表面形成第三子牺牲层、第四子牺牲层等结构，从而实现第一牺牲层为多层结构。
相对于相关技术而言，在分立的位线结构的间隙形成的牺牲层包括位于底部的第一牺牲层和位于顶部的第二牺牲层，第一牺牲层和第二牺牲层的材料不同，即刻蚀牺牲层形成开口的过程中，减小了每次刻蚀工艺所需刻蚀的牺牲层的厚度，即降低了单次刻蚀工艺所需形成沟槽的深宽比，保证每次刻蚀工艺形成的沟槽底部不存在刻蚀残留；另外，由于第一牺牲层和第二牺牲层的材料不同，在刻蚀第一牺牲层的过程中并不会影响刻蚀第二牺牲层形成的沟槽，从而保证不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本申请另一实施例涉及一种半导体结构，包括：基底，以及位于基底上分立的位线结构；第一牺牲层，位于位线结构的间隙底部的基底表面，第一牺牲层的厚度小于位线结构的厚度；第二牺牲层，位于位线结构的间隙底部的第一牺牲层表面，第一牺牲层和第二牺牲层的材料不相同；第一牺牲层和第二牺牲层用于形成分立的位线结构之间的介质层和电容接触孔。
图4为本实施例提供的半导体结构的剖面结构示意图，下面结合附图对本实施例提供的半导体结构进行详细说明，具体如下：
参考图4，半导体结构，包括：
基底100，以及位于基底100上分立的位线结构130。
具体地，基底100包括有源区120和字线结构101；多个有源区120相互平行间隔排布。需要说明的是，基底100中还包括除字线结构101和有源区120外的其他存储器结构，例如浅沟槽隔离结构110(参考图2)等，由于其他存储器结构并不涉及到本申请的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除字线结构101和有源区120外的其他存储器结构，用于存储器的正常运行。
基底100的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料，本领域技术人员清楚，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
字线结构101为埋入式字线结构，位于基底100中，在AA1截面(参考图1)的剖面示意图中，字线结构101位于浅沟槽隔离结构110中，且字线结构101顶部形成有隔离层120，隔离层120用于字线结构101与基底100顶部导电结构的电隔离。
参考图1，基底100上形成有分立的位线结构130。
位线结构130延伸的方向与字线结构101延伸的方向相互垂直。位线结构130包括依次堆叠设置的位线接触层、金属层以及顶层介质层。具体地，位线接触层的材料包括钨或多晶硅；金属层可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等；顶层介质的材料包括氮化硅、二氧化硅或氮氧化硅。
第一牺牲层201，位于位线结构130的间隙底部的基底100表面，第一牺牲层201的厚度小于所位线结构130的厚度。
第二牺牲层202，位于位线结构130的间隙底部的第一牺牲层201表面，第一牺牲层201和第二牺牲层202的材料不相同。
在本实施例中，形成的第一牺牲层201的厚度范围为3～10nm，例如5nm、7nm或9nm；本实施例通过形成厚度为3～10nm的第一牺牲层201以提高第一牺牲层201和第二牺牲层202的稳定性。若第一牺牲层201的厚度大于10nm，图形化第一牺牲层201形成的沟槽同样具备较大的深宽比，可能会造成底部的第一牺牲层201存在刻蚀残留的问题；若第一牺牲层的厚度小于3nm，导致第一牺牲层201和第二牺牲层202的厚度差过大，导致形成的第一牺牲层201和第二牺牲层202的结构不稳定，从而导致后续形成的半导体结构存在结构缺陷。
在本实施例中，形成的第一牺牲层201和第二牺牲层202的厚度比小于或等于1：10，例如第一牺牲层201和第二牺牲层202的厚度比为1：3、1：5、1：7或1：9；本实施例通过形成厚度比小于等于1：10的第一牺牲层201和第二牺牲层202，以进一步保证形成的第一牺牲层201和第二牺牲层202的稳定性。
第一牺牲层201与第二牺牲层202的材料不相同；具体地，第一牺牲层201的材料和第二牺牲层202的材料被同一刻蚀材料刻蚀的刻蚀选择比大于5：1。通过较大的刻蚀选择比，保证在刻蚀第一牺牲层201的过程中并不会影响刻蚀第二牺牲层202形成的沟槽。
第一牺牲层201和第二牺牲层202用于形成分立的位线结构之间的介质层和电容接触孔。
相比于相关技术而言，在分立的位线结构的间隙的牺牲层包括位于底部的第一牺牲层和位于顶部的第二牺牲层，第一牺牲层和第二牺牲层的材料不同，即降低了单次刻蚀工艺所需刻蚀牺牲层形成沟槽的深宽比，保证每次刻蚀工艺形成的沟槽底部不存在刻蚀残留；另外，由于第一牺牲层和第二牺牲层的材料不同，在刻蚀第一牺牲层的过程中并不会影响刻蚀第二牺牲层形成的沟槽，从而保证不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有分立的位线结构；
在所述位线结构间隙底部的所述基底表面上形成第一牺牲层；
形成填充所述分立的位线结构间隙的第二牺牲层，所述第二牺牲层位于所述第一牺牲层顶部，且所述第一牺牲层和所述第二牺牲层的材料不相同；
图形化所述第二牺牲层和所述第一牺牲层形成开口，在所述位线结构延伸的方向上，形成的所述开口和剩余所述第二牺牲层交替排布；
形成填充所述开口的介质层；
去除剩余的所述第一牺牲层和所述第二牺牲层形成电容接触孔，在所述位线结构延伸的方向上，形成的所述电容接触孔和所述介质层交替排布。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述位线结构间隙底部的所述基底表面上形成第一牺牲层，包括以下步骤：
形成覆盖所述位线结构顶部和侧壁，以及覆盖所述位线结构间隙底部所述基底的第一牺牲膜；
去除位于所述位线结构顶部和侧壁的所述第一牺牲膜，剩余所述第一牺牲膜构成所述第一牺牲层。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一牺牲膜采用原子层沉积的方式形成。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成的所述第一牺牲层的厚度范围为3～10nm。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述第一牺牲层和所述第二牺牲层的厚度比小于或等于1：10。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述位线结构间隙底部的所述基底表面上形成第一牺牲层，包括以下步骤：
在所述位线结构间隙底部的所述基底表面上形成第一子牺牲层；
在所述第一子牺牲层的顶部表面形成第二子牺牲层，所述第一子牺牲层的材料与所述第二子牺牲层的材料不同，所述第一子牺牲层与所述第二子牺牲层共同构成所述第一牺牲层。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成填充所述分立的位线结构间隙的第二牺牲层，包括以下步骤：
在所述第一牺牲层表面形成填充所述位线结构间隙且覆盖所述位线结构的第二牺牲膜；
对所述第二牺牲膜进行平坦化处理，直至剩余所述第二牺牲膜的高度与所述位线结构的高度一致，剩余所述第二牺牲膜构成所述第二牺牲层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第二牺牲膜采用化学气相沉积的方式形成。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料和所述第二牺牲层的材料被同一刻蚀材料刻蚀的刻蚀选择比大于5：1。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的致密度小于所述第二牺牲层的材料的致密度。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述第二牺牲层和所述第一牺牲层形成开口，包括以下步骤：
在所述第二牺牲层顶部表面形成图形化的光刻胶；
基于所述图形化的光刻胶去除部分所述第二牺牲层形成预开口，在所述位线结构延伸的方向上，形成的所述预开口和剩余所述第二牺牲层交替排布；
去除所述预开口暴露出的所述第一牺牲层，形成所述开口。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述第二牺牲层和所述第一牺牲层形成开口，包括以下步骤：
在所述第二牺牲层顶部表面形成图形化的光刻胶；
基于所述图形化的光刻胶，采用同一刻蚀材料去除部分所述第二牺牲层和所述第一牺牲层，形成所述开口。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成填充所述开口的介质层，包括以下步骤：
形成填充所述开口且覆盖所述第二牺牲层的介质膜；
对所述介质膜进行平坦化处理，直至剩余所述介质膜的高度与所述第二牺牲层的高度一致，剩余所述介质膜构成所述介质层。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，去除剩余的所述第一牺牲层和所述第二牺牲层形成电容接触孔，包括以下步骤：
基于所述介质层和所述位线结构，去除剩余所述第二牺牲层，形成通孔，所述通孔暴露出所述第一牺牲层；
基于所述介质层和所述位线结构，去除所述通孔底部的所述第一牺牲层，形成所述电容接触孔。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，采用灰化的方式去除剩余所述第二牺牲层。
16.一种半导体结构，其特征在于，包括：
基底，以及位于所述基底上分立的位线结构；
第一牺牲层，位于所述位线结构的间隙底部的所述基底表面，所述第一牺牲层的厚度小于所述位线结构的厚度；
第二牺牲层，位于所述位线结构的间隙底部的所述第一牺牲层表面，所述第一牺牲层和所述第二牺牲层的材料不相同；
所述第一牺牲层和所述第二牺牲层用于形成分立的所述位线结构之间的介质层和电容接触孔，所述介质层和所述电容接触孔位于所述位线结构之间，且在所述位线结构延伸方向上交替排布。
17.根据权利要求16所述的半导体结构，其特征在于，所述第一牺牲层的厚度范围为3～10nm。
18.根据权利要求16所述的半导体结构，其特征在于，所述第一牺牲层和所述第二牺牲层的厚度比小于或等于1：10。
19.根据权利要求16所述的半导体结构，其特征在于，所述第一牺牲层的材料和所述第二牺牲层的材料被同一刻蚀材料刻蚀的刻蚀选择比大于5：1。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110258133.9A CN113053825B (zh) | 2021-03-09 | 2021-03-09 | 半导体结构的形成方法及半导体结构 |
| PCT/CN2021/107423 WO2022188330A1 (zh) | 2021-03-09 | 2021-07-20 | 半导体结构的形成方法及半导体结构 |
| US17/452,272 US12089400B2 (en) | 2021-03-09 | 2021-10-26 | Method for forming semiconductor structures and semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110258133.9A CN113053825B (zh) | 2021-03-09 | 2021-03-09 | 半导体结构的形成方法及半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113053825A CN113053825A (zh) | 2021-06-29 |
| CN113053825B true CN113053825B (zh) | 2022-03-01 |
Family
ID=76510980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110258133.9A Active CN113053825B (zh) | 2021-03-09 | 2021-03-09 | 半导体结构的形成方法及半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113053825B (zh) |
| WO (1) | WO2022188330A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113053825B (zh) * | 2021-03-09 | 2022-03-01 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| US12089400B2 (en) | 2021-03-09 | 2024-09-10 | Changxin Memory Technologies, Inc. | Method for forming semiconductor structures and semiconductor structure |
| CN113675146B (zh) * | 2021-08-11 | 2023-05-19 | 长鑫存储技术有限公司 | 半导体结构及其形成方法和存储器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107731730A (zh) * | 2016-08-12 | 2018-02-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5395460B2 (ja) * | 2009-02-25 | 2014-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| KR101164953B1 (ko) * | 2009-12-22 | 2012-07-12 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
| CN105097536A (zh) * | 2014-05-12 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN109560046B (zh) * | 2017-09-26 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111524795B (zh) * | 2019-02-03 | 2024-02-27 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形化方法及其形成的半导体结构 |
| US10756093B1 (en) * | 2019-03-06 | 2020-08-25 | Micron Technology, Inc. | Methods of forming integrated assemblies |
| KR102704119B1 (ko) * | 2019-06-17 | 2024-09-10 | 에스케이하이닉스 주식회사 | 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 |
| CN112447602B (zh) * | 2019-08-30 | 2024-08-09 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN113053825B (zh) * | 2021-03-09 | 2022-03-01 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
-
2021
- 2021-03-09 CN CN202110258133.9A patent/CN113053825B/zh active Active
- 2021-07-20 WO PCT/CN2021/107423 patent/WO2022188330A1/zh active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107731730A (zh) * | 2016-08-12 | 2018-02-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113053825A (zh) | 2021-06-29 |
| WO2022188330A1 (zh) | 2022-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113053825B (zh) | 半导体结构的形成方法及半导体结构 | |
| US6204141B1 (en) | Method of manufacturing a deep trench capacitor | |
| US6764893B2 (en) | Method for reducing a parasitic capacitance of a semiconductive memory cell using metal mask for sidewall formation | |
| US20110294276A1 (en) | Method of manufacturing semiconductor device | |
| CN114420642B (zh) | 半导体结构的形成方法以及半导体结构 | |
| JP2007180493A (ja) | 半導体装置の製造方法 | |
| CN113937058B (zh) | 半导体结构的形成方法及半导体结构 | |
| WO2022012169A1 (zh) | 半导体结构的形成方法及半导体结构 | |
| CN114420641B (zh) | 半导体结构的形成方法以及半导体结构 | |
| CN113937062B (zh) | 半导体结构制作方法 | |
| US7161205B2 (en) | Semiconductor memory device with cylindrical storage electrode and method of manufacturing the same | |
| US7226829B2 (en) | Method for fabricating semiconductor device | |
| US6136695A (en) | Method for fabricating a self-aligned contact | |
| US7842593B2 (en) | Semiconductor device and method for fabricating the same | |
| US7435677B2 (en) | Method for fabricating semiconductor device | |
| US20020052089A1 (en) | Method of manufacturing a cylindrical storage node in a semiconductor device | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| US20050136642A1 (en) | Method for fabricating semiconductor device | |
| CN112652623A (zh) | 半导体器件的制作方法 | |
| US7651898B2 (en) | Method for fabricating semiconductor device | |
| US12089400B2 (en) | Method for forming semiconductor structures and semiconductor structure | |
| US20070117312A1 (en) | Method for fabricating capacitor of semiconductor device | |
| US7566654B2 (en) | Method for manufacturing a semiconductor device including interconnections having a smaller width | |
| US11956944B2 (en) | DRAM semiconductor structure formation method and DRAM semiconductor structure | |
| US20220130836A1 (en) | Semiconductor structure formation method and semiconductor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |