JP5395460B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
上記従来技術を用いる場合、選択トランジスタ（電荷を蓄積しないゲート絶縁膜を利用する）を設けるためには、別工程で、上下に位置して接する柱状半導体を形成する。別工程で柱状半導体を形成し、それらを接続する場合、これら柱状半導体の間で生じるコンタクト抵抗により、半導体記憶装置は、誤動作を起こすおそれがある。すなわち、上記従来技術を用いた半導体記憶装置は、上下の柱状半導体との接続のために、例えば希フッ酸を含む溶液中での界面処理等が必要となるが、メモリゲート絶縁層を損傷する可能性があり、十分に高い信頼性を確保することが困難であった。
特開２００７−２６６１４３号公報
本発明は、高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、前記柱状部の側面を取り囲むように形成された第１絶縁層と、前記第１絶縁層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層の側面を取り囲むように形成された第２絶縁層と、前記第２絶縁層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層とを備え、前記選択トランジスタは、前記柱状部の上面から上方に延びる第２半導体層と、前記第２半導体層の側面を取り囲むように形成された第３絶縁層と、前記第３絶縁層の側面を取り囲むように形成された第４絶縁層と、前記第４絶縁層の側面を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第２導電層とを備え、前記第１半導体層は、前記第２半導体層と連続して一体に形成され、前記第１絶縁層は、前記第３絶縁層と連続して一体に形成され、前記第３絶縁層と前記第４絶縁層とは、接するように形成されていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置の製造方法であって、第１層間絶縁層に挟まれた複数の第１導電層を堆積させる工程と、前記第１導電層の上層に第２層間絶縁層に挟まれた第２導電層を堆積させる工程と、前記複数の第１導電層を、基板と平行な方向からみてＵ字状に貫いて第１ホールを形成する工程と、前記第２導電層を貫いて第２ホールを形成する工程と、前記第１ホールに面する前記第１導電層の側面及び第２ホールに面する前記第２導電層の側面に第１絶縁層を形成する工程と、前記第１ホール及び前記第２ホールに面する前記第１絶縁層の側面に電荷蓄積層を形成する工程と、前記第２ホールに面する前記電荷蓄積層を選択的に除去する工程と、前記第１ホールに面する前記電荷蓄積層の側面及び前記第２ホールに面する前記第１絶縁層の側面に連続して一体に第２絶縁層を形成する工程と、前記第１ホール及び前記第２ホールを埋めるように、連続して一体に半導体層を形成して、前記第１ホールに対応する位置に前記メモリストリングを形成するとともに前記第２ホールに対応する位置に前記選択トランジスタを形成する工程とを備え、前記第２ホールに面する前記第１絶縁層と前記第２絶縁層とは、接するように形成されることを特徴とする。
本発明は、高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。 第１実施形態に係るメモリトランジスタ領域１２の一部概略斜視図である。 第１実施形態に係る不揮発性半導体記憶装置の一部の回路図である。 第１実施形態に係る不揮発性半導体記憶装置１００の断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の断面図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の断面図である。 本発明の第４実施形態に係るメモリトランジスタ領域の一部概略斜視図である。 第４実施形態に係る不揮発性半導体記憶装置の一部の回路図である。 第４実施形態に係る不揮発性半導体記憶装置の断面図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態において、メモリトランジスタ領域１２は、メモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝６、ｎ＝２の一例を示している。
第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングＭＳが設けられている。詳しくは後述するが、メモリストリングＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒが直列に接続された構成を有する。図１及び図２に示すように、メモリストリングＭＳを構成するメモリトランジスタＭＴｒは、半導体層を複数積層することによって形成されている。
各メモリストリングＭＳは、Ｕ字状半導体ＳＣ、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧを有する。
Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させるように形成された連結部ＪＰを有する。なお、柱状部ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、積層方向及びロウ方向に直交する方向である。
Ｕ字状半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
各層のワード線ＷＬ１〜ＷＬ８は、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬ１〜ＷＬ８は、カラム方向に所定ピッチを設けて、互いに絶縁分離してライン状に繰り返して形成されている。ワード線ＷＬ１は、ワード線ＷＬ８と同層に形成されている。同様に、ワード線ＷＬ２は、ワード線ＷＬ７と同層に形成され、ワード線ＷＬ３は、ワード線ＷＬ６と同層に形成され、ワード線ＷＬ４は、ワード線ＷＬ５と同層に形成されている。
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートは、同一のワード線ＷＬ１〜ＷＬ８に接続されている。各ワード線ＷＬ１〜ＷＬ８のロウ方向の端部は、階段状に形成されている。各ワード線ＷＬ１〜ＷＬ８は、ロウ方向に複数並ぶ柱状部ＣＬを取り囲むように形成されている。
ワード線ＷＬ１〜ＷＬ８と柱状部ＣＬとの間には、メモリゲート絶縁層が形成されている。メモリゲート絶縁層は、柱状部ＣＬに接するトンネル絶縁層、トンネル絶縁層に接する電荷蓄積層、及び電荷蓄積層に接するブロック絶縁層を有する。電荷蓄積層は、電荷を蓄積する機能を有する。上記構成を換言すると、メモリゲート絶縁層は、柱状部ＣＬの側面を取り囲むように形成されている。各ワード線ＷＬ１〜ＷＬ８は、メモリゲート絶縁層はを取り囲むように形成されている。上記メモリゲート絶縁層に係る構成は、後に詳細に説明する。
ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、及びドレイン側選択ゲート線ＳＧＤを有する。
柱状半導体ＳＣａは、一方の柱状部ＣＬの上面から上方に延びるように形成されている。柱状半導体ＳＣａは、柱状部ＣＬと連続して一体に形成されている。
ドレイン側選択ゲート線ＳＧＤは、最上部のワード線ＷＬ１の上部に設けられている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線ＳＧＤは、カラム方向に所定ピッチを交互に設けて、後述するソース側選択ゲート線ＳＧＳを挟むように、ライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に複数並ぶ柱状半導体ＳＣａを取り囲むように形成されている。ドレイン側選択ゲート線ＳＧＤと柱状半導体ＳＣａとの間には、ドレイン側ゲート絶縁層が形成されている。上記構成を換言すると、ドレイン側ゲート絶縁層は、柱状半導体ＳＣａを取り囲むように形成されている。各ドレイン側選択ゲート線ＳＧＤは、ドレイン側ゲート絶縁層を取り囲むように形成されている。上記ドレイン側ゲート絶縁層に係る構成は、後に詳細に説明する。
ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、及びソース側選択ゲート線ＳＧＳを有する。
柱状半導体ＳＣｂは、他方の柱状部ＣＬの上面から上方に延びるように形成されている。柱状半導体ＳＣｂは、柱状部ＣＬと連続して一体に形成されている。
ソース側選択ゲート線ＳＧＳは、最上部のワード線ＷＬ８の上部に設けられている。ソース側選択ゲート線ＳＧＳは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳは、カラム方向に所定ピッチに設けて、上述したドレイン側選択ゲート線ＳＧＤを間に挟んで、ライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳは、ロウ方向に複数行並ぶ柱状半導体ＳＣｂを取り囲むように形成されている。ソース側選択ゲート線ＳＧＳと柱状半導体ＳＣｂとの間には、ソース側ゲート絶縁層が形成されている。上記構成を換言すると、ソース側ゲート絶縁層は、柱状半導体ＳＣｂを取り囲むように形成されている。各ソース側選択ゲート線ＳＧＳは、ソース側ゲート絶縁層を取り囲むように形成されている。上記ソース側ゲート絶縁層に係る構成は、後に詳細に説明する。
バックゲート線ＢＧは、複数の連結部ＪＰの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。バックゲート線ＢＧと連結部ＪＰとの間には、上述したメモリゲート絶縁層が形成されている。
ソース側選択ゲート線ＳＧＳにて取り囲まれたカラム方向に隣接する一対の柱状半導体ＳＣｂの上端には、ソース線ＳＬが形成されている。
ドレイン側選択ゲート線ＳＧＤにて取り囲まれた柱状半導体ＳＣａの上端には、プラグ線ＰＬを介してビット線ＢＬが形成されている。各ビット線ＢＬは、ソース線ＳＬよりも上方に位置するように形成されている。各ビット線ＢＬは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。
次に、図２、及び図３を参照して、第１実施形態におけるメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒにより構成される回路構成を説明する。図３は、第１実施形態における一つのメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒの回路図である。
図２、図３に示すように、第１実施形態において、各メモリストリングＭＳは、電気的に書き換え可能な８つのメモリトランジスタＭＴｒ１〜ＭＴｒ８が直列に接続されたものである。ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの両端に接続されている。バックゲートトランジスタＢＧＴｒは、メモリストリングＭＳ（メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間）に設けられている。
各メモリトランジスタＭＴｒは、柱状部ＣＬ、メモリゲート絶縁層（電荷蓄積層）、及びワード線ＷＬにより構成されている。ワード線ＷＬのメモリゲート絶縁層に接する端部は、メモリトランジスタＭＴｒの制御ゲート電極として機能する。
ドレイン側選択トランジスタＳＤＴｒは、柱状半導体ＳＣａ、ドレイン側ゲート絶縁層、及びドレイン側選択ゲート線ＳＧＤにより構成されている。ドレイン側選択ゲート線ＳＧＤのドレイン側ゲート絶縁層に接する端部は、ドレイン側選択トランジスタＳＤＴｒの制御ゲート電極として機能する。
ソース側選択トランジスタＳＳＴｒは、柱状半導体ＳＣｂ、ソース側ゲート絶縁層、及びソース側選択ゲート線ＳＧＳにより構成されている。ソース側選択ゲート線ＳＧＳのソース側ゲート絶縁層に接する端部は、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。
バックゲートトランジスタＢＧＴｒは、連結部ＪＰ、メモリゲート絶縁層（電荷蓄積層）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのメモリゲート絶縁層に接する端部は、バックゲートトランジスタＢＧＴｒの制御ゲート電極として機能する。
（第１実施形態に係る不揮発性半導体装置１００の具体的構成）
次に、図４を参照して、第１実施形態に係る不揮発性半導体装置１００の具体的構成について説明する。図４は、第１実施形態に係る不揮発性半導体装置１００のメモリトランジスタ領域１２の断面図である。
図４に示すように、メモリセトランジスタ領域１２は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）として機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。
バックゲート導電層２２は、後述するＵ字状半導体層３５の連結部３５ａの下面及び側面を覆い且つ連結部３５ａの上面と同じ高さまで形成されている。バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、ロウ方向に短手、カラム方向に長手を有する開口にて構成されている。バックゲートホール２３は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２３は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向の端部にて階段状に加工されている。第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（Ｓｉ）にて構成されている。
メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。
また、上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０は、メモリゲート絶縁層３４、及びＵ字状半導体層３５を有する。
メモリゲート絶縁層３４は、メモリホール３３、及びバックゲートホール２３に面する側面に形成されている。メモリゲート絶縁層３４は、メモリホール３３、及びバックゲートホール２３に面する側面側から順次積層されたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃにて構成されている。ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。ブロック絶縁層３４ａ、電荷蓄積層３４ｂ、及びトンネル絶縁層３４ｃは、各々、１．５ｎｍの厚みを有する。
Ｕ字状半導体層３５は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３５は、トンネル絶縁層３４ｃに接し且つバックゲートホール２３及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３５は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部３５ａ、及び一対の柱状部３５ａの下端を連結させるように形成された連結部３５ｂを有する。Ｕ字状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０の構成において、バックゲート導電層２２は、バックゲートトランジスタＢＧＴｒの制御ゲート電極として機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８の制御ゲート電極として機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。
上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３４ｃは、柱状部３５ａの側面を取り囲むように形成されている。電荷蓄積層３４ｂは、トンネル絶縁層３４ｃの側面を取り囲むように形成されている。ブロック絶縁層３４ａは、電荷蓄積層３４ｂの側面を取り囲むように形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ブロック絶縁層３４ａの側面を取り囲むように形成されている。
選択トランジスタ層４０は、メモリトランジスタ層３０の上に堆積された層間絶縁層４１、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ間層間絶縁層４３、及び層間絶縁層４４を有する。層間絶縁層４１は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄの側面に接するように形成されている。ドレイン側導電層４２ａ、ソース側導電層４２ｂ、及び選択トランジスタ間層間絶縁層４３は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。
ドレイン側導電層４２ａは、カラム方向に所定ピッチを設けてロウ方向に延びるように形成されている。同様に、ソース側導電層４２ｂは、カラム方向に所定ピッチに設けてロウ方向に延びるように形成されている。一対のドレイン側導電層４２ａと一対のソース側導電層４２ｂは、カラム方向に交互に形成されている。選択トランジスタ間層間絶縁層４３は、上記のように形成されたドレイン側導電層４２ａ及びソース側導電層４２ｂの間に形成されている。層間絶縁層４４は、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、及び選択トランジスタ間層間絶縁層４３上に形成されている。
ドレイン側導電層４２ａ及びソース側導電層４２ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。層間絶縁層４１、４４及び選択トランジスタ間層間絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。
さらに、選択トランジスタ層４０は、ドレイン側ホール４５ａ、ソース側ホール４５ｂ、及びソース線配線溝４５ｃを有する。
ドレイン側ホール４５ａは、層間絶縁層４４、ドレイン側導電層４２ａ、及び層間絶縁層４１を貫通するように形成されている。ソース側ホール４５ｂは、層間絶縁層４４、ソース側導電層４２ｂ、及び層間絶縁層４１を貫通するように形成されている。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３３に整合する位置に形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部にて層間絶縁層４４を掘り込むように形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部を繋ぎ且つロウ方向に延びるように形成されている。
また、選択トランジスタ層４０は、ドレイン側ゲート絶縁層４６Ａ、ソース側ゲート絶縁層４６Ｂ、ドレイン側柱状半導体層４７ａ、ソース側柱状半導体層４７ｂ、プラグ導電層４８ａ、及びソース導電層４８ｂを有する。
ドレイン側ゲート絶縁層４６Ａは、ドレイン側ホール４５ａに面する側面に形成されている。ドレイン側ゲート絶縁層４６Ａは、ドレイン側ホール４５ａに面する側面側から順次積層された第１、第２ドレイン側ゲート絶縁層４６ａ、４６ｂにて構成されている。第１、第２ドレイン側ゲート絶縁層４６ａ、４６ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。第１、第２ドレイン側ゲート絶縁層４６ａ、４６ｂは、１．５〜６ｎｍの厚みを有する。第１ドレイン側ゲート絶縁層４６ａは、ブロック絶縁層３４ａと連続して一体に形成されている。第２ドレイン側ゲート絶縁層４６ｂは、トンネル絶縁層３４ｃと連続して一体に形成されている。なお、第１ドレイン側ゲート絶縁層４６ａは、ブロック絶縁層３４ａと不連続に形成されていてもよい。
ソース側ゲート絶縁層４６Ｂは、ソース側ホール４５ｂに面する側面に形成されている。ソース側ゲート絶縁層４６Ｂは、ソース側ホール４５ｂに面する側面側から順次積層された第１、第２ソース側ゲート絶縁層４６ｃ、４６ｄにて構成されている。第１、第２ソース側ゲート絶縁層４６ｃ、４６ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。第１、第２ソース側ゲート絶縁層４６ｃ、４６ｄは、１．５〜６ｎｍの厚みを有する。第１ソース側ゲート絶縁層４６ｃは、ブロック絶縁層３４ａと連続して一体に形成されている。第２ソース側ゲート絶縁層４６ｄは、トンネル絶縁層３４ｃと連続して一体に形成されている。なお、第１ソース側ゲート絶縁層４６ｃは、ブロック絶縁層３４ａと不連続に形成されていてもよい。
ドレイン側柱状半導体層４７ａは、ドレイン側ホール４５ａ内の所定高さまでドレイン側ゲート絶縁層４６Ａに接するように形成されている。ドレイン側柱状半導体層４７ａは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側柱状半導体層４７ａは、Ｕ字状半導体層３５と連続して一体に形成されている。
ソース側柱状半導体層４７ｂは、ソース側ホール４６ｂの所定高さまでソース側ゲート絶縁層４６Ｂに接するように形成されている。ソース側柱状半導体層４７ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側柱状半導体層４７ｂは、Ｕ字状半導体層３５と連続して一体に形成されている。
プラグ導電層４８ａは、ドレイン側ホール４５ａ内の所定高さから、選択トランジスタ層４０の上面まで、ドレイン側ホール４５ａを埋めるように形成されている。ソース導電層４８ｂは、ソース側ホール４５ｂ内の所定高さから、選択トランジスタ層４０の上面まで、ソース側ホール４５ｂ及びソース線配線溝４５ｃを埋めるように形成されている。プラグ導電層４８ａ及びソース導電層４８ｂは、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
上記選択トランジスタ層４０の構成において、ドレイン側導電層４２ａは、ドレイン側選択トランジスタ層ＳＤＴｒの制御ゲート電極として機能する。また、ドレイン側導電層４２ａは、ドレイン側選択線ＳＧＤとして機能する。ソース側導電層４２ｂは、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。また、ソース側導電層４２ｂは、ソース側選択線ＳＧＳとして機能する。ソース導電層４８ｂは、ソース線ＳＬとして機能する。
上記選択トランジスタ層４０の構成を換言すると、第２ドレイン側ゲート絶縁層４６ｂは、ドレイン側柱状半導体層４７ａの側面を取り囲むように形成されている。第１ドレイン側ゲート絶縁層４６ａは、第２ドレイン側ゲート絶縁層４６ｂの側面を取り囲むように形成されている。ドレイン側導電層４２ａは、第１ドレイン側ゲート絶縁層４６ａの側面を取り囲むように形成されている。第２ソース側ゲート絶縁層４６ｄは、ソース側柱状半導体層４７ｂの側面を取り囲むように形成されている。第１ソース側ゲート絶縁層４６ｃは、第２ソース側ゲート絶縁層４６ｄの側面を取り囲むように形成されている。ソース側導電層４２ｂは、第１ソース側ゲート絶縁層４６ｃの側面を取り囲むように形成されている。
配線層５０は、層間絶縁層５１、ホール５１ａ、プラグ層５１ｂ、及びビット線層５２を有する。層間絶縁層５１は、選択トランジスタ層４０の上面に形成されている。ホール５１ａは層間絶縁層５１を貫通してドレイン側ホール４５ａに整合する位置に形成されている。プラグ層５１ｂは、ホール５１ａを埋めるように、層間絶縁層５１の上面まで形成されている。ビット線層５２は、プラグ層５１ｂの上面に接するように、ロウ方向に所定ピッチをもって、カラム方向に延びるライン状に形成されている。層間絶縁層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。プラグ層５１ｂ、ビット線層５２は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
上記配線層５０の構成において、ビット線層５２は、ビット線ＢＬとして機能する。
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図５〜図２１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図５〜図２１は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
先ず、図５に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
次に、図６に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を彫り込み、バックゲートホール２３を形成する。
続いて、図７に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６１を形成する。
次に、図８に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（Ｓｉ）を交互に堆積させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを形成する。
続いて、図９に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、メモリホール３３を形成する。メモリホール３３は、犠牲層６１のカラム方向の両端上面に達するように形成する。
次に、図１０に示すように、メモリホール３３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６２を形成する。
続いて、図１１に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、溝６３を形成する。溝６３は、カラム方向に並ぶメモリホール３３の間に形成する。溝６３は、ロウ方向に延びるように形成する。
次に、図１２に示すように、溝６３を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層４１を形成する。
続いて、図１３に示すように、層間絶縁層４１上に、ポリシリコン（ｐ−Ｓｉ）を堆積させ、リソグラフィー法及びＲＩＥ法を用いて加工した後に、酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ間層間絶縁層４３、及び層間絶縁層４４を形成する。ここで、カラム方向に所定ピッチを設けてロウ方向に延びるように、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、選択トランジスタ間層間絶縁層４３を形成する。一対のドレイン側導電層４２ａと一対のソース側導電層４２ｂは、交互にカラム方向に配列するように形成する。
次に、図１４に示すように、層間絶縁層４４、ドレイン側導電層４２ａ、及び層間絶縁層４１を貫通させて、ドレイン側ホール４５ａを形成する。また、層間絶縁層４４、ソース側導電層４２ｂ、及び層間絶縁層４１を貫通させて、ソース側ホール４５ｂを形成する。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、メモリホール３３に整合する位置に形成する。
続いて、図１５に示すように、熱燐酸溶液にて、犠牲層６１、６２を除去する。
次に、図１６に示すように、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及びポリシリコン（ｐ−Ｓｉ）を堆積させる。この工程により、ブロック絶縁層３４ａ、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｃが、連続して一体に形成される。また、この工程により、窒化シリコン層６４、及び犠牲層６５が形成される。窒化シリコン層６４は、ブロック絶縁層３４ａ、第１ドレイン側ゲート絶縁層４６ａ、及び第１ソース側ゲート絶縁層４６ｃの側面を覆うように形成される。犠牲層６５は、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように形成される。
続いて、図１７に示すように、犠牲層６５の上面が、ドレイン側導電層４２ａ（ソース側導電層４２ｂ）と第５ワード線間絶縁層３１ｅとの間に位置するように、反応性イオンエッチング法（ＲＩＥ法）によって、犠牲層６５を掘り込む。
次に、図１８に示すように、犠牲層６５をマスクとして、熱燐酸溶液中で選択的に窒化シリコン層６４を除去する。すなわち、犠牲層６５に覆われていない窒化シリコン層６４を除去する。この工程により、窒化シリコン層６４は、電荷蓄積層３４ｂとなる。
なお、図１８に示す工程にて、窒化シリコン層６４と共に、第１ドレイン側ゲート絶縁層４６ａ及び第１ソース側ゲート絶縁層４６ｃが除去される場合がある。このような場合、ドレイン側ホール４５ａに面する側面及びソース側ホール４５ｂに面する側面に、酸化シリコン（ＳｉＯ２）を堆積させ又は熱酸化により形成し、底部の酸化シリコン膜を除去することで、再度、第１ドレイン側ゲート絶縁層４６ａ及び第１ソース側ゲート絶縁層４６ｃを形成する。
続いて、図１９に示すように、有機アルカリ溶液中で犠牲層６５を除去する。
次に、図２０に示すように、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を堆積させる。この工程により、連続して一体にトンネル絶縁層３４ｃ、第２ドレイン側ゲート絶縁層４６ｂ、及び第２ソース側ゲート絶縁層４６ｄが形成される。また、それらの上層にポリシリコン層６６が形成される。
続いて、図２１に示すように、ＲＩＥ法により、ドレイン側ホール４５ａ（ソース側ホール４５ｂ）の所定深さまでポリシリコン層６６を掘り込む。また、カラム方向に隣接する各ソース側ホール４５ｂの上部をカラム方向につなぐように堀込み、ソース線配線溝４５ｃを形成する。ソース線配線溝４５ｃは、カラム方向に短手、ロウ方向に長手を有する矩形状の開口を有するように形成する。これら工程により、ポリシリコン層６６は、連続して一体に形成されたＵ字状半導体層３５、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂとなる。
次に、ドレイン側ホール４２ａ、ソース側ホール４２ｂ、及びソース線配線溝４５ｃを埋めるように、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）を堆積させ、プラグ層４８ａ、及びソース線導電層４８ｂを形成する。そして、配線層５０を形成し、図４に示す不揮発性半導体記憶装置１００を形成する。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
さらに、第１実施形態において、Ｕ字状半導体層３５とドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）は、連続して一体に形成されている。このような構成により、Ｕ字状半導体層３５とドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）との間のコンタクト抵抗を抑制しながら、ドレイン側選択トランジスタＳＤＴｒ（ソース側選択トランジスタＳＳＴｒ）のみの電荷蓄積層を剥離し、閾値の安定した選択トランジスタの特性を実現することができる。
また、トンネル絶縁層３４ｃと第２ドレイン側ゲート絶縁層４６ｂ（第２ソース側ゲート絶縁層４６ｄ）とは、連続して一体に形成されている。このような構成により、トンネル絶縁層３４ｃと第２ドレイン側ゲート絶縁層４６ｂ（第２ソース側ゲート絶縁層４６ｄ）との間に加わるウェット処理等に起因するダメージを解消することができる。
したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、トランジスタ特性の安定化、及びデータ保持特性等の特性を向上させることができる。すなわち、第１実施形態に係る不揮発性半導体記憶装置１００は、信頼性を向上させることができる。
また、第１実施形態に係る不揮発性半導体記憶装置１００は、上記のように各層を連続して一体に形成するので、製造プロセスを短縮化することができる。すなわち、第１実施形態に係る不揮発性半導体記憶装置１００は、安価に製造可能である。
［第２実施形態］
（第２実施形態に係る不揮発性半導体装置の具体的構成）
次に、図２２を参照して、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２２は、第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図２２に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるＵ字状半導体層３５Ａ、ドレイン側柱状半導体層４７ｃ、及びソース側柱状半導体層４７ｄを有する。
Ｕ字状半導体層３５Ａ、ドレイン側柱状半導体層４７ｃ、及びソース側柱状半導体層４７ｄは、その内部に中空３５ｃを有する。
（第２実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図２３を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図２３は、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、第１実施形態の図１９に示す工程までを実行する。続いて、図２３に示すように、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂ内に、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を堆積させる。なお、この際、ポリシリコン（ｐ−Ｓｉ）は、バックゲートホール２３、メモリホール３３、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを完全埋めることのないように堆積させ、ポリシリコン層６６ａを形成させる。そして、第１実施形態と同様の製造工程を行い、図２２に示す第２実施形態に係る不揮発性半導体記憶装置を形成する。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
さらに、第２実施形態に係る不揮発性半導体記憶装置において、Ｕ字状半導体層３５Ａ、ドレイン側柱状半導体層４７ｃ、及びソース側柱状半導体層４７ｄは、中空３５ｃを有して形成されている。この構成により、Ｕ字状半導体層３５Ａ、ドレイン側柱状半導体層４７ｃ、及びソース側柱状半導体層４７ｄは、第１実施形態よりも、チャネル表面での電界強度を強くすることができる。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同じオン電圧で、より多くのキャリアを誘起でき、セル電流を向上させ、その動作を安定させることができる。
また、中空３５ｃにより、バックゲートホール２３の径、及びメモリホール３３の径によらず、一定の厚みを有するＵ字状半導体層３５Ａを形成することが可能である。また、中空３５ｃにより、ドレイン側ホール４５ａの径、及びソース側ホール４５ｂの径によらず、一定の厚みを有するドレイン側柱状半導体層４７ｃ、及びソース側柱状半導体層４７ｄを形成することが可能である。つまり、第２実施形態に係る不揮発性半導体装置は、製造時の開口径のバラツキによらず、メモリトランジスタＭＴｒ１〜ＭＴｒ８、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒの特性を保つことが可能である。
［第３実施形態］
（第３実施形態に係る不揮発性半導体装置の具体的構成）
次に、図２４を参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２４は、第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図２４に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なるＵ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７ｅ、及びソース側柱状半導体層４７ｆを有する。
Ｕ字状半導体層３５Ｂ、ドレイン側柱状半導体層４７ｅ、及びソース側柱状半導体層４７ｆは、中空３５ｃを埋めるように内部絶縁層３５ｄを有する。内部絶縁層３５ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。
第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態に係る図２３に示す工程の後、ポリシリコン層６６ａの上層にさらに、酸化シリコン（ＳｉＯ２）を堆積させることにより形成される。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第２実施形態と同様の効果を奏する。
［第４実施形態］
（第４実施形態に係る不揮発性半導体装置の構成）
次に、図２５を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２５は、第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部の概略斜視図である。なお、第３実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第４実施形態に係る不揮発性半導体記憶装置は、図２５に示すように、第１〜第３実施形態の構成に加え、ダミートランジスタＤＴｒ１、ＤＴｒ２を有する。
ダミートランジスタＤＴｒ１、ＤＴｒ２は、Ｕ字状半導体ＳＣ（柱状部ＣＬ）、及びダミーワード線ＤＷＬ１、ＤＷＬ２を有する。
ダミーワード線ＤＷＬ１は、ワード線ＷＬ１とドレイン側選択ゲート線ＳＧＤとの間に形成されている。ダミーワード線ＤＷＬ２は、ワード線ＷＬ８とソース側選択ゲート線ＳＧＳとの間に形成されている。ダミーワード線ＤＷＬ１、ＤＷＬ２は、柱状部ＣＬを取り囲むように形成されている。ダミーワード線ＤＷＬ１、ＤＷＬ２と柱状部ＣＬとの間には、メモリゲート絶縁層が形成されている。
次に、図２５、及び図２６を参照して、第４実施形態におけるメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒにより構成される回路構成を説明する。図２６は、第４実施形態における一つのメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びダミートランジスタＤＴｒの回路図である。
図２５、図２６に示すように、第４実施形態において、ダミートランジスタＤＴｒ１は、メモリトランジスタＭＴｒ１とドレイン側選択トランジスタＳＤＴｒとの間に形成されている。ダミートランジスタＤＴｒ２は、メモリトランジスタＭＴｒ８とソース側選択トランジスタＳＳＴｒとの間に形成されている。
ダミートランジスタＤＴｒ１、ＤＴｒ２は、柱状部ＣＬ、メモリゲート絶縁層、及びダミーワード線ＤＷＬ１、ＤＷＬ２により構成されている。ダミートランジスタＤＴｒ１、ＤＴｒ２のメモリゲート絶縁層に接する端部は、ダミートランジスタＤＴｒ１、ＤＴｒ２の制御ゲート電極として機能する。
（第４実施形態に係る不揮発性半導体装置の具体的構成）
次に、図２７を参照して、第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２７は、第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の断面図である。
図２７に示すように、第４実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態の構成に加え、ダミートランジスタ層７０を有する。ダミートランジスタ層７０は、メモリトランジスタ層３０と選択トランジスタ層４０との間に形成されている。ダミートランジスタ層７０は、ダミートランジスタＤＴｒ１、ＤＴｒ２として機能する。
ダミートランジスタ層７０は、第５ワード線間絶縁層３１ｅ上に順次積層された、ダミーワード線導電層７１、及びダミーワード線間絶縁層７２を有する。ダミーワード線導電層７１、及びダミーワード線間絶縁層７２は、ロウ方向に延び、カラム方向に所定ピッチで設けられたライン状に形成されている。ダミーワード線導電層７１、及びダミーワード線間絶縁層７２は、Ｕ字状半導体層３５（柱状部３５ａ）、ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃを取り囲むように形成されている。ダミーワード線導電層７１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ダミーワード線間絶縁層７２は、酸化シリコン（ＳｉＯ２）にて構成されている。
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
ここで、第４実施形態に係る効果を説明するため、第１実施形態の問題点を説明する。第１実施形態に係る不揮発性半導体記憶装置は、第４ワード線導電層３２ｄとドレイン側導電層４２ａ（ソース側導電層４２ｂ）との間に所定距離を設けている。この所定距離は、図１８に示す工程で、第４ワード線導電層３２ｄの側面まで、窒化シリコン層６４が除去されないようにするために設けられている。しかしながら、このような所定距離を設けることで、ドレイン側選択トランジスタＳＤＴｒとメモリトランジスタＭＴｒ１（ソース側選択トランジスタＳＳＴｒとメモリトランジスタＭＴｒ８）との間の寄生抵抗は、高くなる。
そこで、第４実施形態に係る不揮発性半導体記憶装置は、ダミートランジスタＤＴｒ１、ＤＴｒ２を有する。これにより、第４実施形態に係る不揮発性半導体記憶装置は、上記所定距離を保ちつつ、ダミートランジスタＤＴｒ１（ＤＴｒ２）を「オン状態」とすることにより、ドレイン側選択トランジスタＳＤＴｒとメモリトランジスタＭＴｒ１（ソース側選択トランジスタＳＳＴｒとメモリトランジスタＭＴｒ８）との間の寄生抵抗を低減させることができる。すなわち、第４実施形態に係る不揮発性半導体記憶装置は、第４ワード線導電層３２ｄの側面まで、窒化シリコン層６４が除去されないようにすると共に、寄生抵抗による誤動作を抑制させることができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記第１実施形態において、Ｕ字状半導体層３５は、Ｎ型半導体層にて構成されたものであってもよい。また、ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂは、Ｐ型半導体層にて構成されたものであってもよい。
上記構成を形成する場合、第１実施形態の図２０に示す工程にて、ｉｎ−ｓｉｔｕで、例えば、リンイオン（Ｐ）をポリシリコン層６６に注入する。この工程により、Ｕ字状半導体層３５は、Ｎ型半導体層にて構成される。また、第１実施形態の図２１に示す工程にて、加速エネルギー８０ｋｅＶ程度のボロン（Ｂ）をドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂに注入する。この工程により、ドレイン側柱状半導体層４７ａ、及びソース側柱状半導体層４７ｂは、Ｐ型半導体層にて構成される。
上記のように、Ｕ字状半導体層３５がＮ型半導体層にて構成され、ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂがＰ型半導体層にて構成された場合、以下に示す効果が得られる。すなわち、本発明に係る不揮発性半導体記憶装置は、さらにセル電流を大きくすることができ、読み出し動作を高速化することができる。また、本発明に係る不揮発性半導体記憶装置は、閾値が高くカットオフ特性に優れた選択トランジスタを構成することができる。
例えば、上記第１実施形態に係る不揮発性半導体記憶装置１００の図１６に示す製造工程において、犠牲層６５は、ポリシリコン（ｐ−Ｓｉ）にて形成するものと説明した。しかしながら、犠牲層６５は、レジストにて形成してもよい。この場合、Ｏ２、ＣＦ４を含む雰囲気中で、ケミカルドライエッチング（ＣＤＥ）を行う。この工程により、犠牲層６５（レジスト）が、除去されると共に、選択的に窒化シリコン層６４が除去される。すなわち、図１６に示す状態から、図１８に示す状態となる。そして、ＣＦ４を含まない雰囲気で、犠牲層６５（レジスト）を除去し、図１９に示す状態とする。
上記工程を行えば、図１７に示す工程を省略することができるので、本発明に係る不揮発性半導体記憶装置は、より安価に製造することが可能となる。
例えば、上記第２実施形態において、Ｕ字状半導体層３５Ａは、Ｎ型半導体層にて構成されたものであってもよい。例えば、Ｕ字状半導体層３５Ａの不純物濃度は、５ｅ１８ｃｍ−３である。また、ドレイン側柱状半導体層４７ｃ及びソース側柱状半導体層４７ｄは、Ｐ型半導体層にて構成されたものであってもよい。
上記構成を形成する場合、第２実施形態の図２３に示す工程にて、ｉｎ−ｓｉｔｕで、例えば、リンイオン（Ｐ）をポリシリコン層６６ａに注入する。この工程により、Ｕ字状半導体層３５Ａは、Ｎ型半導体層にて構成される。また、第２実施形態の図２３に示す工程に続いて、１°〜７°傾けて、加速エネルギー５ｋｅＶ程度でボロン（Ｂ）をポリシリコン層６６ａに注入する。この工程により、ドレイン側柱状半導体層４７ｃ、及びソース側柱状半導体層４７ｄは、Ｐ型半導体層にて構成される。
上記のように、Ｕ字状半導体層３５Ａ、ドレイン側柱状半導体層４７ａ及びソース側柱状半導体層４７ｂが構成された場合、本発明に係る不揮発性半導体記憶装置は、上述した効果を奏することができる。さらに、Ｕ字状半導体層３５Ａが、中空３５ｃを有しているので、注入イオンの加速エネルギーを抑えることができる。すなわち、本発明に係る不揮発性半導体記憶装置は、安価に製造することができる。
１００…不揮発性半導体記憶装置、 １２…メモリトランジスタ領域、 １３…ワード線駆動回路、 １４…ソース側選択ゲート線駆動回路、 １５…ドレイン側選択ゲート線駆動回路、 １６…センスアンプ、 １７…ソース線駆動回路、 １８…バックゲートトランジスタ駆動回路、 ２０…バックゲートトランジスタ層、 ３０…メモリトランジスタ層、 ４０…選択トランジスタ層、 ７０…ダミートランジスタ層、 Ｂａ…半導体基板、 ＣＬ…Ｕ字状半導体、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＧＴｒ…バックゲートトランジスタ、 ＤＴｒ１、ＤＴｒ２…ダミートランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置であって、
    前記メモリストリングは、
    基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する第１半導体層と、
    前記柱状部の側面を取り囲むように形成された第１絶縁層と、
    前記第１絶縁層の側面を取り囲むように形成された電荷蓄積層と、
    前記電荷蓄積層の側面を取り囲むように形成された第２絶縁層と、
    前記第２絶縁層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する第１導電層と
    を備え、
    前記選択トランジスタは、
    前記柱状部の上面から上方に延びる第２半導体層と、
    前記第２半導体層の側面を取り囲むように形成された第３絶縁層と、
    前記第３絶縁層の側面を取り囲むように形成された第４絶縁層と、
    前記第４絶縁層の側面を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第２導電層と
    を備え、
    前記第１半導体層は、前記第２半導体層と連続して一体に形成され、
    前記第１絶縁層は、前記第３絶縁層と連続して一体に形成され、
    前記第３絶縁層と前記第４絶縁層とは、接するように形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第２絶縁層は、前記第４絶縁層と連続して一体に形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリストリングと前記選択トランジスタとの間に設けられたダミートランジスタを備え、
    前記ダミートランジスタは、
    前記第１半導体層と、
    前記第１半導体層の柱状部の側面を取り囲むように形成された絶縁層と、
    前記第１導電層と前記第２導電層との間で、前記絶縁層の側面を取り囲むように形成され、前記ダミートランジスタの制御電極として機能する第３導電層とを備えた
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記第１半導体層及び前記第２半導体層は、中空を有する
    ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、及び前記メモリストリングの両端に接続された選択トランジスタを有する不揮発性半導体記憶装置の製造方法であって、
    第１層間絶縁層に挟まれた複数の第１導電層を堆積させる工程と、
    前記第１導電層の上層に第２層間絶縁層に挟まれた第２導電層を堆積させる工程と、
    前記複数の第１導電層を、基板と平行な方向からみてＵ字状に貫いて第１ホールを形成する工程と、
    前記第２導電層を貫いて第２ホールを形成する工程と、
    前記第１ホールに面する前記第１導電層の側面及び第２ホールに面する前記第２導電層の側面に第１絶縁層を形成する工程と、
    前記第１ホール及び前記第２ホールに面する前記第１絶縁層の側面に電荷蓄積層を形成する工程と、
    前記第２ホールに面する前記電荷蓄積層を選択的に除去する工程と、
    前記第１ホールに面する前記電荷蓄積層の側面及び前記第２ホールに面する前記第１絶縁層の側面に連続して一体に第２絶縁層を形成する工程と、
    前記第１ホール及び前記第２ホールを埋めるように、連続して一体に半導体層を形成して、前記第１ホールに対応する位置に前記メモリストリングを形成するとともに前記第２ホールに対応する位置に前記選択トランジスタを形成する工程と
    を備え、
    前記第２ホールに面する前記第１絶縁層と前記第２絶縁層とは、接するように形成される
    ことを特徴とする不揮発性半導体記憶装置の製造方法。
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KR1020100016563A KR101110512B1 (ko) 2009-02-25 2010-02-24 반도체 기억 장치 및 그 제조 방법

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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2010278233A (ja) * 2009-05-28 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011029234A (ja) * 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP5504053B2 (ja) * 2010-05-27 2014-05-28 株式会社東芝 半導体装置及びその製造方法
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
JP5670704B2 (ja) 2010-11-10 2015-02-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5398766B2 (ja) * 2011-03-16 2014-01-29 株式会社東芝 半導体装置及びその製造方法
JP2012204592A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置の製造方法
JP2012204684A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
KR101206157B1 (ko) 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101826221B1 (ko) 2011-05-24 2018-02-06 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
JP5593283B2 (ja) * 2011-08-04 2014-09-17 株式会社東芝 半導体記憶装置及びその製造方法
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
JP2013065636A (ja) * 2011-09-15 2013-04-11 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP5551132B2 (ja) 2011-09-16 2014-07-16 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP2013069751A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
WO2013048400A1 (en) * 2011-09-29 2013-04-04 Intel Corporation Vertical nand memory
KR101845511B1 (ko) 2011-10-11 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법
US8897070B2 (en) * 2011-11-02 2014-11-25 Sandisk Technologies Inc. Selective word line erase in 3D non-volatile memory
JP2013179165A (ja) 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2013183086A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置及びその製造方法
JP5808708B2 (ja) * 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
KR102005533B1 (ko) * 2012-10-22 2019-07-31 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102021801B1 (ko) 2012-12-10 2019-09-17 삼성전자주식회사 3차원 반도체 장치
CN103904080B (zh) * 2012-12-28 2016-12-28 旺宏电子股份有限公司 三维存储器结构及其操作方法
KR102037847B1 (ko) * 2013-01-02 2019-10-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102024710B1 (ko) 2013-01-11 2019-09-24 삼성전자주식회사 3차원 반도체 장치의 스트링 선택 구조
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
US9190490B2 (en) 2013-03-15 2015-11-17 Intel Corporation Local buried channel dielectric for vertical NAND performance enhancement and vertical scaling
JP2014187321A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2015028982A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置およびその製造方法
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
US9324729B2 (en) * 2014-06-24 2016-04-26 Kabushiki Kaisha Toshiba Non-volatile memory device having a multilayer block insulating film to suppress gate leakage current
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9508739B2 (en) * 2014-09-11 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN105514109B (zh) * 2014-10-14 2018-07-31 中国科学院微电子研究所 Nand存储串及其制造方法、3d nand存储器
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
KR20170002080A (ko) * 2015-06-29 2017-01-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10263008B2 (en) 2015-07-14 2019-04-16 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9679907B1 (en) * 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9768192B1 (en) 2016-03-16 2017-09-19 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
CN110140204B (zh) 2016-09-21 2023-04-04 铠侠股份有限公司 半导体装置及其制造方法
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10593693B2 (en) * 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7265475B2 (ja) * 2017-06-27 2023-04-26 株式会社半導体エネルギー研究所 半導体装置
DE112018003262T5 (de) 2017-06-27 2020-03-12 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Halbleiterwafer, Speichervorrichtung und elektronisches Gerät
KR101985590B1 (ko) * 2017-07-28 2019-06-03 한양대학교 산학협력단 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
JP2020155450A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
CN113169178B (zh) * 2019-09-06 2024-03-05 铠侠股份有限公司 存储器装置
CN111769113A (zh) * 2020-06-09 2020-10-13 长江存储科技有限责任公司 三维存储器及其制备方法
CN113053825B (zh) * 2021-03-09 2022-03-01 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3963664B2 (ja) * 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4945248B2 (ja) * 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5118347B2 (ja) * 2007-01-05 2013-01-16 株式会社東芝 半導体装置
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP4455615B2 (ja) * 2007-06-20 2010-04-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5193551B2 (ja) * 2007-10-05 2013-05-08 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP5148242B2 (ja) * 2007-10-29 2013-02-20 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4468433B2 (ja) * 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009164485A (ja) * 2008-01-09 2009-07-23 Toshiba Corp 不揮発性半導体記憶装置
JP2009212280A (ja) * 2008-03-04 2009-09-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP5086851B2 (ja) * 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US7732891B2 (en) * 2008-06-03 2010-06-08 Kabushiki Kaisha Toshiba Semiconductor device
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법

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