CN113169178B - 存储器装置 - Google Patents
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Abstract
本发明在于抑制存储单元的特性劣化且提高集成密度。一实施方式的存储器装置具备：第1及第2导电体，包含在相互分离的第1及第2积层体内的各自相同的层；半导体，在第1及第2积层体间包含：第1及第2部分，各自沿着与第1及第2导电体交叉的第1方向延伸，且在同层相互分离；及第3部分，在比第1及第2导电体下方，将第1及第2部分电连接；第1电荷蓄积膜，位于第1导电体与半导体的第1部分之间；第2电荷蓄积膜，位于第2导电体与半导体的第2部分之间；第1绝缘体，位于第1导电体与第1电荷蓄积膜之间；第2绝缘体，位于第2导电体与第2电荷蓄积膜之间；第3绝缘体，位于第1绝缘体与第1电荷蓄积膜之间；及第4绝缘体，位于第2绝缘体与第2电荷蓄积膜之间。第3及第4绝缘体的介电常数大于第1及第2绝缘体的介电常数。
Description
技术领域
实施方式涉及一种存储器装置。
背景技术
已知有可非易失性存储数据的存储器装置。在所述存储器装置中，研究用于高集成化、大电容化的3维存储器构造。
[背景技术文献]
[专利文献]
专利文献1：日本专利特开2017-163044号公报
专利文献2：美国专利申请公开第2017/0263780号说明书
专利文献3：美国专利第9666594号说明书
发明内容
[发明要解决的问题]
本发明在于抑制存储单元的特性劣化，且提高集成密度。
[解决问题的技术手段]
实施方式的存储器装置具备：第1导电体，包含在沿着第1方向积层的第1积层体；第2导电体，包含在与所述第1积层体分离并沿着所述第1方向积层的第2积层体，且与所述第1导电体同层；第1半导体，在所述第1积层体与所述第2积层体之间包含第1部分及第2部分，它们各自沿着所述第1方向延伸，且在同层中相互分离；及第3部分，在比所述第1导电体及所述第2导电体下方，将所述第1部分与所述第2部分电连接；第1电荷蓄积膜，位于所述第1导电体与所述第1半导体的所述第1部分之间；第2电荷蓄积膜，位于所述第2导电体与所述第1半导体的所述第2部分之间；第1绝缘体第1绝缘体，位于所述第1导电体与所述第1电荷蓄积膜之间；第2绝缘体，位于所述第2导电体与所述第2电荷蓄积膜之间；第3绝缘体，位于所述第1绝缘体与所述第1电荷蓄积膜之间；及第4绝缘体，位于所述第2绝缘体与所述第2电荷蓄积膜之间；且所述第3绝缘体及所述第4绝缘体的介电常数大于所述第1绝缘体及所述第2绝缘体的介电常数。
附图说明
图1是表示包含第1实施方式的存储器装置的存储器系统的构成的框图。
图2是表示第1实施方式的存储器装置的存储单元阵列的电路构成图。
图3是从上方观察第1实施方式的存储器装置的存储单元阵列的平面布局。
图4是沿着图3的IV-IV线的存储单元阵列的纵向剖视图。
图5是沿着图4的V-V线的存储单元阵列的横向剖面中与图3的V区域对应的横向剖视图。
图6是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图7是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图8是沿着图7的VIII-VIII线的存储单元阵列的横向的剖视图。
图9是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向的剖视图。
图10是沿着图9的X-X线的存储单元阵列的横向的剖视图。
图11是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图12是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图13是沿着图12的XIII-XIII线的存储单元阵列的横向剖视图。
图14是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图15是沿着图14的XV-XV线的存储单元阵列的横向剖视图。
图16是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的横向的剖视图。
图17是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图18是沿着图17的XVIII-XVIII线的存储单元阵列的横向剖视图。
图19是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图20是沿着图19的XX-XX线的存储单元阵列的横向剖视图。
图21是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的横向剖视图。
图22是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的横向剖视图。
图23是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图24是沿着图23的XXIV-XXIV线的存储单元阵列的横向剖视图。
图25是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的横向剖视图。
图26是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。
图27是沿着图26的XXVII-XXVII线的存储单元阵列的横向剖视图。
图28是第1实施方式的变化例的存储器装置的存储单元阵列的横向剖视图。
图29是用于说明第1实施方式的变化例的存储器装置的制造步骤的存储单元阵列的横向剖视图。
图30是第2实施方式的存储器装置的存储单元阵列的横向剖视图。
图31是用于说明第2实施方式的存储器装置的制造步骤的存储单元阵列的横向剖视图。
图32是第2实施方式的变化例的存储器装置的存储单元阵列的横向剖视图。
图33是第3实施方式的存储器装置的存储单元阵列的横向剖视图。
图34是用于说明第3实施方式的存储器装置的制造步骤的存储单元阵列的横向剖视图。
图35是第3实施方式的变化例的存储器装置的存储单元阵列的横向剖视图。
图36是第4实施方式的存储器装置的存储单元阵列的横向剖视图。
图37是用于说明第4实施方式的存储器装置的制造步骤的存储单元阵列的横向剖视图。
具体实施方式
以下，参考附图对实施方式进行说明。各实施方式例示了用于将发明的技术性思想具体化的装置或方法。附图是示意性或概念性附图，且各附图的尺寸及比例等未必与现实相同。本发明的技术思想并非由构成要件的形状、构造、配置等特定。
另外，在以下说明中，对具有大致相同的功能及构成的构成要件，标注相同符号。构成参考符号的文字后的数字用于区分由包含相同文字的参考符号参考，且具有同样的构成的要件彼此。在无需相互区分由包含相同文字的参考符号所示的要件的情况下，所述要件分别由仅包含文字的参考符号参考。
在以下说明中，有时将与积层在衬底上的构造体的积层面平行的剖面称为“横向剖面”，有时将与所述积层面交叉的剖面称为“纵向剖面”。
此外，“径”表示横向剖面的构成要件的直径，“膜厚”表示横向或纵向剖面中的构成要件的厚度。
1.第1实施方式
对第1实施方式的存储器装置进行说明。
1.1构成
首先，对第1实施方式的存储器装置的构成进行说明。
1.1.1存储器装置
图1是用于说明包含第1实施方式的存储器装置的存储器系统的构成的框图。存储器装置1是可非易失性存储数据的NAND(Not-AND：与非)型闪存，且由外部的存储器控制器2控制。存储器装置1与存储器控制器2之间的通信支持例如NAND接口规格。
如图1所示，存储器装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15、以及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是可非易失性存储数据的多个存储单元的集合，且例如作为数据的删除单位使用。此外，在存储单元阵列10，设置多根位线及多根字线。各存储单元与例如1根位线及1根字线建立关联。关于存储单元阵列10的详细构成，在下文叙述。
指令寄存器11保存由存储器装置1从存储器控制器2接收的指令CMD。指令CMD包含例如使序列发生器13执行读取动作、写入动作、删除动作等的命令。
地址寄存器12保存由存储器装置1从存储器控制器2接收的地址信息ADD。地址信息ADD包含例如块地址BA、页面地址PA、及行地址CA。例如，块地址BA、页面地址PA、及行地址CA分别用于选择块BLK、字线、及位线。
序列发生器13控制存储器装置1全体的动作。例如，序列发生器13基于保存在指令寄存器11的指令CMD控制驱动器模块14、行译码器模块15、及感测放大器模块16等，执行读取动作、写入动作、删除动作等。
驱动器模块14产生读取动作、写入动作、删除动作等使用的电压。且，驱动器模块14基于例如保存在地址寄存器12的页面地址PA，对与选择的字线对应的信号线施加产生的电压。
行译码器模块15基于保存在地址寄存器12的块地址BA，选择对应的存储单元阵列10内的1个块BLK。且，行译码器模块15将施加到例如与选择的字线对应的信号线的电压传送到选择的块BLK内的选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加期望的电压。此外，感测放大器模块16在读取动作中，基于位线的电压判定存储在存储单元的数据，读取判定结果作为数据DAT并传送到存储器控制器2。
以上所说明的存储器装置1及存储器控制器2也可通过它们的组合而构成1个存储器系统。作为这种存储器系统，列举例如如SDTM卡那样的存储卡、或SSD(solid statedrive：固态硬盘)等。
1.1.2存储单元阵列的电路构成
其次，使用图2对第1实施方式的存储单元阵列10的构成进行说明。图2是块BLK的等效电路图。
如图2所示，块BLK包含例如8个串单元SU(SU0、SU1、SU2、SU3、……、SU7)。图2的例中，表示所述8个串单元SU0～SU7中的4个(SU0～SU3)。
各串单元SU包含多个存储器串MS。以下，在区分串单元SUa(SU0、SU2、SU4、及SU6中的任一个)内的存储器串MS、与串单元SUb(SU1、SU3、SU5、及SU7)内的存储器串MS的情况下，将它们称为存储器串MSa及MSb。此外，关于其它构成及布线等，也根据需要，对与串单元SUa对应的构成及布线附加“a”作为后缀，对与串单元SUb对应的构成及布线附加“b”作为后缀，以相互区分。
存储器串MS包含例如8个存储单元晶体管MC(MC0～MC7)及选择晶体管ST1、ST2。存储单元晶体管MC具备控制栅极与电荷蓄积膜，并非易失性保存数据。且8个存储单元晶体管MC在选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接。
串单元SUa(SU0、SU2、SU4、及SU6)所包含的选择晶体管STa1的栅极分别连接到选择栅极线SGDa(SGD0、SGD2、SGD4、及SGD6)。串单元SUb(SU1、SU3、SU5、及SU7)所包含的选择晶体管STb1的栅极分别连接到选择栅极线SGDb(SGD1、SGD3、SGD5、及SGD7)。选择栅极线SGD0～SGD7由行译码器模块15独立控制。
此外，同一块BLK内的串单元SUa所包含的选择晶体管STa2的栅极共同连接到例如选择栅极线SGSa，同一块BLK内的串单元SUb所包含的选择晶体管STb2的栅极共同连接到例如选择栅极线SGSb。选择栅极线SGSa及SGSb例如可共同连接，也可独立控制。
此外，同一块BLK内的串单元SUa所包含的存储单元晶体管MCa(MCa0～MCa7)的控制栅极分别共同连接到字线WLa(WLa0～WLa7)。另一方面，串单元SUb所包含的存储单元晶体管MCb(MCb0～MCb7)的控制栅极分别共同连接到字线WLb(WLb0～WLb7)。字线WLa及WLb由行译码器模块15独立控制。
块BLK是例如数据的删除单位。也就是说，包含在同一块BLK内的存储单元晶体管MC所保存的数据会被一同删除。
此外，在存储单元阵列10内位于同一列的存储器串MS的选择晶体管ST1的漏极共同连接到位线BL(BL0～BL(m－1)，其中m为自然数)。也就是说，位线BL共同连接到多个串单元SUa中的每一个的1个存储器串MSa、与多个串单元SUb中的每一个的1个存储器串MSb。此外，多个选择晶体管ST2的源极共同连接到源极线CELSRC。
也就是说，串单元SU是连接到各不相同的位线BL且连接到同一选择栅极线SGD的多个存储器串MS的集合体。有时也将串单元SU中共同连接到同一根字线WL的存储单元晶体管MC的集合体称为单元部件CU。此外，块BLK是共用同一根字线WLa0～WLa7的多个串单元SUa、与共用同一根字线WLb0～WLb7的多个串单元SUb的集合体。此外，存储单元阵列10是相互共用多根位线BL的多个块BLK的集合体。
在存储单元阵列10内，所述选择栅极线SGS、字线WL、及选择栅极线SGD依序积层在半导体衬底上方，由此将存储单元晶体管MC以及选择晶体管ST1及ST23维积层。
1.1.3存储单元阵列的布局
其次，使用图3对第1实施方式的存储单元阵列的布局进行说明。
图3是第1实施方式的存储器装置的存储单元阵列中对应于1个块的部分相关的平面布局的一例。在图3中，为了容易观察附图，适当省略层间绝缘膜及布线等构成部件。包括图3在内的后面附图中，将平行于半导体衬底的表面且相互正交的2个方向设为X方向及Y方向，将与包含所述X方向及Y方向的面(XY面)正交的方向设为Z方向(积层方向)。
如图3所示，存储单元阵列10具备单元区域100、以及连接区域200(200a及200b)。连接区域200a及200b以沿着X方向夹着单元区域100的方式，配置在沿着X方向的单元区域100的两端。也就是说，连接区域200a配置在单元区域100的X方向的一端，连接区域200b配置在单元区域100的X方向的另一端。
遍及单元区域100及连接区域200，沿着Z方向积层选择栅极线SGSa及SGSb(未图示)、字线WLa0～WLa7及WLb0～WLb7(一部分未图示)、以及选择栅极线SGD0～SGD7。例如，选择栅极线SGSa及SGSb设置在同一层，字线WLai及WLbi(0≦i≦7)设置在同一层，选择栅极线SGD0～SGD7设置在同一层。此外，字线WLa0及字线WLb0设置在选择栅极线SGSa及SGSb的上方的层，字线WLaj及WLbj(1≦j≦7)设置在字线WLa(j－1)及WLb(j－1)的上方的层，选择栅极线SGD0～SGD7设置在字线WLa7及WLb7的上方的层。在以下说明中，有时将选择栅极线SGD及SGS、以及字线WL统称为“积层布线”。
首先，对单元区域100进行说明。
在单元区域100，以贯通所有积层布线的方式，设置多个沟槽构造体TST、单元分离用多个支柱AP、积层布线置换用多个支柱STP1、及积层布线分断用多个支柱STP2。例如，多个支柱AP设置在单元区域100的中央部，多个支柱STP1设置在比多个支柱AP更靠单元区域100的两端部，多个支柱STP2设置在比多个支柱STP1更靠单元区域100之两端部。
多个沟槽构造体TST沿着X方向延伸，且每一个沿着Y方向排列。多个沟槽构造体TST中的每一个被沿着X方向以特定间隔排列的多个支柱AP，分离成多个存储器构造体MST。多个支柱AP锯齿状排列在多个沟槽构造体TST上。由此，由所述多个支柱AP相互分离的多个存储器构造体MST也锯齿状排列。也就是说，相对于沿着Y方向相邻的2个沟槽构造体TST中的一个所包含的多个存储器构造体MST，将另一个所包含的多个存储器构造体MST排列在沿着X方向偏移半个间距的位置。
在沿着Y方向排列的多个沟槽构造体TST中隔开1个的沟槽构造体TST的两端部的每一端，以分断所述沟槽构造体TST的方式设置支柱STP1。由此，例如沿着Y方向排列的多个沟槽构造体TST中隔开1个的沟槽构造体TST由2个支柱STP1，被分离成以下3个部分：包含多个存储器构造MST的中央部分、与不包含存储器构造体MST的两端部分。另外，图3的例中，表示出未在与由支柱STP1分离的沟槽构造体TST相邻的2个沟槽构造体TST设置支柱STP1的情况，但也可在所述2个沟槽构造体TST的两端部都设置支柱STP1。
积层布线中由沿着Y方向排列的多个沟槽构造体TST中的任意1个、及与所述1个沟槽构造体TST相邻的2个沟槽构造体TST中的一个夹着的部分，在单元区域100的两端部中的一端(例如连接区域200a侧)，由1个支柱STP2分离。此外，积层布线中由所述1个沟槽构造体TST及与其相邻的2个沟槽构造体TST中的另一个夹着的部分，在单元区域100的两端部中的另一端(例如连接区域200b侧)，由1个支柱STP2分离。
通过如上所述的构成，积层布线在单元区域100中，分离成从连接区域200a侧开始延伸的梳齿形状的部分(选择栅极线SGSa、字线WLa0～WLa7、及选择栅极线SGDa)、与从连接区域200b侧开始延伸的梳齿形状的部分(选择栅极线SGSb、字线WLb0～WLb7、及选择栅极线SGDb)。且，所述梳齿形状的积层布线在所述齿部分中沿着X方向对向的两侧面，与多个存储器构造体MST相接。
其次，对连接区域200进行说明。
在连接区域200中，积层布线阶梯状形成。也就是说，如果积层布线内的布线是形成在越下方的层的布线，那么沿着X方向延伸得越长，积层布线内的任何布线都具有上方未设置积层布线内的其它布线的平台区域。
在连接区域200a中，积层布线中设置在与选择栅极线SGDa对应的层的布线被沟槽构造体TST，分离成4根选择栅极线SGD0、SDG2、SDG4、及SDG6。选择栅极线SGD0、SGD2、SGD4、及SGD6分别在对应的平台区域上设置接点CP0、CP2、CP4、及CP6。
字线WLa0～WLa7(一部分未图示)分别在对应的平台区域上设置接点CPWa0～CPWa7(一部分未图示)。
此外，关于选择栅极线SGSa，也在对应的平台区域(未图示)上设置接点(未图示)。
在连接区域200b中，积层布线中设置在与选择栅极线SGDb对应的层的布线被沟槽构造体TST，分离成4个选择栅极线SGD1、SGD3、SGD5、及SGD7。选择栅极线SGD1、SGD3、SGD5、SGD7分别在对应的平台区域上设置接点CP1、CP3、CP5、及CP7。
字线WLb0～WLb7(一部分未图示)分别在对应的平台区域上设置接点CPWb0～CPWb7(一部分未图示)。
此外，关于选择栅极线SGSb，也在对应的平台区域(未图示)上设置接点(未图示)。
通过如上所述的构成，可将所有积层布线从连接区域200牵拉到存储单元阵列10的上方。
另外，图3中，仅针对存储单元阵列10中的1个块BLK进行表示，省略其它块BLK，但具有与图3同等构成的多个块BLK0～BLKn沿着例如Y方向依序排列。
1.1.4存储器构造体
以下，对第1实施方式的存储器装置的存储器构造体的一例进行说明。图4是沿着图3的IV-IV线的剖视图。另外，在图4中，为了容易观察图，适当省略层间绝缘膜等构成要件。
首先，参考图4，对存储器构造体MST的沿着YZ平面的剖面构成进行说明。在图4中，图示出包含以下部分的构成：属于串单元SU0及SU1的沟槽构造体TST内的存储器构造体MST、与作为连接到所述存储器构造体MST的各种布线发挥功能的多个导电体。
如图4所示，在半导体衬底20的上方，设置作为源极线CELSRC发挥功能的导电体21。导电体21由导电材料构成，使用例如添加杂质的n型半导体、或金属材料。此外，例如导电体21也可为半导体与金属的积层构造。另外，也可在半导体衬底20与导电体21之间，设置行译码器模块15及感测放大器模块16等电路。
在导电体21的上方，介隔未图示的绝缘体，沿着Z方向积层设置在同一层的作为选择栅极线SGSa发挥功能的导电体22a、及作为选择栅极线SGSb发挥功能的导电体22b。在导电体22a的上方，在各层之间介隔未图示的绝缘体，沿着Z方向积层作为字线WLa0～WLa7发挥功能的8层导电体23a。同样地，在导电体22b的上方，在各层之间介隔未图示的绝缘体，沿着Z方向积层作为字线WLb0～WLb7发挥功能的8层导电体23b。在导电体23a及23b的上方，分别介隔未图示的绝缘体，沿着Z方向积层作为选择栅极线SGD0发挥功能的导电体24a及作为选择栅极线SGD1发挥功能的导电体24b。
导电体22a～24a、及22b～24b由导电材料构成，使用例如添加杂质的n型半导体或p型半导体、或金属材料。例如，作为导电体22a～24a、及22b～24b，使用由氮化钛(TiN)覆盖钨(W)的构造。在通过例如CVD(chemical vapor deposition：化学气相沉积)使钨成膜时，氮化钛具有作为用于防止钨与氧化硅(SiO2)反应的阻挡层、或用于使钨的密接性提高的层的功能。此外，导电体22a～24a、及22b～24b也可由氧化铝(AlO)进一步覆盖所述导电材料。
在导电体24a及24b的上方，介隔绝缘体(未图示)设置导电体27。导电体27沿着Y方向延伸，沿着X方向线状地配置多根，各自作为字线BL使用。导电体27包含例如铜(Cu)。
存储器构造体MST在导电体22a～24a与导电体22b～24b之间沿着Z方向延伸设置，且底面到达导电体21。导电体22a～24a与导电体22b～24b被包含存储器构造体MST且沿着X方向延伸的沟槽构造体TST电断开。
存储器构造体MST包含核心部件30、半导体31、隧道绝缘膜32a及32b、多个电荷蓄积膜33a、多个阻挡绝缘膜34a、阻挡绝缘膜35a、多个电荷蓄积膜33b、多个阻挡绝缘膜34b、阻挡绝缘膜35b、以及半导体25。电荷蓄积膜33a及阻挡绝缘膜34a中的每一个设置在导电体22a～24a的每一层。电荷蓄积膜33b及阻挡绝缘膜34b中的每一个设置在导电体22b～24b的每一层。
核心部件30沿着Z方向延伸，且上端包含在比导电体24a及24b上方的层中，下端包含在比导电体22a及22b下方的层中。核心部件30包含例如氧化硅。
半导体31覆盖核心部件30的底面及沿着Y方向对向(也就是沿着XZ平面)的2个侧面。半导体31的上端到达与核心部件30的上端同等的位置，半导体31的下端在比核心部件30的下端下方与导电体21接触。半导体31包含例如多晶硅。
隧道绝缘膜32a覆盖半导体31中沿着XZ平面的2个侧面中的一个，隧道绝缘膜32b覆盖半导体31中沿着XZ平面的2个侧面中的另一个。隧道绝缘膜32a及32b的上端到达与核心部件30及半导体31的上端同等的位置，且包含例如氧化硅。
在设有导电体22a～24a的各层中，电荷蓄积膜33a设置在隧道绝缘膜32a中沿着XZ平面的侧面上。在设有导电体22a～24a的各层中，阻挡绝缘膜34a覆盖电荷蓄积膜33a。阻挡绝缘膜35a作为覆盖多个阻挡绝缘膜34a的连续膜设置。导电体22a～24a中的每一个在对应的层中，与阻挡绝缘膜34a相接。
在设有导电体22b～24b的各层中，电荷蓄积膜33b设置在隧道绝缘膜32b中沿着XZ平面的侧面上。在设有导电体22b～24b的各层中，阻挡绝缘膜34b覆盖电荷蓄积膜33b。阻挡绝缘膜35b作为覆盖多个阻挡绝缘膜34b的连续膜设置。导电体22b～24b中的每一个在对应的层中，与阻挡绝缘膜34b相接。
电荷蓄积膜33a及33b包含例如含有选自多晶硅、或钛(Ti)、钨(W)、及钌(Ru)的至少1个的金属。阻挡绝缘膜34a及34b是介电常数大于阻挡绝缘膜35a及35b的高介电常数(High-k)材料，且包含例如硅酸铪(HfSiO)或硅酸锆(ZrSiO)。阻挡绝缘膜35a及35b包含例如氧化硅(SiO2)。
半导体25包含例如多晶硅，且覆盖核心部件30的上表面、半导体31的上表面、以及隧道绝缘膜32a及32b的上表面。由此，半导体31在半导体25与导电体21之间，可形成介隔核心部件f30沿着Y轴排列的2条并列的电流路径。也就是说，半导体25作为电流路径的接合部JCT发挥功能。
在半导体25的上表面，设置作为柱状接点CP发挥功能的导电体26。在导电体26的各个上表面，与对应的1个导电体27接触而电连接。
在以上说明的存储器构造体MST中，存储器构造体MST与导电体22a交叉的部分作为选择晶体管STa2发挥功能，存储器构造体MST与导电体22b交叉的部分作为选择晶体管STb2发挥功能。存储器构造体MST与导电体23a交叉的部分作为存储单元晶体管MCa发挥功能，存储器构造体MST与导电体23b交叉的部分作为存储单元晶体管MCb发挥功能。存储器构造体MST与导电体24a交叉的部分作为选择晶体管STa1发挥功能，存储器构造体MST与导电体24b交叉的部分作为选择晶体管STb1发挥功能。
也就是说，半导体31作为选择晶体管STa1及STb1、存储单元晶体管MCa及MCb、以及选择晶体管STa2及STb2中的每一个的通道及阱区域使用。电荷蓄积膜33a作为存储单元晶体管MCa以及选择晶体管STa1及STa2的浮动栅极使用，电荷蓄积膜33b作为存储单元晶体管MCb以及选择晶体管STb1及STb2的浮动栅极使用。由此，存储器构造体MST作为例如2个存储器串MSa及MSb的组合发挥功能。
另外，以上说明的存储器构造体MST的构造只是一例，且存储器构造体MST也可具有其它构造。例如，导电体23的个数基于可设计成任意根数的字线WL的根数。可对选择栅极线SGS及SGD分别分配任意个数的导电体22及24。在对选择栅极线SGS分配多层导电体22的情况下，可对所述多层导电体22中的每一个，使用相互不同的导电体。也可在最下层的字线WL与选择栅极线SGS之间、及最上层的字线WL与选择栅极线SGD之间，设置作为伪字线(未图示)发挥功能的任意个数的导电体。半导体25与导电体27之间可经由2个以上的接点电连接，也可经由其它布线电连接。
1.1.5沟槽构造体
其次，参考图5，对沟槽构造体TST中沿着XY平面的剖面构成进行说明。
图5是沿着图4的V-V线的存储单元阵列的横向剖面中对应于图3的V区域的横向剖视图。在图5中，表示出包含以下部分的构成：包含图4所示的存储器构造体MST、夹着所述存储器构造体的2个支柱AP、及支柱STP1的沟槽构造体TST；及夹着所述沟槽构造体TST的导电体23a及23b。
如图5所示，沟槽构造体TST设置在沿着Y方向排列的导电体23a与导电体23b之间。此外，沟槽构造体TST由沿着X方向排列的多个支柱AP、及至少1个支柱STP1分离。
作为支柱AP发挥功能的绝缘体38、及作为支柱STP1发挥功能的绝缘体39包含例如氧化硅，且在俯视时具有椭圆形状。
沟槽构造体TST中由2个绝缘体38夹着的部分包含核心部件30、半导体31、隧道绝缘膜32a及32b、电荷蓄积膜33a及33b、阻挡绝缘膜34a及34b、以及阻挡绝缘膜35a及25b，且它们沿着X方向延伸。存储器构造体MST中与导电体23a相接的部分作为存储单元晶体管MCa发挥功能，与导电体23b相接的部分作为存储单元晶体管MCb发挥功能。
沟槽构造体TST中被夹在绝缘体38与绝缘体39之间的部分包含核心部件30、半导体31、隧道绝缘膜32a及32b、电荷蓄积膜33a及33b、阻挡绝缘膜34a及34b、阻挡绝缘膜35a及35b、牺牲材36a及36b、以及牺牲材37a及37b。其中，核心部件30、半导体31、隧道绝缘膜32a及32b、电荷蓄积膜33a及33b、以及阻挡绝缘膜35a及35b从绝缘体38侧遍及绝缘体39侧，沿着X方向延伸。另一方面，阻挡绝缘膜34a及34b虽从绝缘体38侧起沿着X方向延伸，但在到达绝缘体39之前被中断。且，在阻挡绝缘膜34a延伸的延长线上，从中断阻挡绝缘膜34a的位置到绝缘体39为止，以与电荷蓄积膜33a相接的方式设置牺牲材36a，以与阻挡绝缘膜35a相接的方式设置牺牲材37a。此外，在阻挡绝缘膜34b延伸的延长线上，从中断阻挡绝缘膜34b的位置到绝缘体39为止，以与电荷蓄积膜33b相接的方式设置牺牲材36b，以与阻挡绝缘膜35b相接的方式设置牺牲材37b。也就是说，被夹在绝缘体38与绝缘体39之间的沟槽构造体TST中的绝缘体38侧的部分沿着Y方向，依序排列阻挡绝缘膜35a、阻挡绝缘膜34a、电荷蓄积膜33a、隧道绝缘膜32a、半导体31、核心部件30、半导体31、隧道绝缘膜32b、电荷蓄积膜33b、阻挡绝缘膜34b、及阻挡绝缘膜35b，绝缘体39侧的部分沿着Y方向，依序排列阻挡绝缘膜35a、牺牲材37a、牺牲材36a、电荷蓄积膜33a、隧道绝缘膜32a、半导体31、核心部件30、半导体31、隧道绝缘膜32b、电荷蓄积膜33b、牺牲材36b、牺牲材37b、及阻挡绝缘膜35b。
另外，图5中虽未图示，但沟槽构造体TST中包含牺牲材36a及37a的部分在沿着YZ平面的剖面中，在设有导电体22a～24a的各层中，牺牲材36a覆盖电荷蓄积膜33a，牺牲材37a覆盖牺牲材36a，阻挡绝缘膜35a覆盖牺牲材37a。此外，沟槽构造体TST中包含牺牲材36b及37b的部分在沿着YZ平面的剖面中，在设有导电体22b～24b的各个层中，牺牲材36b覆盖电荷蓄积膜33b，牺牲材37b覆盖牺牲材36b，阻挡绝缘膜35b覆盖牺牲材37b。
牺牲材36a及36b包含例如掺杂硼(B)或磷(P)的氧化硅，牺牲材37a及37b包含例如氮化硅(SiN)。牺牲材37a及37b通过掺杂硼或磷，在选择性去除氧化硅的蚀刻时，相对于未掺杂(non-doped)硼或磷的氧化硅，可增大蚀刻率。
1.2存储器装置的制造方法
以下，对第1实施方式的存储器装置中的存储单元阵列的制造步骤的一例进行说明。图6～图27分别表示第1实施方式的存储器装置的制造步骤中包含与存储单元阵列对应的构造体的剖面构造的一例。另外，在以下所参考的制造步骤的剖视图中，包含与半导体衬底20的表面垂直的剖面。此外，各制造步骤的剖视图中所表示的区域除图27以外，都与图4或图5所示的区域对应。
首先，如图6所示，积层分别与选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD对应的牺牲材43、8层的牺牲材44、及牺牲材45。具体来说，首先在半导体衬底20上，依序积层绝缘体41、导电体21。在导电体21上，依序积层绝缘体42及牺牲材43。在牺牲材43上，交替多次(在图6的例为8次)积层绝缘体42及牺牲材44。在牺牲材44上，依序积层绝缘体42及牺牲材45。且，在牺牲材45上，进一步积层绝缘体46。绝缘体46与形成接合部JCT的部分对应。
绝缘体41、42、及46包含例如氧化硅，牺牲材43、44及45包含例如氮化硅。形成牺牲材43、44及45的层数分别与要积层的选择栅极线SGS、字线WL、及选择栅极线SGD的根数对应。
接着，如图7所示，在通过图6所示的步骤形成的积层体中去除预定形成沟槽构造体TST的区域，形成沟槽MT。具体来说，首先通过光刻形成将与沟槽构造体TST对应的区域开口的掩模。接着，通过使用形成的掩模的各向异性蚀刻，形成沟槽MT。沟槽MT的下端到达例如导电体21。本步骤中的各向异性蚀刻为例如RIE(Reactive Ion Etching：反应离子蚀刻)。
图8表示沿着图7的VIII-VIII线的存储单元阵列10的剖视图。如图8所示，通过本步骤，形成包含牺牲材44的积层体的部分、与沟槽MT沿着Y方向交替排列的线与空间形状。另外，如图3所示，由于积层布线是沿着X方向延伸得比沟槽构造体TST更长的形状，所以包含牺牲材44的积层体的部分未被沟槽MT分离。
接着，如图9所示，通过例如湿蚀刻，经由沟槽MT选择性去除在沟槽MT内露出的牺牲材43、44、及45的一部分。通过本步骤的蚀刻，在沟槽MT内的设置牺牲材43、44、及45的层中，形成沿着Y方向使最下层的绝缘体的上表面、除最下层的绝缘体42外的所有绝缘体42的上下表面、及绝缘体46的下表面露出的凹洼(recess)。
图10表示沿着图9的X-X线的存储单元阵列10的剖视图。在图10中，绝缘体42及46的开口径以虚线表示。如图10所示，通过本步骤，沟槽MT内的牺牲材43、44、及45的开口径宽于绝缘体42及46的开口径。
接着，如图11所示，遍及包含沟槽MT内的整面，形成阻挡绝缘膜35、牺牲材37、牺牲材36、及电荷蓄积膜33。阻挡绝缘膜35、牺牲材37、及牺牲材36虽未埋入到由图9所示的步骤形成在沟槽MT内的凹洼，但电荷蓄积膜33以埋入到所述凹洼的方式，调整各膜的厚度。
接着，如图12所示，依序选择性去除电荷蓄积膜33的一部分、牺牲材37的一部分、及牺牲材36的一部分。
更具体来说，首先执行可选择性去除电荷蓄积膜33的各向同性的蚀刻。执行所述电荷蓄积膜33的选择性蚀刻直到牺牲材37在沟槽MT内形成绝缘体42及46的层中露出。由此，电荷蓄积膜33在沟槽MT内形成牺牲材43、44、及45的每一层被分断，并残留分别形成在由图9所示的步骤形成的多个凹洼内的部分33a及33b。
接着，执行可选择性去除牺牲材37的各向同性的蚀刻。执行所述牺牲材37的选择性蚀刻，直到牺牲材36在沟槽MT内形成绝缘体42及46的层中露出。由此，牺牲材37在沟槽MT内形成牺牲材43、44、及45的每一层被分断，并残留分别形成在由图9所示的步骤形成的多个凹洼内的多个部分37a及37b。
接着，执行可选择性去除牺牲材36的各向同性的蚀刻。执行所述牺牲材36的选择性蚀刻直到阻挡绝缘膜35在沟槽MT内形成绝缘体42及46的层中露出。由此，牺牲材36在沟槽MT内形成牺牲材43、44、及45的每一层被分断，并残留分别形成在由图9所示的步骤形成的多个凹洼内的多个部分36a及36b。
图13表示沿着图12的XIII-XIII线的存储单元阵列10的剖视图。如图13所示，通过本步骤，在沟槽MT内形成牺牲材43、44、及45的层中，在牺牲材44与沟槽MT之间，沿着Y轴依序形成阻挡绝缘膜35、牺牲材37a(37b)、牺牲材36a(36b)、及电荷蓄积膜33a(33b)。
接着，如图14所示，进一步形成隧道绝缘膜32a及32b、半导体31、以及核心部件30，并埋入沟槽MT。具体来说，在形成包含隧道绝缘膜32a及32b的连续膜之后，去除形成在沟槽MT下端的所述连续膜及阻挡绝缘膜35，使导电体21露出。由此，阻挡绝缘膜35被分离成与多个牺牲材37a相接的部分35a、及与多个牺牲材37b相接的部分35b。此外，包含隧道绝缘膜32a及32b的连续膜被分离成与多个电荷蓄积膜33a相接的部分32a、及与多个电荷蓄积膜33b相接的部分32b。所述步骤中的蚀刻为例如RIE。
接着，在沟槽MT内形成半导体31。由此，半导体31具有与多个电荷蓄积膜33a之间夹着隧道绝缘膜32a的部分、及与多个电荷蓄积膜33b之间夹着隧道绝缘膜32b的部分，且与多个导电体21相接。
接着，在形成核心部件30并埋入沟槽MT之后，以CMP(Chemical MechanicalPolishing：化学机械抛光)等将构造体平坦化，由此去除比绝缘体46上方的部分。
图15表示沿着图14的XV-XV线的存储单元阵列10的剖视图。如图15所示，通过本步骤，在牺牲材44之间的空间，沿着Y轴依序形成阻挡绝缘膜35a、牺牲材37a、牺牲材36a、电荷蓄积膜33a、隧道绝缘膜32a、半导体31、核心部件30、半导体31、隧道绝缘膜32b、电荷蓄积膜33b、牺牲材36b、牺牲材37b、及阻挡绝缘膜35b。
接着，如图16所示，以沿着X方向分离埋入沟槽MT的构造体的方式，形成多个孔AH。在多个孔AH中的每一个，沿着X方向延伸的牺牲材36a、37a、36b、及37b的端部露出。本步骤的蚀刻是例如RIE，也就是如埋入沟槽MT的构造体的所有材料为同等蚀刻率那样的各向异性蚀刻。
其次，如图17所示，通过经由孔AH的湿蚀刻或干蚀刻，选择性去除牺牲材36a及36b。如上所述，由于牺牲材36a及36b在氧化硅中掺杂了硼或磷，所以在可选择性去除氧化硅的蚀刻中，相对于未掺杂的氧化硅来说，蚀刻率较大。由此，在孔AH内露出的绝缘体42及46、阻挡绝缘膜35a及35b、隧道绝缘膜32a及32b全部被去除之前，可选择性去除牺牲材36a及36b。
接着，通过经由孔AH的湿蚀刻，选择性去除牺牲材37a及37b。另外，在孔AH内，除牺牲材37a及37b以外，牺牲材43、44、及45也露出，所以通过本步骤的蚀刻，也局部去除牺牲材43、44、及45。然而，因牺牲材37a及37b为1纳米(nm)左右的相当薄的膜，所以可几乎不损害牺牲材43、44、及45地选择性去除牺牲材37a及37b。
图18表示沿着图17的XVIII-XVIII线的存储单元阵列10的剖视图。如图18所示，通过本步骤，完全去除牺牲材36a、36b、37a、及37b中被夹在2个孔AH之间的部分。另一方面，在未被2个孔AH夹着的部分，也就是预定被夹在支柱AP与支柱STP1之间的部分中，预定设置支柱STP1的区域附近，牺牲材36a、36b、37a、及37b未被去除而予以残留。
接着，如图19所示，经由孔AH，在通过图17所示的步骤去除牺牲材36a及37a的空间内形成阻挡绝缘膜34a，在去除36b及37b的空间内形成阻挡绝缘膜34b。具体来说，在将包含阻挡绝缘膜34a及34b的连续膜形成在孔AH的内壁上之后，将所述连续膜通过经由孔AH的湿蚀刻选择性去除。由此，核心部件30、半导体31、隧道绝缘膜32a及32b、电荷蓄积膜33a及33b、阻挡绝缘膜35a及35b、以及牺牲材43、44、及45露出，所述连续膜被分离成多个阻挡绝缘膜34a及多个阻挡绝缘膜34b。
图20表示沿着图19的XX-XX线的存储单元阵列10的剖视图。如图20所示，通过本步骤，经由孔AH去除牺牲材36a、36b、37a、及37b的空间由阻挡绝缘膜34a及34b埋入。
接着，如图21所示，由绝缘体38埋入孔AH之后，以CMP等将构造体平坦化，由此去除比绝缘体46上方的部分。
接着，如图22所示，以沿着X方向分离埋入沟槽MT的构造体的方式，在预定形成支柱STP1的区域形成孔STH1，同时在与支柱STP2对应的区域形成孔STH2。通过孔STP2，将牺牲材43、44、及45分别分离成2个部分43a及43b、44a及44b、以及45a及45b。此外，在孔STH1，牺牲材43a及43b、44a及44b、以及45a及45b露出。本步骤的蚀刻是例如RIE，也就是如埋入沟槽MT的构造体的所有材料为同等蚀刻率那样的各向异性蚀刻。
接着，如图23所示，经由孔STH1，将牺牲材43a、44a、及45a分别置换为导电体22a、23a、及24a，将牺牲材43b、44b、及45b分别置换为导电体22b、23b、及24b。
图24表示沿着图23的XXIV-XXIV线的存储单元阵列10的剖视图。如图24所示，通过本步骤，通过经由孔STH1的湿蚀刻或干蚀刻，选择性去除牺牲材43a、44a、45a、43b、44b、及45b。接着，在去除牺牲材43a及43b的空间分别形成导电体22a及22b，在去除牺牲材44a及44b的空间分别形成导电体23a及23b，在去除牺牲材45a及45b的空间分别形成导电体25a及25b。
接着，如图25所示，由绝缘体39埋入孔STH1之后，以CMP等使构造体平坦化，由此去除比绝缘体46上方的部分。
接着，如图26所示，在埋入沟槽MT的构造体的上表面上，形成半导体25。具体来说，首先遍及整面形成绝缘体47之后，通过光刻，形成将对应于半导体25的区域开口的掩模。接着，通过使用形成的掩模的各向异性蚀刻，在预定形成半导体25的区域形成孔，使半导体31露出。通过在所述孔内埋入半导体25，半导体31与半导体25电连接。
图27表示沿着图26的XXVII-XXVII线的存储单元阵列10的剖视图。图27中，半导体25的下方中例如设有导电体22a及22b、23a及23b、或24a及24b的层的剖面构造由虚线表示。如图27所示，通过本步骤，在由2个支柱AP夹着的部分中，半导体31的相互平行地沿着X方向延伸的2个部分由1个半导体25覆盖。
通过以上步骤，形成由2个支柱AP夹着的存储器串MSa及MSb。之后，经过形成导电体26及导电体27的步骤、或形成对导电体22a及22b、23a及23b、以及24a及24b的接点的步骤等，形成存储单元阵列10。
另外，以上说明的制造步骤只是一例，可在各制造步骤之间插入其它处理，也可在不产生问题的范围内替换制造步骤的顺序。
1.3本实施方式的效果
根据第1实施方式的构成，可抑制存储单元的特性劣化，且提高集成密度。以下对本效果进行说明。
存储器构造体MST包含连接到同一位线BL的2个并行存储器串MSa及MSb。因此，与在1个构造体内包含1个存储器串的情况相比，可提高集成密度。
此外，存储器构造体MST在沟槽构造体TST内，设置在2个支柱AP之间。由此，半导体31中与存储器串MSa对应的部分、及与存储器串MSb对应的部分成为相互分离的构造。也就是说，半导体31在同一层中，不具有连接与存储器串MSa对应的部分、及与存储器串MSb对应的部分的连接部分(例如，图5中将相互分离的半导体31的2个部分沿着Y方向连接的部分)。因此，可抑制产生从字线WL绕到电荷蓄积膜33a及33b而到达半导体31的所述连接部分的电场，可抑制错误读取。
此外，半导体25形成在半导体31中与存储器串MSa对应的部分的上表面上、及半导体31中与存储器串MSb对应的部分的上表面上。由此，可电连接存储器串MSa的一端与存储器串MSb的一端。
存储单元晶体管MCa具有导电体22a与电荷蓄积膜33a之间的阻挡绝缘膜35a、及所述阻挡绝缘膜35a与电荷蓄积膜33a之间的阻挡绝缘膜34a。存储单元晶体管MCb具有导电体22b与电荷蓄积膜33b之间的阻挡绝缘膜35b、及所述阻挡绝缘膜35b与电荷蓄积膜33b之间的阻挡绝缘膜34b。阻挡绝缘膜34a及34b具有大于阻挡绝缘膜35a及35b的介电常数。因此，可提高存储单元晶体管MC内的栅极绝缘膜的特性。
另外，由于阻挡绝缘膜34a及34b包含铪(Hf)或锆(Zr)等，所以难以通过形成孔AH及STH1时所使用的RIE进行蚀刻。根据第1实施方式，在埋入沟槽MT时，在预定形成阻挡绝缘膜34a的区域设置牺牲材36a及37a，在预定形成阻挡绝缘膜34b的区域设置牺牲材36b及37b。牺牲材36a及36b包含氧化硅，牺牲材37a及37b包含氮化硅。由此，在形成孔AH及STH1时，可通过RIE容易地蚀刻所述牺牲材36a、37a、36b、及37b。
此外，分别与同一存储器串MS(例如MSa)内的多个存储单元晶体管MCa中的每一个对应的多个电荷蓄积膜33a相互实体性分离。因此，即使在电荷蓄积膜33a为包含多晶硅或金属的浮动栅极构造的情况下，也可抑制蓄积在电荷蓄积膜33a内的电荷在存储单元晶体管MC间移动。因此，可提高存储单元晶体管MC的特性。
同样地，分别与同一存储器串MS(例如MSa)内的多个存储单元晶体管MCa中的每一个对应的多个阻挡绝缘膜34a相互实体性分离。因此，即使阻挡绝缘膜34a因包含铪(Hf)或锆(Zr)而具有蓄积电荷的特性的情况下，也可抑制蓄积在阻挡绝缘膜34a内的电荷在存储单元晶体管MC间移动。因此，可提高存储单元晶体管MC的特性。
此外，牺牲材36a及37a、以及36b及37b分别通过经由孔AH的蚀刻被去除之后，置换为阻挡绝缘膜34a及34b。由此，不会通过RIE蚀刻阻挡绝缘膜34a及34b，而可在存储器构造体MST内形成阻挡绝缘膜34a及34b。
此外，牺牲材36a、37a、36b、及37b中预定形成孔STH1的区域附近的部分在所述去除步骤中未被去除而残留。由此，在所述去除步骤后续的孔STH1的形成步骤中，与孔AH的形成步骤同样，可避免蚀刻阻挡绝缘膜34a及34b。因此，可较容易地形成孔STH1，可降低制造步骤的负荷。
1.4变化例
另外，所述第1实施方式可进行各种变化。
所述第1实施方式中，虽已对电荷蓄积膜33a及33b、以及半导体31的膜厚以沿着X方向均一化的方式形成的情况进行说明，但未限定于此。例如，电荷蓄积膜33a及33b、以及半导体31的膜厚也可以相比于中央部，端部沿着X方向逐渐变薄而成为梢细形状的方式形成。以下，对与第1实施方式同等的构成及制造步骤省略说明，主要对与第1实施方式不同的构成及制造步骤进行说明。
首先，使用图28所示的横向剖视图对第1实施方式的变化例的存储器装置的沟槽构造体的构成进行说明。图28与第1实施方式的图5对应。
如图28所示，在半导体31中与存储单元晶体管MCa对应的部分与绝缘体38之间、及核心部件30与隧道绝缘膜32a之间，形成绝缘体48a。在半导体31中与存储单元晶体管MCb对应的部分与绝缘体38之间、及核心部件30与隧道绝缘膜32b之间，形成绝缘体48b。在电荷蓄积膜33a与绝缘体38之间、及隧道绝缘膜32a与阻挡绝缘膜34a之间，形成绝缘体49a。在电荷蓄积膜33b与绝缘体38之间、及隧道绝缘膜32b与阻挡绝缘膜34b之间，形成绝缘体49b。绝缘体48a、48b、49a、及49b包含例如氧化硅。
绝缘体48a在半导体31中沿着X方向的端部，包含设置在半导体31与核心部件30之间的部分、及设置在半导体31与隧道绝缘膜32a之间的部分，由所述部分覆盖半导体31的端部。绝缘体48b在半导体31中沿着X方向的端部，包含设置在半导体31与核心部件30之间的部分、及设置在半导体31与隧道绝缘膜32b之间的部分，由所述部分覆盖半导体31的端部。半导体31的膜厚在由绝缘体48a或48b覆盖的端部处，朝着分离未由绝缘体48a或48b覆盖的中央部的方向逐渐变薄。此外，沿着X方向，半导体31短于阻挡绝缘膜34a、35a、34b及35b。
绝缘体49a在电荷蓄积膜33a中沿着X方向的端部，包含设置在电荷蓄积膜33a与隧道绝缘膜32a之间的部分，由所述部分覆盖电荷蓄积膜33a的端部。绝缘体49b在电荷蓄积膜33b中沿着X方向的端部，包含设置在电荷蓄积膜33b与隧道绝缘膜32b之间的部分，由所述部分覆盖电荷蓄积膜33b的端部。电荷蓄积膜33a及33b的膜厚在分别由绝缘体49a及49b覆盖的端部处，朝着分离未由绝缘体49a及49b覆盖的中央部的方向逐渐变薄。此外，沿着X方向，电荷蓄积膜33a及33b分别短于阻挡绝缘膜34a、35a、以及34b及35b。
接着，使用图29所示的横向剖视图对第1实施方式的变化例的存储器装置的制造步骤进行说明。图29为接续在第1实施方式的图20所示的步骤后的步骤。
首先，执行第1实施方式中所示的图6～图20的步骤。
接着，如图29所示，经由孔AH，将露出的半导体31以及电荷蓄积膜33a及33b的表面热氧化。由此，半导体31的露出的部分成为绝缘体48a及48b，电荷蓄积膜33a及33b的露出的部分分别成为绝缘体49a及49b。另外，由于半导体31与包含氧化硅的核心部件30及隧道绝缘膜32a及32b相接，所以在与包含氧化硅的膜的边界附近，比其它部分更快速地氧化。因此，半导体31成为膜厚朝向端部变薄的梢细形状。同样地，电荷蓄积膜33a及33b分别与包含氧化硅的隧道绝缘膜32a及32b相接，所以在与包含氧化硅的膜的边界附近，比其它部分更快速地氧化。因此，电荷蓄积膜33a及33b成为膜厚朝向端部变薄的梢细形状。
之后，执行与第1实施方式中所示的图21～图27同等的步骤，形成沟槽构造体TST。
根据第1实施方式的变化例，半导体31沿着X方向的端部氧化。由此，半导体31的膜厚朝向端部逐渐变薄，且沿着X方向的长度短于阻挡绝缘膜34a、35a、34b、及35b。因此，可提高存储单元晶体管MC的栅极控制性，而且可抑制存储单元晶体管MC的特性劣化。
2.第2实施方式
接着，对第2实施方式的存储器装置进行说明。第2实施方式与第1实施方式的不同点在于，在埋入孔AH之前，局部去除露出的半导体31以及电荷蓄积膜33a及33b，并沿着X方向后退。以下的说明中，对与第1实施方式同等的构成及制造方法省略说明，主要对与第1实施方式不同的构成及制造方法进行说明。
2.1沟槽构造体
图30是用于说明第2实施方式的存储器装置的沟槽构造体的构成的横向剖视图，与第1实施方式的图4对应。
如图30所示，存储器构造体MST形成在由各自作为支柱AP发挥功能的2个绝缘体38A夹着的区域。沿着X方向，绝缘体38A中与半导体31以及电荷蓄积膜33a及33b相接的部分比与核心部件30、隧道绝缘膜32a及32b、阻挡绝缘膜34a及34b、以及阻挡绝缘膜35a及35b相接的部分更长。换句话说，沿着X方向，半导体31、以及电荷蓄积膜33a及33b短于阻挡绝缘膜34a、35a、34b、及35b。
2.2存储器装置的制造方法
图31是用于说明第2实施方式的存储器装置的制造步骤的横向剖视图。图31是接续在第1实施方式的图20所示的步骤后的步骤。
首先，执行第1实施方式中所示的图6～图20的步骤。
接着，如图31所示，通过经由孔AH的湿蚀刻，选择性去除露出的半导体31以及电荷蓄积膜33a及33b的端部。由此，半导体31以及电荷蓄积膜33a及33b中沿着X方向的端部比阻挡绝缘膜34a、34b、35a及35b中沿着X方向的端部更后退。
之后，执行与第1实施方式中所示的图21～图27同等的步骤，形成沟槽构造体TST。
2.3本实施方式的效果
根据第2实施方式，选择性去除半导体31及电荷蓄积膜33a及33b中沿着X方向的端部。由此，半导体31及电荷蓄积膜33a及33b中沿着X方向的长度短于阻挡绝缘膜34a、35a、34b、及35b。因此，可提高存储单元晶体管MC的栅极控制性，并且可抑制存储单元晶体管MC的特性劣化。
2.4变化例
另外，第2实施方式可应用与第1实施方式的变化例同等的构成。也就是说，在第2实施方式中，电荷蓄积膜33a及33b、以及半导体31的膜厚也可以相比于中央部，端部沿着X方向逐渐变薄而成为梢细形状的方式形成。
图32是用于对第2实施方式的变化例的存储器装置的沟槽构造体的构成进行说明的横向剖视图，与第1实施方式的变化例的图28对应。
如图32所示，在半导体31中与存储单元晶体管MCa对应的部分与绝缘体38A之间、及核心部件30与隧道绝缘膜32a之间，形成绝缘体48a。在半导体31中与存储单元晶体管MCb对应的部分与绝缘体38A之间、及核心部件30与隧道绝缘膜32b之间，形成绝缘体48b。在电荷蓄积膜33a与绝缘体38A之间、及隧道绝缘膜32a与阻挡绝缘膜34a之间，形成绝缘体49a。在电荷蓄积膜33b与绝缘体38A之间、及在隧道绝缘膜32b与阻挡绝缘膜34b之间，形成绝缘体49b。绝缘体48a、48b、49a、及49b的构成与第1实施方式的变化例同等，所以省略说明。
根据第2实施方式的变化例，半导体31、以及电荷蓄积膜33a及33b通过可选择性去除多晶硅的蚀刻，局部去除沿着X方向的端部之后被氧化。由此，蚀刻半导体31直到其沿着X方向的长度短于阻挡绝缘膜34a、35a、34b、及35b之后，膜厚还朝着端部逐渐变薄。因此，可进一步提高存储单元晶体管MC的栅极控制性。
3.第3实施方式
接着，对第3实施方式的存储器装置进行说明。第3实施方式与第2实施方式的不同点在于，沿着X方向去除露出的半导体31以及电荷蓄积膜33a及33b时，比电荷蓄积膜33a及33b更多地去除半导体31。以下的说明中，对与第2实施方式同等的构成及制造方法省略说明，主要对与第2实施方式不同的构成及制造方法进行说明。
3.1沟槽构造体
图33是用于说明第3实施方式的存储器装置的沟槽构造体的构成的横向剖视图，与第2实施方式的图30对应。
如图33所示，存储器构造体MST形成在由各自作为支柱AP发挥功能的2个绝缘体38B夹着的区域。沿着X方向，绝缘体38B中与电荷蓄积膜33a及33b相接的部分比与核心部件30、隧道绝缘膜32a及32b、阻挡绝缘膜34a及34b、以及阻挡绝缘膜35a及35b相接的部分更长。此外，沿着X方向，绝缘体38B中与半导体31相接的部分比与电荷蓄积膜33a及33b相接的部分更长。换句话说，沿着X方向，电荷蓄积膜33a及33b短于阻挡绝缘膜34a、35a、34b、及35b，沿着X方向，半导体31短于电荷蓄积膜33a及33b。
3.2存储器装置的制造方法
图34是用于说明第3实施方式的存储器装置的制造步骤的横向剖视图。图34是接续在第2实施方式的图31所示的步骤后的步骤。
首先，执行第1实施方式中所示的图6～图20的步骤。
接着，如图34所示，通过经由孔AH的湿蚀刻，选择性去除露出的半导体31以及电荷蓄积膜33a及33b的端部。由此，半导体31以及电荷蓄积膜33a及33b中沿着X方向的端部比阻挡绝缘膜34a、34b、35a及35b中沿着X方向的端部更后退。
另外，在第3实施方式中，电荷蓄积膜33a及33b除多晶硅以外，还包含硼或碳(C)。这可通过例如使牺牲材36a及36b所包含的硼分别扩散到电荷蓄积膜33a及33b而实现。
另外，作为用于使电荷蓄积膜33a及33b还包含硼或碳(C)的方法，未限定于所述例。例如，在通过第1实施方式中所示的图11的步骤形成电荷蓄积膜33时，也可在掺杂着硼或碳的状态下成膜。此外，例如在通过第1实施方式中所示的图12的步骤，在沟槽MT内的每一层露出电荷蓄积膜33a及33b时，也可通过气相扩散将硼或碳掺杂到电荷蓄积膜33a及33b。
由此，在选择性蚀刻多晶硅的步骤中，电荷蓄积膜33a及33b的蚀刻率小于半导体31的蚀刻率。因此，在图34所示的步骤中，半导体31中沿着X方向的端部比电荷蓄积膜33a及33b中沿着X方向的端部更后退。
之后，执行与第1实施方式中所示的图21～图27同等的步骤，形成沟槽构造体TST。
3.3本实施方式的效果
根据第3实施方式，选择性地去除半导体31及电荷蓄积膜33a及33b中沿着X方向的端部。由此，半导体31及电荷蓄积膜33a及33b的沿着X方向的长度短于阻挡绝缘膜34a、35a、34b、及35b。此外，半导体31的沿着X方向的长度短于电荷蓄积膜33a及33b。因此，可提高存储单元晶体管MC的栅极控制性，并且可抑制存储单元晶体管MC的特性劣化。
3.4变化例
另外，第3实施方式可应用与第1实施方式的变化例及第2实施方式的变化例同等的构成。也就是说，在第3实施形体中，电荷蓄积膜33a及33b、以及半导体31的膜厚也可以相比于中央部，端部沿着X方向逐渐变薄而成为梢细形状的方式形成。
图35是用于对第3实施方式的变化例的存储器装置的沟槽构造体的构成进行说明的横向的剖视图，与第1实施方式的变化例的图28对应。
如图35所示，在半导体31中与存储单元晶体管MCa对应的部分与绝缘体38B之间、及核心部件30与隧道绝缘膜32a之间，形成绝缘体48a。在半导体31中与存储单元晶体管MCb对应的部分与绝缘体38B之间、及核心部件30与隧道绝缘膜32b之间，形成绝缘体48b。在电荷蓄积膜33a与绝缘体38B之间、及隧道绝缘膜32a与阻挡绝缘膜34a之间，形成绝缘体49a。在电荷蓄积膜33b与绝缘体38B之间、及隧道绝缘膜32b与阻挡绝缘膜34b之间，形成绝缘体49b。绝缘体48a、48b、49a、及49b的构成与第1实施方式的变化例同等，所以省略说明。
根据第3实施方式的变化例，半导体31、以及电荷蓄积膜33a及33b通过可选择性去除多晶硅的蚀刻而局部去除沿着X方向的端部之后被氧化。由此，电荷蓄积膜33a及33b的沿着X方向的长度短于阻挡绝缘膜34a、35a、34b、及35b，半导体31的沿着X方向的长度短于电荷蓄积膜33a及33b。且，半导体31、以及电荷蓄积膜33a及33b的膜厚还朝向端部逐渐变薄。因此，可进一步提高存储单元晶体管MC的栅极控制性。
4.第4实施方式
接着，对第4实施方式的存储器装置进行说明。第4实施方式与第1到第3实施方式不同点在于，在埋入孔AH之前，局部去除露出的牺牲材43、44及45，使其后退。以下的说明中，对与第1实施方式同等的构成及制造方法省略说明，主要说明与第1实施方式不同的构成及制造方法。
4.1沟槽构造体
图36是用于说明第4实施方式的存储器装置的沟槽构造体的构成的横向剖视图，与第1实施方式的图4对应。
如图36所示，沟槽构造体TST由作为支柱AP发挥功能的绝缘体38C分离。存储构造体MST形成在沟槽构造体TST中由沿着X方向相邻的2个绝缘体38C夹着的部分。
沿着X方向，导电体23a中由2个绝缘体38C沿着X方向夹着的部分比电荷蓄积膜33a更短。沿着X方向，导电体23b中由2个绝缘体38C沿着X方向夹着的部分比电荷蓄积膜33b更短。
4.2存储器装置的制造方法
图37是用于说明第4实施方式的存储器装置的制造步骤的横向剖视图。图37是接续在第1实施方式的图20所示的步骤后的步骤。
首先，执行第1实施方式中所示的图6～图20的步骤。
接着，如图37所示，通过经由孔AH的湿蚀刻，选择性去除露出的牺牲材43、44、及45。由此，牺牲材43、44、及45中在孔AH内露出的部分在XY平面内被各向同性地去除。由此，牺牲材43、44、及45中由沿着X方向相邻的2个孔AH，沿着X方向夹着的部分的沿着X方向的长度短于电荷蓄积膜33a及33b的沿着X方向的长度。
之后，执行与第1实施方式中所示的图21～图27同等的步骤，形成沟槽构造体TST。
4.3本实施方式的效果
根据第4实施方式，在经由孔STH1分别将牺牲材43、44及45置换为导电体23、24、及25之前，经由孔AH局部置换为绝缘体38。置换为绝缘体38C的部分即使在经由孔STH1将牺牲材43、44、及45置换为导电体23、24、及25步骤中，也不会被置换为导电体23、24、及25。由此，对于导电体23、24、及25中的每一个来说，沿着X方向，由绝缘体38C夹着的部分短于电荷蓄积膜33a及33c。因此，可提高存储单元晶体管MC的栅极控制性、并且可抑制存储单元晶体管MC的特性劣化。
5.其它
另外，所述第1实施方式到第4实施方式可进行各种变化。
例如，所述第4实施方式中，虽已对电荷蓄积膜33a及33b、以及半导体31的膜厚沿着X方向均一形成的情况进行说明，但不限定于此。也可如第1实施方式的变化例那样，使端部的膜厚以逐渐变细的方式形成。
此外，所述第4实施方式中，虽已对电荷蓄积膜33a及33b、以及半导体31沿着X方向为与阻挡绝缘膜34a、35a、34b、及35b同等长度的情况进行说明。但不限定于此。也可如第2实施方式那样，电荷蓄积膜33a及33b、以及半导体31以沿着X方向短于阻挡绝缘膜34a、35a、34b、及3b的方式形成。此外，还可如第3实施方式那样，半导体31以沿着X方向短于电荷蓄积膜33a及33b的方式形成。
此外，所述第1实施方式到第4实施方式中，虽已对阻挡绝缘膜35a及35b分别作为连续膜形成在存储器串MSa及MSb内的情况进行说明，但不限定于此。例如，也可为阻挡绝缘膜35a相对于存储器串MSa内的多个存储单元晶体管MCa中的每一个单独分离设置，阻挡绝缘膜35b相对于存储器串MSb内的多个存储单元晶体管MCb中的每一个单独分离设置。这种情况下，在例如通过图9所示的步骤形成牺牲材43、44、及45的层中形成凹洼之后，以埋入所述凹洼的方式遍及整体形成阻挡绝缘膜35。之后，以沟槽MT内的绝缘体42及46的侧面露出的方式选择性去除阻挡绝缘膜35。由此，在凹洼中，可从牺牲材43、44、及45的侧面上沿着Y方向残留特定膜厚的阻挡绝缘膜35a及35b。
此外，所述第1实施方式到第4实施方式中，虽已对在形成包含牺牲材43～45的积层体之后，置换为导电体22～24的情况进行说明，但不限定于此。例如积层体也可以包含导电体22～24的方式形成。这种情况下，可省略将牺牲材置换为导电体的步骤，且可省略形成支柱STP1的步骤。另外，在预先积层导电体22～24的情况下，为了容易进行形成沟槽MT等时的蚀刻，导电体22～24例如可为包含多晶硅的构成。
已说明本发明的若干个实施方式，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种形态实施，且在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨，同时包含在权利要求书所记载的发明及其均等的范围内。
Claims (14)
1.一种存储器装置，其具备：
第1导电体，包含在沿着第1方向积层的第1积层体；
第2导电体，包含在与所述第1积层体分离并沿着所述第1方向积层的第2积层体，且与所述第1导电体同层；
第1半导体，在所述第1积层体与所述第2积层体之间包含：
第1部分及第2部分，各自沿着所述第1方向延伸，且在同层中相互分离；及
第3部分，在比所述第1导电体及所述第2导电体下方，将所述第1部分与所述第2部分电连接；
第1电荷蓄积膜，位于所述第1导电体与所述第1半导体的所述第1部分之间；
第2电荷蓄积膜，位于所述第2导电体与所述第1半导体的所述第2部分之间；
第1绝缘体，位于所述第1导电体与所述第1电荷蓄积膜之间；
第2绝缘体，位于所述第2导电体与所述第2电荷蓄积膜之间；
第3绝缘体，位于所述第1绝缘体与所述第1电荷蓄积膜之间；
第4绝缘体，位于所述第2绝缘体与所述第2电荷蓄积膜之间；
第1牺牲材，在所述第1绝缘体与所述第1电荷蓄积膜之间，与所述第3绝缘体排列；及
第2牺牲材，在所述第2绝缘体与所述第2电荷蓄积膜之间，与所述第4绝缘体排列；且
所述第3绝缘体及所述第4绝缘体的介电常数大于所述第1绝缘体及所述第2绝缘体的介电常数；
所述第1牺牲材包含与所述第1电荷蓄积膜相接的第1氧化膜、及与所述第1绝缘体相接的第1氮化膜；
所述第2牺牲材包含与所述第2电荷蓄积膜相接的第2氧化膜、及与所述第2绝缘体相接的第2氮化膜。
2.根据权利要求1所述的存储器装置，其具备：
第3导电体，沿着所述第1方向积层在所述第1导电体；
第4导电体，沿着所述第1方向积层在所述第2导电体，在与所述第3导电体同层中相互分离；
第3电荷蓄积膜，位于所述第3导电体与所述第1半导体的所述第1部分之间；
第4电荷蓄积膜，位于所述第4导电体与所述第1半导体的所述第2部分之间；
第5绝缘体，位于所述第3导电体与所述第3电荷蓄积膜之间；
第6绝缘体，位于所述第4导电体与所述第4电荷蓄积膜之间；
第7绝缘体，位于所述第5绝缘体与所述第3电荷蓄积膜之间；及
第8绝缘体，位于所述第6绝缘体与所述第4电荷蓄积膜之间；且
所述第7绝缘体及所述第8绝缘体的介电常数大于所述第5绝缘体及所述第6绝缘体的介电常数。
3.根据权利要求2所述的存储器装置，其中
所述第3绝缘体及所述第7绝缘体相互分离，
所述第4绝缘体及所述第8绝缘体相互分离。
4.根据权利要求1所述的存储器装置，其还具备：
第2半导体，在所述第1导电体及所述第2导电体的上方，位于所述第1半导体的所述第1部分的上表面上、及所述第1半导体的所述第2部分的上表面上。
5.根据权利要求1所述的存储器装置，其中
所述第1电荷蓄积膜及所述第2电荷蓄积膜包含多晶硅或金属。
6.根据权利要求5所述的存储器装置，其中
所述第3绝缘体及所述第4绝缘体包含铪(Hf)或锆(Zr)。
7.根据权利要求1所述的存储器装置，其还具备：
第9绝缘体，将所述第1半导体、所述第1电荷蓄积膜、所述第2电荷蓄积膜、所述第1绝缘体、所述第2绝缘体、所述第3绝缘体、及所述第4绝缘体中的每一个分离成2个部分；及
第10绝缘体，将所述第1半导体、所述第1电荷蓄积膜、所述第2电荷蓄积膜、所述第1绝缘体、所述第2绝缘体、所述第1牺牲材、及所述第2牺牲材中的每一个分离成2个部分。
8.根据权利要求1所述的存储器装置，其中
所述第1氧化膜及所述第2氧化膜包含硼(B)或磷(P)。
9.根据权利要求1所述的存储器装置，其中
所述第1积层体、所述第1绝缘体、所述第3绝缘体、所述第1电荷蓄积膜、所述第1半导体的所述第1部分、所述第1半导体的所述第2部分、所述第2电荷蓄积膜、所述第4绝缘体、所述第2绝缘体、及所述第2积层体沿着所述第1积层体及所述第2积层体的积层面内的第2方向依序排列；
所述第1绝缘体、所述第3绝缘体、所述第1电荷蓄积膜、所述第1半导体的所述第1部分、所述第1半导体的所述第2部分、所述第2电荷蓄积膜、所述第4绝缘体、及所述第2绝缘体在所述积层面内沿着与所述第2方向交叉的第3方向延伸。
10.根据权利要求9所述的存储器装置，其中
沿着所述第3方向，所述第1半导体、所述第1电荷蓄积膜、及所述第2电荷蓄积膜短于所述第3绝缘体及所述第4绝缘体。
11.根据权利要求10所述的存储器装置，其中
沿着所述第3方向，所述第1半导体短于所述第1电荷蓄积膜及所述第2电荷蓄积膜。
12.根据权利要求11所述的存储器装置，其中
所述第1电荷蓄积膜及所述第2电荷蓄积膜包含硼(B)或碳(C)。
13.根据权利要求9所述的存储器装置，其还具备：
2个第9绝缘体，各自将所述第1半导体、所述第1电荷蓄积膜、所述第2电荷蓄积膜、所述第1绝缘体、所述第2绝缘体、所述第3绝缘体、及所述第4绝缘体中的每一个分离成2个部分，并沿着所述第3方向排列；且
所述第1导电体中夹在所述2个第9绝缘体之间的部分的沿着所述第3方向的长度，短于夹在所述2个第9绝缘体之间的所述第1电荷蓄积膜及所述第2电荷蓄积膜的沿着所述第3方向的长度。
14.根据权利要求9所述的存储器装置，其中
所述第1半导体、所述第1电荷蓄积膜、及所述第2电荷蓄积膜中每一个的膜厚朝着在所述积层面内沿着与所述第2方向交叉的第3方向的端部逐渐变薄。
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