JP6084246B2 - 3d独立二重ゲートフラッシュメモリ - Google Patents
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- 239000004020 conductor Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 238000003860 storage Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 239000011810 insulating material Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 149
- 239000000463 material Substances 0.000 description 36
- 230000008569 process Effects 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000006260 foam Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Description
アレイにおけるメモリセルの層を、ワード線層デコーダの使用等によって選択すること、
選択された層における垂直チャネル構造のサイドを、偶数サイドまたは奇数サイドのワード線構造を選択すること等によって選択すること、
アレイにおける選択された行における垂直チャネル構造を、垂直チャネル構造の行のSSLスイッチを使用すること等によって選択すること、および
アレイにおける1または複数の選択された列における垂直チャネル構造の選択されたサイドの選択された層の電荷トラッピングサイトに電荷を蓄積して、垂直チャネル構造の選択された行に結合されているグローバルビット線のページバッファ等のビット線回路を使用してデータを表わすこと。
Claims (12)
- 導電ストリップの第1および第2の多層スタックと、
前記第1および第2のスタックの間の複数のアクティブピラーであって、各アクティブピラーが垂直チャネル構造、電荷蓄積層、および絶縁層を含み、アクティブピラーの柱筒における絶縁層が、前記第1のスタックの層における第1の導電ストリップの第1の弧状端縁と、前記第2のスタックの同じ層における第2の導電ストリップの第2の弧状端縁とに接触している、複数のアクティブピラーと、
前記第1および第2のスタックの間の前記複数のアクティブピラーの間に交互配置される複数のスタック間絶縁柱と、
前記導電ストリップの前記第1および第2の多層スタックにおける前記導電ストリップの独立バイアシングのために構成されるワード線駆動回路と、
ランディングパッド素子の第1の多層スタックであって、当該第1の多層スタックにおけるランディングパッド素子が、前記導電ストリップの前記第1の多層スタックの対応する層における導電ストリップに接続される、ランディングパッド素子の第1の多層スタックと、
ランディングパッド素子の第2の多層スタックであって、
当該第2の多層スタックにおけるランディングパッド素子が、前記導電ストリップの前記第2の多層スタックの対応する層における導電ストリップに接続され、
前記ワード線駆動回路は、前記ランディングパッド素子の前記第1および第2の多層スタックにおけるランディングパッド素子を介して前記第1および第2の導電ストリップに接続される、ランディングパッド素子の第2の多層スタックと、
前記複数のアクティブピラーにおける前記アクティブピラーの列のそれぞれをページバッファへ接続するスタックの上のグローバルビット線と、
前記複数のアクティブピラーの最上柱筒のストリング選択スイッチと、
前記複数のアクティブピラーの下方のソース線導体構造と、
を含み、
前記複数のアクティブピラーのうちの少なくとも1つが、前記複数のアクティブピラーの下方の前記ソース線導体構造と前記導電ストリップの前記第1の多層スタックと前記導電ストリップの前記第2の多層スタックの上のソース線とに接続される、
メモリデバイス。 - 少なくとも1つの前記柱筒における前記アクティブピラーの断面は、前記第1および第2の導電ストリップと略平行な長軸を有する略楕円形であり、前記断面の前記長軸は短軸よりも長い、
請求項1に記載のメモリデバイス。 - 前記柱筒における前記アクティブピラーの断面は、前記第1の弧状端縁および前記第2の弧状端縁の平均曲率半径が同じ層の前記絶縁柱に隣接する前記柱筒の平均曲率半径よりも大きくなるように構成される、
請求項1に記載のメモリデバイス。 - 前記複数のアクティブピラーのそれぞれのアクティブピラーをビット線回路へ接続する前記スタックの上の連結素子と、
前記ソース線導体構造に接続される前記第1および第2の多層スタックの間のアクティブピラーを含み、前記導電ストリップの前記第1および第2の多層スタックの上に直交して配置される少なくとも1つの基準線構造と、を含む、
請求項1に記載のメモリデバイス。 - 前記スタック間絶縁柱と前記アクティブピラーとは組み合わさって前記導電ストリップの前記第1および第2の多層スタックを分離する、
請求項1に記載のメモリデバイス。 - 前記垂直チャネル構造は中央シームを有する、
請求項1に記載のメモリデバイス。 - 複数のワード線層であって、当該複数のワード線層のうちのワード線層が、第1のランディングパッド素子および前記第1のランディングパッド素子から離れて延びる複数の偶数ワード線を含む第1のワード線構造と、第2のランディングパッド素子および前記第2のランディングパッド素子から離れて延びて前記複数の偶数ワード線と互いに組み合わされる複数の奇数ワード線を含む第2のワード線構造とを含む、複数のワード線層と、
前記複数のワード線層を通って延びるアクティブピラーおよび絶縁ピラーの複数の行であって、前記複数の行のうちの行が、対応する偶数ワード線と奇数ワード線との間に配置され、前記複数の行のうちの行における前記アクティブピラーが、それぞれ、垂直チャネル構造、電荷蓄積層、および外側絶縁層を含み、当該行における前記絶縁ピラーが、前記アクティブピラーの間の前記偶数および奇数のワード線を分離する、アクティブピラーおよび絶縁ピラーの複数の行と、
前記複数のワード線層における前記アクティブピラーの柱筒では、前記アクティブピラーの前記外側絶縁層が偶数ワード線の第1の弧状端縁および奇数ワード線の第2の弧状端縁と接触する、
前記複数の行における前記アクティブピラーの列のそれぞれをページバッファへ接続するスタックの上のグローバルビット線と、
前記アクティブピラーの最上柱筒のストリング選択スイッチと、
前記複数の層における第1および第2のワード線構造の独立バイアシングのために構成されるワード線駆動回路と、
前記アクティブピラーの複数の行の下方のソース線導体構造と、を含み、
各行における少なくとも1つの前記複数のアクティブピラーが、当該行の下方の前記ソース線導体構造と前記複数のワード線層の上のソース線とに接続される、
メモリデバイス。 - 少なくとも1つの前記柱筒における前記アクティブピラーの断面は、第1および第2の導電ストリップと略平行な長軸を有する略楕円形であり、前記断面の前記長軸は短軸よりも長い、
請求項7に記載のメモリデバイス。 - 前記柱筒における前記アクティブピラーの断面は、前記第1の弧状端縁および前記第2の弧状端縁の平均曲率半径が同じ層の絶縁柱に隣接する前記柱筒の平均曲率半径よりも大きくなるように構成される、
請求項7に記載のメモリデバイス。 - 絶縁材料によって分離される第1の導電性材料の複数の層を集積回路基板上に形成することと、
前記第1の導電性材料の複数の層を通って延びるアクティブピラーおよび絶縁ピラーの複数の行を形成することであって、前記複数の行うちの行における前記アクティブピラーが、それぞれ、垂直チャネル構造、電荷蓄積層、および外側絶縁層を含み、所与の行における前記絶縁ピラーが、当該所与の行における前記アクティブピラーの間に配置されることと、
第1のランディングパッド素子と、アクティブピラーおよび絶縁ピラーの行の間を前記第1のランディングパッド素子から離れて延びる複数の偶数ワード線とを含む第1のワード線構造と、第2のランディングパッド素子と、アクティブピラーおよび絶縁ピラーの行の間を前記第2のランディングパッド素子から離れて延び、前記複数の偶数ワード線と互いに組み合わされる複数の奇数ワード線とを含む第2のワード線構造とを、前記複数の層のうちの層において画定するために、前記複数の層のエッチングを行うことであって、前記複数のワード線層における前記アクティブピラーの柱筒では、前記アクティブピラーの前記外側絶縁層が偶数ワード線の第1の弧状端縁および奇数ワード線の第2の弧状端縁と接触することと、
前記複数の層の下方にソース線導体構造を形成することと、
前記複数の層において前記第1および第2のワード線構造の独立バイアシングのために構成されるワード線駆動回路を形成することと、
ストリング選択線を画定するために前記複数の層の最上層をエッチングすることによって、前記最上層の前記アクティブピラーの柱筒にストリング選択スイッチが形成されることと、
前記複数の行におけるそれぞれのアクティブピラーの列をページバッファへ接続する前記スタックの上にグローバルビット線を形成することと、
前記複数のワード線層の上にソース線を形成することで、各行における少なくとも1つの前記アクティブピラーを、当該行の下方の前記ソース線導体構造と前記複数のワード線層の上のソース線とに接続させること、
を含むメモリデバイスを製造するための方法。 - 前記複数の行を形成することは、
前記複数の層において第1のパターンの孔のエッチングを行うこと、および、前記第1のパターンの孔に絶縁材料を満たすことと、
前記複数の層において第2のパターンの孔のエッチングを行うことであって、前記第2のパターンの孔は、前記第1のパターンの孔に満たされる絶縁材料と接触し、かつ、行を形成することと、
多層誘電体電荷蓄積構造および垂直チャネル構造を前記第2のパターンの孔における孔の内側に堆積させることと、を含む、
請求項10に記載の方法。 - 前記第2のパターンの孔のうちの孔は、前記行と並ぶ長軸を有する楕円形であり、前記第1および第2の弧状端縁の平均曲率半径は、前記第1のパターンの孔に隣接する前記第2のパターンの孔の平均曲率半径よりも大きい、
請求項10に記載の方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/284,306 US9397110B2 (en) | 2014-05-21 | 2014-05-21 | 3D independent double gate flash memory |
US14/284,306 | 2014-05-21 | ||
US14/460,328 US9520485B2 (en) | 2014-05-21 | 2014-08-14 | 3D independent double gate flash memory on bounded conductor layer |
US14/460,328 | 2014-08-14 | ||
US14/471,788 | 2014-08-28 | ||
US14/471,788 US9147468B1 (en) | 2014-05-21 | 2014-08-28 | Multiple-bit-per-cell, independent double gate, vertical channel memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015228484A JP2015228484A (ja) | 2015-12-17 |
JP6084246B2 true JP6084246B2 (ja) | 2017-02-22 |
Family
ID=54882735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015044848A Active JP6084246B2 (ja) | 2014-05-21 | 2015-03-06 | 3d独立二重ゲートフラッシュメモリ |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6084246B2 (ja) |
KR (1) | KR101742095B1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107393537A (zh) * | 2016-03-07 | 2017-11-24 | 杭州海存信息技术有限公司 | 用于语音识别的处理器 |
JP6495852B2 (ja) | 2016-03-15 | 2019-04-03 | 東芝メモリ株式会社 | 記憶装置 |
KR101940374B1 (ko) * | 2016-05-19 | 2019-04-11 | 연세대학교 산학협력단 | 3 차원 비휘발성 메모리 소자 및 이의 제조 방법 |
US10096655B1 (en) * | 2017-04-07 | 2018-10-09 | Micron Technology, Inc. | Three dimensional memory array |
KR101933307B1 (ko) * | 2017-05-17 | 2019-03-15 | 연세대학교 산학협력단 | 3 차원 비휘발성 메모리 소자 및 이의 제조 방법 |
JP6877303B2 (ja) * | 2017-09-07 | 2021-05-26 | キオクシア株式会社 | 半導体記憶装置及びその駆動方法 |
JP7123585B2 (ja) * | 2018-03-15 | 2022-08-23 | キオクシア株式会社 | 半導体記憶装置 |
US11250911B2 (en) | 2018-10-18 | 2022-02-15 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and operating method of the same |
KR102631354B1 (ko) | 2018-10-18 | 2024-01-31 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
US10971210B2 (en) | 2018-10-18 | 2021-04-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and operating method of the same |
KR102142591B1 (ko) * | 2018-11-13 | 2020-08-07 | 삼성전자 주식회사 | 필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법 |
KR20210012425A (ko) | 2019-07-25 | 2021-02-03 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
PL238716B1 (pl) * | 2019-07-30 | 2021-09-27 | Golofit Krzysztof | Przestrzenny układ scalony |
WO2021044618A1 (ja) * | 2019-09-06 | 2021-03-11 | キオクシア株式会社 | メモリデバイス |
WO2021053725A1 (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | メモリデバイス |
WO2021192051A1 (ja) * | 2020-03-24 | 2021-09-30 | キオクシア株式会社 | 半導体記憶装置 |
US11916011B2 (en) * | 2021-04-14 | 2024-02-27 | Macronix International Co., Ltd. | 3D virtual ground memory and manufacturing methods for same |
JP2022180178A (ja) * | 2021-05-24 | 2022-12-06 | キオクシア株式会社 | メモリシステム |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7906818B2 (en) * | 2008-03-13 | 2011-03-15 | Micron Technology, Inc. | Memory array with a pair of memory-cell strings to a single conductive pillar |
JP2011060991A (ja) * | 2009-09-10 | 2011-03-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2011165815A (ja) * | 2010-02-08 | 2011-08-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5603834B2 (ja) * | 2011-06-22 | 2014-10-08 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
-
2015
- 2015-03-06 JP JP2015044848A patent/JP6084246B2/ja active Active
- 2015-03-09 KR KR1020150032601A patent/KR101742095B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JP2015228484A (ja) | 2015-12-17 |
KR101742095B1 (ko) | 2017-05-31 |
KR20150134260A (ko) | 2015-12-01 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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R150 | Certificate of patent or registration of utility model |
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