KR102631354B1 - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 이의 동작 방법이 개시된다. 본 개시에 따른 비휘발성 메모리 장치는 복수의 제1 메모리 셀들을 포함하는 제1 메모리 스택, 상기 제1 메모리 스택과 독립적인 채널 홀 생성 공정으로 생성되는 복수의 제2 메모리 셀들을 포함하고, 상기 제1 메모리 스택에 수직으로 스택되는 제2 메모리 스택 및 메모리 동작 시 상기 제1 메모리 스택의 셀 특성을 판별하기 위해 인가한 제1 인가 전압을 기초로 상기 제2 메모리 스택에 인가하는 제2 인가 전압의 전압 레벨을 조절하도록 구성되는 제어 로직을 포함할 수 있다.
Description
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 복수의 메모리 스택들을 포함하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
비휘발성 메모리 장치는 3D 메모리 셀 어레이를 가질 수 있는데, 독립적인 채널홀 생성 공정으로 생성된 복수의 메모리 스택들을 쌓음으로써 형성되는 더블 스택 구조가 개발되었다. 더블 스택 구조의 메모리 셀 어레이에 대해서 통상적인 싱글 스택 구조와 다른 데이터 입출력 방법이 요구되어 왔다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 더블 스택 구조에서 제1 메모리 스택의 인가 전압을 기초로 제2 메모리 스택의 인가 전압을 결정하는 비휘발성 메모리 장치 및 이의 동작 방법을 제공하는데 있다.
본 개시의 기술적 사상이 해결하고자 하는 또 다른 과제는 더블 스택 구조의 메모리 셀 어레이에 대한 프로그램 동작 시 스택 간에 교대로 프로그램을 수행하는 비휘발성 메모리 장치 및 이의 동작 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 복수의 제1 메모리 셀들을 포함하는 제1 메모리 스택, 상기 제1 메모리 스택과 독립적인 채널 홀 생성 공정으로 생성되는 복수의 제2 메모리 셀들을 포함하고, 상기 제1 메모리 스택에 수직으로 스택되는 제2 메모리 스택 및 메모리 동작 시 상기 제1 메모리 스택의 셀 특성을 판별하기 위해 인가한 제1 인가 전압을 기초로 상기 제2 메모리 스택에 인가하는 제2 인가 전압의 전압 레벨을 조절하도록 구성되는 제어 로직를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인과 순차적으로 연결되는 복수의 제1 메모리 셀들, 제N+1 워드라인 내지 제M(M은 N+1보다 큰 정수) 워드라인과 순차적으로 연결되는 복수의 제2 메모리 셀들 및 제1 비트 시퀀스 및 제2 비트 시퀀스를 순차적으로 프로그램하는 경우, 제k 워드라인(k는 1이상 N이하의 정수)을 구동함으로써 상기 제k 워드라인에 연결되는 제1 메모리 셀들에 상기 제1 비트 시퀀스를 프로그램하고, 제k+N 워드라인을 구동함으로써 상기 제k+N 워드라인에 연결되는 제2 메모리 셀들에 상기 제2 비트 시퀀스를 프로그램하도록 구성되는 제어 로직을 포함하고, 상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들은 독립적인 채널홀 공정이 수행되는 서로 다른 메모리 스택에 위치하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 제1 메모리 스택 및 제2 메모리 스택을 포함하는 메모리 장치에 대한 프로그램 방법은 상기 제1 메모리 스택에 포함되는 메모리 셀들의 셀 특성 판별을 위해 복수의 제1 프로그램 전압들을 상기 제1 메모리 스택에 순차적으로 인가함으로써 상기 제1 메모리 스택에 포함되는 제1 메모리 셀을 프로그램하는 단계, 상기 복수의 제1 프로그램 전압들 중 적어도 하나를 기초로 제2 프로그램 전압을 결정하는 단계 및 상기 제2 프로그램을 상기 제2 메모리 스택에 인가함으로써 상기 제2 메모리 스택에 포함되는 제2 메모리 셀을 프로그램하는 단계를 포함하고, 상기 제1 메모리 스택 및 상기 제2 메모리 스택은 독립적인 채널 홀 생성 공정을 통해 형성되는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 더블 스택 구조를 갖는 비휘발성 메모리 장치는 제1 메모리 스택에 대한 인가 전압을 기초로 제2 메모리 스택에 대한 인가 전압을 결정함으로써 불필요한 전압 인가를 막을 수 있고, 프로그램/리드 속도가 빨라짐에 따라서 성능이 향상될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 4은 도 3의 메모리 블록을 나타내는 사시도이다
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이 생성 방법을 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 스택 매니저의 워드라인에 대한 인가 전압들을 나타내는 표이다.
도 8은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 셀의 셀 산포를 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 15은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 17은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 18은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 19은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 4은 도 3의 메모리 블록을 나타내는 사시도이다
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이 생성 방법을 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 스택 매니저의 워드라인에 대한 인가 전압들을 나타내는 표이다.
도 8은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 셀의 셀 산포를 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 15은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 17은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 18은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 19은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 시스템(1)은 메모리 컨트롤러(20) 및 비휘발성 메모리 장치(10)를 포함할 수 있다. 일 예시에서, 호스트(HOST), 메모리 컨트롤러(20) 및 비휘발성 메모리 장치(10) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(20) 및 비휘발성 메모리 장치(10)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 제공될 수 있다.
메모리 컨트롤러(20)는 호스트(HOST)로부터 수신된 라이트 요청 또는 리드 요청에 응답하여 비휘발성 메모리 장치(10)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 호스트로부터 수신된 라이트 요청 또는 리드 요청에 응답하여 커맨드(CMD) 및 어드레스(ADDR)를 비휘발성 메모리 장치(10)로 전송할 수 있다. 메모리 컨트롤러(20)가 비휘발성 메모리 장치(10)로 전송하는 어드레스(ADDR)는 비휘발성 메모리 장치(10)의 물리적 어드레스일 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(10)와 데이터(DATA)를 주고 받을 수 있다. 일 예시에서, 커맨드(CMD)가 라이트 커맨드(CMD_w)인 경우, 비휘발성 메모리 장치(10)는 메모리 컨트롤러(20)로부터 수신한 데이터(DATA)를 메모리 셀 어레이(140)에 라이트할 수 있고, 커맨드(CMD)가 리드 커맨드(CMD_r)인 경우, 비휘발성 메모리 장치(10)는 메모리 컨트롤러(20)로부터 수신한 어드레스(ADDR)에 저장된 데이터(DATA)를 메모리 컨트롤러(20)에 출력할 수 있다.
비휘발성 메모리 장치(10)는 스택 매니저(120) 및 메모리 셀 어레이(140)를 포함할 수 있다. 메모리 셀 어레이(140)는 복수의 메모리 스택들을 포함할 수 있고, 스택 매니저(120)는 복수의 메모리 스택들에 대한 프로그램 동작 및 리드 동작을 제어할 수 있다. 본 명세서에서, 프로그램 동작이란 데이터를 메모리 셀 어레이에 라이트하기 위해 메모리 셀 어레이에 포함되는 메모리 셀을 특정 문턱 전압을 갖도록 하는 일련의 동작을 의미할 수 있고, 리드 동작이란 프로그램된 메모리 셀의 문턱 전압 레벨을 통해 메모리 셀 어레이에 저장된 데이터를 판단하는 동작을 의미할 수 있다.
본 개시의 일 실시예에 따르면, 스택 매니저(120)는 복수의 메모리 스택들 중 어느 하나에 대한 인가 전압을 이용하여 다른 스택에 대한 인가 전압을 결정할 수 있다. 인가 전압에는 프로그램 동작에 필요한 프로그램 전압 및 리드 동작에 필요한 리드 전압이 포함될 수 있다.
프로그램 동작 시에 비휘발성 메모리 장치(10)는 메모리 셀에 복수의 프로그램 전압들을 인가함으로써 메모리 셀에 대한 프로그램을 수행할 수 있다. 본 개시의 일 실시예에 따르면, 스택 매니저(120)는 복수의 메모리 스택들 중 어느 하나에 대해 복수의 프로그램 전압들을 인가하고, 복수의 프로그램 전압들 중 어느 한 프로그램 전압을 이용하여 다른 스택에 대한 프로그램을 수행함으로써 다른 스택에 인가하는 전압의 개수를 줄일 수 있다. 이에 따라서, 프로그램 동작에 소요되는 시간이 감소하고, 프로그램 동작의 성능이 증가할 수 있다. 이에 관해서는 도 8 등에서 상세하게 후술한다.
리드 동작에서 비휘발성 메모리 장치(10)는 메모리 셀로부터 리드한 데이터가 에러 정정에 실패하는 경우, 복수의 리드 전압을 인가함으로써 리드 전압 레벨을 변경할 수 있다. 본 개시의 일 실시예에 따르면, 스택 매니저(120)는 복수의 메모리 스택들 중 어느 하나에 대해 복수의 리드 전압들을 인가하고, 복수의 리드 전압들 중 어느 한 리드 전압을 이용하여 다른 스택에 대한 리드를 수행함으로써 다른 스택에 인가하는 전압의 개수를 줄일 수 있다. 이에 따라서, 리드 동작에 소요되는 시간이 감소하고, 리드 동작의 성능이 증가할 수 있다. 이에 관해서는 도 12 등에서 상세하게 후술한다.
본 개시의 일 실시예에 따르면, 스택 매니저(120)는 프로그램 동작에서 복수의 메모리 스택들에 포함되는 메모리 셀에 대한 프로그램 순서를 복수의 메모리 스택들 간에 교대로 수행할 수 있다. 이에 따라서 같은 채널 홀 특성을 가진 메모리 셀들에 대한 프로그램 동작은 같이 수행될 수 있다. 이에 관해서는 도 14 등에서 상세하게 후술한다.
본 개시의 일 실시예에 따르면, 스택 매니저(120)는 복수의 메모리 스택들 중 하부에 위치하는 메모리 셀들은 제1 비트수로, 중간에 위치하는 메모리 셀들은 제2 비트수로, 상부에 위치하는 메모리 셀들은 제3 비트수로 프로그램할 수 있다. 이에 관해서는 도 17 등에서 상세하게 후술한다.
메모리 셀 어레이(140)는 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 스택들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 실시예들을 상술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
복수의 메모리 스택들 각각은 3차원 (3D) 어레이를 구성할 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미할 수 있다. 상기 복수의 메모리 스택들 각각은 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 메모리 셀 어레이(140)는 복수의 메모리 스택들이 서로 채널 홀이 연결되는 형태로 스택됨에 따라서 형성되는 더블 스택 구조를 가질 수 있다. 더블 스택 구조에 관해서는 도 4 및 도 5에서 상세하게 후술한다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0334232호 및 미국특허공개공보 제8,488,381호는 본 명세서에 인용 형식으로 결합된다.
본 실시예에서, 메모리 셀 어레이(140)에 포함되는 각 메모리 셀은 2 비트 이상의 데이터를 저장하는 멀티 레벨셀(multi level cell, MLC)일 수 있다. 예를 들어, 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 예로서, 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트 데이터를 저장하는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(140)에 포함되는 일부 메모리 셀들은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀(multi level cell, MLC)일 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다. 도 1과 중복되는 내용은 생략한다.
도 2를 참조하면, 비휘발성 메모리 장치(10)는 제어 로직(100), 페이지 버퍼(130), 메모리 셀 어레이(140), 전압 생성기(130), 로우 디코더(135) 및 입출력 회로(170)를 포함할 수 있다.
제어 로직(100)은 스택 매니저(120)를 포함할 수 있다. 제어 로직(100)은 메모리 컨트롤러(도 1의 20)로부터 수신한 커맨드(CMD_w/CMD_r) 및 어드레스(ADDR)를 기초로 하여, 메모리 셀 어레이(140)에 데이터를 라이트하거나 메모리 셀 어레이(140)로부터 데이터를 리드하기 위한 각종 제어 신호를 출력할 수 있다.
스택 매니저(120)는 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 각각 또는 같이 제어하기 위한 각종 제어 신호(예를 들면, 전압 제어 신호(Ctrl_vol) 및 로우 어드레스(X-ADDR))를 출력할 수 있다. 본 명세서에서 편의상, 스택 매니저(120)가 복수의 메모리 스택들(ST1, ST2)에 대한 인가 전압의 정보를 포함하는 전력 제어 신호(Ctrl_vol)를 전압 생성기(130)에 출력하는 것은 스택 매니저(120)가 복수의 메모리 스택들(ST1, ST2)에 각종 전압을 출력한다고 할 수 있다.
또한, 본 명세서에서 편의상, 스택 매니저(120)가 프로그램 또는 리드 동작을 위해 프로그램 또는 리드 대상이 되는 선택 메모리 셀과 연결되는 워드라인(WL)의 어드레스 정보를 포함하는 로우 어드레스(X-ADDR)를 로우 디코더(135)에 출력하는 것은 스택 매니저(120)가 복수의 메모리 스택들(ST1, ST2)에 포함되는 선택 메모리 셀을 프로그램 하거나 선택 메모리 셀로부터 리드한다고 할 수 있다.
메모리 셀 어레이(140)는 수직으로 스택된 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 제1 메모리 스택(ST1)은 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인(WL1~WLN)을 통해 로우 디코더(135)와 연결될 수 있고, 제2 메모리 스택(ST2)은 제N+1 워드라인 내지 제M(M은 N 이상의 정수) 워드라인(WLN+1~WLM)을 통해 로우 디코더(135)와 연결될 수 있다. 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)에 대해서는 도 4 등에서 상세하게 후술한다.
전압 생성기(130)는 전압 제어 신호(Ctrl_vol)를 기초로 하여 메모리 셀 어레이(140)에 대한 프로그램, 리드 및 이레이즈 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(130)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압(또는 라이트 전압), 리드 전압, 패스 전압(또는 워드 라인 비선택 전압), 검증 전압 또는 리커버리 전압 등을 생성할 수 있다.
로우 디코더(135)는 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL1~WLM) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(135)는 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시, 로우 디코더(135)는 선택 워드라인에 프로그램 전압과 검증 전압을, 비선택 워드 라인에는 프로그램 인히빗 전압을 인가할 수 있다. 리드 동작시, 로우 디코더(135)는 선택 워드 라인에는 리드 전압을, 비선택된 워드 라인에는 리드 인히빗 전압을 인가할 수 있다. 리커버리 동작시, 로우 디코더(135)는 선택 워드라인에 리커버리 전압을 인가할 수 있다. 또한, 로우 디코더(135)는 로우 어드레스(X-ADDR)에 응답하여 스트링 선택 라인들 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼(150)는 비트라인(BL)을 통해 메모리 셀 어레이(140)와 연결되고, 제어 로직(110)으로부터 수신한 컬럼 어드레스(Y-ADDR)에 기초하여 비트라인(BL)을 선택할 수 있다. 입출력 회로(160)는 외부(예를 들어, 도 1의 메모리 컨트롤러(20))로부터 데이터(DATA)를 입력 받고, 입력된 데이터(DATA)를 메모리 셀 어레이(140)에 저장하거나, 메모리 셀 어레이(140)로부터 데이터(DATA)를 읽고, 리드된 데이터(DATA)를 외부로 출력할 수 있다.
도 3는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 3를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 140)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0)은 복수의 낸드 셀 스트링들(NS11 ~ NS33), 복수의 워드 라인들(WL1 ~ WL8), 복수의 비트 라인들(BL1 ~ BL3), 복수의 그라운드 선택 라인들(GSL1 ~ GSL3), 복수의 셀 스트링 선택 라인들(SSL1 ~ SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 제1 워드라인 내지 제4 워드라인(WL1~WL4)과 연결되는 복수의 제1 메모리 셀들(MC1_1~MC1_4)은 제1 메모리 스택(ST1)을 구성할 수 있고, 제5 워드라인 내지 제8 워드라인(WL5~WL8)과 연결되는 복수의 제2 메모리 셀들(MC2_1~MC2_4)은 제2 메모리 스택(ST2)을 구성할 수 있다. 여기서, 낸드 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수, 셀 스트링 선택 라인들의 개수 및 메모리 스택들(ST1, ST2) 각각을 구성하는 메모리 셀들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 셀 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 셀 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 셀 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 셀 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 셀 스트링 선택 라인(SSL3)에 연결된 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
셀 스트링 선택 트랜지스터(SST)는 대응하는 셀 스트링 선택 라인(SSL1 ~ SSL3)에 연결된다. 복수의 메모리 셀들(MC1_1~MC2_4)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 ~ GSL3)에 연결된다. 셀 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 ~ BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 셀 스트링 선택 라인들(SSL1 ~ SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 ~ GSL3)도 서로 분리되어 있을 수 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 셀 스트링 선택 라인(SSL1)이 선택된다. 그라운드 선택 라인들(GSL1 ~ GSL3)은 서로 공통으로 연결될 수도 있다. 또한, 메모리 스택들(ST1, ST2) 각각의 동일 높이의 워드라인들(예를 들면, WL1과 WL5)에 연결되는 메모리 셀들(예를 들면, MC1_1과 MC2_1)은 서로 유사한 성질을 가질 수 있다. 이에 관해서는 도 4에서 후술한다.
도 4은 도 3의 메모리 블록을 나타내는 사시도이다.
도 4를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 140)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 4에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 ~ WL8), 그리고 3개의 비트 라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다.
기판(SUB) 상에는 제1 메모리 스택(ST1)이 제공될 수 있다. 자세하게는, 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 식각에 따른 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL4)과 같은 게이트 전극(GE)이 제공된다.
본 개시의 기술적 사상에 따른 메모리 블록(BLK0)은 상술한 방법으로 생성된 제1 메모리 스택(ST1) 상에 동일한 방법으로 생성된 제2 메모리 스택(ST2) 이 추가적으로 제공될 수 있다. 제2 메모리 스택(ST2)까지 연장된 복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이 생성 방법을 나타내는 도면이다. 자세하게는, 도 5는 도 4의 A-A’방향으로 절단한 절단면을 나타낸다. 도 4에서 상술한 내용은 생략한다.
도 5를 참조하면, 도 4에서 상술한 방법에 의해 생성된 복수의 레이어들 상에 제1 식각(Etch1)을 통해 제1 메모리 스택(ST1)이 생성될 수 있다. 또한, 제1 메모리 스택(ST1)과 독립적으로 생성한 복수의 레이어들 상에 제2 식각(Etch2)을 통해 제2 메모리 스택(ST2)이 생성될 수 있다. 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)이 서로 채널홀을 공유하도록 스택됨으로써 메모리 셀 어레이(140)가 생성될 수 있다. 제1 메모리 스택(ST1)은 제2 워드라인(WL2)과 연결되는 제1 메모리 셀(MC1)을 포함할 수 있고, 제2 메모리 스택(ST2)은 제6 워드라인(WL6)과 연결되는 제2 메모리 셀(MC2)을 포함할 수 있다.
제1 메모리 스택(ST1)과 제2 메모리 스택(ST2)은 동일한 식각 공정을 포함하는 동일 생성 공정을 거치기 때문에, 동일 높이에 있는 메모리 셀들(예를 들면, MC1과 MC2)에 포함되는 채널홀의 너비(W1, W2)는 유사한 프로파일을 형성할 수 있다. 일 예로써, 제1 메모리 셀(MC1)에 포함되는 채널홀의 제1 너비(W1)는 제2 메모리 셀(MC2)에 포함되는 채널홀의 제2 너비(W2)와 동일하거나 유사할 수 있다. 따라서, 이에 따른 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)의 각종 동작이 유사할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 동일 높이에 있는 메모리 셀들(예를 들면, MC1과 MC2)간의 유사한 프로그램/리드 성질을 이용하여 복수의 메모리 스택들(ST1, ST2)에 대한 프로그램/리드 동작을 수행함으로써 프로그램/리드 동작을 개선할 수 있다. 즉, 비휘발성 메모리 장치는 제1 메모리 스택(ST1)에 대한 셀 특성 판별을 위해 인가한 복수의 인가 전압들 중 어느 하나를 기초로 제2 메모리 스택(ST2)에 인가하는 인가 전압을 결정할 수 있다. 일 실시예에서, 셀 특성을 판별하기 위해 메모리 셀들에 인가되는 복수의 인가 전압들은 ISPP(Incremental Step Pulse Programming)를 위한 복수의 제1 프로그램 전압일 수 있고, 비휘발성 메모리 장치는 제1 메모리 스택(ST1)에 적용한 복수의 제1 프로그램 전압들 중 어느 하나를 스타트 바이어스로 하여 제2 메모리 스택(ST2)에 적용할 수 있다. 일 실시예에서, 셀 특성을 판별하기 위해 메모리 셀들에 인가되는 복수의 인가 전압은 리드 리트라이를 위한 복수의 제1 리드 전압들일 수 있고, 비휘발성 메모리 장치는 제1 메모리 스택(ST1)에 적용한 복수의 제1 리드 전압들 중 어느 하나를 제2 메모리 스택(ST2)에 적용함으로써 리드 리트라이 동작을 수행할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 6을 참조하면, 비휘발성 메모리 장치(10)는 스택 매니저(120), 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 제1 메모리 스택(ST1)은 복수의 제1 메모리 셀들(MC1_1~MC1_4)을 포함하고, 제2 메모리 스택(ST2)은 복수의 제2 메모리 셀들(MC2_1~MC2_4)을 포함할 수 있다. 또한, 복수의 제1 메모리 셀들(MC1_1~MC1_4)은 순차적으로 제1 워드라인(WL1) 내지 제4 워드라인과 연결될 수 있고, 복수의 제2 메모리 셀들(MC2_1~MC2_4)은 제5 워드라인(WL5) 내지 제8 워드라인과 연결될 수 있다.
스택 매니저(120)는 제1 워드라인(WL1)에 복수의 제1 인가 전압들(V1_1~V1_4)을 인가할 수 있다. 일 실시예에서, 복수의 제1 인가 전압들(V1_1~V1_4)이 프로그램 전압인 경우, 스택 매니저(120)는 제1 워드라인(WL1)에 복수의 제1 인가 전압들(V1_1~V1_4)을 순차적으로 인가함으로써 제1 워드라인(WL1)과 연결된 제1 메모리 셀(MC1_1)을 프로그램할 수 있다. 일 실시예에서, 복수의 제1 인가 전압들(V1_1~V1_4)이 에러 정정 실패에 따라서 변경된 리드 전압인 경우, 스택 매니저(120)는 제1 워드라인(WL1)에 복수의 제1 인가 전압들(V1_1~V1_4)을 순차적으로 인가함으로써 제1 워드라인(WL1)과 연결된 제1 메모리 셀(MC1_1)로부터 데이터를 리드할 수 있다.
스택 매니저(120)는 제1 워드라인(WL1)에 인가한 복수의 제1 인가 전압들(V1_1~V1_4) 중 어느 한 인가 전압(V1_4)을 제5 워드라인(WL5)에 인가할 수 있다. 일 실시예에서 복수의 제1 인가 전압들(V1_1~V1_4)이 프로그램 전압들인 실시예에서, 스택 매니저(120)는 ISPP를 위해 제1 워드라인(WL1)에 인가한 복수의 제1 인가 전압들(V1_1~V1_4) 중 어느 한 인가 전압(V1_4)을 스타트 바이어스(Start Bias)로써 제5 워드라인(WL5)에 인가함으로써 제5 워드라인(WL5)과 연결된 제2 메모리 셀(MC2_1)을 프로그램할 수 있다.
일 실시예에서 복수의 제1 인가 전압들(V1_1~V1_4)이 리드 전압들인 실시예에서, 스택 매니저(120)는 제5 워드라인(WL5)과 연결된 제2 메모리 셀(MC2_1)로부터 리드한 데이터에 대한 에러 정정이 실패하는 경우, 복수의 제1 인가 전압들(V1_1~V1_4) 중 어느 한 인가 전압(V1_4)을 변경된 리드 전압으로써 제5 워드라인(WL5)에 인가함으로써 제5 워드라인(WL5)과 연결된 제2 메모리 셀(MC2_1)로부터 데이터를 리드할 수 있다.
본 개시의 기술적 사상에 따른 스택 매니저(120)는 제1 메모리 스택(ST1)에 대해 복수의 제1 인가 전압들(V1_1~V1_4)을 이용하여 제1 메모리 셀(MC1_1)에 대한 프로그램 동작 또는 리드 동작을 수행하고, 복수의 제1 인가 전압들(V1_1~V1_4) 중 어느 한 전압(V1_4)을 제1 메모리 셀(MC1_1)과 같은 높이에 있는 제2 메모리 스택(ST2)의 제2 메모리 셀(MC2_1)의 프로그램 또는 리드 동작에 활용함으로써 중복되는 전압의 인가를 막을 수 있고, 그 결과 프로그램 또는 리드 동작의 성능이 향상될 수 있다.
도 6의 예시에서는 제1 워드라인(WL1)과 연결되는 제1 메모리 셀(MC1_1)에 대한 인가 전압 정보를 이용하여 제5 워드라인(WL5)과 연결되는 제2 메모리 셀(MC2_1)의 인가 전압을 조절하는 실시예를 설명하고 있으나, 상술한 제5 워드라인(WL5)과 연결되는 제2 메모리 셀(MC2_1)의 인가 전압을 조절하는 방법은 나머지 제2 메모리 셀들(MC2_2~MC2_4)에도 적용될 수 있음은 당연하다.
도 6의 예시에서는 복수의 제1 인가 전압들(V1_1~V1_4)이 4개의 전압들을 포함하는 실시예가 도시되어 있으나, 이는 일 예시일 뿐이고, 복수의 제1 인가 전압들(V1_1~V1_4)은 4개보다 많거나 적은 개수의 전압들을 포함할 수 있다.
또한, 도 6의 예시에서는 비휘발성 메모리 장치가 2 개의 메모리 스택들(ST1, ST2)을 포함하고 메모리 스택들(ST1, ST2) 각각이 4개의 메모리 셀들을 포함하는 실시예가 도시되어 있으나, 이는 일 예시일 뿐이고, 비휘발성 메모리 장치가 2 개보다 많은 메모리 스택들을 포함하고, 메모리 스택들(ST1, ST2) 각각이 4개보다 많거나 적은 메모리 셀들을 포함하는 경우에도 본 개시의 기술적 사상이 적용될 수 있음은 당연하다.
도 7은 본 개시의 예시적 실시예에 따른 스택 매니저의 워드라인에 대한 인가 전압들을 나타내는 표이다. 도 6과 중복되는 내용은 생략한다.
도 6 및 도 7을 참조하면, 스택 매니저(120)는 도 7에 도시된 바와 같은 인가 전압 테이블(AVT)을 저장하고, 인가 전압 테이블(AVT)에 기초하여 워드라인들(WL1~WL8)에 전압을 인가할 수 있다.
스택 매니저(120)는 제1 워드라인(WL1)에 복수의 제1 인가 전압들(V1_1~V1_4)을 인가하고, 제1 인가 전압들(V1_1~V1_4) 중 어느 한 전압(V1_4)을 결정할 수 있다. 스택 매니저(120)는 결정된 전압(V1_4)을 인가 전압 테이블(AVT)에 업데이트할 수 있다. 이 후, 스택 매니저(120)는 제1 워드라인(WL1)과 같은 높이에 있는 제5 워드라인(WL5)에 결정된 전압(V1_4)을 인가함으로써 제5 워드라인(WL5)과 연결된 제2 메모리 셀(MC2_1)에 대한 프로그램 또는 리드 동작을 수행할 수 있다.
스택 매니저(120)는 제2 워드라인(WL2)에 복수의 제2 인가 전압들(V2_1~V2_4)을 인가하고, 제2 인가 전압들(V2_1~V2_4) 중 어느 한 전압(V2_4)을 결정할 수 있다. 스택 매니저(120)는 결정된 전압(V2_4)을 인가 전압 테이블(AVT)에 업데이트할 수 있다. 이 후, 스택 매니저(120)는 제2 워드라인(WL2)과 같은 높이에 있는 제6 워드라인(WL6)에 결정된 전압(V2_4)을 인가함으로써 제6 워드라인(WL6)과 연결된 제2 메모리 셀(MC2_2)에 대한 프로그램 또는 리드 동작을 수행할 수 있다.
스택 매니저(120)는 제3 워드라인(WL3)에 복수의 제3 인가 전압들(V3_1~V3_4)을 인가하고, 제3 인가 전압들(V3_1~V3_4) 중 어느 한 전압(V3_4)을 결정할 수 있다. 스택 매니저(120)는 결정된 전압(V3_4)을 인가 전압 테이블(AVT)에 업데이트할 수 있다. 이 후, 스택 매니저(120)는 제3 워드라인(WL3)과 같은 높이에 있는 제7 워드라인(WL7)에 결정된 전압(V3_4)을 인가함으로써 제7 워드라인(WL7)과 연결된 제2 메모리 셀(MC2_3)에 대한 프로그램 또는 리드 동작을 수행할 수 있다.
스택 매니저(120)는 제4 워드라인(WL4)에 복수의 제4 인가 전압들(V4_1~V4_4)을 인가하고, 제4 인가 전압들(V4_1~V4_4) 중 어느 한 전압(V4_4)을 결정할 수 있다. 스택 매니저(120)는 결정된 전압(V4_4)을 인가 전압 테이블(AVT)에 업데이트할 수 있다. 이 후, 스택 매니저(120)는 제4 워드라인(WL4)과 같은 높이에 있는 제8 워드라인(WL8)에 결정된 전압(V4_4)을 인가함으로써 제8 워드라인(WL8)과 연결된 제2 메모리 셀(MC2_4)에 대한 프로그램 또는 리드 동작을 수행할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다. 상세하게는 도 8은 비휘발성 메모리 장치의 프로그램 방법을 나타낸다.
도 2 및 도 8을 참조하면, 제1 메모리 스택(ST1)은 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인과 순차적으로 연결될 수 있고, 제2 메모리 스택(ST2)은 제N+1 워드라인 내지 제M(M은 N 이상의 정수) 워드라인과 순차적으로 연결될 수 있다.
스택 매니저(120)는 제k(k는 1이상 N이하의 정수) 워드라인과 연결되는 제1 메모리 셀에 복수의 프로그램 전압들을 인가할 수 있다(S110). 스택 매니저(120)는 복수의 프로그램 전압들 중 제1 프로그램 전압을 이용하여 제1 메모리 셀에 대한 프로그램을 완료할 수 있다(S120). 스택 매니저(120)는 제1 프로그램 전압을 제k 워드라인과 동일한 높이에 있는 제k+N 워드라인과 연결되는 제2 메모리 셀에 인가함으로써 제2 메모리 셀을 프로그램할 수 있다(S130).
도 9는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다. 도 6과 중복되는 내용은 생략한다.
도 9을 참조하면, 비휘발성 메모리 장치(10)는 스택 매니저(120), 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 스택 매니저(120)는 제1 워드라인(WL1)에 복수의 제1 인가 전압들(V1_1~V1_4)을 인가할 수 있다. 스택 매니저(120)는 제1 워드라인(WL1)에 인가한 복수의 제1 인가 전압들(V1_1~V1_4) 중 어느 한 전압(V1_4)에 오프셋(α) 더한 제2 인가 전압을 제5 워드라인(WL5)에 인가할 수 있다.
일 실시예에서, 스택 매니저(120)는 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)에 복수의 전압들을 인가함으로써 오프셋(α)을 결정할 수 있다. 이에 관해서는 도 11에서 후술한다.
일 실시예에서, 스택 매니저(120)는 제1 워드라인(WL1)에 인가한 복수의 제1 인가 전압들(V1_1~V1_4) 중 어느 한 전압(V1_4)을 결정하고, 결정한 전압(V1_4)에 오프셋(α)을 더한 제2 인가 전압을 인가 전압 테이블(예를 들면 도 7, AVT)에 업데이트할 수 있다.
도 9의 예시에서는 제1 워드라인(WL1)과 연결되는 제1 메모리 셀(MC1_1)에 대한 인가 전압 정보를 이용하여 제5 워드라인(WL5)과 연결되는 제2 메모리 셀(MC2_1)의 인가 전압을 조절하는 실시예를 설명하고 있으나, 상술한 제5 워드라인(WL5)과 연결되는 제2 메모리 셀(MC2_1)의 인가 전압을 조절하는 방법은 나머지 제2 메모리 셀들(MC2_2~MC2_4)에도 적용될 수 있음은 당연하다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다. 상세하게는 도 10은 비휘발성 메모리 장치의 프로그램 방법을 나타낸다.
도 2 및 도 10을 참조하면, 제1 메모리 스택(ST1)은 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인과 순차적으로 연결될 수 있고, 제2 메모리 스택(ST2)은 제N+1 워드라인 내지 제M(M은 N 이상의 정수) 워드라인과 순차적으로 연결될 수 있다.
스택 매니저(120)는 제k(k는 1이상 N이하의 정수) 워드라인과 연결되는 제1 메모리 셀에 복수의 프로그램 전압들을 인가할 수 있다(S210). 스택 매니저(120)는 복수의 프로그램 전압들 중 제1 프로그램 전압을 이용하여 제1 메모리 셀에 대한 프로그램을 완료할 수 있다(S220). 스택 매니저(120)는 제1 프로그램 전압 및 오프셋에 기초하여 제2 프로그램 전압을 결정할 수 있다(S230). 스택 매니저(120)는 제2 프로그램 전압을 제k 워드라인과 동일한 높이에 있는 제k+N 워드라인과 연결되는 제2 메모리 셀에 인가함으로써 제2 메모리 셀을 프로그램할 수 있다(S240).
도 11은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다. 상세하게는, 도 11은 비휘발성 메모리 장치의 오프셋 결정 방법을 나타낸다.
도 2 및 도 11을 참조하면, 제1 메모리 스택(ST1)은 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인과 순차적으로 연결될 수 있고, 제2 메모리 스택(ST2)은 제N+1 워드라인 내지 제M(M은 N 이상의 정수) 워드라인과 순차적으로 연결될 수 있다.
스택 매니저(120)는 제k 워드라인과 연결되는 제1 메모리 셀에 복수의 프로그램 전압들을 인가할 수 있다(S310). 스택 매니저(120)는 복수의 프로그램 전압들 중 제1 프로그램 전압을 이용하여 제1 메모리 셀에 대한 프로그램을 완료할 수 있다(S320).
스택 매니저(120)는 제2 메모리 스택(ST2)에 제k 워드라인과 같은 높이에 위치하는 제k+N 워드라인과 연결되는 제2 메모리 셀에 복수의 프로그램 전압들을 인가할 수 있다(S330). 스택 매니저(120)는 복수의 프로그램 전압들 중 제2 프로그램 전압을 이용하여 제2 메모리 셀에 대한 프로그램을 완료할 수 있다(S340).
스택 매니저(120)는 제1 프로그램 전압 및 제2 프로그램 전압에 기초하여 오프셋을 결정할 수 있다. 일 예시에서, 스택 매니저(120)는 제1 프로그램 전압과 제2 프로그램 전압의 차이를 오프셋으로써 결정할 수 있다.
도 11에서는 프로그램 동작에 이용되는 오프셋을 결정하는 방법에 대해서 도시하고 있으나, 상술한 방법과 유사하게 스택 매니저(120)는 복수의 메모리 스택들에서 같은 높이에 위치하는 워드라인에 복수의 리드 전압들을 인가함으로써 리드 동작에 이용되는 오프셋을 결정할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 셀의 셀 산포를 나타내는 도면이다. 자세하게는, 도 12는 비휘발성 메모리 장치의 리드 동작을 나타낸다.
도 2 및 도 12를 참조하면, 비휘발성 메모리 장치(10)는 제1 메모리 스택(ST1)에 포함되는 제1 메모리 셀(MC1) 및 제2 메모리 스택(ST2)에 포함되는 제2 메모리 셀(MC2)을 소거 상태(E) 내지 제3 프로그램 상태(P3) 중 어느 하나로 프로그램할 수 있다. 시간이 지남에 따라서 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에는 리텐션 현상이 발생할 수 있고, 셀 산포는 점선에서 실선과 같이 변경될 수 있다. 이에 따라서, 비휘발성 메모리 장치(10)는 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)에 대한 리드 과정에서 에러 정정에 실패할 수 있고, 리드 전압 레벨을 변경한 뒤 다시 리드를 수행하는 리드 리트라이(Read Retry)동작을 수행할 수 있다.
리드 리트라이 동작을 위해 스택 매니저(120)는 제1 메모리 셀(MC1)에 복수의 리드 전압들(Vr1_1~Vr1_3)을 인가할 수 있고, 복수의 리드 전압들(Vr1_1~Vr1_3) 중 제1 리드 전압(Vr1_3)을 이용하여 리드에 성공할 수 있다. 본 명세서에서, 리드 리트라이 동작을 위해 복수의 리드 전압들(Vr1_1~Vr1_3)을 인가하고, 그 중 제1 리드 전압(Vr1_3)을 이용하여 리드 동작을 수행하는 것을 골 찾기(Valley Searching)으로 칭할 수 있다.
스택 매니저(120)는 제1 메모리 셀(MC1)과 같은 레벨에 위치하는 제2 메모리 스택(ST2)의 제2 메모리 셀(MC2)에 결정된 제1 리드 전압(Vr1_3)을 기초로 제2 리드 전압(Vr2_1)을 결정할 수 있고, 결정된 제2 리드 전압(Vr2_1)을 이용하여 제2 메모리 셀(MC2)을 리드할 수 있다.
본 개시의 일 실시예에 따르면, 제1 메모리 스택(ST1)에 포함된 제1 메모리 셀(MC1)에 대한 리드 리트라이 결과 결정된 제1 리드 전압(Vr1_3)을 기초로 제2 메모리 스택(ST2)에 포함되는 제2 메모리 셀(MC2)에 대한 리드 동작을 수행함으로써 인가 전압의 개수가 감소할 수 있고, 리드 성능이 개선될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다. 상세하게는 도 13은 비휘발성 메모리 장치의 리드 방법을 나타낸다.
도 2 및 도 13을 참조하면, 제1 메모리 스택(ST1)은 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인과 순차적으로 연결될 수 있고, 제2 메모리 스택(ST2)은 제N+1 워드라인 내지 제M(M은 N 이상의 정수) 워드라인과 순차적으로 연결될 수 있다.
스택 매니저(120)는 제k(k는 1이상 N이하의 정수) 워드라인과 연결되는 제1 메모리 셀로부터 독출한 데이터에 대한 에러 정정을 수행할 수 있다(S410). 에러 정정에 성공하는 경우(S420), 에러 정정에 성공한 데이터를 출력할 수 있다. 에러 정정에 실패하는 경우(S420), 골찾기(Valley Searching)을 위해 스택 매니저(120)는 제1 메모리 셀에 복수의 리드 전압들을 인가할 수 있다(S430). 스택 매니저(120)는 복수의 리드 전압들 중 제1 리드 전압을 이용하여 제1 메모리 셀로부터 데이터를 리드하는데 성공할 수 있다(S440).
스택 매니저(120)는 제1 리드 전압을 기초로 제2 리드 전압을 결정할 수 있다(S450). 일 실시예에서, 스택 매니저(120)는 제2 리드 전압의 전압 레벨을 제1 리드 전압과 동일하게 결정할 수 있다. 일 실시예에서, 스택 매니저(120)는 제2 리드 전압의 전압 레벨을 제1 리드 전압 및 도 11에서 상술한 방법으로 결정된 오프셋에 기초하여 결정할 수 있다.
제k 워드라인과 동일한 높이에 위치하는 제k+N 워드라인과 연결되는 제2 메모리 셀로부터 독출한 데이터에 대한 에러 정정이 실패하는 경우, 스택 매니저(120)는 제2 리드 전압을 제2 메모리 셀에 인가함으로써 제2 메모리 셀로부터 데이터를 리드할 수 있다(S460).
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다.
도 14를 참조하면, 비휘발성 메모리 장치(10)는 스택 매니저(120), 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 제1 메모리 스택(ST1)은 복수의 제1 메모리 셀들(MC1_1~MC1_12)을 포함하고, 제2 메모리 스택(ST2)은 복수의 제2 메모리 셀들(MC2_1~MC2_12)을 포함할 수 있다.
스택 매니저(120)는 제1 워드라인(WL1)과 연결되는 제1 메모리 셀들(MC1_1, MC1_5, MC1_9)을 순차적으로 프로그램할 수 있다. 제1 워드라인(WL1)과 연결되는 제1 메모리 셀들(MC1_1, MC1_5, MC1_9)에 대한 프로그램이 완료되면, 스택 매니저(120)는 제5 워드라인(WL5)과 연결되는 제2 메모리 셀들(MC2_1, MC2_5, MC2_9)을 순차적으로 프로그램할 수 있다.
스택 매니저(120)는 제2 워드라인(WL2)과 연결되는 제1 메모리 셀들(MC1_2, MC1_6, MC1_10)을 순차적으로 프로그램할 수 있다. 제2 워드라인(WL2)과 연결되는 제2 메모리 셀들(MC1_2, MC1_6, MC1_10)에 대한 프로그램이 완료되면, 스택 매니저(120)는 제6 워드라인(WL6)과 연결되는 제2 메모리 셀들(MC2_2, MC2_6, MC2_10)을 순차적으로 프로그램할 수 있다.
상술한 바와 같이 동일 높이에 위치하는 메모리 셀들(예를 들면, MC1_1, MC1_5, MC1_9, MC2_1, MC2_5, MC2_9)의 채널 홀 프로파일이 유사하므로 프로그램 동작에 필요한 프로그램 전압 레벨도 유사할 수 있다. 본 개시의 일 실시예에 따른 스택 매니저(120)는 복수의 메모리 스택들(ST1, ST2)에 포함되는 동일한 높이의 메모리 셀들을 순차적으로 프로그램할 수 있고, 이에 따라서 전압 레벨의 변경없이 어드레스 만을 변경함으로써 복수의 메모리 셀들에 대한 프로그램이 가능할 수 있다.
도 15은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다. 상세하게는 도 15은 비휘발성 메모리 장치의 프로그램 방법을 나타낸다.
도 2 및 도 15을 참조하면, 제1 메모리 스택(ST1)은 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인과 순차적으로 연결될 수 있고, 제2 메모리 스택(ST2)은 제N+1 워드라인 내지 제M(M은 N 이상의 정수) 워드라인과 순차적으로 연결될 수 있다.
스택 매니저(120)는 제k(k는 1이상 N이하의 정수) 워드라인과 연결되는 제1 메모리 셀들을 순차적으로 프로그램할 수 있다(S510). 제k 워드라인과 연결되는 제1 메모리 셀들에 대한 프로그램이 완료되면, 스택 매니저(120)는 제k 워드라인과 동일한 높이에 위치하는 제2 메모리 스택(ST2)의 제k+N 워드라인과 연결되는 제2 메모리 셀들을 순차적으로 프로그램할 수 있다(S520).
제k+N 워드라인과 연결되는 제2 메모리 셀들에 대한 프로그램이 완료되면, 스택 매니저(120)는 제k+1 워드라인과 연결되는 제1 메모리 셀들을 순차적으로 프로그램할 수 있다(S530). 제k+1 워드라인과 연결되는 제1 메모리 셀들에 대한 프로그램이 완료되면, 스택 매니저(120)는 제k+1 워드라인과 동일한 높이에 위치하는 제2 메모리 스택(ST2)의 제k+N+1 워드라인과 연결되는 제2 메모리 셀들을 순차적으로 프로그램할 수 있다(S540).
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다. 상세하게는, 도 16은 3개의 메모리 스택들(ST1~ST3)을 포함하는 비휘발성 메모리 장치의 프로그램 동작을 나타낸다. 도 14와 중복되는 내용은 생략한다.
도 16를 참조하면, 비휘발성 메모리 장치(10)는 스택 매니저(120), 제1 메모리 스택(ST1), 제2 메모리 스택(ST2) 및 제3 메모리 스택(ST3)을 포함할 수 있고, 제1 메모리 스택(ST1) 내지 제3 메모리 스택(ST3)은 순차적으로 스택됨으로써 메모리 셀 어레이(도 2, 140)를 구성할 수 있다. 제1 메모리 스택(ST1)은 복수의 제1 메모리 셀들(MC1_1~MC1_12)을 포함하고, 제2 메모리 스택(ST2)은 복수의 제2 메모리 셀들(MC2_1~MC2_12)을 포함하고, 제3 메모리 스택(ST3)은 복수의 제3 메모리 셀들(MC3_1~MC3_12)을 포함할 수 있다.
스택 매니저(120)는 제1 워드라인(WL1)과 연결되는 제1 메모리 셀들(MC1_1, MC1_5, MC1_9)과 제5 워드라인(WL5)과 연결되는 제2 메모리 셀들(MC2_1, MC2_5, MC2_9)을 순차적으로 프로그램할 수 있다. 그 후, 스택 매니저(120)는 제3 메모리 스택(ST3)에서 제1 워드라인(WL1) 및 제5 워드라인(WL5)과 같은 높이에 있는 제9 워드라인(WL9)과 연결되는 제3 메모리 셀들(MC3_1, MC3_5, MC3_9)을 순차적으로 프로그램할 수 있다.
스택 매니저(120)는 제2 워드라인(WL1)과 연결되는 제2 메모리 셀들(MC1_2, MC1_6, MC1_10)과 제6 워드라인(WL6)과 연결되는 제2 메모리 셀들(MC2_2, MC2_6, MC2_10)을 순차적으로 프로그램할 수 있다. 그 후, 스택 매니저(120)는 제3 메모리 스택(ST3)에서 제2 워드라인(WL2) 및 제6 워드라인(WL6)과 같은 높이에 있는 제10 워드라인(WL10)과 연결되는 제3 메모리 셀들(MC3_2, MC3_6, MC3_10)을 순차적으로 프로그램할 수 있다.
도 16은 비휘발성 메모리 장치(10)가 3개의 메모리 스택들(ST1, ST2, ST3)를 포함하는 실시예를 도시하고 있으나, 비휘발성 메모리 장치(10)가 3개보다 많은 메모리 스택들을 포함하는 실시예에도 본 개시의 기술적 사상이 적용될 수 있음은 당연하다.
도 17은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 도면이다. 상세하게는 도 17은 비휘발성 메모리 장치의 프로그램 방법을 나타내는 도면이다.
도 17을 참조하면, 비휘발성 메모리 장치(10)는 스택 매니저(120), 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 제1 메모리 스택(ST1)은 복수의 제1 메모리 셀들(MC1_1~MC1_4)을 포함하고, 제2 메모리 스택(ST2)은 복수의 제2 메모리 셀들(MC2_1~MC2_4)을 포함할 수 있다.
스택 매니저(120)는 제1 워드라인(WL1) 및 제2 워드라인(WL2)에 연결된 제1 메모리 셀들(MC1_1, MC1_2)을 제1 비트수로 프로그램할 수 있다. 제1 비트수가 1 bit인 예시에서, 스택 매니저(120)는 제1 워드라인(WL1) 및 제2 워드라인(WL2)에 연결된 제1 메모리 셀들(MC1_1, MC1_2)을 싱글 레벨 셀(SLC)로 프로그램할 수 있다.
스택 매니저(120)는 제3 워드라인(WL3) 및 제4 워드라인(WL4)에 연결된 제1 메모리 셀들(MC1_3, MC1_4)과 제5 워드라인(WL5) 및 제6 워드라인(WL6)에 연결된 제2 메모리 셀들(MC2_1, MC2_2)을 제2 비트수로 프로그램할 수 있다. 제2 비트수가 3 bit인 예시에서, 스택 매니저(120)는 제3 워드라인(WL3) 및 제4 워드라인(WL4)에 연결된 제1 메모리 셀들(MC1_3, MC1_4)과 제5 워드라인(WL5) 및 제6 워드라인(WL6)에 연결된 제2 메모리 셀들(MC2_1, MC2_2)을 트리플 레벨 셀(TLC)로 프로그램할 수 있다.
스택 매니저(120)는 제7 워드라인(WL7) 및 제8 워드라인(WL8)에 연결된 제2 메모리 셀들(MC2_3, MC2_4)을 제3 비트수로 프로그램할 수 있다. 제3 비트수가 1 bit인 예시에서, 스택 매니저(120)는 제7 워드라인(WL7) 및 제8 워드라인(WL8)에 연결된 제2 메모리 셀들(MC2_3, MC2_4)을 싱글 레벨 셀(SLC)로 프로그램할 수 있다.
본 개시의 일 실시예에 따르면, 제2 비트수는 제1 비트수 및 제3 비트수보다 더 클 수 있다. 스택 매니저(120)는 복수의 메모리 스택들(ST1, ST2)의 중단에 위치하는 메모리 셀들(예를 들면, MC1_3, MC1_4, MC2_1, MC2_2)을 나머지 메모리 셀들(예를 들면, MC1_1, MC1_2, MC2_3, MC2_4)에 비해 더 높은 비트 수로 프로그램할 수 있다. 복수의 메모리 스택(ST1, ST2)의 중단에 위치하는 메모리 셀들은 나머지 메모리 셀들에 비해 더 안정적일 수 있고, 중단에 위치하는 메모리 셀들에 더 많은 데이터를 저장함으로써 비휘발성 메모리 장치(10)의 성능이 향상될 수 있다.
도 17에서는 제1 비트수 및 제3 비트수가 1bit이고, 제2 비트수가 3bit인 실시예를 도시하고 있으나, 이는 일 실시예 일 뿐이고, 제1 비트수 내지 제3 비트수는 다양하게 결정될 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다. 상세하게는 도 18은 비휘발성 메모리 장치의 프로그램 방법을 나타낸다.
도 2 및 도 18을 참조하면, 제1 메모리 스택(ST1)은 제1 워드라인 내지 제N(N은 1이상의 정수) 워드라인과 순차적으로 연결될 수 있고, 제2 메모리 스택(ST2)은 제N+1 워드라인 내지 제M(M은 N 이상의 정수) 워드라인과 순차적으로 연결될 수 있다.
스택 매니저(120)는 제1 워드라인 내지 제p(p는 1이상 N이하의 정수) 워드라인과 연결되는 제1 메모리 셀들에 제1 비트수의 데이터를 프로그램할 수 있다(S610). 스택 매니저(120)는 제p+1 워드라인 내지 제N 워드라인과 연결되는 제1 메모리 셀들에 제2 비트수의 데이터를 프로그램할 수 있다(S620). 스택 매니저(120)는 제N+1 워드라인 내지 제q(q는 N이상 M이하의 정수) 워드라인과 연결되는 제2 메모리 셀들에 제2 비트수의 데이터를 프로그램할 수 있다(S630). 스택 매니저(120)는 제q 워드라인 내지 제M 워드라인과 연결되는 제2 메모리 셀들에 제3 비트수의 데이터를 프로그램할 수 있다(S640). 일 실시예에서, 제2 비트수는 제1 비트수 및 제3 비트수보다 클 수 있다.
도 19은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 19를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 플래시 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 도 2의 비휘발성 메모리 장치(10)가 플래시 메모리 장치들(3230 내지 3250) 중 적어도 하나에 적용될 수 있다. 이에 따라 플래시 메모리 장치들(3230 내지 3250) 중 적어도 하나는 복수의 메모리 스택들 중 어느 하나에 대한 인가 전압을 이용하여 다른 스택에 대한 인가 전압을 결정할 수 있다. 또한, 플래시 메모리 장치들(3230 내지 3250) 중 적어도 하나는 프로그램 동작에서 복수의 메모리 스택들에 포함되는 메모리 셀에 대한 프로그램을 복수의 메모리 스택들 간에 교대로 수행하거나 복수의 메모리 스택들 중 하부에 위치하는 메모리 셀들은 제1 비트수로, 중간에 위치하는 메모리 셀들은 제2 비트수로, 상부에 위치하는 메모리 셀들은 제3 비트수로 프로그램할 수 있다.
본 개시의 실시예에 따른 비휘발성 메모리 장치는 SSD(3200) 뿐만 아니라, 메모리 카드 시스템, 컴퓨팅 시스템, UFS 등에 탑재되거나 적용될 수 있다. 또한 본 개시의 실시예에 다른 비휘발성 메모리 장치의 동작 방법은 비휘발성 메모리가 탑재되는 다양한 종류의 전자 시스템에 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (20)
- 복수의 제1 메모리 셀들을 포함하는 제1 메모리 스택;
상기 제1 메모리 스택과 독립적인 채널 홀 생성 공정으로 생성되는 복수의 제2 메모리 셀들을 포함하고, 상기 제1 메모리 스택에 수직으로 스택되는 제2 메모리 스택;및
메모리 동작 시 상기 제1 메모리 스택의 셀 특성을 판별하기 위해 인가한 제1 인가 전압을 기초로 상기 제2 메모리 스택에 인가하는 제2 인가 전압의 전압 레벨을 조절하도록 구성되는 제어 로직;을 포함하며,
상기 제1 메모리 셀들에 연결된 적어도 하나의 워드라인과 상기 제2 메모리 셀들에 연결된 적어도 하나의 워드라인은 상이한 것을 특징으로 하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 복수의 제1 메모리 셀들은 위치하는 순서에 따라서 제1 워드라인 내지 제N(N은 2이상의 정수) 워드라인과 각각 연결되고,
상기 복수의 제2 메모리 셀들은 위치하는 순서에 따라서 제N+1 워드라인 내지 제M(M은 N+1보다 큰 정수) 워드라인과 각각 연결되고,
상기 제1 인가 전압은 제k(k는 1이상 N이하의 정수) 워드라인과 연결되는 제1 메모리 셀에 인가되는 전압이고, 상기 제2 인가 전압은 제k+N 워드라인과 연결되는 제2 메모리 셀에 인가되는 전압인 것을 특징으로 하는 비휘발성 메모리 장치. - 제2항에 있어서,
상기 제어 로직은 상기 제2 인가 전압의 전압 레벨을 상기 제1 인가 전압의 전압 레벨과 동일하게 조절하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제2항에 있어서,
상기 제어 로직은 상기 제2 인가 전압의 전압 레벨을 상기 제1 인가 전압의 전압 레벨보다 오프셋만큼 높거나 낮게 조절하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제4항에 있어서,
상기 제어 로직은 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 복수의 전압들을 인가하고, 상기 제1 메모리 셀로부터 데이터를 리드하는데 이용된 제1 전압과 상기 제2 메모리 셀로부터 데이터를 리드하는데 이용된 제2 전압의 레벨 차이를 상기 오프셋으로 결정하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제4항에 있어서,
상기 제어 로직은 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 복수의 전압들을 인가하고, 상기 제1 메모리 셀에 데이터를 프로그램하는데 이용된 제3 전압과 상기 제2 메모리 셀에 데이터를 프로그램하는데 이용된 제4 전압의 레벨 차이를 상기 오프셋으로 결정하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제2항에 있어서,
상기 제1 인가 전압은 상기 제1 메모리 셀의 데이터 상태를 판별하기 위한 제1 리드 전압이고, 상기 제2 인가 전압은 상기 제2 메모리 셀의 데이터 상태를 판별하기 위한 제2 리드 전압이고,
상기 제어 로직은 상기 제1 리드 전압의 전압 레벨을 기초로 상기 제2 리드 전압의 전압 레벨을 조절하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제7항에 있어서,
상기 제어 로직은 리텐션 현상에 의해 상기 제1 메모리 셀에 대한 에러 정정이 실패하는 경우, 상기 제1 메모리 셀의 리텐션 특성을 판별하기 위해 상기 제1 메모리 셀에 복수의 리드 전압들을 순차적으로 인가함으로써 상기 제1 리드 전압의 전압 레벨을 결정하고,
상기 제2 메모리 셀에 대한 에러 정정이 실패하는 경우, 복수의 리드 전압들을 인가하지 않고, 조절된 상기 제2 리드 전압을 인가함으로써 상기 제2 메모리 셀로부터 데이터를 리드하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제2항에 있어서,
상기 제1 인가 전압은 상기 제1 메모리 셀에 데이터를 프로그램하기 위한 제1 프로그램 전압이고, 상기 제2 인가 전압은 스타트 바이어스로 상기 제2 메모리 셀에 데이터를 프로그램하기 위해 인가되는 제2 프로그램 전압이고,
상기 제어 로직은 상기 제1 프로그램 전압의 전압 레벨을 기초로 상기 제2 프로그램 전압의 전압 레벨을 조절하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제9항에 있어서,
상기 제어 로직은 상기 제1 메모리 셀에 대한 프로그램 동작을 수행하는에 경우, 상기 제1 메모리 셀에 복수의 프로그램 전압들을 순차적으로 인가함으로써 상기 제1 프로그램 전압의 전압 레벨을 결정하고,
상기 제2 메모리 셀에 대한 프로그램 동작을 수행하는 경우, 상기 복수의 프로그램 전압들 중 적어도 일부를 인가하지 않고, 조절된 상기 제2 프로그램 전압을 스타트 바이어스로 인가함으로써 상기 제2 메모리 셀에 데이터를 프로그램 하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제2항에 있어서,
상기 제어 로직은 제k 워드라인을 구동함으로써 상기 제k 워드라인과 연결되는 제1 메모리 셀들을 프로그램하고,
상기 제k 워드라인과 연결되는 제1 메모리 셀들에 대한 프로그램이 완료되면, 제k+N 워드라인을 구동함으로써 상기 제k+N 워드라인과 연결되는 제2 메모리 셀들에 프로그램하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제2항에 있어서,
상기 제어 로직은 제1 워드라인 내지 제p(p는 N미만의 자연수) 워드라인에 연결되는 제1 메모리 셀들 각각에는 제1 비트수의 데이터를 프로그램하고,
제p+1 워드라인 내지 제N 워드라인에 연결되는 제1 메모리 셀들 및 제N+1 워드라인 내지 제q(q는 N보다 크고 M보다 작은 정수) 워드라인에 연결되는 제2 메모리 셀들 각각에는 제2 비트수의 데이터를 프로그램하고,
제q+1 워드라인 내지 제M 워드라인에 연결되는 제2 메모리 셀들 각각에는 제3 비트수의 데이터를 프로그램하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제12항에 있어서,
상기 제2 비트수는 상기 제1 비트수 및 상기 제3 비트수보다 큰 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 워드라인 내지 제N(N은 2이상의 정수) 워드라인과 순차적으로 연결되는 복수의 제1 메모리 셀들;
제N+1 워드라인 내지 제M(M은 N+1보다 큰 정수) 워드라인과 순차적으로 연결되는 복수의 제2 메모리 셀들;및
제1 비트 시퀀스 및 제2 비트 시퀀스를 순차적으로 프로그램하는 경우, 제k 워드라인(k는 1이상 N이하의 정수)을 구동함으로써 상기 제k 워드라인에 연결되는 제1 메모리 셀들에 상기 제1 비트 시퀀스를 프로그램하고, 제k+N 워드라인을 구동함으로써 상기 제k+N 워드라인에 연결되는 제2 메모리 셀들에 상기 제2 비트 시퀀스를 프로그램하도록 구성되는 제어 로직;을 포함하고,
상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들은 독립적인채널홀 공정이 수행되는 서로 다른 메모리 스택에 위치하고,
상기 제1 메모리 셀들에 연결된 적어도 하나의 워드라인과 상기 제2 메모리 셀들에 연결된 적어도 하나의 워드라인은 상이한 것을 특징으로 하는 비휘발성 메모리 장치. - 제14항에 있어서,
상기 제어 로직은 제1 워드라인 내지 제p(p는 N미만의 자연수) 워드라인에 연결되는 제1 메모리 셀들 각각에는 제1 비트수의 데이터를 프로그램하고,
제p+1 워드라인 내지 제N 워드라인에 연결되는 제1 메모리 셀들 및 제N+1 워드라인 내지 제q(q는 N보다 크고 M보다 작은 정수) 워드라인에 연결되는 제2 메모리 셀들 각각에는 제2 비트수의 데이터를 프로그램하고,
제q+1 워드라인 내지 제M 워드라인에 연결되는 제2 메모리 셀들 각각에는 제3 비트수의 데이터를 프로그램하도록 구성되고,
상기 제2 비트수는 상기 제1 비트수 및 상기 제3 비트수보다 높은 것을 특징으로 하는 비휘발성 메모리 장치. - 제14항에 있어서,
상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들과 독립적인 채널홀 생성 공정에 의해 생성되고, 순차적으로 제M+1 워드라인 내지 제L(L은 M+1보다 큰 정수) 워드라인과 각각 연결되는 복수의 제3 메모리 셀들;을 더 포함하고,
상기 제어 로직은 상기 제2 비트 시퀀스에 이어서 제3 비트 시퀀스를 순차적으로 프로그램하는 경우, 상기 제2 비트 시퀀스를 프로그램한 이후 제k+L 워드라인을 구동함으로써 상기 제k+L 워드라인에 제3 메모리 셀들에 상기 제3 비트 시퀀스를 프로그램하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 메모리 스택 및 제2 메모리 스택을 포함하는 메모리 장치에 대한 프로그램 방법에 있어서,
상기 제1 메모리 스택에 포함되는 메모리 셀들의 셀 특성 판별을 위해 복수의 제1 프로그램 전압들을 상기 제1 메모리 스택에 순차적으로 인가함으로써 상기 제1 메모리 스택에 포함되는 제1 메모리 셀을 프로그램하는 단계;
상기 복수의 제1 프로그램 전압들 중 적어도 하나를 기초로 제2 프로그램 전압을 결정하는 단계;및
상기 제2 프로그램을 상기 제2 메모리 스택에 인가함으로써 상기 제2 메모리 스택에 포함되는 제2 메모리 셀을 프로그램하는 단계;를 포함하고,
상기 제1 메모리 스택 및 상기 제2 메모리 스택은 독립적인 채널 홀 생성 공정을 통해 형성되고,
상기 제1 메모리 셀에 연결된 적어도 하나의 워드라인과 상기 제2 메모리 셀에 연결된 적어도 하나의 워드라인은 상이한 것을 특징으로 하는 프로그램 방법. - 제17항에 있어서,
상기 제1 메모리 스택은 스택된 순서에 따라서 제1 워드라인 내지 제N(N은 2이상의 정수) 워드라인과 각각 연결되는 복수의 제1 메모리 셀들을 포함하고,
상기 제2 메모리 스택은 스택된 순서에 따라서 제N+1 워드라인 내지 제M(M은 N+1보다 큰 정수) 워드라인과 각각 연결되는 복수의 제2 메모리 셀들을 포함하고,
상기 제1 메모리 셀을 프로그램하는 단계는 제k(k는 1이상 N이하의 정수) 워드라인과 연결되는 상기 제1 메모리 셀에 상기 복수의 제1 프로그램 전압들을 프로그램하는 단계를 포함하고,
상기 제2 메모리 셀을 프로그램하는 단계는 제k+N 워드라인과 연결되는 상기 제2 메모리 셀에 상기 제2 프로그램 전압을 프로그램하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법 - 제17항에 있어서,
상기 제2 프로그램 전압을 결정하는 단계는,
오프셋을 결정하는 단계;및
상기 복수의 제1 프로그램 전압 중 적어도 하나 및 상기 오프셋을 기초로 상기 제2 프로그램 전압을 결정하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법. - 제19항에 있어서,
상기 오프셋을 결정하는 단계는
상기 제1 메모리 스택에 복수의 제1 프로그램 전압들을 인가함으로써 제1 메모리 스택에 포함되는 제1 메모리 셀을 프로그램하는 단계;
상기 제2 메모리 스택에 복수의 제2 프로그램 전압들을 인가함으로써 제2 메모리 스택에 포함되는 제2 메모리 셀을 프로그램하는 단계;및
상기 복수의 제1 프로그램 전압들 중 적어도 하나 및 상기 제2 프로그램 전압들 중 적어도 하나를 기초로 상기 오프셋을 결정하는 단계;를 포함하는 것을 특징으로 하는 프로그램 방법.
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