KR102670996B1 - 비휘발성 메모리 장치 및 그 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 그 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 동작 방법이 개시된다. 본 개시에 따른 비휘발성 메모리 장치는 복수의 워드라인에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 복수의 메모리 셀들에 대한 프로그램 동작을 위한 베리파이 구간에서 비트라인 셋업 구간으로의 전환 과정에서 상기 복수의 워드라인에 대해 2 이상의 서로 다른 리커버리 전압이 인가되도록 제어하는 제어 로직을 포함할 수 있다.

Description

비휘발성 메모리 장치 및 그 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAM METHOD OF THE SAME}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 그 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 프로그램 디스터브(Program Disturb)를 개선하는 비휘발성 메모리 장치 및 그 프로그램 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 복수의 워드라인에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 복수의 메모리 셀들에 대한 프로그램 동작을 위한 베리파이 구간에서 비트라인 셋업 구간으로의 전환 과정에서 상기 복수의 워드라인에 대해 2 이상의 서로 다른 리커버리 전압이 인가되도록 제어하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상의 또 다른 측면에 따른 복수의 워드라인에 연결된 메모리 셀들을 프로그램하는 비휘발성 메모리 장치의 프로그램 방법은 상기 복수의 워드라인에 복수의 검증 전압들을 인가하는 단계, 상기 복수의 워드라인 중 적어도 하나의 워드라인에 대해 제1 리커버리 전압을 인가함으로써 리커버리를 수행하고, 상기 적어도 하나의 워드라인 외 나머지 워드라인에 대해 상기 제1 리커버리 전압보다 낮은 전압 레벨을 갖는 제2 리커버리 전압을 인가함으로써 리커버리를 수행하는 단계 및 상기 복수의 워드라인 중 프로그램 대상이 되는 선택 워드라인에 프로그램에 전압을 인가하고, 프로그램 대상이 아닌 비선택 워드라인에 패스 전압을 인가하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 그 프로그램 방법에 따르면, 메모리 셀 어레이에 대한 프로그램 동작 수행시 적어도 하나의 워드라인에 대해 0V보다 높은 전압 레벨로 리커버리를 수행함으로써, 워드라인 별 포텐셜 차이를 줄일 수 있고, 이에 따라 HCI(Hot Carrier Injection) 현상이 막을 수 있으므로, 프로그램 디스터브를 개선할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 5는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 6은 도 5의 메모리 블록(BLK0)을 나타내는 사시도이다.
도 7은 HCI(Hot Carrier Injection) 현상을 설명하기 위한 메모리 셀 별 전압 포텐셜 그래프이다.
도 8은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작방법을 나타내는 순서도이다.
도 9a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다.
도 9b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다.
도 10a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다.
도 10b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다.
도 11는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다.
도 12b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다.
도 12c는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다.
도 13a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다.
도 13b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 15은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치의 동작을 나타내는 흐름도이다.
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 시스템(10)은 비휘발성 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀들은 다양한 종류의 비휘발성 메모리 셀들일 수 있다. 실시예에 있어서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항성 메모리 셀들일 수 있다.
본 개시의 일 실시예에서, 메모리 셀 어레이(110)는 비트라인을 공유하는 복수의 셀 스트링을 포함할 수 있다. 복수의 셀 스트링 각각은 접지 선택 라인, 워드 라인들 및 스트링 선택 라인에 연결된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함할 수 있다. 메모리 셀 어레이(110)는 2차원(2D) 메모리 어레이일 수 있다. 또는 메모리 셀 어레이(110)는 3 차원(3D) 메모리 어레이일 수 있다.
상기 3차원(3D) 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미할 수 있다.
본 개시의 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 셀 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0334232호 및 미국특허공개공보 제8,488,381호는 본 명세서에 인용 형식으로 결합된다.
제어 로직(120)은 메모리 셀 어레이(110)에 포함되는 메모리 셀들에 대한 프로그램 동작을 제어할 수 있다. 프로그램 동작은 검증 단계 및 프로그램 단계를 포함할 수 있는데, 제어 로직(120)은 메모리 셀 어레이(110)에 연결된 복수의 워드라인에 대해서 프로그램 동작 단계별로 서로 다른 전압이 인가되도록 제어할 수 있다. 복수의 워드라인은 검증 단계에서 워드라인 별 검증 전압이 각각 인가될 수 있고, 프로그램 단계에서 워드라인 별 프로그램 전압 또는 패스 전압이 각각 인가될 수 있다. 또한, 복수의 워드라인은 검증 단계가 종료되고 프로그램 단계에 진입할 때 리커버리가 수행될 수 있다. 이 때 제어 로직(120)은 복수의 워드라인에 리커버리 전압이 인가되도록 제어할 수 있다. 본 명세서에서 리커버리(Recovery) 또는 리커버리 동작(Recovery Operation)은, 제2 전압 레벨을 워드라인에 인가함으로써 상기 워드라인의 전압 레벨이 제1 전압 레벨에서 제2 전압 레벨로 서서히 낮아지는 것을 의미할 수 있다. 본 개시의 일 실시예에 따르면, 제어 로직(120)은 복수의 워드라인에 대한 리커버리를 수행할 때 복수의 워드라인 중 적어도 하나에 대해 0V 보다 높은 리커버리 전압이 인가되도록 제어할 수 있다. 이하 본 명세서에서는 상기와 같이 0V 보다 높은 리커버리 전압을 인가하여 리커버리를 수행하는 것을 포지티브 리커버리라고 칭한다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 비휘발성 메모리 장치(100)에 저장된 데이터를 리드하도록 또는 비휘발성 메모리 장치(100)에 데이터를 기입하도록 비휘발성 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 비휘발성 메모리 장치(100)에 대한 프로그램(또는 기입), 리드(또는 독출) 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 리드된 데이터(DATA)가 메모리 컨트롤러(200)와 비휘발성 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도시되지는 않았으나, 비휘발성 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있다. 각 메모리 블록은 2차원 구조 또는 3차원 구조(또는 수직 구조)를 가질 수 있다. 메모리 블록들(BLK1 내지 BLKz)은 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 메모리 블록들(BLK1 내지 BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 메모리 블록들(BLK1 내지 BLKz) 중 적어도 하나의 메모리 블록은 비트 라인을 공유하는 복수의 셀 스트링들을 포함할 수 있다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부는 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 프로그램하거나 메모리 셀 어레이(110)로부터 데이터를 리드하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 비휘발성 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
제어 로직(120)은 전압 제어부(121)를 포함할 수 있다. 전압 제어부(121)는 워드 라인들(WL)을 구동하기 위한 워드 라인 전압, 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 전압, 및 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 전압을 생성하기 위한 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 전압 생성부(130)는 전압 제어 신호(CTRL_vol)에 따른 전압 제어부(121)의 제어 하에 스트링 선택 라인 전압, 접지 선택 라인 전압 및 워드 라인 전압 등의 다양한 전압들(VWL)을 생성할 수 있다.
본 개시의 일 실시예에서, 전압 제어부(121)는 프로그램 수행 시, 검증 단계에서 프로그램 단계로 진입할 때 워드라인 중 적어도 하나에 대해 0V 보다 높은 리커버리 전압이 인가되고 나머지 워드라인에 대해서 접지 전압(GND)이 인가되도록 전압 생성부(130)를 제어할 수 있다. 본 개시의 또 다른 실시예에서, 전압 제어부(121)는 제1 워드라인에 대해 0V 보다 높은 제1 리커버리 전압이 인가되고, 제2 워드라인에 대해 제1 리커버리 전압보다 높은 제2 리커버리 전압이 인가되고, 나머지 워드라인에 대해 접지 전압(GND)이 인가되도록 전압 생성부(130)를 제어할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 리드 및 소거 동작을 수행하기 위한 다양한 종류의 전압들(VWL)을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인 전압, 예를 들어, 프로그램 전압(또는 기입 전압), 리커버리 전압, 리드 전압, 프로그램 인히빗 전압, 리드 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 리커버리 구간에서 0V보다 높은 전압 레벨을 갖는 리커버리 전압을 생성할 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 리드 동작 시에 로우 디코더(140)는 선택된 워드 라인에 리드 전압을 인가하고, 선택되지 않은 워드 라인에 리드 패스 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 선택되지 않은 워드 라인에 프로그램 패스 전압을 인가할 수 있다. 본 명세서에서 이후 프로그램 대상이 되는 메모리 셀에 연결되는 워드라인을 선택 워드라인이라고 칭하고, 나머지 워드라인을 비선택 워드라인이라고 칭한다. 본 개시의 일 실시예에 따르면, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 리커버리 구간 중 워드라인(WL) 중 적어도 일부에 리커버리 전압을 인가하고 나머지 워드라인에는 접지 전압(GND)을 인가할 수 있다.
페이지 버퍼(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(120)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 리드 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
본 개시의 실시예에 따른 비휘발성 메모리 장치(100) 및 이의 프로그램 방법에 따르면, 리커버리 동작시 워드라인 중 적어도 하나에 대해 포지티브 리커버리를 수행함으로써 워드라인 별 전압 포텐셜 차이가 감소될 수 있고, 이에 따라 비휘발성 메모리 장치(100)에 발생할 수 있는 HCI(Hot Carrier Injection) 현상이 감소될 수 있다. 결과적으로 비휘발성 메모리 장치(100)의 프로그램 디스터브(Program Disturb)가 개선될 수 있다. 이에 관한 자세한 내용은 도 7 등에서 후술한다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 메모리 블록을 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 110)는 수평 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLKa)은 비트 라인(BL0 ~ BLn-1) 방향으로, 다수 개의 메모리 셀(MC)들이 직렬로 연결되는 n(n는 2 이상의 정수)개의 셀 스트링(STR)들을 포함할 수 있다. 일 예로서, 도 3에는 각각의 셀 스트링(STR)이 8 개의 메모리 셀들을 포함하는 예가 도시된다.
도 3와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 ~ WL7)에 대응되는 페이지 단위로 프로그램을 수행한다. 도 3는 하나의 블록에 n개의 워드 라인들(WL1 ~ WLn)에 대한 n개의 페이지들이 구비되는 예를 도시한다. 또한, 도 1 및 도 2의 비휘발성 메모리 장치(100)는 이상에서 설명된 메모리 셀 어레이(110)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 4는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 블록(BLKb)은 수평 구조의 낸드 플래쉬 메모리일 수 있다. 메모리 블록(BLKb)은 복수의 셀 스트링들(NS11 내지 NS23), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BLn), 복수의 접지 선택 라인들(GSL1 및 GSL2), 복수의 스트링 선택 라인들(SSL1 및 SSL2) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다. 특히, 워드라인에 대응되는 메모리 셀들(MC1~8)의 개수가 증가됨에 따라 스트링 선택 라인들의 개수가 증가될 수 있고, 이에 따라 프로그램 디스터브가 증가될 수 있다. 복수의 셀 스트링들(NS11 내지 NS23) 각각의 구성 및 연결관계는 도 3에 도시된 셀 스트링들(NS11 내지 NS33)과 유사하다. 따라서, 구체적인 설명은 생략하기로 한다.
복수의 셀 스트링들은 워드 라인들(WL1 내지 WL8)을 공유할 수 있으며, 적어도 두 개의 셀 스트링들은 하나의 비트 라인을 공유할 수 있다. 하나의 비트 라인을 공유하는 셀 스트링들은 서로 다른 스트링 선택 라인 및 서로 다른 접지 선택 라인에 연결될 수 있다. 예컨대, 셀 스트링들(NS11 및 NS21)은 제1 비트 라인(BL1)을 공유할 수 있으며, 셀 스트링 NS11의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 각각 제1 스트링 선택 라인(SSL1) 및 제1 접지 선택 라인(GSL1)에 연결되고, 셀 스트링 NS21의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 제2 스트링 선택 라인(SSL2) 및 제2 접지 선택 라인(GSL2)에 연결될 수 있다. 이에 따라, 제1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12 내지 NS1n)에 속해 있는 메모리 셀들로부터 데이터를 리드하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1) 및 제1 접지 선택 라인(GSL1)이 선택될 수 있다.
도 5는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 110)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0)은 복수의 낸드 셀 스트링들(NS11 ~ NS33), 복수의 워드 라인들(WL1 ~ WL8), 복수의 비트 라인들(BL1 ~ BL3), 복수의 그라운드 선택 라인들(GSL1 ~ GSL3), 복수의 셀 스트링 선택 라인들(SSL1 ~ SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 셀 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 셀 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 셀 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 셀 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 셀 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 셀 스트링 선택 라인(SSL3)에 연결된 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
셀 스트링 선택 트랜지스터(SST)는 대응하는 셀 스트링 선택 라인(SSL1 ~ SSL3)에 연결된다. 복수의 메모리 셀들(MC1 ~ MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 ~ GSL3)에 연결된다. 셀 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 ~ BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 셀 스트링 선택 라인들(SSL1 ~ SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 ~ GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 셀 스트링 선택 라인(SSL1)이 선택된다. 그라운드 선택 라인들(GSL1 ~ GSL3)은 서로 공통으로 연결될 수도 있다.
도 6은 도 5의 메모리 블록(BLK0)을 나타내는 사시도이다.
도 6를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 110)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 6에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 ~ WL8), 그리고 3개의 비트 라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 7은 HCI(Hot Carrier Injection) 현상을 설명하기 위한 메모리 셀 별 전압 포텐셜 그래프이다.
도 7을 참조하면, 비트라인(BL)은 스트링 선택 트랜지스터(SST), 제1 내지 제8 메모리 셀(MC1~8) 및 그라운드 선택 트랜지스터(GST)를 포함하는 스트링(STR)에 연결될 수 있다. 비트라인(BL)은 스트링 선택 트랜지스터(SST)의 상태에 따라 선택 비트라인 또는 비선택 비트라인일 수 있다. 자세하게는 비트라인(BL)이 선택 비트라인인 경우 스트링 선택 트랜지스터(SST)가 ON 상태일 수 있고, 비트라인(BL)이 비선택 비트라인인 경우 스트링 선택 트랜지스터(SST)가 OFF 상태일 수 있다.
제1 내지 제8 메모리 셀(MC1~8)은 각각 대응되는 제1 내지 제8 워드라인(WL1~8)에 연결될 수 있고, 각각의 채널은 소정의 전압 포텐셜을 가질 수 있다. 도 7은 제5 워드라인(WL5)에 연결된 메모리 셀에 대한 프로그램 동작시 검증 단계가 완료된 시점의 전압 포텐셜 그래프를 도시하고 있다. 제5 워드라인(WL5)이 선택 워드라인(SelWL)일 수 있고, 비트라인(BL)이 선택 비트라인인 경우 제5 메모리 셀(MC5)이 프로그램 대상 메모리 셀일 수 있다.
프로그램 동작은 하위 워드라인부터 순차적으로 진행될 수 있다. 즉, 제1 워드라인(WL1)부터 제8 워드라인(WL8)까지 순차적으로 프로그램 동작이 수행되기 때문에, 제5 워드라인(WL5)이 프로그램 동작을 위한 선택 워드라인(SelWL)인 경우 제1 내지 제4 워드라인(WL1~4)에 대한 프로그램 동작은 완료되어 있을 수 있다. 본 명세서에서 상부 워드라인이란 선택 워드라인(SelWL)을 포함하여 그보다 위에 위치하는 워드라인을 말하고, 하부 워드라인이란 선택 워드라인(SelWL)보다 아래에 위치하는 워드라인을 말할 수 있다. 즉, 도 7에서 상부 워드라인은 제5 내지 제8 워드라인(WL5~8)을 칭할 수 있고, 하부 워드라인은 제1 내지 제4 워드라인(WL1~4)을 칭할 수 있다. 상부 워드라인은 프로그램 전이므로 소거 상태일 수 있고, 하부 워드라인은 프로그램 후이므로 프로그램 상태일 수 있다.
일반적인 비휘발성 메모리 장치는 검증 구간 후에 리커버리 동작을 수행할 경우 제1 내지 제8 워드라인(WL1~8)의 전압을 검증 전압 및 리드 전압에서 접지 전압(GND)으로 디스차지시킬 수 있다. 이에 따라 제1 내지 제8 워드라인(WL1~8)의 전하들은 음(negative)으로 다운 커플링(down coupling)을 받게될 수 있고, 이를 네거티브 부스팅(negative boosting) 혹은 언더 커플링(under coupling)이라 부른다. 결국, 네거티브 부스팅에 의하여 하부 워드라인(WL1~4) 구간의 전압은 음전압이 될 수 있다.
선택 비트라인(SelBL)의 경우, 상부 워드라인(WL5~8)에 연결된 제1 내지 제4 메모리 셀들에 대응하는 채널의 전압은 접지 전압(GND)의 리커버리 전압에 따라 접지 전압(GND, 예를 들어 0V)이 될 수 있다. 비선택 비트라인(SelBL)의 경우, 리커버리 동작시 비선택된 비트라인(UnSelBL)에 연결된 스트링(STR)에 대한 인히빗 부스팅을 위해 스트링 선택 트랜지스터(SST)가 ON 상태로 전환될 수 있고, 상부 워드라인(WL5~8)에 연결된 제5 내지 제8 메모리 셀들(MC5~8)에는 전원 전압(VDD)이 인가 될 수 있다. 이에 따라, 제5 내지 제8 메모리 셀들(MC5~8)에 대응하는 채널의 전압은 전원 전압과 문턱 전압의 차이(VDD-Vth)가 될 수 있다.
따라서 제1 내지 제4 메모리 셀(MC1~4)의 음전압과 제5 내지 제8 메모리 셀(MC5~8)의 접지전압(GND) 또는 전원 전압과 문턱 전압의 차이(VDD-Vth)의 전압 레벨 차이가 커질 수 있다. 즉, 선택 워드라인(SelWL) 대응하는 메모리 셀과 이에 이웃하는 메모리 셀 간의 전압 레벨 차이가 커짐에 따라 밴드투밴드 터널링(band to band tunneling; BTBT) 혹은 HCI(hat carrier injection)에 의하여 하부 워드 라인(WL1~4)에 소거 상태의 메모리 셀이 프로그램될 수 있다. 즉, 프로그램 및 리드 디스터번스가 유발될 수 있다. 리드 전압이 높아지고, 프로그램 및 리드 회수가 반복될수록 이러한 프로그램 및 리드 디스터번스가 증대될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작방법을 나타내는 순서도이다.
도 2 및 도 8을 참조하면, 비휘발성 메모리 장치(100)는 검증 단계에서 선택 워드라인에 검증 전압을 인가하고, 비선택 워드라인에 리드 전압을 인가할 수 있다(S110). 비휘발성 메모리 장치(100)는 복수의 워드라인 중 적어도 하나의 워드라인에 대해 제1 리커버리 전압을 인가함으로써 리커버리 동작을 수행할 수 있다(S120). 또한, 비휘발성 메모리 장치(100)는 나머지 워드라인에 대해 제2 리커버리 전압을 인가함으로써 리커버리 동작을 수행할 수 있다(S130). 제1 리커버리 전압을 인가함으로써 리커버리 동작을 수행하는 단계(S120)와 제2 리커버리 전압을 인가함으로써 리커버리 동작을 수행하는 단계(S130)는 동시에 또는 순차적으로 이루어질 수 있다. 비휘발성 메모리 장치(100)는 리커버리 동작(S120, S130)이 완료되면 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인에 패스 전압을 인가하여 프로그램 단계를 수행할 수 있다(S140). 본 개시의 일 실시예에 따르면 제1 리커버리 전압은 0V보다 높은 전압 레벨을 가질 수 있고, 제2 리커버리 전압은 0V를 갖는 접지 전압(GND)일 수 있다.
도 9a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다. 자세하게는 제N-1 비선택 워드라인(UnSelWL(N-1))에 대한 포지티브 리커버리가 수행되는 비휘발성 메모리 장치의 동작 타이밍도 일 수 있다.
도 9a를 참조하면, 비휘발성 메모리 장치(예를 들어, 도 2의 100)의 메모리 셀에 대한 프로그램 동작은 비트라인 셋업 단계(BL Setup), 프로그램 실행 단계(Program Execution), 프로그램 리커버리 단계(Pgm Rcv), 검증 단계(Verify) 및 검증 리커버리 단계(Vrf Rcv)를 포함할 수 있다. 본 명세서에서 프로그램 단계는 비트라인 셋업 단계(BL Setup) 및 프로그램 실행 단계(Program Execution)를 칭할 수 있다.
멀티 레벨 셀에 대한 프로그램 동작에서는 2번 이상의 프로그램 실행 단계(Program Execution) 및 검증 단계(Verify)를 반복 수행할 수 있다. 도 9a는 N번째 루프(Nth Loop)의 검증 단계(Verify) 및 검증 리커버리 단계(Vrf Rcf)와 N+1번째 루프(N+1th Loop)의 비트라인 셋업 단계(BL Setup), 프로그램 단계(Program Execution) 및 프로그램 리커버리 단계(Pgm Rcv)를 도시하고 있다. 선택된 스트링 선택 라인(SelSSL)은 프로그램 대상이 되는 메모리 셀이 포함되는 셀 스트링에 연결된 스트링 선택 라인(SSL)을 의미할 수 있고, 비선택된 스트링 선택 라인(UnSelSSL)은 선택된 스트링 선택 라인(SelSSL)을 제외한 나머지 스트링 선택 라인(SSL)을 의미할 수 있다.
검증 단계(Verify)에서, 비휘발성 메모리 장치는 선택 워드라인(SelWL)에 대해서 검증 전압(Vvrf)을 인가하고, 스트링 선택 라인(SelSSL), 비선택된 스트링 선택 라인(UnSelSSL) 및 비선택 워드라인(UnSelWL)에 대해서 리드 전압(Vread)을 인가하고, 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)에는 접지 전압(GND)을 인가할 수 있다. 일 실시예에서, 리드 전압(Vread)은 검증 전압(Vvrf)보다 높은 전압 레벨을 가질 수 있다.
검증 리커버리 단계(Vrf Rcv)에서, 비휘발성 메모리 장치는 선택 워드라인(SelWL) 바로 아래에 위치하는 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해 리커버리 전압(Vrcv)으로 전압 강하를 시키는 리커버리 동작을 수행하고, 나머지 라인들에 대해서는 접지 전압(GND)로 전압 강하를 시키는 리커버리 동작을 수행할 수 있다. 본 개시의 일 실시예에 따르면 리커버리 전압(Vrcv)은 접지 전압(GND)보다 높은 전압 레벨을 가질 수 있다.
비트라인 셋업 단계(BL Setup)에서, 비휘발성 메모리 장치는 선택된 스트링 선택 라인(SelSSL), 비선택된 스트링 선택 라인(UnSelSSL) 및 공통 소스 라인(CSL)에 대해서 전원 전압(VDD)으로 전압을 상승시킬 수 있다. 또한, 비휘발성 메모리 장치는 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해서는 리커버리 전압(Vrcv)으로 유지시키고, 나머지 워드라인 및 접지 선택 라인(GSL)에 대해서는 접지 전압(GND)으로 유지시킬 수 있다.
상술한 바와 같이, 검증 리커버리 단계(Vrf Rcv)에서 리드 전압(Vread) 또는 검증 전압(Vvrf)으로부터 접지 전압(GND) 또는 리커버리 전압(Vrcv)으로의 전압 강하가 이루어질 수 있고, 이에 따른 워드라인들(SelWL, UnSelWL(N-2), UnSelWL(N-1), UnSelWL(N+1), UnSelWL(N+2))과 연결된 메모리 셀들에 대한 디스차지에 의해 네거티브 부스팅이 일어날 수 있다. 본 개시의 일 실시예에 따른 비휘발성 메모리 장치는 검증 리커버리 단계(Vrf Rcv)에서 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해 접지 전압(GND)보다 높은 리커버리 전압(Vrcv)으로 포지티브 리커버리를 수행할 수 있다. 리드 전압(Vread)과 리커버리 전압(Vrcv)의 차이는 리드 전압(Vread)과 접지 전압(GND)의 차이보다 적기 때문에, 네거티브 부스팅이 종료된 후 제N-1 비선택 워드라인(UnSelWL(N-1))에 연결된 메모리 셀에 대한 전압 레벨이 제N-2 비선택 워드라인(UnSelWL(N-2))에 비해 높을 수 있다. 이에 따라 선택 워드라인(SelWL)과 제N-1 비선택 워드라인(UnSelWL(N-1))간의 전압 포텐셜 차이가 감소할 수 있다. 이에 관해서는 도 9b에서 상세하게 후술한다.
프로그램 실행 단계(Program Execution)에서 비휘발성 메모리 장치는 선택된 스트링 선택 라인(SelSSL)에 대해 전원 전압(VDD)으로 유지하고 비선택된 스트링 선택 라인(UnSelSS)에 대해서는 접지 전압(GND)로 전압 강하시킬 수 있다. 이에 따라 선택된 스트링 선택 라인(SelSSL)이 연결된 스트링 선택 트랜지스터(SST)가 ON 상태로 천이될 수 있다. 선택된 스트링 선택 라인(SelSSL)이 연결된 스트링 선택 트랜지스터(SST)를 이후 선택된 스트링 선택 트랜지스터(SelSST)라고 칭한다. 또한, 비휘발성 메모리 장치는 비선택 워드라인(UnSelWL(N-2), UnSelWL(N-1), UnSelWL(N+1), UnSelWL(N+2))에 패스 전압을 인가하고, 선택 워드라인(SelWL)에 대해서는 프로그램 전압을 인가할 수 있다. 이에 따라 선택 워드라인(SelWL) 및 선택된 스트링 선택 트랜지스터(SelSST)와 연결되는 메모리 셀이 프로그램 될 수 있다.
프로그램 리커버리 단계(Pgm Rcv)에서 비휘발성 메모리 장치는 모든 라인들에 대한 전압 레벨을 접지 전압(GND)으로 강하시키고 N+1번째 루프(N+1th Loop)의 검증 단계(Verify)를 수행할 수 있다.
도 9b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다. 자세하게는, 도 9b는 도 9a의 t2 시점의 셀 스트링에 대한 전압 포텐셜 그래프일 수 있다.
도 9a 및 도 9b를 참조하면, 제1 내지 제3 워드라인(WL1~3)은 제1 전압 레벨(V1a)을 갖고, 제4 워드라인(WL4)은 제2 전압 레벨(V2a)을 갖고, 제5 내지 제8 워드라인(WL5~8)은 제3 전압 레벨(V3a)을 가질 수 있다. 제1 전압 레벨(V1a)은 제2 전압 레벨(V2a)보다 낮은 전압 레벨이고, 제2 전압 레벨(V2a)은 제3 전압 레벨(V3a)보다 더 낮은 전압 레벨일 수 있다. 제1 전압 레벨(V1a)은 0V 이하의 전압 레벨일 수 있다. 또한 도 9b는 비트라인(BL)이 선택 비트라인이거나 비선택 비트라인인 경우를 나타낼 수 있다. 비트라인(BL)이 선택 비트라인인 경우에는 제3 전압 레벨(V3a)은 접지 전압(GND)일 수 있고, 비트라인(BL)이 비선택 비트라인인 경우에는 전원 전압과 메모리 셀의 문턱 전압의 차이의 전압 레벨(VDD-Vth)일 수 있음은 도 7에서 상술한 바 그에 대한 설명은 생략한다.
본 실시예에서는 선택 워드라인(SelWL)의 바로 아래 워드라인인 제N-1 비선택 워드라인(UnSelWL)이 제4 워드라인(WL4)인 경우를 도시할 수 있다. 즉, 제5 워드라인(WL5)이 선택 워드라인(SelWL)이고, 제4 워드라인(WL4)에 대해 포지티브 리커버리가 수행된 경우에 대해 설명할 수 있다. 도 9a에서 설명한 바와 같이, 제4 워드라인(WL4)은 제1 내지 제3 워드라인(WL1~3)에 비해 검증 리커버리(Vrf Rcv) 단계에서의 전압 강하 차이가 작기 때문에, 네거티브 부스팅에 의한 영향도 제1 내지 제3 워드라인(WL1~3)에 비해 적을 수 있다. 검증 리커버리(Vrf Rcv) 단계가 종료하는 t2에서의 전압 레벨은 제4 워드라인(WL4)이 제1 내지 제3 워드라인(WL1~3)에 비해 더 높을 수 있다. 이에 따라 t2에서 제4 워드라인(WL4)의 제2 전압 레벨(V2a)은 제1 내지 제3 워드라인(WL1~3)의 제1 전압 레벨(V1a)보다 더 높아서, 제3 전압 레벨(V3a)과의 차이는 제2 전압 레벨(V2a)이 제1 전압 레벨(V1a)에 비해 더 작을 수 있다. 즉, 본 발명의 기술적 사상에 따르면 HCI 현상의 원인이었던 상부 워드라인(WL5~8)과 하부 워드라인(WL1~4)의 전압 레벨 차이가 줄어들기 때문에 HCI 현상이 방지되고 프로그램 디스터브가 감소될 수 있다.
도 9b 에서는 메모리 셀이 8개인 예를 도시하고 있으나 이는 일 예시일 뿐이며, 본 발명의 기술적 사상은 메모리 셀이 8개 이상이거나 이하인 경우에도 적용될 수 있음은 이해되어야 할 것이다.
도 10a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다. 도 9a와 중복되는 내용은 생략한다.
도 10a는 도 9a와 상이하게 제N-1 비선택 워드라인(UnSelWL(N-1))이 아닌 선택 워드라인(SelWL)에 대한 포지티브 리커버리가 수행된 경우를 나타낼 수 있다. 따라서 상기 차이점을 제외한 나머지 동작은 도 9a와 동일하거나 유사할 수 있으므로 설명은 생략한다.
검증 리커버리 단계(Vrf Rcv)에서, 비휘발성 메모리 장치는 선택 워드라인(SelWL)에 대해 리커버리 전압(Vrcv)으로 전압 강하를 시키는 리커버리 동작을 수행하고, 나머지 라인들에 대해서는 접지 전압(GND)로 전압 강하를 시키는 리커버리 동작을 수행할 수 있다. 본 개시의 일 실시예에 따르면 리커버리 전압(Vrcv)은 접지 전압(GND)보다 높은 전압 레벨을 가질 수 있다.
비트라인 셋업 단계(BL Setup)에서, 비휘발성 메모리 장치는 선택 워드라인(SelWL)에 대해서는 리커버리 전압(Vrcv)으로 유지시키고, 나머지 워드라인 에 대해서는 접지 전압(GND)으로 유지시킬 수 있다. 본 개시의 일 실시예에 따른 비휘발성 메모리 장치는 검증 리커버리 단계(Vrf Rcv)에서 선택 워드라인(SelWL)에 대해 접지 전압(GND)보다 높은 리커버리 전압(Vrcv)으로 포지티브 리커버리를 수행할 수 있다. 검증 전압(Vvrf)과 리커버리 전압(Vrcv)의 차이는 검증 전압(Vvrf)과 접지 전압(GND)의 차이보다 적기 때문에, 검증 리커버리 단계(Vrf Rcv)가 종료된 시점의 선택 워드라인(SelWL)의 전압 레벨은 도 7의 경우보다 낮은 레벨에서 형성될 수 있다. 이에 따라 선택 워드라인(SelWL)과 제N-1 비선택 워드라인(UnSelWL(N-1))간의 전압 포텐셜 차이가 감소할 수 있다. 이에 관해서는 도 10b에서 자세하게 후술한다.
도 10b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다. 자세하게는, 도 10b는 도 10a의 t2 시점의 셀 스트링에 대한 전압 포텐셜 그래프일 수 있다. 도 9b와 중복되는 내용은 생략한다.
도 10a 및 도 10b를 참조하면, 제1 내지 제4 워드라인(WL1~4)은 제1 전압 레벨(V1b)을 갖고, 제5 워드라인(WL5)은 제2 전압 레벨(V2b)을 갖고, 제6 내지 제8 워드라인(WL6~8)은 제3 전압 레벨(V3b)을 가질 수 있다. 제1 전압 레벨(V1b)은 제2 전압 레벨(V2b)보다 낮은 전압 레벨이고, 제2 전압 레벨(V2b)은 제3 전압 레벨(V3b)보다 더 낮은 전압 레벨일 수 있다.
본 실시예에서는 선택 워드라인(SelWL)이 제5 워드라인(WL5)이고, 제5 워드라인(WL5)에 포지티브 리커버리가 수행된 경우에 대해 설명할 수 있다. 도 10a에서 설명한 바와 같이, 검증 전압(Vvrf)과 리커버리 전압(Vrcv)의 차이는 검증 전압(Vvrf)과 접지 전압(GND)의 차이보다 적기 때문에, 검증 리커버리 단계(Vrf Rcv)가 종료되는 t2 시점의 본 발명의 제5 워드라인(WL5)의 전압 레벨은 도 7의 경우에 비해 낮은 레벨에서 형성될 수 있다. 이에 따라, 제5 워드라인(WL5)은 도 7의 경우에는 제6 워드라인(WL6)과 동일한 제3 전압 레벨(V3b)을 가졌으나 본 실시예에 따르면 제3 전압 레벨(V3b)보다 낮은 제2 전압 레벨(V2b)을 가질 수 있고, 제1 전압 레벨(V1b)과의 차이는 제2 전압 레벨(V2b)이 제3 전압 레벨(V3b)에 비해 더 작을 수 있다. 본 발명의 기술적 사상에 따르면 HCI 현상의 원인이었던 상부 워드라인(WL5~8)과 하부 워드라인(WL1~4)의 전압 레벨 차이가 줄어들기 때문에 HCI 현상이 방지되고 프로그램 디스터브가 감소될 수 있다.
도 10b 에서는 메모리 셀이 8개인 예를 도시하고 있으나 이는 일 예시일 뿐이며, 본 발명의 기술적 사상은 메모리 셀이 8개 이상이거나 이하인 경우에도 적용될 수 있음은 이해되어야 할 것이다.
도 11는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2 및 도 11을 참조하면, 비휘발성 메모리 장치(100)는 검증 단계에서 선택 워드라인에 검증 전압을 인가하고, 비선택 워드라인에 리드 전압을 인가할 수 있다(S210). 비휘발성 메모리 장치(100)는 복수의 워드라인 중 제1 워드라인 그룹에 대해 제1 리커버리 전압을 인가함으로써 리커버리 동작을 수행할 수 있다(S220). 또한, 비휘발성 메모리 장치(100)는 복수의 워드라인 중 제2 워드라인 그룹에 대해 제2 리커버리 전압을 인가함으로써 리커버리 동작을 수행하고(S230), 제1 워드라인 그룹 및 제2 워드라인 그룹을 제외한 나머지 워드라인에 대해 제3 리커버리 전압을 인가함으로써 리커버리 동작을 수행할 수 있다(S240). 제1 리커버리 전압을 인가함으로써 리커버리 동작을 수행하는 단계(S220), 제2 리커버리 전압을 인가함으로써 리커버리 동작을 수행하는 단계(S230) 및 제3 리커버리 전압을 인가함으로써 리커버리 동작을 수행하는 단계(S240)는 동시에 또는 순차적으로 이루어질 수 있다. 비휘발성 메모리 장치(100)는 리커버리 동작(S220, S230, S240)이 완료되면 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인에 패스 전압을 인가하여 프로그램 단계를 수행할 수 있다(S250). 본 개시의 일 실시예에 따르면 제1 리커버리 전압 및 제2 리커버리 전압은 0V보다 큰 전압 레벨을 가질 수 있고, 제3 리커버리 전압은 0V를 갖는 접지 전압(GND)일 수 있다.
도 12a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다. 도 9a와 중복되는 내용은 생략한다.
도 12a는 도 9a와 상이하게 선택 워드라인(SelWL) 및 제N-1 비선택 워드라인(UnSelWL(N-1))에 대한 포지티브 리커버리가 수행된 경우를 나타낼 수 있다. 따라서 상기 차이점을 제외한 나머지 동작은 도 9a와 동일하거나 유사할 수 있으므로 설명은 생략한다.
검증 리커버리 단계(Vrf Rcv)에서, 비휘발성 메모리 장치는 선택 워드라인(SelWL)에 대해 제1 리커버리 전압(Vrcv1)으로 전압 강하를 시키는 제1 리커버리 동작을 수행하고, 선택 워드라인 바로 아래에 위치하는 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해서는 제2 리커버리 전압(Vrcv2)으로 전압 강하를 시키는 제2 리커버리 동작을 수행하고, 나머지 라인들에 대해서는 접지 전압(GND)로 전압 강하를 시키는 제3 리커버리 동작을 수행할 수 있다. 본 개시의 일 실시예에 따르면 제1 리커버리 전압(Vrcv) 및 제2 리커버리 전압은 접지 전압(GND)보다 높은 전압 레벨을 가질 수 있다.
비트라인 셋업 단계(BL Setup)에서, 비휘발성 메모리 장치는 선택 워드라인(SelWL)에 대해서는 제1 리커버리 전압(Vrcv1)으로 유지시키고, 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해서는 제2 리커버리 전압(Vrcv2)으로 유지시키고, 나머지 워드라인에 대해서는 접지 전압(GND)으로 유지시킬 수 있다. 본 개시의 일 실시예에 따른 비휘발성 메모리 장치는 검증 리커버리 단계(Vrf Rcv)에서 선택 워드라인(SelWL) 및 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해 접지 전압(GND)보다 높은 리커버리 전압(Vrcv1, Vrcv2)으로 포지티브 리커버리를 수행할 수 있다. 리드 전압(Vread) 및 검증 전압(Vvrf)의 리커버리 전압(Vrcv1, Vrcv2)과의 차이는 접지 전압(GND)과의 차이보다 적기 때문에, 네거티브 부스팅이 종료된 후 제N+1 비선택 워드라인(UnSelWL(N+1))에 연결된 메모리 셀에 대한 전압 레벨이 선택 워드라인(SelWL)에 비해 높고, 제N-1 비선택 워드라인(UnSelWL(N-1))에 연결된 메모리 셀에 대한 전압 레벨이 제N-2 비선택 워드라인(UnSelWL(N-2))에 비해 높을 수 있다. 이에 따라 선택 워드라인(SelWL)과 제N-1 비선택 워드라인(UnSelWL(N-1))간의 전압 포텐셜 차이가 감소할 수 있다. 이에 관해서는 도 12b에서 자세하게 후술한다.
도 12a에서는 선택 워드라인(SelWL)과 제N-1 비선택 워드라인(UnSelWL(N-1))의 두 개의 워드라인에 각각 리커버리 동작을 수행하는 실시예가 개시되었으나 본 발명의 기술적 사상은 이에 제한되지 않고 선택 워드라인(SelWL) 및 적어도 하나의 하부 워드라인을 포함한 3개 이상의 워드라인에 대해 리커버리 동작이 수행되는 데에 상기 내용을 유추 적용할 수 있음은 이해되어야 할 것이다.
도 12b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다. 자세하게는, 도 12b는 도 12a의 t2 시점의 셀 스트링에 대한 전압 포텐셜 그래프의 일 예일 수 있다. 도 9b와 중복되는 내용은 생략한다.
도 12a 및 도 12b를 참조하면, 제1 내지 제3 워드라인(WL1~3)은 제1 전압 레벨(V1c)을 갖고, 제4 및 제5 워드라인(WL4,5)은 제2 전압 레벨(V2c)을 갖고, 제6 내지 제8 워드라인(WL6~8)은 제3 전압 레벨(V3c)을 가질 수 있다. 제1 전압 레벨(V1c)은 제2 전압 레벨(V2c)보다 낮은 전압 레벨이고, 제2 전압 레벨(V2c)은 제3 전압 레벨(V3c)보다 더 낮은 전압 레벨일 수 있다.
도 12b에서는 선택 워드라인(SelWL)이 제5 워드라인(WL5)이고, 제5 워드라인(WL5)에 제1 리커버리 전압(Vrcv1)으로 포지티브 리커버리가 수행되고 및 제4 워드라인(WL4)에 제2 리커버리 전압(Vrcv1)으로 포지티브 리커버리가 수행된 경우에 대해 설명할 수 있다. 또한 후술할 도 12c와의 차이점에 있어서, 도 12b는 제5 워드라인(WL5)과 연결된 제5 메모리 셀(MC5)의 문턱 전압이 제4 워드라인(WL4)과 연결된 제4 메모리 셀(MC4)의 문턱 전압보다 높거나 같은 경우를 나타낼 수 있으나 본 발명의 기술적 사상은 이에 제한되지 않는다.
도 12a에서 설명한 바와 같이, 리드 전압(Vread) 및 검증 전압(Vvrf)의 리커버리 전압(Vrcv)과의 차이는 접지 전압(GND)과의 차이보다 적기 때문에, 네거티브 부스팅이 종료된 후 제6 워드라인(WL6)에 연결된 메모리 셀에 대한 전압 레벨이 제5 워드라인(WL5)에 비해 높고, 제4 워드라인(WL4)에 연결된 메모리 셀에 대한 전압 레벨이 제3 워드라인(WL3)에 비해 높을 수 있다. 이에 따라, 메모리 셀 간의 전압 레벨에 한 번의 수평구간이 더 생겨서 이웃한 메모리 셀 간의 전압 레벨 차이가 감소할 수 있다. 즉, 본 발명의 기술적 사상에 따르면 HCI 현상의 원인이었던 이웃한 메모리 셀 간의 전압 레벨 차이가 줄어들기 때문에 HCI 현상이 방지되고 프로그램 디스터브가 감소될 수 있다.
도 12c는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다. 자세하게는, 도 12c는 도 12a의 t2 시점의 셀 스트링에 대한 전압 포텐셜 그래프의 또 다른 예일 수 있다. 도 12b와 중복되는 내용은 생략한다.
도 12a 및 도 12c를 참조하면, 제1 내지 제3 워드라인(WL1~3)은 제1 전압 레벨(V1d)을 갖고, 제4 워드라인(WL4)은 제2 전압 레벨(V2d)을 갖고, 제5 워드라인(WL5)은 제3 전압 레벨(V3d)을 갖고, 제6 내지 제8 워드라인(WL6~8)은 제4 전압 레벨(V4d)을 가질 수 있다. 제1 전압 레벨(V1d)은 제2 전압 레벨(V2d)보다 낮은 전압 레벨이고, 제2 전압 레벨(V2d)은 제3 전압 레벨(V3d)보다 더 낮은 전압 레벨이고, 제3 전압 레벨(V3d)은 제4 전압 레벨(V4d)보다 더 낮은 전압 레벨일 수 있다.
도 12c에서는 선택 워드라인(SelWL)이 제5 워드라인(WL5)이고, 제5 워드라인(WL5)에 제1 리커버리 전압(Vrcv1)으로 포지티브 리커버리가 수행되고 및 제4 워드라인(WL4)에 제2 리커버리 전압(Vrcv2)으로 포지티브 리커버리가 수행된 경우에 대해 설명할 수 있다. 또한 상술한 도 12b와의 차이점에 있어서 도 12c는 제5 워드라인(WL5)과 연결된 제5 메모리 셀(MC5)의 문턱 전압이 제4 워드라인(WL4)과 연결된 제4 메모리 셀(MC4)의 낮은 경우나 제1 리커버리 전압(Vrcv1)이 제2 리커버리 전압(Vrcv2)보다 더 높은 전압 레벨을 갖는 경우를 나타낼 수 있으나 본 발명의 기술적 사상은 이에 제한되지 않는다. 상기 차이점으로 인해 도 12b와 상이하게, 도12c의 실시예에서는 제2 전압 레벨(V2d)이 제3 전압 레벨(V3d)보다 더 낮게 형성될 수 있다.
네거티브 부스팅이 종료된 후 제6 워드라인(WL6)에 연결된 메모리 셀에 대한 전압 레벨이 제5 워드라인(WL5)에 비해 높고, 제4 워드라인(WL4)에 연결된 메모리 셀에 대한 전압 레벨이 제3 워드라인(WL3)에 비해 높을 수 있다. 이에 따라, 메모리 셀 간의 전압 레벨에 두번의 수평구간이 더 생겨서 이웃한 메모리 셀 간의 전압 레벨 차이가 감소할 수 있다. 즉, 본 발명의 기술적 사상에 따르면 HCI 현상의 원인이었던 이웃한 메모리 셀 간의 전압 레벨 차이가 줄어들기 때문에 HCI 현상이 방지되고 프로그램 디스터브가 감소될 수 있다.
도 13a는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 타이밍도이다. 도 12a와 중복되는 내용은 생략한다.
도 13a는 도 12a와 상이하게 제N-1 비선택 워드라인(UnSelWL(N-1)) 및 제N-2 비선택 워드라인(UnSelWL(N-2))에 대한 포지티브 리커버리가 수행된 경우를 나타낼 수 있다. 따라서 상기 차이점을 제외한 나머지 동작은 도 12a와 동일하거나 유사할 수 있으므로 설명은 생략한다.
검증 리커버리 단계(Vrf Rcv)에서, 비휘발성 메모리 장치는 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해 제1 리커버리 전압(Vrcv1)으로 전압 강하를 시키는 제1 리커버리 동작을 수행하고, 선택 워드라인 바로 아래에 위치하는 제N-2 비선택 워드라인(UnSelWL(N-2))에 대해서는 제2 리커버리 전압(Vrcv2)으로 전압 강하를 시키는 제2 리커버리 동작을 수행하고, 나머지 라인들에 대해서는 접지 전압(GND)로 전압 강하를 시키는 제3 리커버리 동작을 수행할 수 있다. 본 개시의 일 실시예에 따르면 제1 리커버리 전압(Vrcv) 및 제2 리커버리 전압은 접지 전압(GND)보다 높은 전압 레벨을 가질 수 있다.
비트라인 셋업 단계(BL Setup)에서, 비휘발성 메모리 장치는 제N-1 비선택 워드라인(UnSelWL(N-1))에 대해서는 제1 리커버리 전압(Vrcv1)으로 유지시키고, 제N-2 비선택 워드라인(UnSelWL(N-2))에 대해서는 제2 리커버리 전압(Vrcv2)으로 유지시키고, 나머지 워드라인 에 대해서는 접지 전압(GND)으로 유지시킬 수 있다. 본 개시의 일 실시예에 따른 비휘발성 메모리 장치는 검증 리커버리 단계(Vrf Rcv)에서 제N-1 비선택 워드라인(UnSelWL(N-1)) 및 제N-2 비선택 워드라인(UnSelWL(N-2))에 대해 접지 전압(GND)보다 높은 리커버리 전압(Vrcv1, Vrcv2)으로 포지티브 리커버리를 수행할 수 있다. 리드 전압(Vread)의 리커버리 전압(Vrcv)과의 차이는 접지 전압(GND)과의 차이보다 적기 때문에, 네거티브 부스팅이 종료된 후 선택 워드라인(SelWL)에 연결된 메모리 셀에 대한 전압 레벨이 제 N-1 비선택 워드라인(UnSelWL(N-1))에 비해 높고, 제N-2 비선택 워드라인(UnSelWL(N-2))에 연결된 메모리 셀에 대한 전압 레벨이 제N-3 비선택 워드라인(UnSelWL(N-3))에 비해 높을 수 있다.
본 개시의 일 실시예에선, 제1 리커버리 전압(Vrcv1)이 제2 리커버리 전압(Vrcv2)보다 클 수 있다. 제1 리커버리 전압(Vrcv1)이 제2 리커버리 전압(Vrcv2)보다 크게 되면 제1 리커버리 전압(Vrcv1)이 인가되는 제N-1 비선택 워드라인(UnSelWL(N-1))의 네거티브 부스팅 정도가 감소할 수 있고, 결과적으로 네거티브 부스팅이 종료된 후 제N-1 비선택 워드라인(UnSelWL(N-1))에 연결된 메모리 셀에 대한 전압 레벨이 제N-2 비선택 워드라인(UnSelWL(N-2))에 비해 높을 수 있다. 이에 따라 워드라인 간의 전압 포텐셜 차이가 감소할 수 있다. 이에 관해서는 도 13b에서 자세하게 후술한다.
도 13a에서는 제N-1 비선택 워드라인(UnSelWL(N-1)) 및 제N-2 비선택 워드라인(UnSelWL(N-2))의 2개의 워드라인에 각각 리커버리 동작을 수행하는 실시예가 개시되었으나 본 발명의 기술적 사상은 이에 제한되지 않고 3개 이상의 하부 워드라인에 대해 리커버리 동작이 수행되는 데에 상기 내용을 유추 적용할 수 있음은 이해되어야 할 것이다.
도 13b는 본 개시의 예시적 실시예에 따른 셀 스트링의 전압 포텐셜 그래프이다. 자세하게는, 도 13b는 도 13a의 t2 시점의 셀 스트링에 대한 전압 포텐셜 그래프의 일 예일 수 있다. 도 12b와 중복되는 내용은 생략한다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 워드라인(WL1,2)은 제1 전압 레벨(V1e)을 갖고, 제3 워드라인(WL3)은 제2 전압 레벨(V2e)을 갖고, 제4 워드라인(WL4)은 제3 전압 레벨(V3e)을 갖고, 제5 내지 제8 워드라인(WLe~8)은 제4 전압 레벨(V4e)을 가질 수 있다. 제1 전압 레벨(V1e)은 제2 전압 레벨(V2e)보다 낮은 전압 레벨이고, 제2 전압 레벨(V2e)은 제3 전압 레벨(V3e)보다 더 낮은 전압 레벨이고, 제3 전압 레벨(V3e)은 제4 전압 레벨(V4e)보다 더 낮은 전압 레벨일 수 있다.
도 13b에서는 선택 워드라인(SelWL)이 제5 워드라인(WL5)이고, 제4 워드라인(WL4)에 제1 리커버리 전압(Vrcv1)으로 포지티브 리커버리가 수행되고 및 제3 워드라인(WL3)에 제2 리커버리 전압(Vrcv2)으로 포지티브 리커버리가 수행된 경우에 대해 설명할 수 있다. 또한 제1 리커버리 전압(Vrcv1)이 제2 리커버리 전압(Vrcv2)보다 더 높은 전압 레벨을 가질 수 있다.
리커버리 전압의 차이로 인해 제4 워드라인(WL4)과 제3 워드라인(WL3)의 네거티브 부스팅의 정도가 다를 수 있다. 따라서, 네거티브 부스팅이 종료된 후 제4 워드라인(WL4)에 연결된 메모리 셀에 대한 전압 레벨이 제3 워드라인(WL3)에 비해 높을 수 있다. 이에 따라, 메모리 셀 간의 전압 레벨에 두번의 수평구간이 더 생겨서 이웃한 메모리 셀 간의 전압 레벨 차이가 감소할 수 있다. 즉, 본 발명의 기술적 사상에 따르면 HCI 현상의 원인이었던 이웃한 메모리 셀 간의 전압 레벨 차이가 줄어들기 때문에 HCI 현상이 방지되고 프로그램 디스터브가 감소될 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 14을 참조하면, 비휘발성 메모리 시스템(20)은 비휘발성 메모리 장치(100a) 및 메모리 컨트롤러(200a)를 포함할 수 있고, 비휘발성 메모리 장치(100a)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다. 본 실시예에 따른 비휘발성 메모리 장치(100a)는 도 1의 비휘발성 메모리 장치(100)와 실질적으로 유사하게 구현될 수 있다. 따라서, 도 1 내지 도 13b을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
메모리 컨트롤러(200a)는 전압 제어부(210)를 포함할 수 있고, 전압 제어부(210)는 메모리 셀 어레이(110)에 인가되는 바이어스 전압들, 예컨대 워드 라인들(WL)을 구동하기 위한 워드 라인 전압, 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 전압, 및 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 전압을 생성하기 위한 전압 제어 신호를 생성할 수 있다.
본 개시의 일 실시예에서, 전압 제어부(210)는 메모리 셀 어레이(110)에 대한 프로그램 수행 시, 검증 단계에서 프로그램 단계로 진입할 때 수행되는 리커버리 동작에서 워드라인 중 적어도 하나에 대해 0V 보다 높은 리커버리 전압이 인가되고 나머지 워드라인에 대해서 접지 전압(GND)이 인가되도록 각종 전압 제어 신호를 생성할 수 있다. 본 개시의 또 다른 실시예에서, 전압 제어부(121)는 제1 워드라인에 대해 0V 보다 높은 제1 리커버리 전압이 인가되고, 제2 워드라인에 대해 제1 리커버리 전압보다 높은 제2 리커버리 전압이 인가되고, 나머지 워드라인에 대해 접지 전압(GND)이 인가되도록 각종 전압 제어 신호를 생성할 수 있다. 메모리 컨트롤러(200a)는 전압 제어 신호를 커맨드(CMD), 어드레스(ADDR), 데이터(DATA) 또는 제어 신호(CTRL)를 통해 비휘발성 메모리 장치(100a)에 전송할 수 있다.
도 15은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치의 동작을 나타내는 흐름도이다.
도 15을 참조하면, 메모리 컨트롤러(200a)는 독출 커맨드를 생성할 수 있다(S510). 메모리 컨트롤러(200a)는 전압 제어 신호를 생성할 수 있다(S520). 구체적으로, 메모리 컨트롤러(200a)는 검증 단계에서 프로그램 단계로 진입할 때 수행되는 리커버리 동작에서 워드라인 중 적어도 하나에 대해 0V 보다 높은 리커버리 전압이 인가되고 나머지 워드라인에 대해서 접지 전압(GND)이 인가되도록 각종 전압 제어 신호를 생성할 수 있다.
메모리 컨트롤러(200a)는 커맨드, 어드레스, 데이터 또는 제어 신호를 비휘발성 메모리 장치(100a)에 전송할 수 있다(S530). 결정된 전압 제어 신호는 커맨드, 어드레스, 데이터 또는 제어 신호를 통해 비휘발성 메모리 장치(100a)에 전송될 수 있다.
비휘발성 메모리 장치(100a)는 수신한 제어 신호에 따라, 프로그램 바이어스 전압을 생성할 수 있다(S540). 프로그램 바이어스 전압은 워드 라인 전압, 리커버리 전압, 스트링 선택 라인 전압 및 접지 선택 라인 전압 중 적어도 하나일 수 있다. 이때, 비휘발성 메모리 장치(100a)는 제어 신호에 따라, 리커버리 전압이 인가될 타이밍 및 타깃 라인을 조절할 수 있다. 비휘발성 메모리 장치(100a)는 생성된 프로그램 바이어스 전압을 이용하여 메모리 셀 어레이(110)에 대한 프로그램 동작을 수행할 수 있다(S550).
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 16를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 플래시 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이때, SSD(1200)는 도 1 내지 도 15에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 도 2의 비휘발성 메모리 장치(100)가 플래시 메모리 장치들(1230 내지 1250) 중 적어도 하나에 적용될 수 있다. 이에 따라 플래시 메모리 장치들(1230 내지 1250) 중 적어도 하나는 프로그램 수행 시, 리커버리 동작에서 워드라인 중 적어도 하나에 대해 0V 보다 높은 리커버리 전압이 인가되고 나머지 워드라인에 대해서 접지 전압(GND)이 인가할 수 있다. 이에 따라 상부 워드라인과 하부 워드라인 간의 전압 포텐셜 차이가 줄어들고 HCI 현상이 방지될 수 있다. 결과적으로 프로그램 디스터브가 방지되고, SSD(1200)의 신뢰성이 향상될 수 있다.
본 개시의 실시예에 따른 비휘발성 메모리 장치는 SSD(1200) 뿐만 아니라, 메모리 카드 시스템, 컴퓨팅 시스템, UFS 등에 탑재되거나 적용될 수 있다. 또한 본 개시의 실시예에 다른 비휘발성 메모리 장치의 동작 방법은 비휘발성 메모리가 탑재되는 다양한 종류의 전자 시스템에 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 워드라인에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들에 대한 프로그램 동작을 위한 베리파이 구간에서 비트라인 셋업 구간으로의 전환 과정에서 상기 복수의 워드라인 중 프로그램 대상이 되는 선택 워드라인의 아래에 존재하는 하부 워드라인들에 리커버리 전압이 동시에 인가되도록 제어하는 제어 로직을 포함하고,
    상기 하부 워드라인들 각각에 인가되는 리커버리 전압은,
    상기 하부 워드라인들 각각의 하부에 배치된 워드라인들에 인가되는 리커버리 전압 이상인 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직은 상기 복수의 워드라인에 포함되는 제1 워드라인 그룹에 대해 제1 리커버리 전압이 인가되도록 제어하고, 상기 제1 워드라인 그룹을 제외한 나머지 워드라인에 대해 상기 제1 리커버리 전압보다 낮은 전압 레벨을 갖는 제2 리커버리 전압이 인가되도록 제어하고,
    상기 제1 워드라인 그룹은 프로그램 대상이 되는 선택 워드라인 아래 N(N은 1이상의 정수)개의 워드라인인 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 리커버리 전압은 0V보다 큰 전압 레벨을 갖고, 상기 제2 리커버리 전압은 접지 전압(GND)인 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 하부 워드라인들 각각에 인가되는 리커버리 전압은,
    상기 하부 워드라인들 각각의 하부에 배치된 워드라인들에 인가되는 리커버리 전압보다 큰 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 복수의 워드라인에 연결된 메모리 셀들을 프로그램하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 복수의 워드라인에 복수의 검증 전압들을 인가하는 단계;
    상기 복수의 워드라인 중 프로그램 대상이 되는 선택 워드라인의 아래에 존재하는 하부 워드라인들에 리커버리 전압을 동시에 인가함으로써 리커버리를 수행하는 단계; 및
    상기 복수의 워드라인 중 프로그램 대상이 되는 선택 워드라인에 프로그램에 전압을 인가하고, 프로그램 대상이 아닌 비선택 워드라인에 패스 전압을 인가하는 단계를 포함하고,
    상기 하부 워드라인들 각각에 인가되는 리커버리 전압은,
    상기 하부 워드라인들 각각의 하부에 배치된 워드라인들에 인가되는 리커버리 전압 이상인 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제7항에 있어서,
    상기 하부 워드라인들 각각에 인가되는 리커버리 전압은,
    상기 하부 워드라인들 각각의 하부에 배치된 워드라인들에 인가되는 리커버리 전압보다 큰 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제7항에 있어서,
    상기 리커버리를 수행하는 단계가 종료한 후, 프로그램 대상이 되는 선택 워드라인의 바로 아래에 위치하는 제N-1 워드라인에 연결된 메모리 셀의 게이트 전압 레벨은 상기 제N-1 워드라인의 바로 아래에 위치하는 제N-2 워드라인에 연결된 메모리 셀의 게이트 전압 레벨보다 높은 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제9항에 있어서,
    상기 리커버리를 수행하는 단계가 종료한 후, 상기 제N-2 워드라인에 연결된 메모리 셀의 게이트 전압 레벨은 상기 제N-2 워드라인의 바로 아래에 위치하는 제N-3 워드라인에 연결된 메모리 셀의 게이트 전압 레벨보다 높은 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
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