KR101785010B1 - 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치의 소거 방법에 관한 것이다. 본 발명의 소거 방법은, 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 워드 라인 소거 전압을 인가하는 단계, 적어도 하나의 접지 선택 트랜지스터에 연결된 적어도 하나의 접지 선택 라인에 특정 전압을 인가하는 동안 메모리 셀 스트링이 형성된 기판에 소거 전압을 인가하는 단계, 그리고 기판의 전압이 목표 전압에 도달하면 적어도 하나의 접지 선택 라인을 플로팅하는 단계로 구성된다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것의 소거 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 향상된 신뢰성을 갖고 3차원 어레이 구조를 갖는 불휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판 상에 제공되는 복수의 메모리 셀 스트링들을 포함하는 메모리 셀 어레이; 비트 라인들을 통해 상기 복수의 메모리 셀 스트링들과 연결되고, 상기 비트 라인들을 구동하도록 구성되는 읽기 및 쓰기 회로; 소거 동작 시에, 상기 기판에 소거 전압을 공급하도록 구성되는 기판 바이어스 회로; 복수의 워드 라인들, 적어도 하나의 스트링 선택 라인, 그리고 적어도 하나의 접지 선택 라인을 통해 상기 복수의 메모리 셀 스트링들에 연결되고, 상기 소거 동작 시에 상기 적어도 하나의 접지 선택 라인 및 상기 복수의 워드 라인들에 저전압을 공급하도록 구성되는 어드레스 디코더; 시간 정보를 저장하도록 구성되는 프로그램 회로; 그리고 상기 소거 동작 시에, 상기 기판에 상기 소거 전압이 공급될 때 카운트를 시작하도록 구성되는 카운터를 포함하고, 상기 카운터의 카운트 값이 상기 시간 정보에 매치될 때, 상기 어드레스 디코더는 상기 적어도 하나의 접지 선택 라인을 플로팅하도록 더 구성된다.
실시 예로서, 상기 저전압은 접지 전압이다.
실시 예로서, 상기 기판과 상기 적어도 하나의 접지 선택 라인 사이의 전압 차이가 3.5V 내지 11V 이내가 되도록 상기 시간 정보가 설정된다.
실시 예로서, 상기 프로그램 회로는 상기 메모리 셀 어레이의 일부이다.
실시 예로서, 상기 복수의 메모리 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함한다.
실시 예로서, 상기 메모리 셀 어레이는, 상기 기판과 수직한 방향으로 교대로 적층된 도전 물질들 및 절연 물질들을 포함하는 복수의 구조물들; 그리고 상기 기판과 수직한 방향으로 상기 복수의 구조물들을 관통하여 상기 기판과 연결되는 복수의 필라들을 더 포함하고, 상기 복수의 구조물들 및 상기 복수의 필라들은 상기 복수의 메모리 셀 스트링들을 구성한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판 상에 제공되는 복수의 메모리 셀 스트링들을 포함하는 메모리 셀 어레이; 비트 라인들을 통해 상기 복수의 메모리 셀 스트링들과 연결되고, 상기 비트 라인들을 구동하도록 구성되는 읽기 및 쓰기 회로; 소거 동작 시에, 상기 기판에 소거 전압을 공급하도록 구성되는 기판 바이어스 회로; 복수의 워드 라인들, 적어도 하나의 스트링 선택 라인, 그리고 적어도 하나의 접지 선택 라인을 통해 상기 복수의 메모리 셀 스트링들에 연결되고, 상기 소거 동작 시에 상기 적어도 하나의 접지 선택 라인 및 상기 복수의 워드 라인들에 저전압을 공급하도록 구성되는 어드레스 디코더; 소거 동작 시에, 상기 기판의 전압 레벨을 모니터하고, 모니터 결과를 출력하도록 구성되는 기판 모니터 회로; 그리고 목표 전압 정보를 저장하도록 구성되는 프로그램 회로를 포함하고, 상기 모니터 결과에 기반하여, 상기 기판의 전압 레벨이 상기 목표 전압 정보에 매치될 때 상기 어드레스 디코더는 상기 적어도 하나의 접지 선택 라인을 플로팅하도록 더 구성된다.
실시 예로서, 상기 기판 모니터 회로는, 상기 기판의 전압이 제공되는 기판 노드 및 접지 노드 사이에 연결되는 제 1 및 제 2 트림기들; 그리고 상기 제 1 및 제 2 트림기들 사이의 노드의 전압 및 상기 목표 전압을 비교하고, 비교 결과를 출력하도록 구성되는 비교기를 포함한다.
실시 예로서, 상기 목표 전압 정보는 3.5V 내지 11V 내의 전압 레벨을 가리킨다.
실시 예로서, 상기 프로그램 회로는 상기 메모리 셀 어레이의 일부이다.
본 발명에 의하면, 접지 선택 트랜지스터의 활성화에 의한 소거 교란이 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다.
도 3은 도 2의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 5는 도 4의 트랜지스터 구조를 보여주는 단면도이다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 1 예에 따른 등가 회로를 보여주는 회로도이다.
도 7은 도 1의 불휘발성 메모리 장치의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다.
도 8은 도 3 내지 도 6을 참조하여 설명된 메모리 블록의 낸드 스트링들 중 하나 및 그에 대응하는 밴드 다이어그램을 보여주는 단면도이다.
도 9는 도 1의 불휘발성 메모리 장치의 소거 방법을 보여주는 순서도이다.
도 10은 도 9의 소거 방법에 따른 소거 전압 조건을 보여주는 테이블이다.
도 11은 도 9의 소거 방법 및 도 10의 전압 조건에 따른 전압 변화를 보여주는 타이밍도이다.
도 12는 제 2 방향의 바디를 통해 흐르는 전류의 양을 보여주는 그래프이다.
도 13은 본 발명의 실시 예에 따른 소거 방법이 수행될 때, 메모리 셀들, 접지 선택 트랜지스터들, 그리고 스트링 선택 트랜지스터들의 문턱 전압들의 변화를 보여주는 그래프이다.
도 14는 소거 전압의 상승 시간 및 전압 인가 시간에 따른 목표 전압의 범위의 변화를 보여주는 그래프이다.
도 15는 도 1의 기판 모니터 회로를 보여주는 블록도이다.
도 16은 도 15의 업-트림기를 보여주는 회로도이다.
도 17a는 도 1의 불휘발성 메모리 장치의 메모리 셀 어레이 및 어드레스 디코더를 보여주는 블록도이다.
도 17b는 도 1의 불휘발성 메모리 장치의 메모리 셀 어레이 및 어드레스 디코더의 다른 예를 보여주는 블록도이다.
도 18는 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 1 응용 예를 보여주는 회로도이다.
도 19은 도 3 내지 도 5을 참조하여 설명된 메모리 블록의 등가 회로의 제 2 응용 예를 보여주는 회로도이다.
도 20은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 3 응용 예를 보여주는 회로도이다.
도 21은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 4 응용 예를 보여주는 회로도이다.
도 22는 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로의 제 5 응용 예를 보여주는 회로도이다.
도 23은 도 2의 메모리 블록들 중 하나의 제 2 실시 예를 보여주는 블록도이다.
도 24는 도 2의 메모리 블록들 중 하나의 제 3 실시 예를 보여주는 사시도이다.
도 25는 도 24의 메모리 블록의 ⅩⅩⅤ-ⅩⅩⅤ' 선에 따른 단면도이다.
도 26은 도 2의 메모리 블록들 중 하나의 제 4 실시 예를 보여주는 사시도이다.
도 27은 도 26의 메모리 블록의 ⅩⅩⅦ-ⅩⅩⅦ' 선에 따른 단면도이다.
도 28은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 29는 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 30은 본 발명의 제 4 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 31은 본 발명의 제 5 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 32는 도 1의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 33은 도 32의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 34는 도 33을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 기판 모니터 회로(130), 읽기 및 쓰기 회로(140), 제어 로직(150), 그리고 기판 바이어스 회로(160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함하는 선택 라인들을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 기판 모니터 회로(130)에 연결된다. 예를 들면, 메모리 셀 어레이(110)의 기판(substrate)이 기판 모니터 회로(130)에 연결될 것이다. 메모리 셀 어레이(110)는 기판 바이어스 회로(160)에 연결된다. 예를 들면, 메모리 셀 어레이(110)의 기판이 기판 바이어스 회로(160)에 연결될 것이다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 각 메모리 블록은 복수의 메모리 셀 스트링들을 포함한다. 예를 들면, 각 메모리 블록은 복수의 낸드 스트링들을 포함한다. 각 메모리 셀 스트링은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함한다. 예를 들면, 각 메모리 셀 스트링은 적어도 하나의 스트링 선택 트랜지스터 및 적어도 하나의 접지 선택 트랜지스터를 포함할 것이다.
예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예를 들면, 열 방향으로 배열되는 메모리 셀들은 복수의 셀 그룹들(예를 들면, 스트링)을 형성할 것이다. 그리고, 복수의 셀 그룹들이 비트 라인들(BL)에 각각 연결될 것이다. 적어도 하나의 스트링 선택 트랜지스터들은 스트링 선택 라인들(SSL)에 연결될 것이다. 적어도 하나의 접지 선택 트랜지스터들은 접지 선택 라인들(GSL)에 연결될 것이다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 메모리 셀 어레이의 메모리 블록을 선택한다. 또한, 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인(GSL)을 선택한다. 어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 추가적으로 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(140)에 전달된다.
예시적으로, 어드레스 디코더(120)는 기판 모니터 회로(130)로부터 접지 활성 신호(GE)를 수신하도록 구성된다. 수신된 접지 활성 신호(GE)에 응답하여, 어드레스 디코더(120)는 출력 전압을 조절하도록 구성된다. 예를 들면, 어드레스 디코더(120)는 소거 동작 시에 접지 활성 신호(GE)에 응답하여 동작하도록 구성될 것이다.
기판 모니터 회로(130)는 메모리 셀 어레이(110) 및 어드레스 디코더(120)에 연결된다. 기판 모니터 회로(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 기판 모니터 회로(130)는 메모리 셀 어레이(110)의 기판 전압(Vsub)을 모니터하도록 구성된다. 메모리 셀 어레이(110)의 기판 전압(Vsub)의 레벨에 응답하여, 기판 모니터 회로(130)는 접지 활성 신호(GE)를 활성화 또는 비활성화 하도록 구성된다. 접지 활성 신호(GE)는 어드레스 디코더(120)에 전달된다. 예를 들면, 기판 모니터 회로(130)는 소거 동작 시에 활성화될 것이다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(140)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입하도록 구성된다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 출력하도록 구성된다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입하도록 구성된다. 예를 들면, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다.
제어 로직(150)은 어드레스 디코더(120), 기판 모니터 회로(130), 그리고 읽기 및 쓰기 회로(140) 연결된다. 예를 들면, 제어 로직(150)은 기판 바이어스 회로(160)에 추가적으로 연결될 것이다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
기판 바이어스 회로(160)는 제어 로직(150)의 제어에 응답하여 동작한다. 기판 바이어스 회로(160)는 메모리 셀 어레이(110)의 기판을 바이어스하도록 구성된다. 예를 들면, 소거 동작 시에, 기판 바이어스 회로(160)는 메모리 셀 어레이(110)의 기판에 소거 전압(Vers)을 바이어스하도록 구성될 것이다.
다른 예로서, 기판 모니터 회로(160)는 생략될 수 있다. 이 예에서, 어드레스 디코더(120)는 소거 동작 시에 메모리 셀 어레이(110)의 기판에 전압을 인가하기 전에 특정 지연 시간 동안 대기함으로써 접지 선택 라인(GSL)을 구동할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 수 있다. 예를 들어, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 적어도 하나의 메모리 블록을 선택하도록 구성될 수 있다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKa)의 제 1 실시 예를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLKa)의 Ⅳ-Ⅳ'선에 따른 단면도이다. 도 3 및 도 4를 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 p 웰 일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 웰 인 것으로 가정한다. 그러나, 기판(111)은 p 웰 인 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 도전형을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 도전형을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 도전형을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 도전형을 갖는 실리콘, 진성 실리콘(intrinsic silicon), 또는 제 2 도전형을 갖는 실리콘을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 도전형을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 도전형의 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 도전형의 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 제공되는 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 도전형으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n 도전형의 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 도전형의 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
예시적으로, 절연막(116)의 하부면과 기판(111) 사이에, 절연막(미도시)이 더 제공될 수 있다. 추가적으로 제공되는 절연막(미도시)은 실리콘 산화막일 수 있다. 추가적으로 제공되는 절연막(미도시)은 복수의 절연 물질들(112) 각각의 두께보다 얇은 두께를 가질 수 있다.
이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제 1 도전 물질들(291~293)은 제 9 높이를 갖는다. 제 1 도전 물질 및 기판(111) 사이의 거리가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
도 3 및 도 4에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 5를 참조하여 더 상세하게 설명된다. 예시적으로, 특정 스트링의 복수의 트랜지스터 구조들(TS)의 부분집합은 서브스트링일 수 있다.
도 5는 도 4의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 3 내지 도 5를 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p 도전형의 실리콘을 포함하는 표면층(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막을 포함할 것이다.
제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide) 또는 ONA (oxide-nitride-aluminium)를 구성할 수 있다. 이하에서, 필라(113)의 p 도전형의 실리콘을 포함하는 표면층(114)을 제 2 방향의 바디라 부르기로 한다. 예시적으로, 필라(113), 절연막(116), 그리고 제 1 도전 물질(233) 상면 또는 하면 사이의 각도는 직각, 예각, 또는 둔각일 수 있다.
메모리 블록(BLKa)에서, 사나의 필라(113)는 하나의 낸드 스트링(NS)에 대응한다. 메모리 블록(BLKa)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKa)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKa)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKa)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.
요약하면, 메모리 블록(BLKa)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 3 내지 도 5에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다. 또한, 제 1 도전 물질들은 메모리 셀들을 구성하는 복수의 층들, 그리고 선택 트랜지스터들을 구성하는 적어도 두 개의 층들에 제공될 수 있다. 예를 들어, 제 1 도전 물질들은 더미 메모리 셀들을 구성하는 층에 제공될 수 있다.
도 3 내지 도 5에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKa)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 제 1 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인(CSL)으로 동작하는 도핑 영역들(311~314)의 수 또한 조절될 것이다.
도 3 내지 도 5에서, 제 1 방향으로 신장된 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 하나의 제 1 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 제 1 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
예시적으로, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)과 가까울수록 감소할 수 있다. 예를 들면, 공정 상의 특성 또는 오차에 의해, 필라(113)의 제 1 및 제 3 방향에 따른 단면적이 가변될 수 있다.
예시적으로, 필라(113)는 식각에 의해 형성된 홀에 실리콘 물질 및 절연 물질과 같은 물질들이 제공되어 형성된다. 식각되는 깊이가 증가할수록, 식각에 의해 형성되는 홀의 제 1 및 제 3 방향에 따른 면적은 감소할 수 있다. 즉, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)에 가까울수록 감소할 수 있다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 제 1 예에 따른 등가 회로(BLKa_1)를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)에 각각 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
스트링 선택 라인들(SSL)의 단위로 낸드 스트링들(NS)의 행들이 정의된다. 스트링 선택 라인들(SSL1a, SSL1b)에 연결되는 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 스트링 선택 라인들(SSL2a, SSL2b)에 연결되는 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 스트링 선택 라인들(SSL3a, SSL3b)에 연결되는 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 하부 접지 선택 트랜지스터(GSTa)의 높이는 1이고, 상부 접지 선택 트랜지스터(GSTb)의 높이는 2인 것으로 정의된다. 메모리 셀들(MC1~MC5)의 높이들은 각각 3 내지 7로 정의된다. 하부 스트링 선택 트랜지스터(SSTa)의 높이는 8이고, 상부 스트링 선택 트랜지스터(SSTb)의 높이는 9로 정의된다.
동일한 행의 낸드 스트링들(NS)은 접지 선택 라인들(GSLa, GSLb)에 연결된다. 상이한 행의 낸드 스트링들(NS)은 접지 선택 라인들(GSLa, GSLb)을 공유한다. 제 1 높이를 갖는 제 1 도전 물질들(211~213)이 서로 연결되어 접지 선택 라인(GSLa)을 형성하고, 제 2 높이를 갖는 제 1 도전 물질들(221~223)이 서로 연결되어 접지 선택 라인(GSLb)을 형성할 것이다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다.
제 3 높이를 갖는 제 1 도전 물질들(231~233)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 4 높이를 갖는 제 1 도전 물질들(241~243)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 높이를 갖는 제 1 도전 물질들(251~253)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 높이를 갖는 제 1 도전 물질들(261~263)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다.
동일한 행의 낸드 스트링들(NS)은 하부 스트링 선택 라인(SSLa) 및 상부 스트링 선택 라인(SSLb)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 하부 스트링 선택 라인들(SSLa1, SSLa2, SSLa3) 및 상이한 상부 스트링 선택 라인들(SSLb1, SSLb2, SSLb3)에 각각 연결된다. 제 1 내지 제 3 하부 스트링 선택 라인들(SSLa1~SSLa3)은 각각 제 8 높이를 갖는 제 1 도전 물질들(281~283)에 대응할 것이다. 제 1 내지 제 3 상부 스트링 선택 라인들(SSLb1, SSLb2, SSLb3)은 각각 제 9 높이를 갖는 제 1 도전 물질들(291~293)에 대응할 것이다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.
도 6에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)을 선택 및 비선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인으로부터 분리되고 그리고 선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인에 연결될 수 있다.
즉, 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)을 선택 및 비선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
예시적으로, 프로그램 및 읽기 동작 시에, 선택 행의 선택 워드 라인에 선택 전압이 인가되고, 비선택 워드 라인들에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 읽기 전압(Vr)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉,프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택 행의 워드 라인 단위로 수행될 것이다.
예시적으로, 제 1 도전 물질들(211~291, 212~292), 213~293) 중 선택 라인들로 동작하는 제 1 도전 물질들과 워드 라인들로 동작하는 제 1 도전 물질들 사이의 절연 물질들(112)의 두께는 다른 절연 물질들(112)의 두께보다 두꺼울 수 있다.
이하에서, 프로그램될 메모리 셀에 대응하는 비트 라인을 선택 비트 라인이라 부르기로 한다. 그리고, 프로그램 금지될 메모리 셀에 대응하는 비트 라인을 비선택 비트 라인이라 부르기로 한다.
이하에서, 프로그램 동작 시에, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 제 1 행이 선택되는 것으로 가정한다. 그리고, 제 2 비트 라인(BL2)이 선택되는 것으로 가정한다. 또한, 제 1 및 제 3 비트 라인들(BL1, BL3)이 비선택되는 것으로 가정한다.
도 7은 도 1의 불휘발성 메모리 장치(100)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다. 예시적으로, 소거 동작은 메모리 블록 단위로 수행될 것이다. 예시적으로, 도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)을 참조하여, 소거 동작이 설명된다.
소거 동작 시에, 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)은 플로팅된다. 워드 라인들(WL1~WL5)에 워드 라인 소거 전압(Vwe)이 인가된다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)일 것이다. 접지 선택 라인들(GSLa, GSLb)은 플로팅된다. 그리고, 기판(111)에 소거 전압(Vers)이 인가된다.
기판(111) 및 제 2 방향의 바디(114)는 동일한 도전형의 실리콘 물질로 구성된다. 따라서, 기판(111)에 인가되는 소거 전압(Vers)은 제 2 방향의 바디(114)로 전달된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다.
접지 선택 라인들(GSLa, GSLb) 및 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)은 플로팅 상태이다. 따라서, 제 2 방향의 바디(114)의 전압이 변화할 때, 접지 선택 라인들(GSLa, GSLb) 및 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)은 커플링의 영향을 받는다. 즉, 제 2 방향의 바디(114)의 전압이 소거 전압(Vers)으로 상승할 때, 접지 선택 라인들(GSLa, GSLb) 및 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)의 전압 또한 상승할 것이다. 따라서, 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST)은 소거 방지된다.
워드 라인들(WL1~WL5)에 워드 라인 소거 전압(Vwe)이 인가된다. 예시적으로, 워드 라인 소거 전압(Vwe)은 저전압이다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)일 것이다. 제 2 방향의 바디(114) 및 워드 라인들(WL1~WL5) 사이의 전압 차이에 의해, 메모리 셀들(MC1~MC5)에서 Fowler-Nordheim 터널링이 발생할 것이다. 따라서, 메모리 셀들(MC1~MC5)은 소거될 것이다.
도 8은 도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)의 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33) 중 하나(NS12) 및 그에 대응하는 밴드 다이어그램을 보여주는 단면도이다.
도 3 내지 도 8을 참조하면, 기판(111)은 p 도전형의 실리콘이다. 제 2 방향의 바디(114)는 진성 실리콘(intrinsic silicion), 기판(111)보다 낮은 도핑 농도를 갖는 p 도전형의 실리콘, 또는 약하게 도핑된 n 도전형의 실리콘일 수 있다. 따라서, 제 2 방향의 바디(114)의 밴드 에너지(②)는 기판(111)의 밴드 에너지(①)보다 낮다. 예를 들어, 제 2 방향의 바디(114)의 밴드 에너지(②)는 기판(111)의 밴드 에너지(①)보다 0.4 내지 0.5 전자 볼트(electron volt) 만큼 낮을 수 있다. 드레인(320)은 n 도전형의 실리콘일 수 있다. 드레인(320)의 밴드 에너지(③)는 제 2 방향의 바디(114)의 밴드 에너지(②)보다 낮다. 즉, 드레인(320)과 제 2 방향의 바디(114) 사이, 그리고 제 2 방향의 바디(114)와 기판(111) 사이에 각각 에너지 장벽이 존재할 수 있다.
기판(111)의 메이저 캐리어는 홀들(holes)이다. 따라서, 기판(111)에 소거 전압(Vers)이 공급될 때, 소거 전압(Vers)은 홀들(holes)에 의해 제 2 방향의 바디(114)에 공급된다. 기판(111)과 제 2 방향의 바디(114) 사이의 에너지 장벽은 홀에 의한 전압 전달을 방해하는 홀 배리어(hole barrier)일 수 있다. 즉, 기판(111)에 공급되는 소거 전압(Vers)이 제 2 방향의 바디(114)에 정상적으로 전달되지 않을 수 있다.
기판(111)에 소거 전압(Vers)이 공급될 때, 접지 선택 라인(GSL)을 구성하는 제 1 도전 물질(211)은 플로팅될 수 있다. 기판(111)의 전위가 소거 전압(Vers)에 의해 상승할 때, 제 1 도전 물질(211)의 전위 또한 커플링에 의해 상승할 수 있다. 소거 전압(Vers)에 의해 기판(111)의 전위가 상승할 때 제 2 도전 물질(211)의 전위가 함께 상승하므로, 기판(111)과 제 2 방향의 바디(114) 사이의 에너지 장벽이 유지되고, 소거 전압(Vers)이 제 2 방향의 바디(114)에 정상적으로 공급되지 않는다. 즉, 소거가 정상적으로 수행되지 않을 수 있다.
이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이(110)의 기판의 전압 레벨에 따라 접지 선택 라인들(GSLa, GSLb)을 구동하도록 구성된다. 예시적으로, 기판(111)에 소거 전압(Vers)이 공급될 때, 제 1 도전 물질들(211, 221)에 접지 전압(Vss)과 같은 특정한 전압이 공급될 수 있다. 기판(111)의 전위가 상승하는 동안 제 1 도전 물질들(211, 221)의 전위가 일정하게 유지되므로, 제 2 방향의 바디(114)와 기판(111) 사이에 홀들이 축적되어 에너지 장벽이 감소할 수 있다. 기판(111)의 전압이 특정 레벨에 도달하면, 제 1 도전 물질들(211, 221)은 플로팅될 수 있다. 제 2 방향의 바디(114)와 기판(111) 사이의 에너지 장벽이 감소되었으므로, 기판(111)에 공급되는 전압은 제 2 방향의 바디(114)에 정상적으로 공급될 수 있다. 또한, 기판(111)의 전압이 상승할 때 제 1 도전 물질들(211, 221)의 전압이 함께 상승한다. 따라서, 제 1 도전 물질들(211, 221)로 구성되는 접지 선택 트랜지스터들(GST)이 소거 방지될 수 있다.
도 9는 도 1의 불휘발성 메모리 장치(100)의 소거 방법을 보여주는 순서도이다. 예시적으로, 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)이 소거되는 것으로 가정한다. 즉, 어드레스 디코더(120)의 블록 선택 회로(121)은 메모리 블록(BLKa)을 선택하는 것으로 가정한다.
도 1 내지 도 6, 그리고 도 9를 참조하면, S110 단계에서, 워드 라인들(WL1~WL5)에 워드 라인 소거 전압(Vwe)이 인가된다. 예를 들면, 워드 라인 소거 전압(Vwe)은 저전압이다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)이다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss) 보다 낮은 레벨을 갖는다. 예를 들면, 어드레스 디코더(120)는 워드 라인들(WL1~WL5)을 워드 라인 소거 전압(Vwe)으로 구동할 것이다.
S120 단계에서, 접지 선택 라인들(GSLa, GSLb)에 미리 설정된 전압이 인가된다. 예를 들면, 미리 설정된 전압은 접지 선택 트랜지스터들(GSTa, GSTb)을 턴-오프 하는 전압이다. 예를 들면, 미리 설정된 전압은 접지 선택 트랜지스터들(GSTa, GSTb)의 문턱 전압보다 낮은 레벨을 갖는다. 예를 들면, 미리 설정된 전압은 접지 전압(Vss)이다. 예를 들면, 미리 설정된 전압은 접지 전압(Vss) 보다 낮은 레벨을 갖는다. 예를 들면, 어드레스 디코더(120)는 접지 선택 라인들(GSLa, GSLb)을 미리 설정된 전압으로 구동할 것이다.
S130 단계에서, 기판(111)에 소거 전압(Vers)이 인가된다. 예를 들면, 소거 전압(Vers)은 고전압이다. 예를 들면, 기판 바이어스 회로(160)가 기판(111)에 소거 전압(Vers)을 제공할 것이다.
S140 단계에서, 기판 전압의 변화에 따라 접지 선택 라인들(GSLa, GSLb)이 플로팅된다. 예를 들면, 기판 모니터 회로(130)는 메모리 셀 어레이(110)의 기판(111)의 전압 변화를 모니터할 것이다. 기판(111)의 전압 변화에 기반하여, 기판 모니터 회로(130)는 접지 활성 신호(GE)를 활성화 또는 비활성화할 것이다. 접지 활성 신호(GE)에 응답하여, 어드레스 디코더(120)는 접지 선택 라인들(GSLa, GSLb)에 미리 설정된 전압을 인가하거나, 또는 접지 선택 라인들(GSLa, GSLb)을 플로팅할 것이다.
예시적으로, S110 단계 내지 S130 단계는 동시에 수행될 수 있다. 예시적으로, S110 단계 내지 S130 단계는 순차적으로 수행될 수 있다. 예시적으로, S110 단계 내지 S130 단계는 역순으로 수행될 수 있다. 예시적으로, S110 단계 내지 S130 단계가 수행되는 동안, 어드레스 디코더(120)는 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)이 플로팅되도록 출력값을 제어할 것이다.
도 10은 도 9의 소거 방법에 따른 전압 조건을 보여주는 테이블이다. 도 1 내지 도 6, 그리고 도 9 및 도 10을 참조하면, 소거 동작 시에 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)은 플로팅된다. 소거 동작 시에, 워드 라인들(WL1~WL5)에 워드 라인 소거 전압(Vwe)이 인가된다. 소거 동작이 시작될 때, 접지 선택 라인들(GSLa, GSLb)에 미리 설정된 전압(예를 들어 접지 전압(Vss))이 인가된다. 이후에, 접지 선택 라인들(GSLa, GSLb)은 플로팅된다. 소거 동작 시에, 기판(111)에 소거 전압(Vers)이 인가된다.
도 11은 도 9의 소거 방법 및 도 10의 전압 조건에 따른 전압 변화를 보여주는 타이밍도이다. 도 1 내지 도 6, 그리고 도 9 내지 도 11을 참조하면, 제 1 시간(t1)에 기판(111)에 소거 전압(Vers)이 인가된다. 즉, 기판(111)의 전압은 제 1 시간(t1) 부터 상승한다.
이때, 접지 선택 라인들(GSLa, GSLb)에 미리 설정된 전압(예를 들어, 접지 전압(Vss))이 인가된다. 접지 선택 라인(GSL)의 전압이 고정되어 있으므로, 기판(111)의 전압이 상승할 때 기판(111)과 제 2 방향의 바디(114) 사이의 에너지 장벽이 감소한다. 제 2 방향의 바디(114)의 전압은 기판(111)의 전압이 상승함에 따라 함께 상승할 수 있다.
워드 라인들(WL1~WL5)에 워드 라인 소거 전압(Vwe)이 인가된다.
스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)은 플로팅 상태이다. 제 2 방향의 바디(114)의 전압이 상승할 때, 커플링에 의해 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)의 전압이 함께 상승할 수 있다.
제 2 시간(t2)에, 기판(111)의 전압 레벨은 목표 전압(Vtar) 레벨에 도달한다. 이때, 접지 선택 라인들(GSLa, GSLb)은 플로팅된다. 예를 들면, 어드레스 디코더(120)는 접지 선택 라인들(GSLa, GSLb)을 플로팅할 것이다.
제 2 시간(t2) 이후에, 기판(111)의 전압은 소거 전압(Vers)의 레벨까지 상승할 것이다. 기판(111)의 전압이 상승함에 따라, 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)의 전압들 또한 상승할 것이다. 예를 들면, 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)의 전압들은 스트링 선택 라인 전압(Vssl)의 레벨까지 상승할 것이다.
제 2 시간(t2)에 접지 선택 라인들(GSLa, GSLb)이 플로팅되므로, 제 2 시간(t2) 이후에 접지 선택 라인들(GSLa, GSLb)의 전압 또한 커플링의 영향에 의해 상승할 것이다. 예를 들면, 접지 선택 라인들(GSLa, GSLb)의 전압은 접지 선택 라인 전압(Vgsl)의 레벨까지 상승할 것이다.
워드 라인들(WL1~WL5)의 전압은 워드 라인 소거 전압(Vwe)의 레벨을 유지한다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)일 것이다.
제 2 방향의 바디(114)의 전압은 소거 전압(Vers)이고, 워드 라인들(WL1~WL5)의 전압은 워드 라인 소거 전압(Vwe)이다. 제 2 방향의 바디(114) 및 워드 라인들(WL1~WL5)의 전압 차이에 의해, 메모리 셀들(MC1~MC5)에서 Fowler-Nordheim 터널링이 발생한다. 따라서, 메모리 셀들(MC1~MC5)은 소거된다.
제 2 방향의 바디(114)의 전압은 소거 전압(Vers)이고, 스트링 선택 라인들(SSL1~SSL3)의 전압은 스트링 선택 라인 전압(Vssl)이다. 제 2 방향의 바디(114) 및 스트링 선택 라인들(SSL1~SSL3) 사이의 전압 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 스트링 선택 트랜지스터들(SST)은 소거 방지된다
제 2 방향의 바디(114)의 전압은 소거 전압(Vers)이고, 접지 선택 라인(GSL)의 전압은 접지 선택 라인 전압(Vgsl)이다. 접지 선택 라인(GSL)의 전압은 기판(111)의 전압이 목표 전압(Vtar) 레벨에 도달한 후에 상승한다. 즉, 접지 선택 라인 전압(Vgsl)의 레벨은 목표 전압(Vtar)의 레벨의 영향을 받는다. 목표 전압(Vtar)의 레벨이 제어되면, 접지 선택 라인 전압(Vgsl)의 레벨 또한 제어될 것이다.
예시적으로, 소거 전압(Vers) 및 접지 선택 라인 전압(Vgsl)의 차이가 Fowler-Nordheim 터널링을 유발하지 않도록, 그리고 기판(111)으로부터 제 2 방향의 바디(114)로 정상적으로 전압이 공급되도록, 목표 전압(Vter)의 레벨이 제어될 것이다. 목표 전압의 레벨을 제어하는 방법은 도 12 내지 14를 참조하여 상세하게 설명된다.
도 12는 제 2 방향의 바디(114)를 통해 흐르는 전류의 양을 보여주는 그래프이다. 도 12에서, 가로 축은 접지 선택 라인(GSLa, GSLb)의 전압을 가리키고, 세로 축은 제 2 방향의 바디(114)를 통해 흐르는 전류의 양을 가리킨다. 도 3, 도 6, 그리고 도 12를 참조하면, 기판(111), 워드 라인들(WL1~WL5), 그리고 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)에 접지 전압(Vss)이 인가되고, 비트 라인들(BL1~BL3)에 -1.3V가 인가된 상태에서, 접지 선택 라인들(GSLa, GSLb)의 전압이 가변될 때 제 2 방향의 바디(114)를 통해 흐르는 전류의 양이 도시되어 있다.
비트 라인들(BL1~BL3)에 -1.3V가 인가되고 기판(111)에 접지 전압(Vss)이 인가되므로, 기판(111) 및 제 2 방향의 바디(114)와 드레인(320)은 순방향 바이어스된다. 그러나, 접지 선택 라인들(GSLa, GSLb)의 전압이 접지 전압(Vss)일 때, 즉 접지 선택 라인들(GSLa, GSLb)과 기판(111)의 전압이 동일할 때, 기판(111)과 제 2 방향의 바디(114) 사이의 에너지 장벽으로 인해 제 2 방향의 바디(114)를 통해 전류가 흐르지 않는다.
접지 선택 라인들(GSLa, GSLb)의 전압이 기판(111)의 전압보다 낮아질수록, 기판(111)과 제 2 방향의 바디(114) 사이의 에너지 장벽은 감소한다. 접지 선택 라인들(GSLa, GSLb)의 전압이 -3.5V일 때, 즉 접지 선택 라인들(GSLa, GSLb)의 전압이 기판(111)의 전압보다 3.5V 낮을 때, 제 2 방향의 바디(114)를 통해 전류가 흐르기 시작한다. 즉, 접지 선택 라인들(GSLa, GSLb)의 전압이 기판(111)의 전압 보다 3.5V 이상 낮아야, 제 2 방향의 바디(114)와 기판(111) 사이의 에너지 장벽이 충분히 감소하여 제 2 방향의 바디(114)를 통해 전류가 흐를 수 있다.
기판(111)과 접지 선택 라인들(GSLa, GSLb) 사이의 전압 차이의 최소값은 3.5V일 수 있다. 즉, 목표 전압(Vtar)의 최소값은 3.5V일 수 있다.
도 13은 본 발명의 실시 예에 따른 소거 방법이 수행될 때, 메모리 셀들(MC), 접지 선택 트랜지스터들(GST), 그리고 스트링 선택 트랜지스터들(SST)의 문턱 전압들의 변화를 보여주는 그래프이다. 도 13에서, 가로 축은 기판 전압(Vsub)과 접지 선택 라인 전압(Vgsl) 사이의 차이를 가리키고, 세로 축은 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC), 그리고 접지 선택 트랜지스터들(GSTa, GSTb)의 전하 저장층들의 전위를 가리킨다. 즉, 세로 축은 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC), 그리고 접지 선택 트랜지스터들(GSTa, GSTb)의 문턱 전압들에 대응할 수 있다. 예시적으로, 가로 축의 전압들은 접지 선택 라인들(GSLa, GSLb)이 플로팅된 때의 기판 전압(Vsub), 즉 목표 전압(Vtar)일 수 있다. 도 13은 소거 시에 목표 전압(Vtar)의 변화에 따른 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC), 그리고 접지 선택 트랜지스터들(GSTa, GSTb)의 문턱 전압의 변화일 수 있다.
목표 전압(Vtar)이 특정 레벨보다 작을 때, 메모리 셀들(MC)의 전하 저장층의 전위는 변화하지 않는다. 즉, 도 12를 참조하여 설명된 바와 같이, 목표 전압(Vtar)이 특정 레벨보다 작을 때, 메모리 셀들(MC)이 정상적으로 소거되지 않는다.
목표 전압(Vtar)의 레벨이 증가하여 11V에 도달할 때, 상부 접지 선택 트랜지스터들(GSTb)의 전하 저장층의 전위가 상승한다. 즉, 목표 전압(Vtar)의 레벨이 증가하여 11V에 도달할 때, 상부 접지 선택 트랜지스터들(GSTb)이 소거되기 시작한다. 하부 접지 트랜지스터들(GSTb)은 목표 전압(Vtar)이 더 증가할 때 소거되기 시작할 수 있다.
목표 전압(Vtar)이 상승할수록, 접지 선택 라인들(GSLa, GSLb)이 받는 커플링의 영향은 감소한다. 상부 접지 선택 트랜지스터들(GSTb)이 기판(111)으로부터 받는 커플링의 영향은 하부 접지 선택 트랜지스터들(GSTa)이 기판(111)으로부터 받는 커플링의 영향보다 적을 수 있다. 즉, 상부 접지 선택 라인(GSLb)이 플로팅된 후 커플링에 의해 상승하는 레벨은 하부 접지 선택 라인(GSLb)이 플로팅된 후 커플링에 의해 상승하는 레벨보다 적을 수 있다. 따라서, 목표 전압(Vtar)의 상승할 때, 상부 접지 선택 트랜지스터들GSTb)은 하부 접지 선택 트랜지스터들(GSTa) 보다 먼저 소거될 수 있다.
접지 선택 트랜지스터들(GSTa, GSTb)이 소거되지 않는 목표 전압(Vtar)의 최대값은 11V일 수 있다. 즉, 목표 전압(Vtar)이 3.5V 내지 11V의 범위 내의 전압으로 설정되면, 접지 선택 트랜지스터들(GSTa, GSTb)이 소거되지 않으면서 메모리 셀들(MC)이 정상적으로 소거될 수 있다.
도 14는 소거 전압(Vers)의 상승 시간 및 전압 인가 시간에 따른 목표 전압(Vtar)의 범위의 변화를 보여주는 그래프이다. 도 14에서, 가로 축은 기판 전압(Vsub)과 접지 선택 라인 전압(Vgsl) 사이의 차이를 가리키고, 세로 축은 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC), 그리고 접지 선택 트랜지스터들(GSTa, GSTb)의 전하 저장층들의 전위를 가리킨다. 즉, 세로 축은 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC), 그리고 접지 선택 트랜지스터들(GSTa, GSTb)의 문턱 전압들에 대응할 수 있다. 예시적으로, 가로 축의 전압들은 접지 선택 라인들(GSLa, GSLb)이 플로팅된 때의 기판 전압(Vsub), 즉 목표 전압(Vtar)일 수 있다. 도 13은 소거 시에 목표 전압(Vtar)의 변화에 따른 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC), 그리고 접지 선택 트랜지스터들(GSTa, GSTb)의 문턱 전압의 변화일 수 있다.
제 1 메모리 셀 라인(MCL1), 제 1 상부 접지 선택 트랜지스터 라인(GSTLb1), 그리고 제 1 하부 접지 선택 트랜지스터 라인(GSTLa1)은 소거 전압(Vers)의 상승 시간이 1000 마이크로초(us)이고 전압 인가 시간이 10000 마이크로초(us)일 때의 메모리 셀들(MC), 상부 접지 선택 트랜지스터들(GSTb), 그리고 하부 접지 선택 트랜지스터들(GSTa)의 문턱 전압의 변화를 보여준다. 이때, 목표 전압(Vtar)의 범위는 제 1 범위(RA1)일 수 있다.
제 2 메모리 셀 라인(MCL2), 제 2 상부 접지 선택 트랜지스터 라인(GSTLb2), 그리고 제 2 하부 접지 선택 트랜지스터 라인(GSTLa2)은 소거 전압(Vers)의 상승 시간이 100 마이크로초(us)이고 전압 인가 시간이 1000 마이크로초(us)일 때의 메모리 셀들(MC), 상부 접지 선택 트랜지스터들(GSTb), 그리고 하부 접지 선택 트랜지스터들(GSTa)의 문턱 전압의 변화를 보여준다. 이때, 목표 전압(Vtar)의 범위는 제 2 범위(RA2)일 수 있다.
제 3 메모리 셀 라인(MCL3), 제 3 상부 접지 선택 트랜지스터 라인(GSTLb3), 그리고 제 3 하부 접지 선택 트랜지스터 라인(GSTLa3)은 소거 전압(Vers)의 상승 시간이 10 마이크로초(us)이고 전압 인가 시간이 100 마이크로초(us)일 때의 메모리 셀들(MC), 상부 접지 선택 트랜지스터들(GSTb), 그리고 하부 접지 선택 트랜지스터들(GSTa)의 문턱 전압의 변화를 보여준다. 이때, 목표 전압(Vtar)의 범위는 제 3 범위(RA3)일 수 있다.
도 14에 도시된 바와 같이, 소거 전압(Vers)의 상승 시간 및 인가 시간이 감소할수록, 목표 전압(Vtar)의 최소값과 최대값은 증가할 수 있다.
예시적으로, 소거 전압(Vers)의 상승 시간이 증가할수록, 소거 전압(Vers)의 상승 기울기가 감소할 수 있다. 소거 전압(Vers)의 상승 기울기가 감소할수록, 기판(111)과 제 2 방향의 바디(114) 사이의 에너지 장벽이 감소되는 시간을 증가할 수 있다. 즉, 소거 전압(Vers)의 상승 시간이 증가할수록, 목표 전압(Vtar)의 최소값은 증가할 수 있다.
마찬가지로, 소거 전압(Vers)의 상승 기울기가 감소할수록, 기판(111)과 제 2 방향의 바디(114) 사이의 에너지 장벽이 충분히 감소되기 전에 기판(111)의 전압이 소거 전압(Vers)의 레벨에 도달할 수 있다. 에너지 장벽이 충분히 감소되기 전에 기판(111)의 전압이 소거 전압(Vers)의 레벨에 도달하면, 제 2 방향의 바디(114)의 전압은 소거 전압(Vers) 보다 낮을 수 있다. 제 2 방향의 바디(114)의 전압이 소거 전압(Vers)보다 낮으면, 메모리 셀들(MC)은 충분히 소거되지 않을 수 있다. 또한, 접지 선택 트랜지스터들(GSTa, GSTb)이 소거되는 기판(111)의 전압 레벨이 증가할 수 있다.
즉, 소거 전압(Vers)의 상승 시간 및 소거 전압(Vers)의 인가 시간에 따라, 목표 전압(Vtar)의 범위가 변화될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 소거 방법에 의하면, 접지 선택 라인(GSL)의 전압은 기판(111)의 전압 레벨에 따라 제어된다. 소거 동작이 시작될 때, 접지 선택 라인(GSL)의 전압은 미리 설정된 전압으로 유지된다. 미리 설정된 전압은 접지 선택 트랜지스터(GST)를 턴-오프 하는 전압이다. 기판(111)의 전압 벨이 목표 전압(Vtar) 레벨에 도달할 때, 접지 선택 라인(GSL)은 플로팅된다. 즉, 메모리 셀들(MC1~MC7)의 소거 교란이 방지되며, 접지 선택 트랜지스터들(GST)이 소거 방지된다. 따라서, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
도 15는 도 1의 기판 모니터 회로(130)를 보여주는 블록도이다. 도 15를 참조하면, 기판 모니터 회로(130)는 업-트림기(131), 다운-트림기(133), 그리고 비교기(135)를 포함한다.
업-트림기(131)에 기판 전압(Vsub)이 제공된다. 다운-트림기(133)는 접지 단자에 연결된다. 업-트림기(131) 및 다운-트림기(133) 사이의 중간 노드(C)는 비교기(135)에 연결된다. 업-트림기(131) 및 다운-트림기(133)는 기판 전압(Vsub)을 분배할 것이다. 예를 들면, 업-트림기(131) 및 다운-트림기(133)는 저항값을 갖도록 구성될 것이다. 즉,업-트림기(131) 및 다운-트림기(133)에 의해 분배된 기판 전압(Vsub)이 비교기(135)에 제공된다.
예시적으로, 업-트림기(131) 및 다운 트림기(133)는 가변 가능한 저항값을 갖도록 구성된다. 예를 들면, 업-트림기(131)는 제 1 코드 신호(CODE1)에 응답하여 저항값을 조절하도록 구성된다. 다운-트림기(133)는 제 2 코드 신호(CODE2)에 응답하여 저항값을 조절하도록 구성된다.
비교기(135)는 중간 노드(C)의 전압 및 기준 전압(Vref)을 비교한다. 비교 결과에 따라, 비교기(135)는 접지 활성 신호(GE)를 활성화 또는 비활성화 한다. 접지 활성 신호(129)는 어드레스 디코더(120)에 전달된다. 어드레스 디코더(120)는 접지 활성 신호(GE)에 응답하여 선택 메모리 블록(예를 들면, BLKa)의 접지 선택 라인(GSL)을 구동한다. 예를 들면, 어드레스 디코더(120)는 도 9 내지 도 11을 참조하여 설명된 바와 같이 접지 선택 라인(GSL)을 구동할 것이다. 즉, 업-트림기(131) 및 다운-트림기(133)의 분배비 및 기준 전압(Vref)의 레벨에 따라, 목표 전압(Vtar)의 레벨이 설정될 것이다.
또한, 업-트림기(131) 및 다운-트림기(133)의 분배비는 코드 신호들(CODE1, CODE2)에 따라 제어된다. 따라서, 코드 신호들(CODE1, CODE2)에 기반하여 목표 전압(Vtar)의 레벨이 가변될 수 있다.
예시적으로, 코드 신호들(CODE1, CODE2)은 제어 로직(150)에 미리 저장될 수 있다. 제어 로직(150)은 코드 신호들(CODE1, CODE2)을 기판 모니터 회로(130)로 출력할 수 있다.
도 15에서, 비교기(135)의 출력이 접지 활성 신호(GE)로 제공되는 것으로 설명되었다. 그러나, 비교기(135)의 출력을 조절하여 접지 활성 신호(GE)로 출력하는 로직 블록이 추가적으로 제공될 수 있다.
도 16은 도 15의 업-트림기(131)를 보여주는 회로도이다. 도 16을 참조하면, 업-트림기(131)는 제 1 내지 제 n 저항들(R1~Rn) 및 제 1 내지 제 n 스위치들(T1~Tn)을 포함한다. 예시적으로, 제 1 내지 제 n 스위치들(T1~Tn)은 트랜지스터인 것으로 도시되어 있다. 그러나, 제 1 내지 제 n 스위치들(T1~Tn)은 트랜지스터로 한정되지 않는다.
제 1 내지 제 n 저항들(R1~Rn)은 직렬 연결된다. 제 1 내지 제 n 저항들(R1~Rn) 및 제 1 내지 제 n 트랜지스터들(T1~Tn)은 각각 병렬 연결된다. 제 1 내지 제 n 트랜지스터들(T1~Tn)은 제 1 코드 신호(CODE1)에 응답하여 동작한다. 예시적으로, 제 1 트랜지스터(T1)가 턴-온 되면, 제 1 저항(R1)을 우회하는 경로가 제 1 트랜지스터(T1)에 의해 제공된다. 따라서, 업-트림기(131)의 저항값은 감소한다. 제 1 트랜지스터(T1)가 턴-오프 되면, 제 1 저항(R1)을 우회하는 경로는 제공되지 않는다. 따라서, 제 1 저항(R1)의 저항값은 업-트림기(131)의 저항값에 반영된다.
제 2 코드 신호(CODE2)가 제공되는 것을 제외하면, 도 12의 다운-트림기(133)는 업-트림기(131)와 마찬가지로 구성될 것이다. 따라서, 다운-트림기(133)의 상세한 설명은 생략된다.
상술한 바와 같이, 제 1 코드 신호(CODE1)에 기반하여 제어함으로써, 업-트림기(131)의 저항값이 조절될 수 있다. 또한, 제 2 코드 신호(CODE2)를 제어함으로써 다운-트림기(1330의 저항값이 조절될 수 있다. 따라서, 제 1 코드 신호(CODE1) 및 제 2 코드 신호(CODE2)를 제어함으로써 목표 전압(Vtar)의 레벨이 가변될 수 있다.
도 17a는 도 1의 불휘발성 메모리 장치의 메모리 셀 어레이(110) 및 어드레스 디코더(120)를 보여주는 블록도이다. 예시적으로, 메모리 셀 어레이(110)의 하나의 메모리 블록(BLKa)이 도시되어 있다.
도 17a를 참조하면, 어드레스 디코더(120)는 블록 선택 회로(121), 블록 워드 라인 구동기(123), 스트링 선택 라인 구동기(125), 워드 라인 구동기(127), 그리고 접지 선택 라인 구동기(129)를 포함한다.
블록 선택 회로(121)는 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 하나를 선택하도록 구성된다. 블록 선택 회로(121)는 복수의 스위치들을 포함한다. 예시적으로, 블록 선택 회로(121)는 복수의 트랜지스터들을 포함할 것이다. 예시적으로, 블록 선택 회로(121)는 복수의 고전압 트랜지스터들을 포함할 것이다.
블록 선택 회로(121)의 트랜지스터들의 게이트는 블록 워드 라인(BLKWL)에 공통으로 연결된다. 블록 선택 회로(121)의 트랜지스터들 중 일부는 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3) 및 선택 라인들(SSa1~SSa3, SSb1~SSb3) 사이에 각각 연결된다. 블록 선택 회로(121)의 트랜지스터들 중 일부는 워드 라인들(WL1~WL5) 및 선택 라인들(S1~S5) 사이에 각각 연결된다. 블록 선택 회로(121)의 트랜지스터들 중 일부는 접지 선택 라인들(GSLa, GSLb) 및 선택 라인들(GSa, GSb) 사이에 연결된다. 즉, 블록 워드 라인(BLKWL)의 전압 레벨에 응답하여, 블록 선택 회로(121)는 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3), 워드 라인들(WL1~WL5), 그리고 접지 선택 라인들(GSLa, GSLb)을 각각 스트링 선택 라인 구동기(125), 워드 라인 구동기(127), 그리고 접지 선택 라인 구동기(129)에 연결한다.
블록 워드 라인 구동기(123)는 블록 워드 라인(BLKWL)을 구동하도록 구성된다. 예를 들면, 메모리 블록(BLKa)이 선택될 때, 블록 워드 라인 구동기(123)는 블록 워드 라인(BLKWL)에 선택 전압을 인가할 것이다. 예시적으로, 프로그램 동작 및 읽기 동작 시에, 블록 워드 라인 구동기(123)는 블록 워드 라인(BLKWL)에 고전압(Vpp)을 인가할 것이다. 예시적으로, 소거 동작 시에, 블록 워드 라인 구동기(123)는 블록 워드 라인(BLKWL)에 전원 전압(Vcc)을 인가할 것이다.
스트링 선택 라인 구동기(125)는 선택 라인들(SSa1~SSa3, SSb1~SSb3)에 연결된다. 선택 라인들(SSa1~SSa3, SSb1~SSb3)은 블록 선택 회로(121)를 통해 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)에 연결된다. 즉, 스트링 선택 라인 구동기(125)는 블록 선택 회로(121)를 통해 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)을 구동하도록 구성된다. 예를 들면, 소거 동작 시에, 스트링 선택 라인 구동기(125)는 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)을 플로팅하도록 구성된다.
워드 라인 구동기(127)는 선택 라인들(S1~S5)에 연결된다. 선택 라인들(S1~S5)은 블록 선택 회로(121)를 통해 워드 라인들(WL1~WL5)에 연결된다. 즉, 워드 라인 구동기(127)는 블록 선택 회로(121)를 통해 워드 라인들(WL1~WL5)을 구동하도록 구성된다. 예시적으로, 소거 동작 시에, 워드 라인 구동기(127)는 워드 라인들(WL1~WL5)에 워드 라인 소거 전압(Vwe)을 인가하도록 구성된다.
접지 선택 라인 구동기(129)는 선택 라인들(GSa, GSb)에 연결된다. 선택 라인들(GSa, GSb)은 블록 선택 회로(121)를 통해 접지 선택 라인들(GSLa, GSLb)에 연결된다. 즉, 접지 선택 라인 구동기(129)는 블록 선택 회로(121)를 통해 접지 선택 라인들(GSLa, GSLb)을 구동하도록 구성된다.
소거 동작 시에, 접지 선택 라인 구동기(129)는 접지 활성 신호(GE)에 응답하여 동작하도록 구성된다. 예시적으로, 소거 동작이 시작될 때, 접지 선택 라인 구동기(129)는 접지 선택 라인들(GSLa, GSLb)에 미리 설정된 전압(예를 들어, 접지 전압(Vss))을 인가하도록 구성된다. 미리 설정된 전압은 접지 선택 라인들(GSLa, GSLb)에 연결된 접지 선택 트랜지스터들(GSTa, GSTb)을 턴-오프 하는 전압일 것이다. 접지 활성 신호(GE)의 논리값이 천이할 때, 접지 선택 라인 구동기(129)는 접지 선택 라인들(GSLa, GSLb)을 플로팅하도록 구성된다.
예를 들면, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 접지 선택 라인들(GSLa, GSLb)이 플로팅되도록 출력을 제어한다. 예를 들면, 접지 활성 신호(GE)는 블록 워드 라인(BLKWL)의 전압 레벨과 같은 레벨을 갖는 전압을 출력할 것이다. 예를 들면, 소거 동작 시에 블록 워드 라인(BLKWL)에 전원 전압(Vcc)이 인가되면, 접지 활성 신호(GE)의 천이에 응답하여 접지 선택 라인 구동기(129)는 전원 전압(Vcc)을 출력할 것이다. 이때, 접지 선택 라인들(GSLa, GSLb)에 대응하는 블록 선택 회로(121)의 트랜지스터의 게이트 전압 및 드레인(또는 소스) 전압이 같아질 것이다. 따라서, 접지 선택 라인들(GSLa, GSLb)에 대응하는 블록 선택 회로(121)의 트랜지스터가 턴-오프될 것이다. 즉, 접지 선택 라인들(GSLa, GSLb)이 플로팅될 것이다.
접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 블록 워드 라인(BLKWL)의 전압 레벨과 갖은 레벨을 갖는 전압을 출력하는 것으로 한정되지 않는다. 또한, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 전원 전압(Vcc)을 출력하는 것으로 한정되지 않는다. 예시적으로, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는, 접지 선택 라인들(GSLa, GSLb)에 대응하는 블록 선택 회로(121)의 트랜지스터가 턴-오프 되는 전압을 출력하도록 구성될 것이다. 예시적으로, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 출력 노드를 플로팅하도록 구성될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 소거 동작 시에 메모리 셀 어레이(110)의 기판 전압의 변화에 따라 접지 선택 라인들(GSLa, GSLb)을 구동하도록 구성된다. 따라서, 메모리 셀들(MC1~MC5)의 소거 교란이 방지되며, 접지 선택 트랜지스터들(GSTa, GSTb)의 소거가 방지된다. 즉, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110)의 각 메모리 블록(BLKa)에 대응하는 블록 선택 회로(121), 블록 워드 라인 구동기(123), 스트링 선택 라인 구동기(125), 워드 라인 구동기(127), 그리고 접지 선택 라인 구동기(129)를 포함한다. 불휘발성 메모리 장치는 소거 동작 시에 메모리 셀 어레이(110)의 기판 전압의 변화에 따라 접지 선택 라인들(GSLa, GSLb)을 구동한다. 따라서, 메모리 셀들(MC1~MC5)의 소거 교란이 방지되고, 접지 선택 트랜지스터들(GSTa, GSTb)이 소거되는 것이 방지된다. 즉, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
도 17b는 도 1의 불휘발성 메모리 장치(100)의 메모리 셀 어레이(110) 및 어드레스 디코더(120)의 다른 예를 보여주는 블록도이다. 예시적으로, 메모리 셀 어레이(110)의 메모리 블록들(BLK0, BLK1)이 도시되어 있다.
도 17b를 참조하면, 도 17a에 도시된 어드레스 디코더(120)와 달리, 어드레스 디코더(120')는 각 메모리 블록들(BLK0, BLK1)에 대응하는 블록 선택 회로들(1210, 1211)과 블록 워드 라인 구동기들(1230, 1231), 메모리 블록들(BLK0, BLK1)에 대응하는 하나의 스트링 선택 라인 구동기(125), 워드 라인 구동기(127), 그리고 접지 선택 라인 구동기(129)를 포함한다.
블록 선택 회로들(121n)은 대응하는 블록 워드 라인 구동기(123n)로부터 전송되는 블록 워드 라인 신호(BLKWL)에 응답하여, 스트링 선택 라인 구동기(125), 워드 라인 구동기(127), 그리고 접지 선택 라인 구동기(129)로부터의 전압을 전달한다. 블록 선택 회로(121n)는 복수의 스위치들을 포함한다. 예시적으로, 블록 선택 회로(121n)는 복수의 트랜지스터들을 포함할 수 있다. 예시적으로, 블록 선택 회로(121n)는 복수의 고전압 트랜지스터들을 포함할 수 있다.
블록 선택 회로(121n)의 트랜지스터들의 게이트들은 블록 워드 라인(BLKWL)에 공통으로 연결된다. 블록 선택 회로(121n)의 트랜지스터들 중 일부는 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3) 및 선택 라인들(SSa1~SSa3, SSb1~SSb3) 사이에 각각 연결된다. 블록 선택 회로(121n)의 트랜지스터들 중 일부는 워드 라인들(WL1~WL5) 및 선택 라인들(S1~S5) 사이에 각각 연결된다. 블록 선택 회로(121n)의 트랜지스터들 중 일부는 접지 선택 라인들(GSLa, GSLb) 및 선택 라인들(GSa, GSb) 사이에 연결된다. 즉, 블록 워드 라인(BLKWL)의 전압 레벨에 응답하여, 블록 선택 회로(121n)는 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3), 워드 라인들(WLa~WL5), 그리고 접지 선택 라인들(GSLa, GSLb)을 각각 스트링 선택 라인 구동기(125), 워드 라인 구동기(127), 그리고 접지 선택 라인 구동기(129)에 연결한다.
블록 워드 라인 구동기(123n)는 블록 워드 라인(BLKWL)을 구동하도록 구성된다. 예를 들면, 메모리 블록(BLK0)이 선택될 때, 블록 워드 라인 구동기(1230)는 블록 워드 라인(BLKWL)에 선택 전압을 인가할 것이다. 예시적으로, 프로그램 동작 및 읽기 동작 시에, 블록 워드 라인 구동기(1230)는 블록 워드 라인(BLKWL)에 고전압(Vpp)을 인가할 것이다. 예시적으로, 소거 동작 시에, 블록 워드 라인 구동기(1230)는 블록 워드 라인(BLKWL)에 전원 전압(Vcc)을 인가할 것이다.
스트링 선택 라인 구동기(125)는 선택 라인들(SSa1~SSa3, SSb1~SSb3)에 연결된다. 선택 라인들(SSa1~SSa3, SSb1~SSb3)은 블록 선택 회로(121n)를 통해 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)에 연결된다. 즉, 스트링 선택 라인 구동기(125)는 블록 선택 회로(121n)를 통해 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)을 구동하도록 구성된다. 예를 들면, 소거 동작 시에, 스트링 선택 라인 구동기(125)는 스트링 선택 라인들(SSLa1~SSLa3, SSLb1~SSLb3)을 플로팅하도록 구성된다.
워드 라인 구동기(127)는 선택 라인들(S1~S5)에 연결된다. 선택 라인들(S1~S5)은 블록 선택 회로(121n)를 통해 워드 라인들(WL1~WL5)에 연결된다. 즉, 워드 라인 구동기(127)는 블록 선택 회로(121n)를 통해 워드 라인들(WL1~WL5)을 구동하도록 구성된다. 예시적으로, 소거 동작 시에, 워드 라인 구동기(127)는 워드 라인들(WL1~WL5)에 워드 라인 소거 전압(Vwe)을 인가하도록 구성된다.
접지 선택 라인 구동기(129)는 접지 선택 라인 구동기(129)는 선택 라인들(GSa, GSb)에 연결된다. 선택 라인들(GSa, GSb)은 블록 선택 회로(121n)를 통해 접지 선택 라인들(GSLa, GSLb)에 연결된다. 즉, 접지 선택 라인 구동기(129)는 블록 선택 회로(121n)를 통해 접지 선택 라인들(GSLa, GSLb)을 구동하도록 구성된다.
소거 동작 시에, 접지 선택 라인 구동기(129)는 접지 활성 신호(GE)에 응답하여 동작하도록 구성된다. 예시적으로, 소거 동작이 시작될 때, 접지 선택 라인 구동기(129)는 접지 선택 라인들(GSLa, GSLb)에 미리 설정된 전압(예를 들어 접지 전압(Vss))을 인가하도록 구성된다. 미리 설정된 전압은 접지 선택 라인들(GSLa, GSLb)에 연결된 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압일 것이다. 접지 활성 신호(GE)의 논리값이 천이할 때, 접지 선택 라인 구동기(129)는 접지 선택 라인들(GSLa, GSLb)을 플로팅하도록 구성된다.
예를 들면, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 접지 선택 라인들(GSLa, GSLb)이 플로팅되도록 출력을 제어한다. 예를 들면, 접지 활성 신호(GE)는 블록 워드 라인(BLKWL)의 전압 레벨과 같은 레벨을 갖는 전압을 출력할 것이다. 예를 들면, 소거 동작 시에 블록 워드 라인(BLKWL)에 전원 전압(Vcc)이 인가되면, 접지 활성 신호(GE)의 천이에 응답하여 접지 선택 라인 구동기(129)는 전원 전압(Vcc)을 출력할 것이다. 이때, 접지 선택 라인들(GSLa, GSLb)에 대응하는 블록 선택 회로(121n)의 트랜지스터의 게이트 전압 및 드레인(또는 소스) 전압이 같아질 것이다. 따라서, 접지 선택 라인들(GSLa, GSLb)에 대응하는 블록 선택 회로(121n)의 트랜지스터가 턴-오프될 것이다. 즉, 접지 선택 라인들(GSL0, GSL1)이 플로팅될 것이다.
접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 블록 워드 라인(BLKWL)의 전압 레벨과 갖은 레벨을 갖는 전압을 출력하는 것으로 한정되지 않는다. 또한, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 전원 전압(Vcc)을 출력하는 것으로 한정되지 않는다. 예시적으로, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는, 접지 선택 라인들(GSLa, GSLb)에 대응하는 블록 선택 회로(121)의 트랜지스터가 턴-오프 되는 전압을 출력하도록 구성될 것이다. 예시적으로, 접지 활성 신호(GE)가 천이할 때, 접지 선택 라인 구동기(129)는 출력 노드를 플로팅하도록 구성될 수 있다.
상술된 바와 같이, 어드레스 디코더(120')는 각 메모리 블록들(BLK0, BLK1)에 대응하는 블록 선택 회로들(1210, 1211)과 블록 워드 라인 구동기들(1230, 1231), 그리고 메모리 블록들(BLK0, BLK1)에 대응하는 하나의 스트링 선택 라인 구동기(125), 워드 라인 구동기(127), 그리고 접지 선택 라인 구동기(129)를 포함한다. 상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 소거 동작 시에 메모리 셀 어레이(110)의 기판 전압의 변화에 따라 접지 선택 라인들(GSLa, GSLb)을 구동하도록 구성된다. 따라서, 메모리 셀들(MC)의 소거 교란이 방지되며, 접지 선택 트랜지스터들(GSTa, GSTb)의 소거가 방지된다. 즉, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
도 18는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로의 제 1 응용 예를 보여주는 회로도이다. 도 6을 참조하여 설명된 등가 회로와 비교하면, 메모리 블록(BLKa_1)의 각 낸드 스트링(NS)에 측면 트랜지스터들(LTR)이 추가적으로 제공된다. 측면 트랜지스터들(LTR)은 접지 선택 트랜지스터(GSTa) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터들(LTR)의 게이트들(또는 제어 게이트들)은 접지 선택 트랜지스터(GSTa)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSLa)에 연결된다.
도 3 내지 도 6에 도시된 바와 같이, 기판(111)에 인접한 제 1 도전 물질들(211, 212, 213)은 접지 선택 라인(GSLa)에 대응한다. 제 1 도전 물질들(211, 212, 213)에 미리 설정된 전압이 인가되면, 제 2 방향의 바디(114) 중 제 1 도전 물질들(211, 212, 213)에 대응하는 영역에 채널이 형성된다. 또한, 제 1 도전 물질들(211, 212, 213)에 미리 설정된 전압이 인가되면, 기판(111)에서 제 1 도전 물질들(211, 212, 213)에 인접한 영역에 채널이 형성된다.
제 1 도핑 영역(311)은 제 1 도전 물질(211)의 전압에 의해 형성된 기판(111)의 패널에 연결된다. 제 1 도전 물질(211)의 전압에 의해 형성된 기판(111)의 채널은 제 1 도전 물질(211)의 전압에 의해 제 2 방향의 바디로 동작하는 표면층(114)에 형성된 채널과 연결된다.
마찬가지로, 제 1 도전 물질들(211, 212, 213)의 전압에 의해 기판(111)에 채널들이 형성된다. 제 1 내지 제 4 도핑 영역들(311~314)은 각각 제 1 도전 물질들(211, 212, 213)의 전압에 의해 기판(111)에 형성된 채널들을 통해 제 2 방향의 바디로 동작하는 표면층(114)에 연결된다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 제 1 내지 제 4 도핑 영역들(311~314)은 공통 소스 라인(CSL)을 구성한다. 공통 소스 라인(CSL) 메모리 셀들(MC1~MC5) 및 접지 선택 라인(GSLb)의 채널은 접지 선택 라인(GSLa)의 전압에 의해 형성되는 기판에 수직한 채널 및 기판에 평행한 채널을 통해 전기적으로 연결된다.
즉, 공통 소스 라인(CSL) 및 접지 선택 트랜지스터(GSTb) 사이에, 접지 선택 라인(GSLa)에 의해 구동되며 기판에 수직한 트랜지스터 및 기판과 평행한 트랜지스터가 동작하는 것으로 이해될 수 있다. 기판에 수직한 트랜지스터는 도 18에 도시된 접지 선택 트랜지스터(GSTa)로 이해될 수 있으며, 기판에 평향한 트랜지스터는 도 18에 도시된 측면 트랜지스터들(LTR)로 이해될 수 있다.
도 19는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로의 제 2 응용 예를 보여주는 회로도이다. 도 6의 메모리 블록(BLKa)과 비교하면, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 접지 선택 트랜지스터들(GSTa, GSTb)이 하나의 접지 선택 라인(GSL)에 공통으로 연결되면, 목표 전압(Vtar)의 범위가 변화될 수 있다. 예를 들어, 목표 전압(Vtar)의 최대값이 조절될 수 있다. 목표 전압(Vtar)의 최대값은 도 13에 도시된 접지 선택 트랜지스터들(GSTa, GSTb)의 문턱 전압들이 각각 변화하기 시작하는 전압들의 평균값일 수 있다.
도 20은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로의 제 3 응용 예를 보여주는 회로도이다. 도 19의 메모리 블록(BLKa_2)과 비교하면, 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
도 21은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로의 제 4 응용 예를 보여주는 회로도이다. 도 6의 메모리 블록(BLKa_1)과 비교하면, 메모리 블록(BLKa_4)의 각 낸드 스트링(NS)에 하나의 스트링 선택 트랜지스터(SST) 및 하나의 접지 선택 트랜지스터(GST)가 제공될 수 있다.
하나의 접지 선택 트랜지스터(GST)가 제공될 때, 목표 전압(Vtar)의 범위는 변화될 수 있다. 예를 들어, 목표 전압(Vtar)의 최대값이 변화될 수 있다. 목표 전압(Vtar)의 최대값은 도 13에 도시된 접지 선택 트래지스터(GSTa)의 문턱 전압이 변화하기 시작하는 전압으로 변화될 수 있다.
도 22는 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로의 제 5 응용 예(BLKa_5)를 보여주는 회로도이다. 도 6의 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKa_5)의 각 낸드 스트링(NS)에서 스트링 선택 트랜지스터들(SSTa, SSTb)과 메모리 셀들(MC1~MC3)의 사이, 그리고 접지 선택 트랜지스터들(GSTa, GSTb)과 메모리 셀들(MC1~MC3)의 사이에 더미 메모리 셀들(DMC1, DMC2)이 제공된다. 더미 메모리 셀들(DMC1, DMC2)은 더미 워드 라인들(DWL1, DWL2)에 연결된다.
더미 메모리 셀들(DMC)은 스트링 선택 트랜지스터들(SSTa, SSTb)과 메모리 셀들(MC1~MC3)의 사이, 그리고 접지 선택 트랜지스터들(GSTa, GSTb)과 메모리 셀들(MC1~MC3)의 사이 중 하나에 제공될 수 있다. 더미 메모리 셀들(DMC)은 메모리 셀들(MC1~MC3)의 사이에 제공될 수 있다. 더미 메모리 셀들(DMC)의 수는 한정되지 않는다.
도 23은 도 2의 메모리 블록들(BLKa~BLKz) 중 하나의 제 2 실시 예를 보여주는 블록도이다. 도 3의 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKb)에서, 필라들(113')은 사각 기둥의 형태로 제공될 것이다. 또한, 제 1 방향을 따라 배치된 필라들(113') 사이에, 절연 물질들(101)이 제공된다.
예시적으로, 절연 물질들(101)은 제 2 방향을 따라 신장되어 기판(111)에 연결될 것이다. 또한, 절연 물질들(101)은 필라들(113')이 제공되는 영역을 제외한 영역에서 제 1 방향을 따라 신장될 것이다. 즉, 도 3을 참조하여 설명된 제 1 도전 물질들(211~291, 212~292, 213~293))은 절연 물질들(101)에 의해 제 1 부분들(211a~291a, 212a~292a, 213a~293a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)로 분리될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(211b~291b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(212a~292a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(212b~292b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.
제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(213a~293a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(213b~293b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.
즉, 절연물질(101)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 도전 물질들의 제 1 및 제 2 부분들(211a~291a, 211b~291b)을 분리함으로써, 각 필라(113')는 두 개의 낸드 스트링(NS)을 형성할 수 있다.
도 23을 참조하여 설명된 메모리 블록(BLKb)의 I-I'선에 따른 단면도는 도 4에 도시된 바와 같다. 따라서, 메모리 블록(BLKb)의 단면도에 대한 도면 및 상세한 설명은 생략된다.
도 24는 도 2의 메모리 블록들(BLKa~BLKz) 중 하나의 제 3 실시 예를 보여주는 사시도이다. 도 25는 도 24의 메모리 블록(BLKc)의 ⅡⅤ-ⅡⅤ' 선에 따른 단면도이다.
도 3을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKc)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 메모리 블록(BLKa)의 필라(113)가 제 1 및 제 2 서브 필라들(113a, 113b)로 대체되는 것을 제외하면, 메모리 블록(BLKc)은 메모리 블록(BLKa)과 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.
도 24 및 도 25를 참조하면, 기판(111) 상에 제 1 서브 필라(113a)가 제공된다. 예시적으로, 제 1 서브 필라(113a)의 표면층(114a)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 1 서브 필라(113a)의 표면층(114a)은 제 2 방향의 바디로 동작한다. 제 1 서브 필라(113a)의 내부층(115a)은 절연 물질로 구성된다.
제 1 서브 필라(113a) 상에 제 2 서브 필라(113b)가 제공된다. 예시적으로, 제 2 서브 필라(113b)의 표면층(114b)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 2 서브 필라(113b)의 표면층(114b)은 제 2 방향의 바디로 동작한다. 제 2 서브 필라(113b)의 내부층(115b)은 절연 물질로 구성된다.
예시적으로, 제 1 서브 필라(113a)의 표면층(114a) 및 제 2 서브 필라(113b)의 표면층(114b)은 연결된다. 예를 들면, 도 32 및 도 33에 도시된 바와 같이, 제 1 서브 필라(113a)의 표면층(114a) 및 제 2 서브 필라(113b)의 표면층(114b)은 p 도전형, 진성, 또는 n 도전형을 갖는 실리콘 패드(SIP)를 통해 연결될 것이다.
도 26은 도 2의 메모리 블록들(BLKa~BLKz) 중 하나의 제 4 실시 예를 보여주는 사시도이다. 도 27은 도 26의 메모리 블록(BLKd)의 ⅩⅩⅦ-ⅩⅩⅦ' 선에 따른 단면도이다.
도 3을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 제 2 도핑 영역(312)에 대응하는 영역에서 제 1 도전 물질들(211~271, 212~272), 그것에 대응하는 절연 물질들(112)과 절연막(116)은 제 3 방향을 따라 서로 연결될 수 있다.
도 28은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치(100a)를 보여주는 블록도이다. 도 1의 불휘발성 메모리 장치(100)와 비교하면, 불휘발성 메모리 장치(100a)의 제어 로직(150)은 프로그램 회로(151)를 더 포함한다.
프로그램 회로(151)는 목표 전압(Vtar)의 레벨을 결정하는 코드 신호들(CODE1, CODE2, 도 15 참조)을 저장하도록 구성된다. 프로그램 회로(151)는 외부의 커맨드에 따라 프로그램될 수 있다. 즉, 목표 전압(Vtar)의 레벨은 외부의 제어에 따라 변화될 수 있다. 프로그램 회로(151)는 전기 퓨즈, 불휘발성 저장 회로, 레이저 퓨즈 등을 포함할 수 있다. 제어 로직(150)은 프로그램 회로(151)에 저장된 코드 신호들(CODE1, CODE2)을 기판 모니터 회로(130)로 출력할 수 있다.
도 29는 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치(100b)를 보여주는 블록도이다. 도 1의 불휘발성 메모리 장치(100)와 비교하면, 불휘발성 메모리 장치(100b)의 메모리 셀 어레이(110)에 목표 전압(Vtar)을 결정하는 코드 신호들(CODE1, CODE2)이 저장된다.
제어 로직(150)은 파워-온 읽기 시에 메모리 셀 어레이(110)에 저장된 코드 신호들(CODE1, CODE2)을 읽고, 읽어진 코드 신호들(CODE1, CODE2)을 기판 모니터 회로(130)로 출력할 수 있다.
예시적으로, 메모리 셀 어레이(110)는 데이터 영역 및 기타 영역으로 분할될 수 있다. 데이터 영역은 사용자 데이터가 저장되는 영역일 수 있다. 코드 신호들(CODE1, CODE2)은 기타 영역에 저장될 수 있다. 기타 영역은 제조자 정보를 더 저장할 수 있다. 기타 영역은 데이터 영역에 사용자 데이터를 저장하기 위한 버퍼 영역으로 사용될 수 있다. 기타 영역은 불휘발성 메모리 장치(100b)를 제어하기 위한 다양한 정보를 저장할 수 있다.
도 30은 본 발명의 제 4 실시 예에 따른 불휘발성 메모리 장치(100c)를 보여주는 블록도이다. 도 28의 불휘발성 메모리 장치(100a)와 비교하면, 불휘발성 메모리 장치(100c)에 기판 모니터 회로(130)가 제공되지 않는다. 제어 로직(150)은 프로그램 회로(151) 및 카운터(153)를 포함한다.
프로그램 회로(151)에 시간 정보가 저장될 수 있다. 시간 정보는 기판(111)에 소거 전압(Vers)이 공급되고 접지 선택 라인들(GSLa, GSLb)에 접지 전압(VSS)이 인가된 후, 접지 선택 라인들(GSLa, GSLb)이 플로팅될 때까지의 시간일 수 있다. 예를 들어, 불휘발성 메모리 장치(100c)의 소거 테스트를 통해 시간 정보가 검출되고, 검출된 시간 정보가 프로그램 회로(151)에 저장될 수 있다. 시간 정보는 기판(111)의 전압과 접지 선택 라인(GSLb)의 전압 차이가 도 12 내지 도 14를 참조하여 설명된 범위 내의 값을 갖도록 설정될 수 있다.
기판(111)에 소거 전압(Vers)이 공급될 때, 카운터(153)는 카운트를 시작할 수 있다. 카운터(153)의 카운트 값이 프로그램 회로(151)에 저장된 시간 정보에 매치되면, 제어 로직(150)은 접지 선택 라인들(GSLa, GSLb)이 플로팅되도록 어드레스 디코더(120)를 제어할 수 있다.
도 31은 본 발명의 제 5 실시 예에 따른 불휘발성 메모리 장치(100d)를 보여주는 블록도이다. 도 29의 불휘발성 메모리 장치(100b)와 비교하면, 불휘발성 메모리 장치(100d)에 기판 모니터 회로(130)가 제공되지 않는다. 제어 로직(150)은 카운터(153)를 포함한다.
메모리 셀 어레이(110)에 시간 정보(TI)가 저장될 수 있다. 시간 정보(TI)는 기판(111)에 소거 전압(Vers)이 공급되고 접지 선택 라인들(GSLa, GSLb)에 접지 전압(VSS)이 인가된 후, 접지 선택 라인들(GSLa, GSLb)이 플로팅될 때까지의 시간일 수 있다. 예를 들어, 불휘발성 메모리 장치(100c)의 소거 테스트를 통해 시간 정보(TI)가 검출되고, 검출된 시간 정보(TI)가 메모리 셀 어레이(110)에 저장될 수 있다. 시간 정보(TI)는 기판(111)의 전압과 접지 선택 라인(GSLb)의 전압 차이가 도 12 내지 도 14를 참조하여 설명된 범위 내의 값을 갖도록 설정될 수 있다. 시간 정보(TI)는 메모리 셀 어레이(110)의 버퍼 영역에 저장될 수 있다.
도 32는 도 1의 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 32를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 도 1 내지 도 31을 참조하여 설명된 바와 같이 동작하도록 구성된다. 예를 들면, 소거 동작 시에, 불휘발성 메모리 장치(1100)는 접지 선택 라인들(GSLa, GSLb)에 미리 설정된 전압을 인가한다. 불휘발성 메모리 장치(1100)의 기판(111)의 전압 변화에 따라, 불휘발성 메모리 장치(1100)는 접지 선택 라인들(GSLa, GSLb)을 플로팅하도록 구성된다. 따라서, 소거 교란이 방지되며 불휘발성 메모리 장치(1100) 및 불휘발성 메모리 장치(1100)를 포함하는 메모리 시스템(1000)의 신뢰성이 향상된다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 호스트 인터페이스는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 33은 도 32의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 33을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 33에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 불휘발성 메모리 칩은 도 1 내지 도 31을 참조하여 설명된 불휘발성 메모리 장치(100)와 마찬가지로 구성된다. 즉, 소거 동작 시에, 불휘발성 메모리 칩은 접지 선택 라인(GSL)에 미리 설정된 전압을 인가하도록 구성된다. 이후에, 기판의 전압 변화에 따라, 불휘발성 메모리 칩은 접지 선택 라인(GSL)을 플로팅하도록 구성된다. 따라서, 메모리 시스템(2000)의 신뢰성이 향상될 것이다.
도 33에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 34는 도 33을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 34를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(3500)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 34에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 불휘발성 메모리 장치(2100)의 읽기 및 소거 동작은 중앙처리장치(3100)에 의해 제어될 것이다. 그리고, 불휘발성 메모리 장치(2100)의 리프레시(refresh) 또한 중앙처리장치(3100)에 의해 제어될 것이다.
도 34에서, 도 33을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 32를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 32 및 도 33을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 불휘발성 메모리 장치
130 : 기판 모니터 회로
129 : 접지 선택 라인 구동기

Claims (10)

  1. 기판 상에 제공되는 복수의 메모리 셀 스트링들을 포함하는 메모리 셀 어레이;
    비트 라인들을 통해 상기 복수의 메모리 셀 스트링들과 연결되고, 상기 비트 라인들을 구동하도록 구성되는 읽기 및 쓰기 회로;
    소거 동작 시에, 상기 기판에 소거 전압을 공급하도록 구성되는 기판 바이어스 회로;
    복수의 워드 라인들, 적어도 하나의 스트링 선택 라인, 그리고 적어도 하나의 접지 선택 라인을 통해 상기 복수의 메모리 셀 스트링들에 연결되고, 상기 소거 동작 시에 상기 적어도 하나의 접지 선택 라인에 접지 전압을 공급하고 그리고 상기 복수의 워드 라인들에 워드 라인 소거 전압들을 공급하도록 구성되는 어드레스 디코더;
    시간 정보를 저장하도록 구성되는 프로그램 회로; 그리고
    상기 소거 동작 시에, 상기 기판에 상기 소거 전압이 공급될 때 카운트를 시작하도록 구성되는 카운터를 포함하고,
    상기 카운터의 카운트 값이 상기 시간 정보에 매치될 때, 상기 어드레스 디코더는 상기 적어도 하나의 접지 선택 라인을 플로팅하도록 더 구성되고,
    상기 어드레스 디코더는 상기 기판의 전압이 상기 소거 전압의 레벨까지 상승하기 전에 상기 적어도 하나의 접지 선택 라인을 플로팅하도록 더 구성되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 소거 전압들은 접지 전압인 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 기판과 상기 적어도 하나의 접지 선택 라인 사이의 전압 차이가 3.5V 내지 11V 이내가 되도록 상기 시간 정보가 설정되는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프로그램 회로는 상기 메모리 셀 어레이의 일부인 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 기판과 수직한 방향으로 교대로 적층된 도전 물질들 및 절연 물질들을 포함하는 복수의 구조물들; 그리고
    상기 기판과 수직한 방향으로 상기 복수의 구조물들을 관통하여 상기 기판과 연결되는 복수의 필라들을 더 포함하고,
    상기 복수의 구조물들 및 상기 복수의 필라들은 상기 복수의 메모리 셀 스트링들을 구성하는 불휘발성 메모리 장치.
  7. 기판 상에 제공되는 복수의 메모리 셀 스트링들을 포함하는 메모리 셀 어레이;
    비트 라인들을 통해 상기 복수의 메모리 셀 스트링들과 연결되고, 상기 비트 라인들을 구동하도록 구성되는 읽기 및 쓰기 회로;
    소거 동작 시에, 상기 기판에 소거 전압을 공급하도록 구성되는 기판 바이어스 회로;
    복수의 워드 라인들, 적어도 하나의 스트링 선택 라인, 그리고 적어도 하나의 접지 선택 라인을 통해 상기 복수의 메모리 셀 스트링들에 연결되고, 상기 소거 동작 시에 상기 적어도 하나의 접지 선택 라인에 접지 전압을 공급하고 그리고 상기 복수의 워드 라인들에 워드 라인 소거 전압들을 공급하도록 구성되는 어드레스 디코더;
    소거 동작 시에, 상기 기판의 전압 레벨을 모니터하고, 모니터 결과를 출력하도록 구성되는 기판 모니터 회로; 그리고
    목표 전압 정보를 저장하도록 구성되는 프로그램 회로를 포함하고,
    상기 모니터 결과에 기반하여, 상기 기판의 전압 레벨이 상기 목표 전압 정보에 매치될 때 상기 어드레스 디코더는 상기 적어도 하나의 접지 선택 라인을 플로팅하도록 더 구성되고,
    상기 어드레스 디코더는 상기 기판의 전압이 상기 소거 전압의 레벨까지 상승하기 전에 상기 적어도 하나의 접지 선택 라인을 플로팅하도록 더 구성되는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 기판 모니터 회로는,
    상기 기판의 전압이 제공되는 기판 노드 및 접지 노드 사이에 연결되는 제 1 및 제 2 트림기들; 그리고
    상기 제 1 및 제 2 트림기들 사이의 노드의 전압 및 상기 목표 전압을 비교하고, 비교 결과를 출력하도록 구성되는 비교기를 포함하는 불휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 목표 전압 정보는 3.5V 내지 11V 내의 전압 레벨을 가리키는 불휘발성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 프로그램 회로는 상기 메모리 셀 어레이의 일부인 불휘발성 메모리 장치.
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