KR102136849B1 - 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자 - Google Patents

수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자 Download PDF

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Abstract

본 발명의 기술적 사상은 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자에 관한 것이다. 채널 영역에 금속 불순물을 첨가하여 상기 채널 영역을 이루는 물질을 재결정화하되, 상기 채널 영역에 금속 불순물의 잔존량의 최대치를 메모리 셀 스트링의 외부에 존재하도록 하여 트랜지스터의 특성 열화 및 게이트 절연막의 신뢰성 저하를 방지한다. 이를 위해 기판; 절연막을 사이에 두고 상기 기판과 이격된 하부 선택 트랜지스터; 상기 하부 선택 트랜지스터 상에 형성된 상부 선택 트랜지스터; 상기 상부 선택 트랜지스터와 상기 하부 선택 트랜지스터 사이에 형성된 복수의 게이트 전극 도전층을 포함하는 메모리 셀 스트링 구조; 상기 복수의 게이트 전극 도전층을 관통하는 채널 영역; 상기 채널 영역의 상부에 연결된 금속 시드층; 상기 기판과 상기 채널 영역 사이에 형성된 반응 결정 경계면을 포함하는 3차원 구조의 비휘발성 메모리 소자를 제공한다.

Description

수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자{3D Nonvolatile memory device having vertical channel region}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세히는 수직 채널 영역을 구비하는 3차원 구조를 갖는 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 특히, 전하트랩막에 전하를 트랩하여 데이터를 저장하는 메모리 소자를 전하트랩형 비휘발성 메모리 소자라 한다. 종래 기술에 따른 평판형 비휘발성 메모리 소자의 경우, 메모리 소자의 집적도 향상에 한계가 있다. 최근에는 기판으로부터 수직으로 메모리 셀을 스트링으로 배열하는 수직 채널형 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 오프 상태인 경우 채널 영역에서 누설 전류가 발생할 수 있고, 드레인 전류가 급격히 증가하는 킹크효과(kink effect)가 발생할 수 있는 등의 문제점을 해결하여 신뢰성이 향상된 비휘발성 메모리 소자를 제공함에 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판; 절연막을 사이에 두고 상기 기판과 이격된 하부 선택 트랜지스터; 상기 하부 선택 트랜지스터 상에 형성된 상부 선택 트랜지스터; 상기 상부 선택 트랜지스터와 상기 하부 선택 트랜지스터 사이에 형성된 복수의 게이트 전극 도전층을 포함하는 메모리 셀 스트링 구조; 상기 복수의 게이트 전극 도전층을 관통하는 채널 영역; 상기 채널 영역의 상부에 연결된 금속 시드층; 상기 기판과 상기 채널 영역 사이에 형성된 반응 결정 경계면을 포함하는 3차원 구조의 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 메모리 셀 스트링 구조의 내부에 존재하는 채널 영역은 불연속점이 존재하지 않는 결정질로 이루어져 있는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 반응 결정 경계면은 상기 메모리 셀 스트링 구조의 외부에 존재하는 채널 영역에 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 반응 결정 경계면의 하면에 확산 방지막을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판과 상기 반응 결정 경계면 사이에 바디 콘택이 더 포함되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 바디 콘택의 상면의 높이는 상기 기판의 상면의 높이와 동일한 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 채널 영역에 상기 금속 시드층에 포함된 금속과 동일한 금속 물질이 도핑되어 있는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 도핑된 금속 물질의 농도는 상기 채널 영역 중 메모리 셀 스트링 구조의 외부에 존재하는 채널 영역에서 더 높은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 도핑된 금속 물질의 농도는 상기 채널 영역 중 상기 상부 선택 트랜지스터의 상부에 존재하는 채널 영역에서 가장 높은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 도핑된 금속 물질의 농도는 1017ea/cm3 보다 크고, 1021ea/cm3 보다 작은 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 비휘발성 메모리 소자는 채널 영역에 금속 불순물을 도핑하여 상기 채널 영역을 단결정화하고, 상기 금속 불순물로 인한 결정화로 인한 반응 결정 경계면(Reactive Grain Boundary)을 메모리 셀 스트링의 외부에 형성하도록 함으로써 트랜지스터의 특성 열화를 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 채널 영역을 단결정화하는 과정을 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 채널 영역에 도핑된 금속 물질의 농도를 설명하기 위한 도면이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 채널 영역에 도핑된 금속 물질의 농도를 설명하기 위한 도면이다.
도 5 내지 도 7은 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 9은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당해 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 수직 채널 영역을 가진 3차원 구조의 비휘발성 메모리 소자(100)의 단면도이다.
도 1을 참조하면, 기판(10) 상에 교대로 적층된 복수의 게이트 전극 도전층(40a 내지 40d) 및 복수의 층간 절연막(42a 내지 42e)을 포함하고, 하부 절연막(22), 하부 선택 트랜지스터(20), 상부 선택 트랜지스터(24) 및 상부 절연막(26)이 차례로 매립되어 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자를 구성한다.
기판(10)은 제1 방향(X 방향)으로 연장되는 주면(main surface)을 가질 수 있다. 상기 기판(10)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(10)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
상기 기판(10)상에는 기둥 형상의 채널 영역(50)이 상기 기판(10)의 주면 연장 방향에 대하여 수직인 방향(Y 방향)으로 연장되어 있다. 상기 채널 영역(50)은 반도체 물질, 예를 들면 폴리실리콘, 결정질 실리콘 및 실리콘 게르마늄(SiGe) 중에 선택되는 적어도 하나의 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서는 상기 채널 영역(50)은 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 채널 영역(50)의 내부에는 채널 절연막(52)이 형성될 수 있다. 상기 채널 절연막(52)은 실리콘 산화막, 실리콘 질화막 및 그 조합 중에서 선택되는 적어도 하나의 절연 물질로 이루어질 수 있다.
상기 채널 영역(50)의 주위에는 상기 기판(10)의 상면으로부터 복수의 게이트 전극 도전층(40a 내지 40d)이 기판(10)의 주면에 수직인 방향(Y 방향)을 따라 형성되어 있다. 상기 복수의 게이트 전극 도전층(40a 내지 40d)은 4개로 도시되어 있지만, 설명의 편의를 위한 것이고 1개 이상의 복수 개를 포함할 수 있으며, 4개로 한정되는 것은 아니다.
상기 복수의 게이트 전극 도전층(40a 내지 40d) 사이에는 복수의 층간 절연막(42a 내지 42e)가 형성된다. 상기 층간 절연막(42a 내지 42e)은 5개로 도시되어 있지만, 설명의 편의를 위한 것이고 1개 이상의 복수 개를 포함할 수 있으며, 상기 게이트 전극 도전층(40a 내지 40d)보다 하나의 층간 절연막을 더 포함할 수 있다.
상기 기판(10) 상에 하부 절연막(22)을 사이에 두고 하부 선택 트랜지스터(20)가 형성되고, 상기 하부 선택 트랜지스터(20) 상에는 상부 선택 트랜지스터(24)가 형성된다. 상기 하부 선택 트랜지스터(20) 및 상기 상부 선택 트랜지스터(24)는 비휘발성 메모리 소자의 프로그램(program)/이레이즈(erase) 동작시, 원하는 페이지(page)를 선택하기 위한 선택 트랜지스터이다. 예를 들어, 하부 선택 트랜지스터(20)를 드레인 선택 트랜지스터로 사용하고, 상부 선택 트랜지스터(24)를 소스 선택 트랜지스터로 사용할 수 있으며, 그 반대로 사용하는 것 또한 가능하다.
게이트 절연막(30)은 채널 영역(50)의 측면에 접하여 형성된다. 상기 게이트 절연막(30)은 하부 선택 트랜지스터(20), 하부 절연막(22), 상부 선택 트랜지스터(24), 상부 절연막(26), 복수의 게이트 전극 도전층(40a 내지 40d) 및 상기 게이트 전극 도전층(40a 내지 40d) 사이에 형성된 복수의 층간 절연막(42a 내지 42e)에 접하면서 수직 방향(도 1의 Y 방향)으로 상기 채널 영역(50)과 나란히 형성된다. 상기 게이트 절연막(30)은 하나의 층으로 도시되어 있지만, 일부 실시예들에서 상기 게이트 절연막(30)은 삼중층으로 이루어질 수도 있다. 삼중층의 구조를 갖는 경우, 상기 게이트 절연막(30)은 전하차단막, 전하트랩막 및 터널절연막을 포함할 수 있다.
메모리 셀 스트링(MCST)은 하부 선택 트랜지스터(20)와 상부 선택 트랜지스터(24)로 한정되는 공간에 형성된 1 개의 채널 영역(50)과 상기 채널 영역(50)의 길이 방향을 따라 그 주위에 교대로 적층되는 복수의 게이트 전극 도전층(40a 내지 40d) 및 층간 절연막(42a 내지 42e)을 포함한다.
기판(10)과 채널 영역(50)의 사이에는 바디 콘택(70)이 형성될 수 있다. 상기 바디 콘택(70)은 상기 기판(10)과 채널 영역(50) 사이를 물리적, 전기적으로 연결할 수 있다.
상기 메모리 셀 스트링(MCST)의 외부 영역에서 상기 바디 콘택(70) 상에 반응 결정 경계면(Reactive Grain Boundary, 62)가 형성된다. 이는 금속 물질에 의한 채널 영역(50)의 실리사이드 반응에 따른 경계면으로서, 자세한 설명은 후술하도록 한다.
상부 절연막(26)의 위에는 금속 시드(seed)층(60)이 형성될 수 있다. 상기 금속 시드층(60)은 도전성이 있는 금속 물질로 이루어질 수 있다. 예를 들면, 상기 금속 시드층(60)은 니켈(Ni), 게르마늄(Ge), 구리(Cu), 팔라듐(Pd) 및 알루미늄(Al)을 포함하는 금속 중에서 선택되는 적어도 하나의 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서는, 상기 금속 시드층(60)은 니켈(Ni)로 이루어질 수 있다.
금속 실리사이드막(54)은 상기 금속 시드층(60)에 접하고, 상기 금속 시드층(60)으로부터 상기 반응 결정 경계면(62)에 이르도록 채널 영역(50)의 측면을 따라 형성될 수 있다.
본 발명의 기술적 사상에 의한 3차원 구조의 비휘발성 메모리 소자(100)에서 채널 영역(50)이 폴리실리콘으로 이루어지는 경우 메모리 소자의 특성이 저하되는 문제점이 발생할 수 있다. 보다 자세히는, 폴리실리콘은 단결정 실리콘에 비해 그레인 바운더리(grain boundary)가 많고, 저항이 크며, 실리콘 결정에 결함(defect)이 많으므로 오프(off) 상태에서 누설 전류가 많다. 또한 높은 드레인 전압이 가해지는 경우, 드레인 전류가 급격히 증가하는 킹크효과(kink effect)가 발생할 수 있다.
전술한 문제점을 상기 금속 시드층(60)을 이용한 채널의 실리사이드화(silicidation)를 통해 상기 채널 영역(50)의 폴리실리콘을 결정화함으로써 극복하여 메모리 소자의 신뢰성을 향상시킬 수 있다. 상기 금속 시드층(60)을 상기 채널 영역(50)에 접하게 하여 실리사이드화 공정을 수행하면 반응 결정 경계면(62)이 생기면서 상기 채널 영역(50)을 이루는 폴리실리콘의 그레인을 크고, 결함이 적도록 결정화되도록 할 수 있다. 자세한 결정화 과정은 도 2를 참조하여 설명하도록 한다.
전술한 실리사이드화 및 결정화 과정에서 상기 채널 영역(50)에 금속 시드층(60)에서 나온 금속의 일부가 도핑되어 잔존하게 된다. 본 발명의 일 실시예에 있어서, 상기 채널 영역(50)에 잔존하는 금속의 농도는 1017 ea/cm3 보다 클 수 있다.
상기 채널 영역(50) 중 메모리 셀 스트링 내부에 존재하는 채널 영역(50)에 도핑되어 잔존하는 금속의 양이 많은 경우 게이트 절연막(30)의 특성이 나빠지고, 부스팅(boosting) 전압이 내려가는 등 문제가 발생할 수 있다. 따라서 상기 메모리 셀 스트링(MCST)의 내부에 형성된 채널 영역(50)에 도핑된 금속의 농도를 적게 하는 것이 좋다. 본 발명의 일 실시예에 있어서, 상기 채널 영역(50)에 잔존하는 금속의 농도가 1021 ea/cm3 보다 작을 수 있다. 또한, 본 발명의 일 실시예에 있어서는, 상기 채널 영역(50)에 잔존하는 금속 농도는 메모리 셀 스트링(MCST)의 외부에 형성된 채널 영역에서 최대값을 갖도록 할 수 있다.
도 2는 채널 영역(50)의 금속의 실리사이드화를 통한 결정화 과정을 설명하기 위한 단면도이다. 상기 채널 영역(50)의 결정화 과정을 설명하기 위해 도 1의 구성 중 일부만을 도시하였다.
도 2를 참조하면, 채널 영역(50)의 일단에는 금속 시드층(60)으로부터 실리사이드화된 금속 실리사이드막(54)이 형성된다.
상기 금속 시드층(60)은 니켈(Ni), 게르마늄(Ge), 구리(Cu), 팔라듐(Pd) 및 알루미늄(Al)을 포함하는 금속 중에서 선택되는 적어도 하나의 금속으로 이루어질 수 있으며, 상기 금속 실리사이드막(54)은 니켈 실리사이드(NiSix), 게르마늄 실리사이드(GeSix), 구리 실리사이드(CuSix), 팔라듐 실리사이드(PdSix) 및 알루미늄 실리사이드(AlSix) 중에서 선택되는 적어도 하나의 금속 실리사이드로 이루어질 수 있다. 본 발명의 일 실시예에 있어서는, 상기 금속 시드층(60)은 니켈(Ni)로 이루어질 수 있고, 상기 금속 실리사이드막(54)은 니켈 실리사이드(NiSix)로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(54)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 채널 영역(50)은 폴리실리콘으로 이루어질 수 있는바, 금속 실리사이드막(54)은 다음의 과정들을 통해 형성될 수 있다. 먼저, 금속 시드층(60)으로부터 금속이 상기 금속 시드층(60)에 접한 채널 영역(50)의 일부에 퇴적되고, 제1 RTP(Rapid Thermal Processing) 공정을 거쳐 상기 채널 영역(50)의 상면 일부가 실리사이드화(silicidation)된다. 상기 제1 RTP 공정은 약 450 ∼ 550 ℃의 온도하에서 행하여 질 수 있다. 상기 제1 RTP 공정에서 폴리실리콘 원자와 반응하지 않은 금속층을 제거된 후, 상기 제1 RTP 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 진행되는 제2 RTP 공정을 통하여, 상기 금속 실리사이드막(54)이 형성된다. 실리사이드화가 진행될수록 폴리실리콘의 그레인(grain)이 결정화되어 가며, 결정화가 진행되는 경계면, 즉 반응 결정 경계면(62)이 점점 이동하게 된다. 도 2에 도시된 것과 같이 실리사이드화는 Y 방향으로 일어나는데, 상기 반응 결정 경계면(62)은 X 방향으로 진행하게 된다. 즉, 상기 반응 결정 경계면(62)의 진행 방향으로는 금속 원자가 폴리실리콘과 결합하여 금속 실리사이드막을 형성하고, 상기 반응 결정 경계면(62)의 뒷단에서는 실리콘 원자가 금속 실리사이드막의 결합을 끊고 실리콘 결정으로 재결합 되기 때문이다. 상기 반응 결정 경계면이 상기 채널 영역(50)을 따라 일 방향(X 방향)으로 진행되는바, 전술한 금속 실리사이드화 공정을 MILC(Metal-Induced Lateral Crystallization)이라고 한다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 채널 영역에 도핑된 금속 물질의 농도를 설명하기 위한 도면이다.
금속 시드층(60)으로부터의 금속 물질이 채널 영역(50)을 실리사이드화 하는 과정에서 상기 금속 물질이 상기 채널 영역(50)에 잔류하게 된다. 상기 채널 영역(50)내에 상기 금속 물질이 도핑된 상태로 남아있게 되는데, 도핑 농도는 하부 선택 트랜지스터(20) 영역과 상부 선택 트랜지스터(24) 영역 및 메모리 셀 스트링(MCST) 영역에서 각각 다르다. 도 3의 (b)를 참조하면, 상기 금속 시드층(60)과 상기 상부 선택 트랜지스터(24)와의 사이의 영역에서 도핑된 금속 물질의 농도가 가장 높다. 상기 기판(10)과 상기 하부 선택 트랜지스터(20)와의 사이의 영역에 도핑된 금속 물질의 농도는 상기 상부 선택 트랜지스터(24)에 도핑된 금속 물질의 농도보다 낮은 수치를 가진다. 상기 메모리 셀 스트링(MCST) 영역, 즉 채널 영역(50) 중에 상기 메모리 셀 스트링(MCST)의 내부에 형성되어 있는 채널 영역(50)에 도핑된 금속 물질의 농도는 다른 영역에 비해 비교적 낮은 수치를 가진다.
금속 시드층(60)이 상기 상부 선택 트랜지스터(24)의 상면에 형성된 상부 절연막(26) 상에 형성되어 있는바, 상부 선택 트랜지스터(24) 영역에 도핑된 금속 물질의 농도가 비교적 높은 수치를 가질 수 있다. 또한, 실리사이드화 반응으로 인한 상기 채널 영역(50)의 재결정화 과정에서 반응 결정 경계면(62)이 상기 메모리 셀 스트링(MCST)의 외부 영역으로 이동하는바, 상기 하부 선택 트랜지스터(20) 영역의 도핑된 금속 물질의 농도가 비교적 높은 값을 가질 수 있다. 본 발명의 일 실시예에 있어서, 상기 하부 선택 트랜지스터(20)에 인접한 채널 영역의 도핑된 금속 물질의 농도는 상기 상부 선택 트랜지스터(24)에 인접한 채널 영역의 도핑된 금속 물질의 농도보다 낮을 수 있다.
상기 채널 영역(50) 중 메모리 셀 스트링(MCST) 영역 내부에 형성된 채널 영역(50)에 도핑된 금속 물질의 농도는 다른 영역에 비해 가장 낮은 값을 가질 수 있다. 도 2에서 설명한 금속 시드층(60)으로부터의 금속 실리사이드화 반응에 따라 상기 채널 영역(50)에도 금속 물질의 도핑에 의한 첨가가 이루어지지만, 상기 메모리 셀 스트링 내부에 형성된 채널 영역(50)에 첨가되어 잔존하는 금속의 양이 많은 경우 게이트 절연막(30)의 특성 및 게이트 전극 도전층(40a 내지 40d)의 특성이 열화되고, 부스팅(boosting) 전압이 내려가게 되어 전체적인 메모리 소자의 신뢰성에 영향을 주는 문제가 발생할 수 있다. 따라서 상기 채널 영역(50) 중 상기 메모리 셀 스트링(MCST)의 내부에 형성된 채널 영역(50)에 도핑된 금속 물질의 농도를 낮게 하는 것이 바람직하다. 본 발명의 일 실시예에 있어서, 상기 채널 영역(50)에 잔존하는 금속의 농도가 1021 ea/cm3 보다 작을 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 채널 영역의 단면에 따른 도핑된 금속 물질의 농도를 설명하기 위한 도면이다.
도 4를 참조하면, 그래프는 도 2에 도시된 A 영역에 해당하는 채널 영역(50)의 단면 영역에 대한 금속 물질의 도핑 농도를 나타낸다. 게이트 절연막(30) 영역에서는 도핑된 금속의 농도가 낮고, 경우에 따라서는 0에 수렴할 수 있다. 채널 영역(50) 중 금속 시드층(60)에 의해 실리사이드화가 진행되는 부분, 즉 금속 실리사이드막(54)에서는 도핑된 금속 농도가 높은 값을 가진다. 채널 영역(50) 중 실리사이드화가 진행되는 부분으로부터 비교적 먼 부분도 소정의 도핑된 금속 농도를 가질 수 있다. 실리사이드화가 상기 채널 영역(50) 상에서 금속 시드층(60)과 만나는 금속 실리사이드막(54)에서만 이루어지는 것이 아니고, 금속 물질이 상기 금속 시드층(60)에서부터 상기 채널 영역(50)과 만나면서 퍼져나가며 이루어지는 것인바, 상기 채널 영역(50)에서 도핑 농도가 0이 아닌 값을 가질 수 있다. 상대적으로 상기 금속 실리사이드막(54) 부분에서 도핑된 금속 물질의 농도가 더 높을 수 있다.
도 5는 본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자(102)의 단면도이다.
도 5에 도시된 비휘발성 메모리 소자(102)는, 도 1에 도시된 비휘발성 메모리 소자(100)와 공통되는 구성요소를 가지지만, 상기 비휘발성 메모리 소자(100)와는 달리 기판(10) 상에 바디 콘택(70A)이 형성되어 있고, 상기 바디 콘택(70A)과 반응 결정 경계면(62)의 사이에는 확산 방지막(80)이 더 포함된다. 도 1과 공통되는 구성요소에 대한 설명은 생략한다.
상기 확산 방지막(80)은 금속 시드층(60)을 이용한 채널 영역(50)의 실리사이드화로 인한 결정화가 일어나는 과정에서 반응 결정 경계면(62)의 이동에 따라 기판(10)의 재결정화가 일어나는 것을 방지하기 위한 것이다. 본 발명의 일 실시예에 있어서, 상기 기판(10)은 실리콘으로 이루어지는 경우 도 2에서 설명한 상기 반응 결정 경계면(62)의 이동으로 인해 상기 기판(10)의 실리콘 그레인이 재결정화되는 것을 방지할 수 있다. 또한, 금속 실리사이드화 반응으로 인해 반응 결정 경계면(62)을 따라 상기 금속 시드층(60)으로부터의 금속 물질이 상기 기판(10)을 통해 상기 기판(10)과 연결되어 있는 주변 회로 영역의 다른 트랜지스터로 유입되는 것을 방지할 수 있다.
확산 방지막(80)은 실리콘으로 확산하는 정도가 비교적 낮은 물질로 이루어질 수 있다. 예를 들어, 상기 확산 방지막(80)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 니켈 실리사이드(NiSi) 및 텅스텐(W) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 확산 방지막(80)은 티타늄 질화물(TiN)로 이루어질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자(104)의 단면도이다.
도 6에 도시된 비휘발성 메모리 소자(104)는, 도 1에 도시된 비휘발성 메모리 소자(100)와 공통되는 구성요소를 가지지만, 상기 비휘발성 메모리 소자(100)와는 달리 기판(10)이 채널 영역(50)과 바디 콘택 없이 연결되어 있으며, 상기 채널 영역(50)과 상기 기판(10) 사이에는 반응 결정 경계면(62)이 형성되어 있다. 도 1과 중복되는 구성요소에 대한 설명은 생략한다.
바디 콘택은 상부 선택 트랜지스터(24), 하부 선택 트랜지스터(20) 및 게이트 전극 도전층(40a 내지 40d)를 포함하는 적층 구조에 수직으로 트렌치를 형성해서 채널 영역(50)을 제조하는 공정에서 기판(10) 상에 트렌치가 깊게 파였을 경우 상기 기판(10)의 상면과 높이를 맞추고, 상기 기판(10)과 상기 채널 영역(50)을 물리적, 전기적으로 연결하기 위해 형성하는 것이다. 바디 콘택을 생략함으로써, 상기 바디 콘택의 형성 공정에 걸리는 시간을 단축할 수 있다. 트렌치를 형성할 때 상기 기판(10)을 깊게 파지 않고 단차를 맞출 수 있게 형성할 수 있는 경우 또는 상기 기판(10) 상에 트렌치로 인한 공간이 생겼더라도 예를 들면 선택적 에피탁셜 성장(Selective Epitaxial Growth)와 같은 공정으로 상기 기판(10)을 성장시켜 공간을 채울 수 있는 경우에는 바디 콘택을 생략할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자(106)의 단면도이다.
도 7에 도시된 비휘발성 메모리 소자(106)은, 도 1에 도시된 비휘발성 메모리 소자(100)와 공통되는 구성요소를 가지지만, 상기 비휘발성 메모리 소자(100)와는 달리 금속 시드층(60A)이 상부 절연막(32) 상이 아닌 채널 영역(50)의 바로 위에 직접 연결되도록 형성된다. 도 1과 중복되는 구성요소에 대한 설명은 생략한다.
금속 시드층(60A)이 채널 영역(50)의 바로 위에 직접 형성됨으로써 상기 금속 시드층(60A)에 의한 상기 채널 영역(50)의 금속 실리사이드화가 빠르게 일어날 수 있다. 상기 금속 시드층(60A)으로부터의 금속 물질의 첨가에 의한 실리사이드화 및 상기 채널 영역(50)의 재결정화 과정에서 반응 결정 경계면(62)이 상부 절연막 상에서 상기 채널 영역(50)으로 꺽여서 이동하지 않을 수 있어 상기 채널 영역(50)의 재결정화가 빠르고 수월하게 이루어질 수 있다. 또한, 상기 채널 영역(50)에 직접 상기 금속 시드층(60)을 형성하는 경우 공정을 간소하게 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드(200)를 보여주는 개략도이다.
도 8을 참조하면, 메모리 카드(200)는 하우징(230)에 내장된 제어기(210) 및 메모리(220)를 포함할 수 있다. 상기 제어기(210) 및 메모리(220)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(210)의 명령에 따라서 메모리(220) 및 제어기(210)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(200)는 메모리(220)에 데이터를 저장하거나 또는 메모리(220)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(220)는 도 1, 도 5, 도 6 및 도 7에서 설명한 플래쉬 메모리 소자(100, 102, 104, 106)중 어느 하나의 플래쉬 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(200)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(200)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템(300)을 보여주는 블록도이다.
도 9를 참조하면, 전자 시스템(300)은 프로세서(310), 입/출력 장치(330) 및 메모리 칩(320)을 포함할 수 있고, 이들은 버스(340)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(310)는 프로그램을 실행하고, 전자 시스템(300)을 제어하는 역할을 할 수 있다. 입/출력 장치(330)는 전자 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(300)은 입/출력 장치(330)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(320)은 프로세서(310)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(320)은 도 1, 도 5, 도 6 및 도 7에서 설명한 플래쉬 메모리 소자(100, 102, 104, 106)중 어느 하나의 플래쉬 메모리 소자를 포함할 수 있다.
상기 전자 시스템(300)은 메모리 칩(320)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
10: 기판, 20: 하부 선택 트랜지스터, 22: 하부 절연막, 24: 상부 선택 트랜지스터, 26: 상부 절연막, 30: 게이트 절연막, 32: 상부 절연막, 40a 내지 40d: 게이트 전극 도전층, 42a 내지 42e: 층간 절연막, 50: 채널 영역, 52: 채널 절연막, 54: 금속 실리사이드막, 60: 금속 시드층, 62: 반응 결정 경계면, 70: 바디 콘택, 80: 확산 방지막, 200: 메모리 카드, 210: 제어기, 220: 메모리, 230: 하우징, 300: 전자 시스템, 310: 프로세서, 320: 메모리 칩, 330: 입/출력 장치, 340: 버스

Claims (10)

  1. 기판;
    절연막을 사이에 두고 상기 기판과 이격된 하부 선택 트랜지스터;
    상기 하부 선택 트랜지스터 상에 형성된 상부 선택 트랜지스터;
    상기 상부 선택 트랜지스터와 상기 하부 선택 트랜지스터 사이에 형성된 복수의 게이트 전극 도전층을 포함하는 메모리 셀 스트링 구조;
    상기 복수의 게이트 전극 도전층을 관통하는 채널 영역;
    상기 채널 영역의 상부에 연결된 금속 시드층; 및
    상기 기판과 상기 채널 영역 사이에 형성된 반응 결정 경계면;을 포함하고,
    상기 채널 영역에 상기 금속 시드층에 포함된 금속과 동일한 금속 물질이 도핑되어 있는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 메모리 셀 스트링 구조의 내부에 존재하는 채널 영역은 불연속점이 존재하지 않는 결정질로 이루어져 있는 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 반응 결정 경계면은 상기 메모리 셀 스트링 구조의 외부에 존재하는 채널 영역에 형성되는 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 반응 결정 경계면의 하면에 확산 방지막을 더 포함하는 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 기판과 상기 반응 결정 경계면 사이에 바디 콘택이 더 포함되는 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
  6. 제5 항에 있어서,
    상기 바디 콘택의 상면의 높이는 상기 기판의 상면의 높이와 동일한 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
  7. 삭제
  8. 제1 항에 있어서,
    상기 도핑된 금속 물질의 농도는 상기 채널 영역 중 메모리 셀 스트링 구조의 외부에 존재하는 채널 영역에서 더 높은 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
  9. 제1 항에 있어서,
    상기 도핑된 금속 물질의 농도는 상기 채널 영역 중 상기 상부 선택 트랜지스터의 상부에 존재하는 채널 영역에서 가장 높은 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
  10. 제1 항에 있어서,
    상기 도핑된 금속 물질의 농도는 1017ea/cm3 보다 크고, 1021ea/cm3 보다 작은 것을 특징으로 하는 3차원 구조의 비휘발성 메모리 소자.
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