KR101736455B1 - 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

Abstract

본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 불휘발성 메모리 장치의 동작 방법은 비트 라인에 연결된 제 1 스트링의 접지 선택 라인을 플로팅하고, 비트 라인에 연결된 제 2 스트링의 접지 선택 라인에 소거 방지 전압을 인가하고, 그리고 제 1 및 제 2 스트링들에 소거 동작 전압을 인가하는 것으로 구성된다.

Description

불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 목적은 감소된 소거 단위를 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 비트 라인에 연결된 제 1 스트링의 접지 선택 라인을 플로팅하고; 상기 비트 라인에 연결된 제 2 스트링의 접지 선택 라인에 소거 방지 전압을 인가하고; 그리고 상기 제 1 및 제 2 스트링들에 소거 동작 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 제 1 및 제 2 스트링들 각각의 메모리 셀들은 기판에 수직한 방향을 따라 순차적으로 배치된다.

실시 예로서, 상기 소거 방지 전압은 상기 제 2 스트링의 접지 선택 라인에 연결된 접지 선택 트랜지스터의 문턱 전압보다 높다.

실시 예로서, 상기 소거 동작 전압을 인가하는 것은 상기 제 1 및 제 2 스트링들에 연결된 워드 라인들에 접지 전압을 인가하고; 그리고 상기 제 1 및 제 2 스트링들에 연결된 공통 소스 라인에 소거 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 소거 동작 전압을 인가하는 것은 상기 제 1 및 제 2 스트링들에 연결된 워드 라인들을 플로팅하고; 상기 제 1 및 제 2 스트링들에 연결된 공통 소스 라인에 프리 전압을 인가하고; 상기 공통 소스 라인에 소거 전압을 인가하고; 그리고 상기 워드 라인들에 접지 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 제 2 스트링의 제 2 접지 선택 라인에 제 2 소거 방지 전압을 인가하는 것을 더 포함한다.

실시 예로서, 상기 제 2 소거 방지 전압은 상기 소거 방지 전압보다 낮은 레벨을 갖는다.

실시 예로서, 상기 제 2 소거 방지 전압은 상기 제 2 스트링의 제 2 접지 선택 라인에 연결된 제 2 접지 선택 트랜지스터의 문턱 전압보다 높은 레벨을 갖는다.

실시 예로서, 상기 제 2 스트링의 스트링 선택 라인에 제 3 소거 방지 전압을 인가하는 것을 더 포함한다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 비트 라인 및 공통 소스 라인 사이에 연결된 제 1 및 제 2 스트링들을 포함하는 메모리 셀 어레이; 상기 제 1 및 제 2 스트링들에 연결된 워드 라인들, 선택 라인들, 그리고 상기 공통 소스 라인에 전압을 전달하도록 구성되는 구동기; 그리고 상기 제 1 및 제 2 스트링들의 메모리 셀들에 데이터를 기입 및 독출하도록 구성되는 읽기 및 쓰기 회로를 포함하고, 소거 동작 시에, 상기 구동기는 상기 제 1 스트링의 제 1 워드 라인 및 상기 제 2 스트링의 제 2 워드 라인에 동일한 전압을 인가하고, 그리고 상기 제 1 스트링의 접지 선택 라인 및 상기 제 2 스트링의 접지 선택 라인에 상이한 전압을 인가하도록 구성된다.

실시 예로서, 소거 동작 시에, 상기 구동기는 상기 제 1 스트링의 접지 선택 라인을 플로팅하고, 상기 제 2 스트링의 접지 선택 라인에 소거 방지 전압을 전달하고, 그리고 상기 제 1 및 제 2 워드 라인들 및 상기 공통 소스 라인에 소거 동작 전압들을 인가하도록 구성된다.

실시 예로서, 소거 동작 시에, 상기 구동기는 상기 제 1 및 제 2 워드 라인들에 접지 전압을 인가하고, 그리고 상기 공통 소스 라인에 소거 전압을 인가하도록 구성된다.

실시 예로서, 소거 동작 시에, 상기 구동기는 상기 제 1 및 제 2 워드 라인들의 전압을 플로팅 상태로부터 접지 전압으로 제어하고, 그리고 상기 공통 소스 라인의 전압을 프리 전압으로부터 소거 전압으로 제어하도록 구성된다.

실시 예로서, 소거 동작 시에, 상기 구동기는 상기 제 2 스트링에 연결된 제 2 접지 선택 라인에 제 2 소거 방지 전압을 인가하도록 구성된다.

실시 예로서, 상기 제 2 접지 선택 라인 및 상기 공통 소스 라인 사이에 상기 제 2 스트링의 접지 선택 라인이 배치되고, 상기 제 2 소거 방지 전압은 상기 소거 방지 전압보다 낮은 레벨을 갖는다.

실시 예로서, 상기 제 1 및 제 2 스트링들 각각은 기판에 수직한 방향을 따라 제공되는 메모리 셀들을 포함한다.

실시 예로서, 상기 제 1 및 제 2 워드 라인들은 전기적으로 연결된다.

본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고; 상기 불휘발성 메모리 장치는 비트 라인 및 공통 소스 라인 사이에 연결된 제 1 및 제 2 스트링들을 포함하는 메모리 셀 어레이; 상기 제 1 및 제 2 스트링들에 연결된 워드 라인들, 선택 라인들, 그리고 상기 공통 소스 라인에 전압을 전달하도록 구성되는 구동기; 그리고 상기 제 1 및 제 2 스트링들의 메모리 셀들에 데이터를 기입 및 독출하도록 구성되는 읽기 및 쓰기 회로를 포함하고, 소거 동작 시에, 상기 구동기는 상기 제 1 스트링의 제 1 워드 라인 및 상기 제 2 스트링의 제 2 워드 라인에 동일한 전압을 인가하고, 그리고 상기 제 1 스트링의 접지 선택 라인 및 상기 제 2 스트링의 접지 선택 라인에 상이한 전압을 인가하도록 구성된다.

실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.

실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성한다.

본 발명에 따른 불휘발성 메모리 장치에서, 하나의 비트 라인에 연결된 스트링들의 접지 선택 라인들에 상이한 전압이 인가된다. 본 발명에 의하면, 선택 스트링이 소거되며 비선택 스트링은 소거 금지된다. 따라서, 불휘발성 메모리 장치의 소거 단위가 감소되어, 불휘발성 메모리 장치의 동작 속도가 향상된다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 선에 따른 단면도이다.
도 5는 도 4의 트랜지스터 구조를 보여주는 단면도이다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블록의 하나의 낸드 스트링을 보여주는 단면도이다.
도 8은 도 6의 메모리 블록의 소거 단위를 보여주는 회로도이다.
도 9는 도 8의 메모리 블록의 소거 동작 시의 전압 조건을 보여주는 테이블이다.
도 10은 도 9의 전압 조건에 따른 선택 스트링들의 전압 변화를 보여주는 타이밍도이다.
도 11은 선택 스트링들 중 하나의 도 10의 전압 변화에 따른 상태를 보여주는 단면도이다.
도 12는 도 9의 전압 조건에 따른 비선택 스트링들의 전압 변화를 보여주는 타이밍도이다.
도 13은 비선택 스트링들 중 하나의 도 11의 전압 변화에 따른 상태를 보여주는 단면도이다.
도 14는 도 6의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 15는 소거 동작 시에 도 14의 비선택 스트링들의 전압 변화를 보여주는 타이밍도이다.
도 16은 도 6의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 17은 도 6의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 18은 도 3의 메모리 블록의 다른 실시 예를 보여주는 블록도이다.
도 19는 도 2의 메모리 블록들 중 하나의 제 2 실시 예를 보여주는 사시도이다.
도 20은 도 18의 메모리 블록의 선에 따른 단면도이다.
도 21은 도 19 및 도 20의 메모리 블록의 소거 동작 시의 전압 조건을 보여주는 테이블이다.
도 22는 도 21의 전압 조건에 따른 선택 스트링들의 전압 변화를 보여주는 타이밍도이다.
도 23은 선택 스트링들 중 하나의 도 22의 전압 변화에 따른 상태를 보여주는 단면도이다.
도 24는 도 22의 전압 조건에 따른 비선택 스트링들의 전압 변화를 보여주는 타이밍도이다.
도 25는 비선택 스트링들 중 하나의 도 24의 전압 변화에 따른 상태를 보여주는 단면도이다.
도 26은 도 2의 메모리 블록들 중 하나의 제 3 실시 예를 보여주는 사시도이다.
도 27은 도 26의 메모리 블록의 선에 따른 단면도이다.
도 28은 도 1의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 29는 도 28의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 30은 도 29를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 구동기(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 제어 로직(150)을 포함한다.

메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 구동기(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 복수의 메모리 셀들을 포함한다. 각 메모리 블록(BLK)에 복수의 워드 라인들(WL), 복수의 선택 라인들(SL), 그리고 적어도 하나의 공통 소스 라인(CSL)이 제공된다.

구동기(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 구동기(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 구동기(120)는 외부로부터 어드레스(ADDR)를 수신한다.

구동기(120)는 수신된 어드레스(ADDR)를 디코딩하도록 구성된다. 디코딩된 어드레스를 이용하여, 구동기(120)는 워드 라인들(WL)을 선택한다. 구동기(120)는 선택 및 비선택된 워드 라인들(WL)에 전압을 인가하도록 구성된다. 예를 들면, 프로그램 동작, 읽기 동작, 또는 소거 동작 시에, 구동기(120)는 프로그램 동작과 연관된 프로그램 동작 전압, 읽기 동작과 연관된 읽기 동작 전압, 또는 소거 동작과 연관된 소거 동작 전압을 워드 라인들(WL)에 인가하도록 구성된다. 예를 들면, 구동기(120)는 워드 라인들을 선택 및 구동하는 워드 라인 구동기(121)를 포함할 것이다.

예시적으로, 구동기(120)는 선택 라인들(SL)을 선택 및 구동하도록 구성될 것이다. 예를 들면, 구동기(120)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 더 선택 및 구동하도록 구성될 것이다. 예를 들면, 구동기(120)는 선택 라인들을 선택 및 구동하도록 구성되는 선택 라인 구동기(123)를 포함할 것이다.

예시적으로, 구동기(120)는 공통 소스 라인(CSL)을 구동하도록 구성될 것이다. 예를 들면, 구동기(120)는 공통 소스 라인(CSL)을 구동하도록 구성되는 공통 소스 라인 구동기(125)를 포함할 것이다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택하도록 구성된다.

예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(230)는 카피-백(copy-back) 동작을 수행하도록 구성된다.

예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다.

제어 로직(140)은 구동기(120) 그리고 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.

도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.

각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 3을 참조하여 더 상세하게 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)의 제 1 실시 예를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)일 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)로 구성될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 3 및 도 4에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 5를 참조하여 더 상세하게 설명된다.

도 5는 도 4의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 3 내지 도 5를 참조하면, 절연막(116)은 적어도 세 개의 서브 절연막들(117, 118, 119)을 포함한다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 서브 절연막(119)은 실리콘 산화막일 것이다. 필라(113)에 인접한 서브 절연막(117)은 실리콘 산화막일 것이다. 그리고, 실리콘 산화막들(117, 119) 사이의 서브 절연막(118)은 실리콘 질화막일 것이다. 즉, 절연막(116)은 ONO (Oxide-Nitride-Oxide)일 것이다.

도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 도전 물질(233)에 인접한 실리콘 산화막(119)은 블로킹 절연막으로 동작할 것이다. 실리콘 질화막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 실리콘 질화막(118)은 전하 포획층으로 동작할 것이다. 필라(113)에 인접한 실리콘 산화막(117)은 터널링 절연막으로 동작할 것이다. 필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.

메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 ?향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.

각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.

게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.

제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.

제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.

요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.

도 3 내지 도 5에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.

도 3 내지 도 5에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.

도 3 내지 도 5에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.

도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.

각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.

이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.

하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.

각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.

동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 예시적으로, 워드 라인들(WL)은 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 공통으로 연결될 수 있다.

동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 접지 선택 라인들(GSL)에 연결된다.

공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4 도핑 영역들(311~314)이 공통으로 연결될 수 있다.

도 6에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.

도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 하나의 낸드 스트링(NS)을 보여주는 단면도이다. 예시적으로, 제 1 행 제 2 열의 스트링(NS12)이 도시되어 있다. 이하에서, 도 6 및 도 7을 참조하여, 낸드 스트링(NS12)에서 채널이 형성되는 방법이 설명된다.

예시적으로, 제 1 워드 라인(WL1, 221), 제 2 워드 라인(WL2, 231), 제 3 워드 라인(WL3, 241), 제 6 워드 라인(WL6, 271), 그리고 제 7 워드 라인(281)에 접지 전압(Vss)이 인가되어 있다. 이때, 제 1 내지 제 3 메모리 셀들(MC1~MC3), 그리고 제 6 및 제 7 메모리 셀들(MC6, MC7)에 대응하는 제 2 타입의 바디(114)의 영역은 제 1 타입(예를 들면, p 타입)을 유지할 것이다.

예시적으로, 접지 선택 라인(GSL1, 211)에 제 1 전압(V1)이 인가되어 있다. 제 1 전압(V1)은 접지 선택 트랜지스터(GST)의 문턱 전압보다 높은 레벨의 양의 전압일 것이다. 제 1 전압(V1)에 의해, 접지 선택 트랜지스터(GST)에 대응하는 제 2 방향의 바디(114)의 영역이 제 2 타입(예를 들면, n 타입)으로 반전된다(N1 참조). 즉, 접지 선택 트랜지스터(GST)에 대응하는 제 2 방향의 바디(114)에 채널(N1)이 형성된다.

제 1 전압(V1)의 프린징 필드(fringing field)의 영향에 의해, 접지 선택 트랜지스터(GST)의 채널(N1)은 제 2 방향을 따라 확장된다. 예시적으로, 제 1 전압(V1)의 프린징 필드의 영향에 의해, 접지 선택 트랜지스터(GST)의 채널(N1)은 제 1 및 제 2 도핑 영역들(311, 312)과 연결된다. 즉, 제 1 및 제 2 도핑 영역들(311, 312) 및 접지 선택 트랜지스터(GST)의 채널(N1)은 동일한 타입(예를 들면, n 타입)으로 조절된다. 따라서, 공통 소스 라인(CSL) 및 접지 선택 트랜지스터(GST)의 채널(N1)은 전기적으로 연결된다.

예시적으로, 제 4 워드 라인(WL4, 251)에 제 2 전압(V2)이 인가되어 있으며, 제 5 워드 라인(WL5, 261)에 제 3 전압(V3)이 인가되어 있다. 제 2 및 제 3 전압들(V2, V3)은 각각 메모리 셀들(MC4, MC5)의 문턱 전압들보다 높은 레벨의 양의 전압들일 것이다. 제 2 및 제 3 전압들(V2, V3)에 의해, 제 4 및 제 5 메모리 셀들(MC4, MC5)의 제 2 방향의 바디(114)가 반전된다. 즉, 제 4 및 제 5 메모리 셀들(MC4, MC5)에 채널들이 각각 형성된다. 제 2 및 제 3 전압들(V2, V3)의 프린징 필드들의 영향에 의해, 제 4 및 제 5 메모리 셀들(MC4, MC5)의 채널들은 하나의 채널(N2)로 연결된다.

예시적으로, 스트링 선택 라인(SSL1, 291)에 제 4 전압(V4)이 인가되어 있다. 제 4 전압(V4)은 양의 전압일 것이다. 제 4 전압(V4)에 의해, 스트링 선택 트랜지스터(SST)의 제 2 방향의 바디(114)가 반전된다. 즉, 스트링 선택 트랜지스터(SST)에 채널(N3)이 형성된다. 제 4 전압(V4)의 프린징 필드의 영향에 의해, 스트링 선택 트랜지스터(SST)의 채널(N3)은 드레인(320)과 연결된다. 따라서, 스트링 선택 트랜지스터(SST)의 채널(N3) 및 드레인(320)은 전기적으로 연결된다.

상술한 바와 같이, 접지 선택 라인(GSL, 211)에 접지 선택 트랜지스터(GST)의 문턱 전압보다 높은 레벨의 양의 전압이 인가되면, 접지 선택 트랜지스터(GST)의 채널은 공통 소스 라인(CSL, 311, 312)과 전기적으로 연결된다. 스트링 선택 라인(SSL, 291)에 스트링 선택 트랜지스터(GST)의 문턱 전압보다 높은 레벨의 양의 전압이 인가되면, 스트링 선택 트랜지스터(SST)의 채널은 드레인(320)과 연결된다. 인접한 워드 라인들(WL)에 메모리 셀들(MC1~MC7)의 문턱 전압보다 높은 레벨의 양의 전압이 각각 인가되면, 대응하는 메모리 셀들(MC)의 채널들이 전기적으로 연결된다.

또한, 접지 선택 트랜지스터(GST)의 채널 및 메모리 셀들(MC1~MC7)의 채널들이 프린징 필드의 영향에 의해 연결될 것이다. 스트링 선택 트랜지스터(SST)의 채널 및 메모리 셀들(MC1~MC7)의 채널들이 프린징 필드의 영향에 의해 연결될 것이다.

따라서, 접지 선택 라인(GSL), 제 1 내지 제 7 워드 라인들(WL1~WL7, 221~281), 그리고 스트링 선택 라인(SSL, 291)에 각각 양의 전압(문턱 전압보다 높은 레벨의 전압)이 인가되면, 드레인(320), 스트링 선택 트랜지스터(SST)의 채널, 메모리 셀들(MC1~MC7)의 채널들, 접지 선택 트랜지스터(GST)의 채널, 그리고 공통 소스 라인(CSL, 311, 312)은 전기적으로 연결된다. 즉, 낸드 스트링(NS12)이 선택된다.

예시적으로, 스트링 선택 라인(SSL1, 291)에 접지 전압(Vss) 또는 스트링 선택 트랜지스터(SST)의 문턱 전압 보다 낮은 전압이 인가될 때, 스트링 선택 트랜지스터(SST)의 채널 영역은 반전되지 않을 것이다. 따라서, 워드 라인들(WL1~WL7, 211~281) 및 접지 선택 라인(GSL, 211)에 양의 전압이 인가되어도, 낸드 스트링(NS12)은 비트 라인(BL2, 332)과 전기적으로 분리된다. 따라서, 낸드 스트링(NS12)이 비선택된다.

도 8은 도 6의 메모리 블록(BLKi)의 소거 단위(EU)를 보여주는 회로도이다. 도 8을 참조하면, 메모리 블록(BLKi)의 낸드 스트링들(NS)의 행 단위로 또는 접지 선택 라인(GSL) 단위로 소거 동작이 수행된다.

도 9는 도 8의 메모리 블록(BLKi)의 소거 동작 시의 전압 조건을 보여주는 테이블이다. 도 8 및 도 9를 참조하면, 소거 동작 시에 낸드 스트링들(NS)은 선택 스트링들 및 비선택 스트링들로 분류된다. 선택 스트링들은 소거될 낸드 스트링들을 나타낸다. 비선택 스트링들은 소거 금지된 낸드 스트링들을 나타낸다. 예시적으로, 제 1 행의 낸드 스트링들(NS11~NS13)이 선택되고, 제 2 및 제 3 행의 낸드 스트링들(NS21~NS23, NS31~NS33)이 비선택된 것으로 가정한다.

선택 스트링들(NS11~NS13)의 스트링 선택 라인(SSL1)은 플로팅된다. 비선택 스트링들(NS21~NS23, NS31~NS33)의 스트링 선택 라인(SSL2, SSL3)의 전압은 접지 전압(Vss)으로부터 제 2 소거 금지 전압(Vm2)으로 제어된다.

선택 및 비선택 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 워드 라인들(WL1~WL7)에 접지 전압(Vss)이 인가된다.

선택 스트링들(NS11~NS13)의 접지 선택 라인(GSL1)은 플로팅된다. 비선택 스트링들(NS21~NS23, NS31~NS33)의 접지 선택 라인(GSL2, GSL3)의 전압은 접지 전압(Vss)으로부터 제 1 소거 금지 전압(Vm1)으로 제어된다.

공통 소스 라인(CSL)은 플로팅되며, 기판(111)에 소거 전압(Vers)이 인가된다.

도 10은 도 9의 전압 조건에 따른 선택 스트링들(NS11~NS13)의 전압 변화를 보여주는 타이밍도이다. 도 11은 선택 스트링들(NS11~NS13) 중 하나(NS12)의 도 10의 전압 변화에 따른 상태를 보여주는 단면도이다. 도 10 및 도 11을 참조하면, 제 1 시간(t1)에, 기판(111)에 소거 전압(Vers)이 인가된다. 기판(111) 및 제 2 방향의 바디(114)는 동일한 타입(예를 들면, p 타입)으로 도핑된 실리콘 물질이다. 따라서, 소거 전압(Vers)은 제 2 방향의 바디(114)로 전달된다.

워드 라인들(WL1~WL7, 221~281)에 접지 전압(Vss)이 인가되어 있다. 즉, 메모리 셀들(MC1~MC7)의 게이트(또는 제어 게이트)에 접지 전압(Vss)이 인가되며, 제 2 방향의 바디(114)에 소거 전압(Vers)이 인가되어 있다. 따라서, Fowler-Nordheim 터널링에 의해 메모리 셀들(MC1~MC7)이 소거된다.

접지 선택 라인(GSL1, 211)은 플로팅되어 있다. 제 2 방향의 바디(114)의 전압이 소거 전압(Vers)으로 변화할 때, 커플링에 의해 접지 선택 라인(GSL1, 211)의 전압 또한 변화한다. 예를 들면, 접지 선택 라인(GSL1, 211)의 전압은 제 1 커플링 전압(Vc1)으로 변화한다. 예시적으로, 제 1 커플링 전압(Vc1) 및 소거 전압(Vers) 사이의 전압 차이는 접지 전압(Vss) 및 소거 전압(Vers) 사이의 전압 차이보다 작을 것이다. 따라서, 접지 선택 트랜지스터(GST)에서 Fowler-Nordheim 터널링이 발생되지 않을 것이다. 즉, 접지 선택 트랜지스터(GST)는 소거 방지될 것이다. 마찬가지로, 스트링 선택 라인(SSL1, 291)의 전압은 제 2 커플링 전압(Vc2)으로 변화할 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 방지될 것이다.

예시적으로, 제 2 방향의 바디(114)는 제 1 타입(예를 들면, p 타입)의 실리콘 물질이며, 드레인(320)은 제 2 타입(예를 들면, n 타입)의 실리콘 물질이다. 즉, 제 2 방향의 바디(114) 및 드레인(320)은 p-n 접합을 형성한다. 따라서, 제 2 방향의 바디(114)에 인가된 소거 전압(Vers)은 드레인(320)을 통해 비트 라인(BL2, 332)에 전달된다.

도 12는 도 9의 전압 조건에 따른 비선택 스트링들(NS21~NS23, NS31~NS33)의 전압 변화를 보여주는 타이밍도이다. 도 13은 비선택 스트링들(NS21~NS23, NS31~NS33) 중 하나(NS22)의 도 11의 전압 변화에 따른 상태를 보여주는 단면도이다. 도 12 및 도 13을 참조하면, 제 2 시간(t2)에 접지 선택 라인(GSL2, 212)에 제 1 소거 금지 전압(Vm1)이 인가된다. 예시적으로, 제 1 소거 금지 전압(Vm1)은 접지 선택 트랜지스터(GST)의 채널을 생성할 수 있도록 설정될 것이다. 접지 선택 트랜지스터(GST)의 채널(INV)은 제 2 방향의 바디(114) 및 기판(111)을 전기적으로 분리할 것이다. 따라서, 제 1 시간(t1)에 기판(111)에 소거 전압(Vers)이 인가되어도, 소거 전압(Vers)은 제 2 방향의 바디(114)에 전달되지 않는다. 따라서, 워드 라인들(WL1~WL7)에 접지 전압(Vss)이 인가되어도, 메모리 셀들(MC1~MC7)은 소거되지 않는다.

도 10 및 도 11을 참조하여 설명된 바와 같이, 비트 라인(BL2, 332)에 소거 전압(Vers)이 전달된다. 즉, 비트 라인(332, BL2)에 고전압이 전달된다. 비트 라인(BL2, 332)의 고전압은 드레인(320)에 전달된다. 스트링 선택 라인(SSL2, 292)의 전압 레벨이 낮으면, 스트링 선택 라인(SSL2, 292) 및 드레인(320) 사이에서 게이트 유도 드레인 누설(GIDL, Gate Induced Drain Leakage)이 발생될 수 있다. GIDL이 발생되면, 핫 홀들(hot holes)이 발생될 것이다. 발생된 핫 홀들은 제 2 방향의 바디(114)에 주입될 것이다. 즉, 드레인(114) 및 제 2 방향의 바디(114) 사이에서 전류의 흐름이 발생하므로, 드레인(320)의 고전압이 제 2 방향의 바디(114)로 전달될 것이다. 제 2 방향의 바디(114)의 전압이 상승하면, 메모리 셀들(MC1~MC7)이 소거될 수 있다.

이와 같은 문제를 방지하기 위하여, 스트링 선택 라인(SSL2, 292)에 제 2 소거 금지 전압(Vm2)이 인가된다. 제 2 소거 금지 전압(Vm2)은 양의 전압일 것이다. 제 2 소거 금지 전압(Vm2)은 드레인(320) 및 스트링 선택 라인(SSL2, 292) 사이의 GIDL을 방지할 수 있도록 설정될 것이다. 예시적으로, 제 2 소거 금지 전압(Vm2)은 스트링 선택 트랜지스터(SST)의 문턱 전압보다 낮은 레벨을 가질 것이다. 예시적으로, 제 2 소거 금지 전압(Vm2)은 스트링 선택 트랜지스터(SST)의 문턱 전압보다 높은 레벨을 가질 것이다. 예시적으로, 제 2 소거 금지 전압(Vm2)은 제 2 시간(t2)에 스트링 선택 라인(SSL1, 292)에 인가될 것이다. 예시적으로, 제 2 소거 금지 전압(Vm2)은 제 1 시간(t1) 전에 스트링 선택 라인(SSL1, 292)에 인가될 것이다.

도 14는 도 6의 메모리 블록(BLKi)의 다른 실시 예를 보여주는 회로도이다. 도 6의 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKi_1)의 각 낸드 스트링(NS)에서, 워드 라인들(WL1~WL6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 라인이 제공된다. 예를 들면, 제 1 행의 낸드 스트링들(NS11~NS13)은 접지 선택 라인들(GSL11, GSL21)에 연결된다. 제 2 행의 낸드 스트링들(NS21~NS23)은 접지 선택 라인들(GSL21, GSL22)에 연결된다. 제 3 행의 낸드 스트링들(NS31~NS33)은 접지 선택 라인들(GSL31, GSL32)에 연결된다.

소거 동작 시에, 접지 선택 라인들(GSL11, GSL21)이 플로팅되는 것을 제외하면, 선택 스트링들(NS11~NS13)의 전압 조건은 도 9 내지 도 13을 참조하여 설명된 바와 동일할 것이다.

도 15는 소거 동작 시에 도 14의 비선택 스트링들(NS21~NS22, NS31~NS32)의 전압 변화를 보여주는 타이밍도이다. 도 14 및 도 15를 참조하면, 접지 선택 라인들(GSL12, GSL22, GSL13, GSL23)의 전압 변화를 제외하면, 비선택 스트링들(NS21~NS22, NS31~NS32)의 전압 변화는 도 9 내지 도 13을 참조하여 설명된 바와 동일하다.

소거 동작 시에, 공통 소스 라인(CSL)에 인접한 접지 선택 라인들(GSL12, GSL13)에 제 3 소거 금지 전압(Vm3)이 인가되고, 워드 라인들(WL1~WL6)에 인접한 접지 선택 라인들(GSL13, GSL23)에 제 4 소거 전압(Vm4)이 인가된다. 예시적으로, 제 3 소거 전압(Vm3)은 제 4 소거 전압(Vm4) 보다 높은 레벨을 가질 것이다. 예시적으로, 제 3 소거 전압(Vm3)은 도 9 내지 도 13을 참조하여 설명된 제 1 소거 전압(Vm1) 보다 높은 레벨을 가질 것이다. 즉, 도 9 내지 도 13을 참조하여 설명된 기판(111) 및 접지 선택 라인(GSL)의 전압 차이보다, 공통 소스 라인(CSL)에 인접한 접지 선택 라인들(GSL12, GSL13) 및 기판(111) 사이의 전압 차이가 작을 것이다. 따라서, 공통 소스 라인(CSL)에 인접한 접지 선택 라인들(GSL12, GSL13) 및 기판(111) 사이의 전압 차이에 의한 GIDL이 감소할 것이다.

도 14 및 도 15에서, 각 낸드 스트링(NS)에서 두 개의 접지 선택 라인들(GSL)이 제공되는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에서, 공통 소스 라인(CSL)에 인접한 하나의 접지 선택 라인(GSL), 그리고 접지 선택 라인(GSL)에 인접한 하나의 더미 워드 라인이 제공되는 것으로 이해될 수 있다.

도 16은 도 6의 메모리 블록(BLKi)의 다른 실시 예를 보여주는 회로도이다. 도 14의 메모리 블록(BLKi_1)과 비교할 때, 도 16의 메모리 블록(BLKi_2)의 각 낸드 스트링(NS)에서, 워드 라인들(WL1~WL6) 및 비트 라인(BL) 사이에 두 개의 스트링 선택 라인이 제공된다. 도 14 및 도 15의 비선택 스트링들(NS21~NS23, NS31~NS33)의 접지 선택 라인들(GSL12, GSL22, GSL13, GSL23)을 참조하여 설명된 바와 마찬가지로, 비선택 스트링들(NS21~NS23, NS31~NS33)의 스트링 선택 라인들(SSL12, SSL22, SSL13, SSL23)에 상이한 전압이 제공될 수 있다. 예를 들면, 각 비선택 낸드 스트링(NS)에서, 비트 라인(BL)에 인접한 스트링 선택 라인에 제 1 스트링 전압이 인가되고, 워드 라인들(WL)에 인접한 스트링 선택 라인에 제 1 스트링 전압보다 낮은 레벨의 전압이 인가될 것이다. 예시적으로, 제 1 및 제 2 스트링 전압들의 레벨은 비트 라인(BL) 또는 드레인(320)과 제 2 방향의 바디(114) 사이의 GIDL을 방지하도록 설정될 것이다.

도 14 및 도 15를 참조하여 설명된 바와 마찬가지로, 각 낸드 스트링(NS)에 하나의 스트링 선택 라인(SSL) 및 스트링 선택 라인(SSL)에 인접한 더미 워드 라인이 제공되는 것으로 이해될 수 있다.

도 17은 도 6의 메모리 블록(BLKi)의 다른 실시 예를 보여주는 회로도이다. 도 16의 메모리 블록(BLKi_2)과 비교하면, 메모리 블록(BLKi_3)의 각 낸드 스트링(NS)에서, 스트링 선택 라인들(SSL)은 전기적으로 연결될 수 있다.

도 9 내지 도 17에서, 각 낸드 스트링에 하나 또는 두 개의 스트링 선택 라인들(SSL)과 하나 또는 두 개의 접지 선택 라인들(GSL)이 제공되는 메모리 블록(BLKi, BLKi_1~BLKi_3)이 설명되었다. 그러나, 각 낸드 스트링(NS)에 세 개 이상의 스트링 선택 라인들 또는 접지 선택 라인들이 제공될 수 있음이 이해될 것이다. 또한, 각 낸드 스트링(NS)에서 적어도 두 개의 스트링 선택 라인들(SSL)이 전기적으로 연결되는 것과 마찬가지로, 각 낸드 스트링(NS)에서 적어도 두 개의 접지 선택 라인들(GSL)이 전기적으로 연결될 수 있음이 이해될 것이다.

예시적으로, 각 낸드 스트링(NS)에 적어도 두 개의 접지 선택 라인들(GSL)이 제공될 수 있다. 각 낸드 스트링(NS)에 하나의 접지 선택 라인(GSL) 및 접지 선택 라인(GSL)에 인접한 적어도 하나의 더미 워드 라인이 제공될 수 있다. 각 낸드 스트링(NS)에 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 더미 워드 라인이 제공될 수 있다. 적어도 두 개의 스트링 선택 라인들(SSL) 또는 적어도 두 개의 더미 워드 라인들은 전기적으로 연결될 수 있다. 또한, 각 낸드 스트링(NS)에 적어도 두 개의 스트링 선택 라인들(SSL)이 제공될 수 있다. 각 낸드 스트링(NS)에 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 더미 워드 라인이 제공될 수 있다. 각 낸드 스트링(NS)에 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 더미 워드 라인이 제공될 수 있다. 적어도 두 개의 접지 선택 라인들(GSL) 및 적어도 두 개의 더미 워드 라인들은 전기적으로 연결될 수 있다.

도 18은 도 3의 메모리 블록(BLKi)의 다른 실시 예를 보여주는 블록도이다. 도 3의 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKi')에서, 필라들(113')은 사각 기둥의 형태로 제공될 것이다. 또한, 제 1 방향을 따라 배치된 필라들(113') 사이에, 절연 물질들(120)이 제공된다.

예시적으로, 절연 물질들(120)은 제 2 방향을 따라 신장되어 기판(111)에 연결될 것이다. 또한, 절연 물질들(120)은 필라들(113')이 제공되는 영역을 제외한 영역에서 제 1 방향을 따라 신장될 것이다. 즉, 도 3을 참조하여 설명된 제 1 방향을 따라 신장되는 도전 물질들(211~291, 212~292, 213~293))은 절연 물질들(120)에 의해 각각 두 부분들(211a~291a, 211b~291b, 212a~292a, 212b~292b, 213a~293a, 213b~293b)로 분리될 것이다. 즉, 분리된 도전 물질들의 부분들(211a~291a, 211b~291b, 212a~292a, 212b~292b, 213a~293a, 213b~293b)은 전기적으로 절연될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(211a~291a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(211b~291b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(212a~292a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(212b~292b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.

제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 방향으로 신장되는 도전 물질들의 한 부분들(213a~293a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 방향으로 신장되는 도전 물질들의 다른 한 부분들(213b~293b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성할 것이다.

즉, 절연막(120)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 방향으로 신장되는 도전 물질들(211a~291a, 211b~291b)을 전기적으로 절연함으로써, 각 필라(113')는 두 개의 낸드 스트링(NS)을 형성할 수 있다.

도 5 내지 도 17을 참조하여 설명된 바와 마찬가지로, 소거 동작 시에 비선택 낸드 스트링들(NS)의 접지 선택 라인(GSL)에 제공되는 전압을 제어함으로써, 메모리 블록(BLKi')에서 낸드 스트링들(NS)의 행 단위로 소거 동작이 수행될 것이다. 또한, 도 5 내지 도 7을 참조하여 설명된 바와 마찬가지로, 소거 동작 시에 비선택 낸드 스트링들(NS)의 스트링 선택 라인(SSL)에 제공되는 전압을 제어함으로써, 비트 라인(BL) 또는 드레인(320)과 스트링 선택 트랜지스터(SST) 사이의 GIDL이 방지될 것이다.

도 5 내지 도 17을 참조하여 설명된 바와 마찬가지로, 각 낸드 스트링(NS)에 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL)이 제공될 수 있다. 또한, 도 5 내지 도 17을 참조하여 설명된 바와 마찬가지로, 각 낸드 스트링(NS)에 두 개 이상의 선택 라인들이 제공될 때, 선택 라인들에 제공되는 전압의 레벨은 상이하게 제어될 수 있다.

도 19는 도 2의 메모리 블록들(BLK1~BLKh) 중 하나(BLKj)의 제 2 실시 예를 보여주는 사시도이다. 도 20은 도 19의 메모리 블록의 선(Ⅱ-Ⅱ')에 따른 단면도이다. 도 19 및 도 20을 참조하면, 기판(111) 상의 제 2 타입 웰(315)이 필라들(113)의 하부에 플레이트 형태로 제공되는 것을 제외하면, 메모리 블록(BLKj)은 도 4 내지 도 17을 참조하여 설명된 바와 마찬가지로 구성된다. 따라서, 메모리 블록(BLKj)의 등가 회로 또한 도 4 내지 도 17을 참조하여 설명된 바와 마찬가지로 나타날 것이다. 이하에서, 도 8의 회로도를 참조하여, 도 19 및 도 20의 메모리 블록(BLKj)의 소거 동작이 설명된다.

도 21은 도 19 및 도 20의 메모리 블록(BLKj)의 소거 동작 시의 전압 조건을 보여주는 테이블이다. 도 8 및 도 19 내지 도 21을 참조하면, 제 1 행의 낸드 스트링들(NS11~NS13)이 선택되고, 제 2 및 제 3 행의 낸드 스트링들(NS21~NS23, NS31~NS33)이 비선택된 것으로 가정한다.

선택 스트링들(NS11~NS13)의 스트링 선택 라인(SSL1)은 플로팅된다. 비선택 스트링들(NS21~NS23, NS31~NS33)의 스트링 선택 라인(SSL2, SSL3)의 전압은 접지 전압(Vss)으로부터 제 6 소거 금지 전압(Vm6)으로 제어된다.

선택 및 비선택 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 워드 라인들(WL1~WL7)은 플로팅 상태로부터 접지 전압(Vss)으로 제어된다.

선택 스트링들(NS11~NS13)의 접지 선택 라인(GSL1)은 접지 전압(Vss)으로부터 플로팅 상태로 제어된다. 비선택 스트링들(NS21~NS23, NS31~NS33)의 접지 선택 라인들(GSL2, GSL3)은 접지 전압(Vss)으로부터 제 5 소거 금지 전압(Vm5)으로 제어된다.

공통 소스 라인(CSL)은 플로팅된다. 기판(111)의 전압은 프리 전압(Vpre)으로부터 소거 전압(Vers)으로 제어된다.

도 22는 도 21의 전압 조건에 따른 선택 스트링들(NS11~NS13)의 전압 변화를 보여주는 타이밍도이다. 도 23은 선택 스트링들(NS11~NS13) 중 하나(NS12)의 도 22의 전압 변화에 따른 상태를 보여주는 단면도이다. 도 21 및 도 22를 참조하면, 제 3 시간(t3)에, 기판(111)에 프리 전압(Vpre)이 인가된다. 기판(111)은 제 1 타입(예를 들면, p 타입)으로 도핑되어 있으며, 공통 소스 라인(CSL, 315)은 제 2 타입(예를 들면, n 타입)으로 도핑되어 있다. 즉, 기판(111) 및 공통 소스 라인(CLS, 315)은 p-n 접합을 형성한다. 따라서, 기판(111)에 인가되는 프리 전압(Vpre)은 공통 소스 라인(CSL, 315)에 전달된다.

공통 소스 라인(CSL, 315)에 프리 전압(Vpre)이 전달되며, 접지 선택 라인(GSL1, 211)에 접지 전압(Vss)이 인가되어 있다. 공통 소스 라인(CSL, 315) 및 접지 선택 라인(GSL1, 211) 사이의 전압 차이에 의해, 핫 홀들(hot holes)이 발생할 것이다. 발생된 핫 홀들은 채널 영역(114)으로 전달된다. 즉, 공통 소스 라인(CSL)으로부터 채널 영역(114)으로 전류의 흐름이 발생된다. 따라서, 채널 영역(114)의 전압은 상승한다. 채널 영역(114)의 전압이 상승함에 따라, 커플링이 발생한다. 커플링의 영향에 의해, 플로팅 상태인 워드 라인들(WL1~WL7, 221~281) 및 스트링 선택 라인(SSL1, 291)의 전압이 상승한다.

제 4 시간(t4)에, 접지 선택 라인(GSL1, 211)이 플로팅되며, 기판(111)에 소거 전압(Vers)이 인가된다. 기판(111)에 인가되는 소거 전압(Vers)은 공통 소스 라인(CSL, 315)으로 전달된다.

공통 소스 라인(CSL, 315)의 전압이 상승하므로, 공통 소스 라인(CSL, 315) 및 접지 선택 라인(GSL1, 211) 사이의 전압 차이는 증가한다. 따라서, 공통 소스 라인(CSL, 315) 및 접지 선택 라인(GSL1, 211) 사이에서 핫 홀들이 지속적으로 생성된다. 생성된 핫 홀들은 채널 영역(114)으로 유입된다. 따라서, 채널 영역(114)의 전압이 상승한다.

접지 선택 라인(GSL1, 211)이 플로팅되어 있으므로, 접지 선택 라인(GSL1, 211) 또한 커플링의 영향을 받는다. 예시적으로, 접지 선택 라인(GSL1)은 공통 소스 라인(CSL, 315) 및 채널 영역(114)으로부터 커플링의 영향을 받을 것이다. 따라서, 접지 선택 라인(GSL1, 211)의 전압이 상승한다.

제 5 시간(t5)에, 워드 라인들(WL1~WL7, 221~281)에 접지 전압(Vss)이 인가된다. 이때, 채널 영역(114)의 전압은 제 4 전압(V4)으로 상승되어 있다. 워드 라인들(WL1~WL7, 221~281) 및 채널 영역(114)의 전압 차이에 의해, Fowler-Nordheim 터널링이 발생된다. 즉, 메모리 셀들(MC1~MC7)이 소거된다.

커플링에 의해, 접지 선택 라인(GSL1, 211)의 전압은 제 3 커플링 전압(Vc3)으로 상승되어 있다. 예시적으로, 제 3 커플링 전압(Vc3) 및 제 4 전압(V4)의 전압 차이는 Fowler-Nordheim 터널링을 유발하지 않을 것이다. 따라서, 접지 선택 트랜지스터(GST)는 소거 방지될 것이다.

커플링에 의해, 스트링 선택 라인(SSL1, 291)의 전압은 제 4 커플링 전압(Vc3)으로 상승되어 있다. 예시적으로, 제 4 커플링 전압(Vc4) 및 제 4 전압(V4)의 전압 차이는 Fowler-Nordheim 터널링을 유발하지 않을 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 방지될 것이다.

도 24는 도 21의 전압 조건에 따른 비선택 스트링들(NS21~NS23, NS31~NS33)의 전압 변화를 보여주는 타이밍도이다. 도 25는 비선택 스트링들(NS21~NS23, NS31~NS33) 중 하나(NS22)의 도 11의 전압 변화에 따른 상태를 보여주는 단면도이다. 도 8, 도 24 및 도 25를 참조하면, 제 4 시간(t4)에 접지 선택 라인(GSL2, 212)에 제 5 소거 금지 전압(Vm5)이 인가된다. 예시적으로, 제 5 소거 금지 전압(Vm5)은 공통 소스 라인(CSL) 및 접지 선택 라인(GSL2, 212) 사이의 전압 차이에 의한 핫 홀들의 생성을 방지하도록 설정될 것이다. 핫 홀들이 생성이 방지되면, 채널 영역(114)의 전압은 변화하지 않을 것이다. 예를 들면, 채널 영역(114)의 전압은 접지 전압(Vss)을 유지할 것이다.

또한, 도 4 내지 도 17을 참조하여 설명된 바와 마찬가지로, 드레인(320) 및 스트링 선택 라인(SSL2, 292) 사이의 전압 차이에 의한 GIDL을 방지하기 위하여, 스트링 선택 라인(SSL, 292)에 제 6 소거 방지 전압(Vm6)이 인가될 것이다. 예시적으로, 제 6 소거 방지 전압(Vm6)은 제 4 시간(t4)에, 제 5 시간(t5) 전에, 또는 제 6 시간(t6) 전에 인가될 것이다.

도 19 내지 도 24에서, 비선택 스트링들(NS21~NS23, NS31~NS33)의 접지 선택 라인들(GSL2, GSL3)에 제 5 소거 방지 전압(Vm5)이 인가되는 것으로 설명되었다. 그러나, 접지 선택 라인들(GSL2, GSL3)에 인가되는 제 5 소거 방지 전압(Vm5)의 레벨은 변화할 수 있다. 예를 들면, 공통 소스 라인(CSL)의 프리 전압(Vpre)에 대응하여, 제 5 소거 방지 전압(Vm5)은 제 1 레벨을 가질 것이다. 제 5 소거 방지 전압(Vm5)의 제 1 레벨은 프리 전압(Vpre) 및 제 5 소거 방지 전압(Vm5)의 제 1 레벨의 차이에 의해 핫 홀들이 생성되는 것을 방지하도록 설정될 것이다. 예를 들면, 공통 소스 라인(CSL)에 소거 전압(Vers)에 대응하여, 제 5 소거 방지 전압(Vm5)은 제 2 레벨을 가질 것이다. 제 5 소거 방지 전압(Vm5)의 제 2 레벨은 소거 전압(Vers) 및 제 5 소거 방지 전압(Vm5)의 제 2 레벨의 차이에 의해 핫 홀들이 생성되는 것을 방지하도록 설정될 것이다.

도 4 내지 도 17을 참조하여 설명된 바와 마찬가지로, 각 낸드 스트링(NS)에 적어도 두 개의 접지 선택 라인들(GSL)이 제공될 수 있다. 각 낸드 스트링(NS)에 하나의 접지 선택 라인(GSL) 및 접지 선택 라인(GSL)에 인접한 적어도 하나의 더미 워드 라인이 제공될 수 있다. 각 낸드 스트링(NS)에 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 더미 워드 라인이 제공될 수 있다. 적어도 두 개의 스트링 선택 라인들(SSL) 또는 적어도 두 개의 더미 워드 라인들은 전기적으로 연결될 수 있다. 또한, 각 낸드 스트링(NS)에 적어도 두 개의 스트링 선택 라인들(SSL)이 제공될 수 있다. 각 낸드 스트링(NS)에 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 더미 워드 라인이 제공될 수 있다. 각 낸드 스트링(NS)에 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 더미 워드 라인이 제공될 수 있다. 적어도 두 개의 접지 선택 라인들(GSL) 및 적어도 두 개의 더미 워드 라인들은 전기적으로 연결될 수 있다.

각 낸드 스트링(NS)에 두 개 이상의 스트링 선택 라인들(SSL)이 제공될 때, 스트링 선택 라인들(SSL)에 인가되는 전압들의 레벨들은 상이하게 조절될 수 있다. 또한, 각 낸드 스트링(NS)에 두 개 이상의 접지 선택 라인들(GSL)이 제공될 때, 접지 선택 라인들(GSL)에 인가되는 전압들의 레벨들은 상이하게 조절될 수 있다.

도 26은 도 2의 메모리 블록들(BLK1~BLKi) 중 하나(BLKp)의 제 3 실시 예를 보여주는 사시도이다. 도 27은 도 26의 메모리 블록(BLKp)의 선(Ⅲ-Ⅲ')에 따른 단면도이다. 도 26 및 도 27을 참조하면, 워드 라인들(221'~281')은 플레이트(plate) 형태로 제공된다. 그리고, 절연막(116')은 필라(113')의 표면층(116')에 제공된다. 필라(113')의 중간층(114')은 p-타입 실리콘을 포함한다. 필라(113')의 중간층(114')은 제 2 방향의 바디(114')로 동작한다. 필라(113')의 내부층(115')은 절연 물질을 포함한다. 메모리 블록(BLKp)의 소거 동작은 도 19 내지 도 24를 참조하여 설명된 메모리 블록(BLKj)의 소거 동작과 동일하게 수행된다. 따라서, 메모리 블록(BLKp)의 상세한 설명은 생략된다.

상술한 바와 같이, 하나의 비트 라인(BL)에 연결된 복수의 낸드 스트링들(NS)의 접지 선택 라인들을 각각 상이하게 바이어스 함으로써, 하나의 비트 라인(BL)에 연결된 복수의 낸드 스트링들(NS)이 독립적으로 소거될 수 있다. 따라서, 불휘발성 메모리 장치(100)의 소거 동작의 단위가 감소할 수 있다. 불휘발성 메모리 장치(100)의 소거 동작의 단위가 감소하면, 머지(merge), 가비지 컬렉션(garbage collection) 등과 같은 배경(background) 동작의 수행에 요구되는 시간이 감소됨이 이해될 것이다. 따라서, 불휘발성 메모리 장치(100)의 동작 속도가 향상된다.

또한, 소거 동작의 단위가 감소하면, 특정 소거 단위가 배드(bad) 처리될 때 무효화되는 저장 용량이 감소됨이 이해될 것이다. 따라서, 불휘발성 메모리 장치(100)의 저장 용량의 활용도가 향상될 수 있다.

도 28은 도 1의 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 28을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

불휘발성 메모리 장치(1100)는 도 1 내지 도 27을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 것이다.

컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 도 1을 참조하여 설명된 바와 같이, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(1200)는 불휘발성 메모리 장치(1200)와 데이터(DATA)를 교환하도록 구성된다.

예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(10)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 29는 도 28의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 29를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 29에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 27을 참조하여 설명된 불휘발성 메모리 장치(100)와 마찬가지로 구성된다.

도 29에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 30은 도 29를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 30을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(3500)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 30에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.

도 30에서, 도 29를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 28을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.

예시적으로, 컴퓨팅 시스템(3000)은 도 28 및 도 29를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
BLKi : 메모리 블록
NS : 낸드 스트링
EU : 소거 단위

Claims (20)

1. 불휘발성 메모리 장치의 소거 방법에 있어서:
   상기 불휘발성 메모리 장치는 제1 메모리 셀 스트링을 포함하는 복수의 메모리 셀 스트링들을 포함하고, 상기 제1 메모리 셀 스트링은 비트 라인에 연결된 제1 스트링 선택 트랜지스터, 제1 접지 선택 트랜지스터 및 복수의 제1 메모리 셀들을 포함하고, 상기 복수의 제1 메모리 셀들은 상기 제1 스트링 선택 트랜지스터 및 상기 제1 접지 선택 트랜지스터 사이에 직렬 연결되고, 상기 복수의 메모리 셀 스트링들은 공통 소스 라인에 연결되고,
   상기 소거 방법은:
   기판에 제1 레벨을 갖는 소거 전압을 인가하는 단계;
   상기 제1 메모리 셀 스트링에 포함되고 상기 복수의 제1 메모리 셀들에 연결되는 상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에 제1 전압을 인가하는 단계;
   상기 제1 접지 선택 라인에 상기 제1 전압을 인가하는 동안 상기 소거 전압을 상기 제1 레벨로부터 상기 제1 레벨보다 높은 제2 레벨로 증가시키는 단계;
   상기 소거 전압의 레벨이 상기 제2 레벨에 도달한 후에 상기 제1 접지 선택 라인을 플로팅하는 단계; 그리고
   상기 제1 접지 선택 라인을 플로팅한 동안에 상기 소거 전압을 상기 제2 레벨로부터 상기 제2 레벨보다 높은 제3 레벨로 증가시키는 단계를 포함하고,
   상기 제1 접지 선택 트랜지스터는 상기 기판 위에 형성되고, 상기 복수의 제1 메모리 셀들은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층되고,
   상기 제1 메모리 셀 스트링은 상기 제1 접지 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들 사이에 배치되는 제1 더미 셀을 포함하는 방법.
2. 제1항에 있어서,
   상기 소거 전압이 상기 제1 레벨로부터 상기 제3 레벨로 증가하는 동안 상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인을 플로팅하는 단계를 더 포함하는 소거 방법.
3. 삭제
4. 제1항에 있어서,
   상기 소거 전압이 상기 제1 레벨로부터 상기 제3 레벨로 증가하는 동안 상기 공통 소스 라인을 플로팅하는 단계를 더 포함하는 소거 방법.
5. 제1항에 있어서,
   상기 제1 메모리 셀 스트링은 상기 제1 스트링 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들 사이에 배치되는 제2 스트링 선택 트랜지스터를 더 포함하는 소거 방법.
6. 제1항에 있어서,
   상기 제1 메모리 셀 스트링은 상기 제1 접지 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들 사이에 배치되는 제2 접지 선택 트랜지스터를 더 포함하는 소거 방법.
7. 제1항에 있어서,
   상기 복수의 제1 메모리 셀들에 연결된 복수의 워드 라인들 중 적어도 하나에 제2 전압을 인가하는 단계를 더 포함하는 소거 방법.
8. 제7항에 있어서,
   상기 제2 전압의 레벨은 접지 전압의 레벨과 동일한 소거 방법.
9. 제1항에 있어서,
   상기 제1 전압의 레벨은 접지 전압의 레벨과 동일한 소거 방법.
10. 제1항에 있어서,
    상기 제1 레벨은 접지 전압의 레벨과 동일한 소거 방법.
11. 제1항에 있어서,
    상기 소거 전압의 레벨은 상기 소거 전압이 상기 제3 레벨에 도달한 후에 상기 제3 레벨을 유지하는 소거 방법.
12. 제1항에 있어서,
    상기 제1 접지 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들은 전하 포획형 트랜지스터들인 소거 방법.
13. 제1항에 있어서,
    상기 제1 스트링 선택 트랜지스터 및 상기 복수의 메모리 셀들은 전하 포획형 트랜지스터들인 소거 방법.
14. 제1항에 있어서,
    상기 제1 메모리 셀 스트링은 상기 제1 스트링 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들 사이에 배치되는 제2 더미 셀을 더 포함하는 소거 방법.
15. 제1항에 있어서,
    상기 제1 메모리 셀 스트링은 상기 제1 더미 셀에 인접한 제2 더미 셀을 더 포함하는 소거 방법.
16. 제1항에 있어서,
    상기 제1 메모리 셀 스트링은 상기 제1 스트링 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들 사이에 배치되는 두 개의 제2 더미 셀들을 더 포함하는 소거 방법.
17. 제1항에 있어서,
    상기 복수의 메모리 셀 스트링들은 제2 메모리 셀 스트링을 더 포함하고,
    상기 제2 메모리 셀 스트링은 상기 비트 라인에 연결된 제2 스트링 선택 트랜지스터, 제2 접지 선택 트랜지스터 및 복수의 제2 메모리 셀들을 포함하고,
    상기 제2 접지 선택 트랜지스터는 상기 기판 위에 형성되고,
    상기 복수의 제1 메모리 셀들 중 적어도 하나 및 상기 복수의 제2 메모리 셀들 중 적어도 하나는 하나의 워드 라인에 연결되고,
    상기 제2 스트링 선택 트랜지스터는 제2 스트링 선택 라인에 연결되고,
    상기 제2 접지 선택 트랜지스터는 제2 접지 선택 라인에 연결되는 소거 방법.
18. 제1항에 있어서,
    상기 제1 메모리 셀 스트링은 상기 제1 접지 선택 트랜지스터 및 상기 제1 더미 셀 사이에 배치되는 제2 접지 선택 트랜지스터를 더 포함하는 소거 방법.
19. 삭제
20. 불휘발성 메모리 장치의 소거 방법에 있어서:
    상기 불휘발성 메모리 장치는 제1 메모리 셀 스트링을 포함하는 복수의 메모리 셀 스트링들을 포함하고, 상기 제1 메모리 셀 스트링은 비트 라인에 연결된 제1 스트링 선택 트랜지스터, 제1 접지 선택 트랜지스터 및 복수의 제1 메모리 셀들을 포함하고, 상기 복수의 제1 메모리 셀들은 상기 제1 스트링 선택 트랜지스터 및 상기 제1 접지 선택 트랜지스터 사이에 직렬 연결되고, 상기 복수의 메모리 셀 스트링들은 공통 소스 라인에 연결되고,
    상기 소거 방법은:
    기판에 제1 레벨을 갖는 소거 전압을 인가하는 단계;
    상기 제1 메모리 셀 스트링에 포함되고 상기 복수의 제1 메모리 셀들에 연결되는 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에 제1 전압을 인가하는 단계;
    상기 제1 전압을 상기 제1 접지 선택 라인에 인가하는 동안 상기 소거 전압을 상기 제1 레벨로부터 상기 제1 레벨보다 높은 제2 레벨로 증가시키는 단계;
    상기 소거 전압이 상기 제2 레벨에 도달한 후에 상기 제1 접지 선택 라인을 플로팅하는 단계;
    상기 제1 접지 선택 라인을 플로팅하는 동안 상기 소거 전압을 상기 제2 레벨로부터 상기 제2 레벨보다 높은 제3 레벨로 증가시키는 단계; 그리고
    상기 소거 전압이 상기 제1 레벨로부터 상기 제3 레벨로 증가하는 동안 상기 공통 소스 라인을 플로팅하는 단계를 포함하고,
    상기 제1 접지 선택 트랜지스터는 상기 기판 위에 형성되고, 상기 복수의 제1 메모리 셀들은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층되고,
    상기 제1 메모리 셀 스트링은 상기 제1 스트링 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들 사이에 배치되는 제1 더미 셀 및 상기 제1 접지 선택 트랜지스터 및 상기 복수의 제1 메모리 셀들 사이에 배치되는 제2 더미 셀을 더 포함하는 소거 방법.

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