KR102263175B1

KR102263175B1 - 전압 생성 회로를 포함하는 메모리 장치

Info

Publication number: KR102263175B1
Application number: KR1020170040150A
Authority: KR
Inventors: 이희열
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-03-29
Filing date: 2017-03-29
Publication date: 2021-06-10
Also published as: KR20180110503A

Abstract

본 기술은 웰(well)에 포함된 접합 영역들 사이에서 수직 방향으로 형성된 채널막과, 상기 채널막을 감싸며 서로 이격되어 순차적으로 적층된 소스 셀렉트 라인, 워드 라인들 및 드레인 셀렉트 라인들이 포함된 메모리 블록; 상기 접합 영역들에 연결된 소스 라인들에 인가되는 전압들을 생성하는 제1 전압원; 및 상기 웰에 인가되는 전압들을 생성하는 제2 전압원을 포함하며, 상기 메모리 블록의 소거 동작 시, 상기 제1 전압원에서 생성된 제1 소거 전압은 상기 소스 라인에 인가되고, 상기 제2 전압원에서 생성된 제2 소거 전압은 상기 웰에 인가되는 메모리 장치를 포함한다.

Description

전압 생성 회로를 포함하는 메모리 장치{Memory device having voltage generating circuit}

본 발명은 전압 생성 회로를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 다수의 전압원들(voltage sources)을 포함하는 전압 생성 회로 및 이를 포함하는 메모리 장치에 관한 것이다.

메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 구조를 갖는 메모리 장치는 2차원 구조를 갖는 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.

본 발명의 실시예는 메모리 장치의 신뢰도를 개선할 수 있는 전압 생성 회로를 포함하는 메모리 장치를 제공한다.

본 발명의 실시예에 따른 메모리 장치는, 웰(well)에 포함된 접합 영역들 사이에서 수직 방향으로 형성된 채널막과, 상기 채널막을 감싸며 서로 이격되어 순차적으로 적층된 소스 셀렉트 라인, 워드 라인들 및 드레인 셀렉트 라인들이 포함된 메모리 블록; 상기 접합 영역들에 연결된 소스 라인들에 인가되는 전압들을 생성하는 제1 전압원; 및 상기 웰에 인가되는 전압들을 생성하는 제2 전압원을 포함하며, 상기 메모리 블록의 소거 동작 시, 상기 제1 전압원에서 생성된 제1 소거 전압은 상기 소스 라인에 인가되고, 상기 제2 전압원에서 생성된 제2 소거 전압은 상기 웰에 인가되는 메모리 장치를 포함한다.

본 발명의 실시예에 따른 메모리 장치는, 웰(well) 상에 형성되고, 소스 라인과 비트 라인들 사이에 연결된 스트링들을 포함하는 메모리 블록; 및 상기 스트링들에 포함된 메모리 셀들의 소거 동작 시, 상기 소스 라인에 제1 소거 전압을 인가하고 상기 웰에 제2 소거 전압을 각각 인가하도록 구성된 주변 회로들을 포함하는 메모리 장치를 포함한다.

본 기술은 메모리 장치의 소거 동작의 신뢰도를 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 도 3의 스트링의 구조를 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예에 따른 전압원들을 설명하기 위한 도면이다.
도 6 내지 도 8은 웰(well)과 메모리 블록의 구성에 따른 소거 동작을 설명하기 위한 도면들이다.
도 9 내지 도 11은 본 발명의 소거 동작의 실시예들을 설명하기 위한 도면들이다.
도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.

호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.

메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다.

메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.

도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.

메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(source select line)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(drain select line)일 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 또한, 로컬 라인들(LL)은 적어도 하나 이상의 소스 라인(source line)을 포함할 수 있다.

로컬 라인들(LL)의 일부는 메모리 블록들(MB1~MBk)에 각각 연결되거나 다수의 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk)은 3차원 구조로 구현될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들에서 페이지들은 기판으로부터 수직 방향으로 배열될 수 있다. 여기서 페이지는 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 의미한다.

주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.

전압 생성 회로(210)는 동작 코드(OP_CD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 각각 생성하기 위한 다수의 전압원들(voltage sources)을 포함할 수 있다. 전압원들은 각각 독립적으로 전압들을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 코드(OP_CD)에 응답하여 로컬 라인들(LL)을 선택적으로 플로팅(floating)시키거나 다양한 레벨의 전압들을 로컬 라인들(LL)에 선택적으로 인가할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압들, 검증 전압들, 패스 전압들, 셀렉트 라인 전압들, 리드 전압들, 소거 전압들, 소스 라인 전압들, 접지 전압 및 다양한 레벨의 전압들을 생성할 수 있다.

소거 동작을 예로 들면, 전압 생성 회로(210)는 워드 라인들에 접지 전압을 인가하거나 양전압(positive voltage)을 인가할 수 있다. 전압 생성 회로(210)는 제1 및 제2 셀렉트 라인들에 선택적으로 셀렉트 라인 전압들 또는 접지 전압을 인가하거나, 제1 및 제2 셀렉트 라인들을 플로킹 시킬 수 있다. 전압 생성 회로(210)는 소스 라인에 제1 소거 전압을 인가할 수 있고, 웰(well)에 제2 소거 전압을 인가할 수 있다. 여기서, 제1 및 제2 소거 전압들은 접지 전압(예컨대, 0V)보다 높으며, 서로 동일한 레벨로 설정되거나 서로 다른 레벨로 설정될 수 있다.

로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 전달할 수 있다.

페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.

컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.

입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.

센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(OP_CD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 도 3에서는 이해를 돕기 위해 제1 메모리 블록(MB1)의 내부 구성이 도시되고, 나머지 메모리 블록들(MB2~MBk)의 내부 구성은 생략되어 있다. 제2 내지 제k 메모리 블록들(MB1~MBk)도 제1 메모리 블록(MB1)과 동일하게 구성될 수 있다.

제1 메모리 블록(MB1)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 3에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.

다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.

각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 동일한 소스 셀렉트 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.

각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.

실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(MB1)에 저장된 데이터의 신뢰성이 향상될 수 있다.

각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 셀렉트 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 셀렉트 트랜지스터들(DST)은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 셀렉트 트랜지스터들(DST)은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.

도 4는 도 3의 스트링의 구조를 설명하기 위한 단면도이다.

도 4를 참조하면, 웰(well; WE)이 형성된 기판 상에 필라(pillar; 44, 46)가 형성될 수 있다. 웰(WE)은 기판에 불순물을 도핑하여 형성할 수 있다. 웰(WE) 내에는 접합 영역들(junctions; 42)이 형성될 수 있다. 접합 영역들(42)은 웰(WE)과 서로 다른 타입(type)의 불순물을 도핑하여 형성할 수 있다. 필라(44, 46)는 접합 영역들(42) 사이의 웰(WE) 상부에 형성될 수 있다. 필라(44, 46)는 내부 절연막(44) 및 채널막(46)을 포함할 수 있다. 내부 절연막(44)은 원기둥 형태의 절연물질로 형성될 수 있다. 채널막(46)은 내부 절연막(44)을 감싸는 원통 형태의 폴리실리콘막으로 형성될 수 있다. 소스 셀렉트 라인들(SSL1), 워드 라인들(WL1~WLn) 및 드레인 셀렉트 라인들(DSL1)은 필라(44, 46)의 주변을 감싸면서 서로 이격되어 형성될 수 있다. 소스 셀렉트 트랜지스터들은 소스 셀렉트 라인들(SSL1)과 채널막(46) 사이에 형성될 수 있다. 메모리 셀들은 워드 라인들(WL1~WLn)과 채널막(46) 사이에 형성될 수 있다. 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인들(DSL1)과 채널막(46) 사이에 형성될 수 있다. 필라(44, 46)의 상부에는 캡핑막(48)이 형성될 수 있다. 캡핑막(48)은 원기둥 형태의 폴리실리콘막으로 형성될 수 있다. 캡핑막(48)은 비트 라인(BL)에 연결될 수 있다.

접합 영역들(42)에는 소스 라인(SL)이 연결될 수 있으며, 소거 동작 시 제1 소거 전압(Vera1)이 인가될 수 있다. 소거 동작 시, 웰(WE)에는 제2 소거 전압(Vera2)이 인가될 수 있다. 예를 들면, 제1 소거 전압(Vera1)과 제2 소거 전압(Vera2)은 서로 다른 전압원들로부터 생성될 수 있다. 제1 소거 전압(Vera1)과 제2 소거 전압(Vera2)은 서로 동일한 레벨로 생성되거나 서로 다른 레벨로 생성될 수 있다.

도 5는 본 발명의 실시예에 따른 전압원들을 설명하기 위한 도면이다.

도 5를 참조하면, 전압 생성 회로(210)는 다양한 레벨을 갖는 전압들을 선택적으로 생성하기 위한 다수의 전압원들을 포함할 수 있다. 전압원들은 서로 독립적으로 동작할 수 있다. 예를 들면, 전압 생성 회로(210)는 드레인 셀렉트 라인 전압원(DSL_VG), 워드 라인 전압원(WL_VG), 소스 셀렉트 라인 전압원(SSL_VG), 소스 라인 전압원(SL_VG) 및 웰 전압원(WE_VG)을 포함할 수 있다. 소거 동작 시 전압 생성 회로(210)가 생성하는 전압들을 구체적으로 설명하면 다음과 같다.

드레인 셀렉트 라인 전압원(DSL_VG)은 드레인 셀렉트 라인들(도 4의 DSL1)에 인가될 드레인 셀렉트 라인 전압들(Vdsl)을 생성하거나, 드레인 셀렉트 라인들(DSL1)에 접지 전압(0V)을 인가하거나, 드레인 셀렉트 라인들(DSL1)을 플로팅시킬 수 있다.

워드 라인 전압원(WL_VG)은 워드 라인들(도 4의 WL1~WLn)에 인가될 워드 라인 전압들(Vwl)을 생성하거나, 워드 라인들(WL1~WLn)에 접지 전압(0V)을 인가할 수 있다.

소스 셀렉트 라인 전압원(SSL_VG)은 소스 셀렉트 라인들(도 4의 SSL1)에 인가될 소스 셀렉트 라인 전압들(Vssl)을 생성하거나, 소스 셀렉트 라인들(SSL1)에 접지 전압(0V)을 인가하거나, 소스 셀렉트 라인들(SSL1)을 플로팅시킬 수 있다.

소스 라인 전압원(SL_VG)은 소스 라인(도 4의 SL)에 인가될 제1 소거 전압(Vera1)을 생성할 수 있다.

웰 전압원(WE_VG)은 웰(도 4의 WE)에 인가될 제2 소거 전압(Vera2)을 생성할 수 있다.

도 6 내지 도 8은 웰(well)과 메모리 블록의 구성에 따른 소거 동작을 설명하기 위한 도면들이다.

도 6은 하나의 웰(well)에 하나의 메모리 블록이 형성된 메모리 장치의 실시예를 나타낸다.

도 6을 참조하면, 제1 메모리 블록(MB1)은 제1 웰(WE1) 내에 형성될 수 있고, 제2 메모리 블록(MB2)은 제2 웰(WE2) 내에 형성될 수 있다. 이러한 방식으로 제k 메모리 블록(MBk)은 제k 웰(WEk) 내에 형성될 수 있다. 제1 내지 제k 웰들(WE1~WEk)은 전기적으로 서로 격리되도록 형성된다.

메모리 장치의 소거 동작 시, 소거 전압(erase voltage)은 소스 라인(source line)과 웰(well)에 각각 인가될 수 있다. 제2 메모리 블록(MB2)이 소거 대상 블록인 경우, 제1 소거 전압(Vera1)은 제2 메모리 블록(MB2)의 소스 라인에 인가되고, 제2 소거 전압(Vera2)은 제2 웰(WE2)에 각각 인가될 수 있다. 여기서 제1 소거 전압(Vera1)은 제2 소거 전압(Vera2)과 같은 레벨로 설정되거나 다른 레벨로 설정될 수 있다.

도 4 및 도 6을 참조하여 구체적으로 설명하면, 소거 동작 시 소스 라인(SL)에는 제1 소거 전압(Vera1)이 인가되고, 웰(WE)에는 제2 소거 전압(Vera2)이 인가될 수 있다. 예를 들면, 제1 소거 전압(Vera1)과 제2 소거 전압(Vera2)은 소스 라인(SL)과 웰(WE)에 동시에 인가될 수 있다. 예를 들면, 제1 소거 전압(Vera1)이 소스 라인(SL)에 인가된 이후에 제2 소거 전압(Vera2)이 웰(WE)에 인가될 수도 있다. 다만, 소스 라인(SL)에 접지 전압이 인가된 상태에서 제2 소거 전압(Vera2)이 웰(WE)에 인가되지 않도록 한다. 상술한 바와 같이, 소스 라인(SL)과 웰(WE)에 소거 전압이 인가되면 소거 전압 채널에 빠르게 포싱(forcing)되므로, 소거 동작 시간이 단축될 수 있다. 또한, 소스 라인(SL)과 웰(WE)에 인가되는 소거 전압들이 서로 다른 전압원들(도 5의 SL_VG 및 WE_VG)로부터 생성되므로, 메모리 장치에 따라 소거 전압을 용이하게 조절할 수 있다. 또한, 소거 전압들이 인가되는 시간을 각각 조절할 수 있으므로, 소거 동작을 용이하게 조절할 수 있다.

도 7은 메모리 장치에 다수의 웰들(WE1~WEa; a는 양의 정수)이 포함되고, 각각의 웰에 다수의 메모리 블록들이 형성된 메모리 장치의 실시예를 나타낸다.

도 7을 참조하면, 다른 실시예로써, 하나의 웰에 두 개의 메모리 블록들이 포함될 수 있다. 예를 들면, 제1 및 제2 메모리 블록들(MB1 및 MB2)은 제1 웰(WE1) 내에 형성될 수 있다. 이러한 방식으로 제k-1 및 제k 메모리 블록들(MBk-1 및 MBk)은 제a 웰(WEa)에 형성될 수 있다. 제1 내지 제a 웰들(WE1~WEa)은 전기적으로 서로 격리되도록 형성될 수 있다.

메모리 장치의 소거 동작 시, 소거 전압(erase voltage)은 소스 라인(source line)과 웰(well)에 각각 인가될 수 있다. 제2 메모리 블록(MB2)이 소거 대상 블록인 경우, 제1 소거 전압(Vera1)은 제2 메모리 블록(MB2)의 소스 라인에 인가되고, 제2 소거 전압(Vera2)은 제1 웰(WE2)에 각각 인가될 수 있다. 여기서 제1 소거 전압(Vera1)은 제2 소거 전압(Vera2)과 같은 레벨로 설정되거나 다른 레벨로 설정될 수 있다. 제2 메모리 블록(MB2)과 제1 웰(WE1)을 공유하는 제1 메모리 블록(MB1)의 메모리 셀들이 소거되지 않도록, 제1 메모리 블록(MB1)에 연결된 소스 라인에는 소거 방지 전압이 인가될 수 있다. 예를 들면, 비선택된 제1 메모리 블록(MB1)에 연결된 소스 라인에는 접지 전압이 소거 방지 전압으로써 인가될 수 있다. 또한, 비선택된 메모리 블록들만 포함된 비선택된 웰들에도 소거 방지 전압이 인가되거나, 비선택된 웰들에 연결된 배선들이 플로팅(floating)될 수 있다.

도 7은 본 기술의 일 실시예를 설명하기 위한 도면이므로, 하나의 웰에 포함되는 메모리 블록의 개수는 메모리 장치에 따라 다를 수 있다.

도 8은 메모리 장치에 하나의 웰(WE)이 포함되고, 웰(WE)에 모든 메모리 블록들이 형성된 메모리 장치의 실시예를 나타낸다.

도 8을 참조하면, 모든 메모리 블록들(MB1~MBk)이 하나의 웰(WE)을 공유하기 때문에, 선택된 메모리 블록에 연결된 소스 라인에 제1 소거 전압이 인가되고 나머지 비선택된 메모리 블록들에 연결된 소스 라인들에는 소거 방지 전압이 인가될 수 있다. 제2 메모리 블록(MB2)이 소거 대상 블록인 경우, 제1 소거 전압(Vera1)은 제2 메모리 블록(MB2)의 소스 라인에만 인가되고, 제2 소거 전압(Vera2)은 웰(WE)에 인가될 수 있다. 이때, 나머지 비선택된 메모리 블록들(MB1, MB3~MBk)에 연결된 소스 라인들에는 소거 방지 전압이 인가되거나, 플로팅(floating)될 수 있다.

도 9 내지 도 11은 본 발명의 소거 동작의 실시예들을 설명하기 위한 도면들이다.

도 9는 메모리 장치의 소거 동작 시 소스 라인(SL)과 웰(WE)에 인가되는 소거 전압들의 실시예를 설명하기 위한 도면이다.

도 9를 참조하면, 소스 라인(SL)에는 제1 소거 전압(Vera1)이 인가될 수 있고, 웰(WE)에는 제2 소거 전압(Vera2)이 인가될 수 있다. 예를 들면, 제1 및 제2 소거 전압들(Vera1 및 Vera2)은 제11 시점(T11)에 동시에 소스 라인(SL)과 웰(WE)에 각각 인가될 수 있다. 제1 및 제2 소거 전압들(Vera1 및 Vera2)은 제12 시점(T12)에서 목표 레벨에 도달할 수 있다. 제12 시점(T12) 내지 제13 시점(T13) 동안 메모리 셀들의 소거 동작이 수행될 수 있다. 제13 시점(T13)이 되면 소스 라인(SL)과 웰(WE)에 연결된 배선들은 디스차지될 수 있다. 제1 및 제2 소거 전압들(Vera1 및 Vera2)은 서로 다른 전압원들(도 5의 SL_VG 및 WE_VG)로부터 생성될 수 있으므로, 제1 소거 전압(Vera1)은 제2 소거 전압(Vera2)과 동일한 레벨로 설정되거나, 높거나 낮은 레벨로 설정될 수 있다.

도 10은 메모리 장치의 소거 동작 시 소스 라인(SL)과 웰(WE)에 인가되는 소거 전압들의 다른 실시예를 설명하기 위한 도면이다.

도 10을 참조하면, 소스 라인(SL)에는 제1 소거 전압(Vera1)이 인가될 수 있고, 웰(WE)에는 제2 소거 전압(Vera2)이 인가될 수 있다. 예를 들면, 제21 시점(T21)이 되면, 제1 소거 전압(Vera1)이 소스 라인(SL)에 인가될 수 있다. 이때, 웰(WE)은 플로팅 상태일 수 있으며, 소스 라인(SL)에 인가된 제1 소스 전압(Vera1)에 의해 웰(WE)의 전위가 높아질 수 있다(10a). 이어서, 제22 시점(T22)이 되면, 웰(WE)에 제2 소거 전압(Vera2)이 인가될 수 있다(10b). 제23 시점(T23)이 되면 제1 및 제2 소거 전압들(Vera1 및 Vera2)은 모두 목표 레벨까지 높아질 수 있다. 소거 동작은 제22 내지 제24 시점(T22~T24) 동안 수행될 수 있다. 제24 시점(T24)이 되면 소스 라인(SL)과 웰(WE)에 연결된 배선들은 디스차지될 수 있다. 제1 및 제2 소거 전압들(Vera1 및 Vera2)은 서로 다른 전압원들(도 5의 SL_VG 및 WE_VG)로부터 생성될 수 있으므로, 제1 소거 전압(Vera1)은 제2 소거 전압(Vera2)과 동일한 레벨로 설정되거나, 높거나 낮은 레벨로 설정될 수 있다.

도 11은 메모리 장치의 소거 동작 시 소스 라인(SL)과 웰(WE)에 인가되는 소거 전압들의 다른 실시예를 설명하기 위한 도면이다.

도 11을 참조하면, 소스 라인(SL)에는 제1 소거 전압(Vera1)이 인가될 수 있고, 웰(WE)에는 제2 소거 전압(Vera2)이 인가될 수 있다. 예를 들면, 제1 및 제2 소거 전압들(Vera1 및 Vera2)은 제31 시점(T31)에 동시에 소스 라인(SL)과 웰(WE)에 각각 인가될 수 있다. 또는 도 10에서 설명한 바와 같이, 제2 소거 전압(Vera2)이 웰(WE)에 인가되기 이전에 소스 라인(SL)에 제1 소거 전압(Vera1)이 먼저 인가될 수도 있다.

제31 시점(T31)부터, 워드 라인들(WL)에는 메모리 셀들에 트랩(trap)된 전자들이 디트랩(de-trap)될 수 있도록 접지 전압(예컨대, 0V) 또는 워드 라인 전압(Vwl)이 인가될 수 있다. 예를 들면, 워드 라인 전압(Vwl)은 접지 전압(0V)보다 높고 제1 및 제2 소거 전압들(Vera1 및 Vera2) 보다 낮은 레벨로 설정될 수 있다. 제31 시점(T31) 이전까지 소스 셀렉트 라인(SSL)에는 접지 전압(0V)이 인가될 수 있다.

제1 또는 제2 소거 전압(Vera1 또는 Vera2)의 레벨이 높아지면, 소스 셀렉트 라인(SSL)에 소스 셀렉트 라인 전압(Vssl)이 인가될 수 있다. 예를 들면, 소스 셀렉트 라인 전압(Vssl)은 제31 내지 제32 시점(T31~T32) 사이에서 소스 셀렉트 라인(SSL)에 인가될 수 있다. 소스 셀렉트 라인 전압(Vssl)은 접지 전압(0V)과 제1 또는 제2 소거 전압(Vera1 또는 Vera2) 사이에서 설정되거나, 제1 또는 제2 소거 전압(Vera1 또는 Vera2)과 동일하게 설정될 수 있다.

제1 및 제2 소거 전압들(Vera1 및 Vera2)과 소스 셀렉트 라인 전압(Vssl)이 모두 목표 레벨에 도달하면(T32), 소스 셀렉트 라인(SSL)은 플로팅(floating)될 수 있다.

제33 시점(T33)이 되면, 소스 셀렉트 라인(SSL), 소스 라인(SL) 및 웰(WE)은 디스차지될 수 있다. 워드 라인들(WL)에 워드 라인 전압(Vwl)이 인가된 경우, 워드 라인들(WL)도 제33 시점(T33)이 되면 디스차지될 수 있다.

도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 12를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.

메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.

무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.

실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.

도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 13을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.

프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.

프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.

도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.

도 14를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.

메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.

메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims

웰(well)에 포함된 접합 영역들 사이에서 수직 방향으로 형성된 채널막과, 상기 채널막을 감싸며 서로 이격되어 순차적으로 적층된 소스 셀렉트 라인, 워드 라인들 및 드레인 셀렉트 라인들이 포함된 메모리 블록;
상기 접합 영역들에 연결된 소스 라인들에 인가되는 전압들을 생성하는 제1 전압원;
상기 웰에 인가되는 전압들을 생성하는 제2 전압원; 및
상기 메모리 블록의 소거 동작 시,
상기 소스 라인들에 상기 제1 전압원에서 생성된 제1 소거 전압을 인가하고, 상기 제1 소거 전압이 인가된 때로부터 미리 설정된 시간 이후부터 상기 제1 소거 전압이 인가되는 동안 상기 제2 전압원에서 생성된 제2 소거 전압을 상기 웰에 인가하도록 상기 제1 전압원 및 제2 전압원을 제어하는 제어 로직을 포함하는 메모리 장치.
제1항에 있어서,
상기 제1 전압원과 상기 제2 전압원은 서로 독립적으로 동작하는 메모리 장치.
제1항에 있어서, 상기 제1 전압원은,
상기 제2 전압원에서 상기 제2 소거 전압이 출력되기 이전에 상기 제1 소거 전압을 출력하는 메모리 장치.
제1항에 있어서,
상기 소스 셀렉트 라인, 상기 워드 라인들 및 상기 드레인 셀렉트 라인들 각각에 인가되는 전압들을 생성하는 전압원들을 더 포함하는 메모리 장치.
제4항에 있어서,
상기 전압원들은 서로 독립적으로 동작하는 메모리 장치.
제4항에 있어서,
상기 제1 및 제2 소거 전압들이 상기 소스 라인 및 상기 웰에 각각 인가될 때,
상기 전압원들 중 상기 소스 셀렉트 라인에 연결된 전압원은 소스 셀렉트 라인 전압을 생성하여 상기 소스 셀렉트 라인에 인가하는 메모리 장치.
제6항에 있어서,
상기 소스 셀렉트 라인에 연결된 전압원은,
상기 제1 또는 제2 소거 전압이 인가된 후에 상기 소스 셀렉트 라인에 상기 소스 셀렉트 라인 전압을 인가하는 메모리 장치.
제7항에 있어서,
상기 소스 셀렉트 라인에 연결된 전압원은,
상기 소스 셀렉트 라인에 상기 소스 셀렉트 라인 전압이 인가된 후, 상기 소스 셀렉트 라인을 플로팅(floating)시키는 메모리 장치.
제4항에 있어서,
상기 제1 및 제2 소거 전압들이 상기 소스 라인 및 상기 웰에 각각 인가될 때,
상기 전압원들 중 상기 워드 라인들에 연결된 전압원들은 워드 라인 전압 또는 접지 전압을 상기 워드 라인들에 인가하는 메모리 장치.
웰(well) 상에 형성되고, 소스 라인과 비트 라인들 사이에 연결된 스트링들을 포함하는 메모리 블록; 및
상기 스트링들에 포함된 메모리 셀들의 소거 동작 시, 상기 소스 라인에 제1 소거 전압을 인가하고, 상기 제1 소거 전압이 인가된 때로부터 미리 설정된 시간 이후부터 상기 제1 소거 전압이 인가되는 동안 상기 웰에 제2 소거 전압을 각각 인가하도록 구성된 주변 회로들을 포함하는 메모리 장치.
제10항에 있어서,
상기 소스 라인은 상기 웰 내에서 상기 웰과 서로 다른 타입(type)의 불순물들이 도핑되어 형성된 접합 영역들에 연결된 메모리 장치.
제10항에 있어서, 상기 주변 회로들은,
상기 제1 소거 전압을 생성하는 소스 라인 전압원; 및
상기 제2 소거 전압을 생성하는 웰 전압원을 포함하는 메모리 장치.
제12항에 있어서,
상기 소스 라인 전압원과 상기 웰 전압원은 서로 독립적으로 동작하도록 구성된 메모리 장치.
제12항에 있어서, 상기 소스 라인 전압원은,
상기 웰 전압원에서 상기 제2 소거 전압이 출력되기 이전에 상기 제1 소거 전압을 출력하는 메모리 장치.
제10항에 있어서, 상기 주변 회로들은,
상기 스트링들에 연결된 워드 라인들에 전압을 공급하기 위한 워드 라인 전압원;
상기 스트링들에 연결된 소스 셀렉트 라인에 전압을 공급하기 위한 소스 셀렉트 라인 전압원; 및
상기 스트링들에 연결된 드레인 셀렉트 라인에 전압을 공급하기 위한 드레인 셀렉트 라인 전압원을 포함하는 메모리 장치.
제15항에 있어서, 상기 소스 셀렉트 라인 전압원은,
상기 제1 및 제2 소거 전압들이 상기 소스 라인 및 상기 웰에 인가될 때,
상기 소스 셀렉트 라인에 소스 셀렉트 라인 전압을 인가하는 메모리 장치.
제16항에 있어서, 상기 소스 셀렉트 라인 전압원은,
상기 소스 셀렉트 라인 전압이 목표 레벨까지 높아지면 상기 소스 셀렉트 라인을 플로팅(floating)시키는 메모리 장치.
제15항에 있어서, 상기 워드 라인 전압원은,
상기 제1 및 제2 소거 전압들이 상기 소스 라인 및 상기 웰에 인가될 때,
상기 워드 라인들에 워드 라인 전압 또는 접지 전압을 인가하는 메모리 장치.