KR20190105326A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20190105326A
KR20190105326A KR1020180025743A KR20180025743A KR20190105326A KR 20190105326 A KR20190105326 A KR 20190105326A KR 1020180025743 A KR1020180025743 A KR 1020180025743A KR 20180025743 A KR20180025743 A KR 20180025743A KR 20190105326 A KR20190105326 A KR 20190105326A
Authority
KR
South Korea
Prior art keywords
memory
lines
block
memory block
transistor
Prior art date
Application number
KR1020180025743A
Other languages
English (en)
Other versions
KR102434922B1 (ko
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180025743A priority Critical patent/KR102434922B1/ko
Priority to US16/170,854 priority patent/US10658044B2/en
Publication of KR20190105326A publication Critical patent/KR20190105326A/ko
Application granted granted Critical
Publication of KR102434922B1 publication Critical patent/KR102434922B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 스위칭부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 행 라인들로 연결된다. 상기 스위칭부는 상기 행 라인들 중, 비메모리 라인들과 연결된다. 상기 제어 로직은 상기 어드레스 디코더 및 상기 스위칭부의 동작을 제어한다. 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제어 로직은 상기 복수의 메모리 블록들 중 비선택된 메모리 블록과 연결된 비메모리 라인을 프리차지한 뒤, 상기 비선택된 메모리 블록과 연결된 상기 비메모리 라인들을 플로팅하도록 상기 스위칭부를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 신뢰성이 향상된 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 스위칭부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 행 라인들로 연결된다. 상기 스위칭부는 상기 행 라인들 중, 비메모리 라인들과 연결된다. 상기 제어 로직은 상기 어드레스 디코더 및 상기 스위칭부의 동작을 제어한다. 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제어 로직은 상기 복수의 메모리 블록들 중 비선택된 메모리 블록과 연결된 비메모리 라인을 프리차지한 뒤, 상기 비선택된 메모리 블록과 연결된 상기 비메모리 라인들을 플로팅하도록 상기 스위칭부를 제어한다.
일 실시 예에서, 상기 제어 로직은 상기 비선택된 메모리 블록과 연결된 상기 비메모리 라인들이 플로팅 된 이후에, 상기 선택된 메모리 블록을 소거하도록 상기 어드레스 디코더를 제어할 수 있다.
일 실시 예에서, 상기 행 라인들은 드레인 선택 라인, 소스 선택 라인, 워드 라인 및 파이프 라인을 포함할 수 있다. 또한, 상기 비메모리 라인은 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 파이프 라인을 포함할 수 있다.
일 실시 예에서, 상기 어드레스 디코더는 상기 복수의 메모리 블록들 중 대응하는 메모리 블록과 상기 행 라인들로 각각 연결되는 복수의 블록 선택 회로들을 포함할 수 있다. 또한, 상기 스위칭부는 상기 복수의 메모리 블록들 중 대응하는 메모리 블록과 연결된 비메모리 라인들과 각각 연결되는 복수의 스위칭 회로들을 포함할 수 있다.
일 실시 예에서, 상기 복수의 블록 선택 회로들 각각은, 블록 선택 신호에 기초하여 대응하는 메모리 블록과 연결된 행 라인들을 글로벌 라인들과 연결하도록 구성될 수 있다.
일 실시 예에서, 상기 복수의 스위칭 회로들 각각은, 제어 신호에 기초하여 대응하는 비메모리 라인들을 프리차지 전원에 연결하여, 상기 비메모리 라인들을 프리차지하도록 구성될 수 있다.
일 실시 예에서, 상기 복수의 스위칭 회로들 각각은, 대응하는 드레인 선택 라인과 상기 프리차지 전원 사이에 연결되는 제1 트랜지스터, 대응하는 소스 선택 라인과 상기 프리차지 전원 사이에 연결되는 제2 트랜지스터 및 대응하는 파이프 라인과 상기 프리차지 전원 사이에 연결되는 제3 트랜지스터를 포함할 수 있다.
일 실시 예에서, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나는 NMOS 트랜지스터일 수 있다.
일 실시 예에서, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나는 PMOS 트랜지스터일 수 있다.
본 발명의 또 다른 실시 예에 따라, 복수의 메모리 블록들의 포함하는 반도체 메모리 장치의 동작 방법은, 상기 복수의 메모리 블록들 중, 비선택 메모리 블록의 비메모리 라인들을 프리차지하는 단계, 상기 비선택 메모리 블록의 상기 비메모리 라인들을 플로팅하는 단계 및 상기 복수의 메모리 블록들 중, 선택 메모리 블록에 소거 전압을 인가하는 단계를 포함한다. 상기 비선택 메모리 블록의 비메모리 라인들을 프리차지하는 단계는, 상기 비선택 메모리 블록과 연결된 블록 선택 회로를 턴-오프하는 단계 및 상기 비선택 메모리 블록의 비메모리 라인들과 연결된 스위칭 회로를 턴-온하여, 상기 비선택 메모리 블록의 비메모리 라인들을 프리차지 전원과 연결하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 비선택 메모리 블록의 상기 비메모리 라인들을 플로팅하는 단계에서는, 상기 비선택 메모리 블록과 연결된 블록 선택 회로의 턴-오프 상태를 유지하고, 상기 비선택 메모리 블록의 비메모리 라인들과 연결된 스위칭 회로를 턴-오프할 수 있다.
일 실시 예에서, 상기 복수의 메모리 블록들 중, 선택 메모리 블록에 소거 전압을 인가하는 단계에서는, 상기 선택 메모리 블록과 연결된 워드 라인에 소거 허용 전압을 인가하고, 상기 선택 메모리 블록이 형성된 벌크 영역에 상기 소거 전압을 인가할 수 있다.
일 실시 예에서, 상기 비선택 메모리 블록의 비메모리 라인들을 프리차지하는 단계는, 상기 비선택 메모리 블록과 연결된 블록 선택 회로를 턴 온하여, 상기 비선택 메모리 블록의 비메모리 라인들을 글로벌 비메모리 라인들과 연결하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 비선택 메모리 블록의 상기 비메모리 라인들을 플로팅하는 단계는, 상기 비선택 메모리 블록과 연결된 블록 선택 회로의 턴-오프하여, 상기 비선택 메모리 블록의 비메모리 라인들과 글로벌 비메모리 라인들 사이의 연결을 끊는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 의하면, 신뢰성이 향상된 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 3차원 메모리 장치를 설명하기 위한 사시도이다.
도 5는 셀 스트링의 구조를 나타내는 도면이다.
도 6은 어드레스 디코더 및 스위칭부를 구체적으로 설명하기 위한 블록도이다.
도 7은 본 발명에 따른 반도체 메모리 장치의 스위칭 회로의 일 예를 나타내는 블록도이다.
도 8은 도 7의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명에 따른 반도체 메모리 장치의 스위칭 회로의 다른 예를 나타내는 블록도이다.
도 11은 도 10의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 14는 도 13의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150), 입출력 회로(160) 및 스위칭부(170)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다.
다수의 메모리 블록들(BLK1~BLKz)은 행 라인(RL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들 및 소스 선택 라인들을 포함한다. 실시 예로서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 제어 로직(140)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)에 따라 행 라인들(RL)을 구동하도록 구성된다.
실시 예로서, 리드 동작 시에 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 생성부(150)로부터 제공받은 리드 전압을 선택된 메모리 블록의 선택된 워드 라인에 인가하고, 전압 생성부(150)로부터 제공되는 패스 전압을 선택된 메모리 블록의 비선택된 워드 라인들에 인가한다.
어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들을 포함할 수 있다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 페이지 버퍼들은 비트 라인(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 회로(160)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150), 입출력 회로(160) 및 스위칭부(170)에 연결된다. 제어 로직(140)은 입출력 회로(160)를 통해 명령어(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(140)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 동작 전압들을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전압 생성부(150)에 의해 생성되는 복수의 전압들 중 소거 전압은 메모리 셀 어레이(110)의 벌크 영역에 인가되어 선택된 메모리 블록의 메모리 셀들의 채널에 전달된다. 복수의 전압들 중 다른 일부는 어드레스 디코더(120)에 전달된다.
입출력 회로(160)는 외부로부터 전달된 명령어(CMD) 및 어드레스(ADDR)를 제어로직(140)에 전달하거나, 읽기 및 쓰기 회로(130)로부터 전달받은 데이터(DATA)를 외부로 전달하거나, 외부로부터 전달된 데이터(DATA)를 읽기 및 쓰기 회로(130)전달한다. 이를 위해, 입출력 회로(160)는 데이터 라인(DL)을 통해 읽기 및 쓰기 회로(130)와 연결된다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 입출력 회로(160)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
스위칭부(170)는 제어 로직(140)으로부터 수신되는 제어 신호(CTR)에 기초하여 동작한다. 보다 구체적으로, 스위칭부(170)는 소거 동작 시 비선택 메모리 블록과 연결된 비메모리 라인들을 프리차지하기 위한 스위칭 동작을 수행할 수 있다. 이를 위해, 스위칭부(170)는 행 라인(RL)들 중 적어도 일부와 연결될 수 있다. 예를 들어, 스위칭부(170)는 행 라인(RL)들 중 비메모리 라인들과 연결될 수 있다. 상기 비메모리 라인들은 소스 선택 라인, 드레인 선택 라인 및 파이프 라인을 포함할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.
도 4는 3차원 메모리 장치를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 층간 절연막들은 생략하여 도시하였다.
도 3에 도시된 바와 같이, 3차원 메모리 장치는 행 방향(X방향) 및 종 방향(Y방향)으로 배열되고 기판에 대하여 수직 방향(Z방향)으로 연장된 U형 채널막들(CH)을 포함한다. U형 채널막(CH)은 파이프 트랜지스터(PT) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다.
또한, 메모리 소자는 파이프 게이트(PG) 상에 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 따라 적층된 워드라인들(WL)을 포함한다. 소스 사이드 채널막(S_CH)을 따라 적층된 워드라인들(WL) 상에는 소스 셀렉트 라인(SSL)이 적층되고, 드레인 사이드 채널막(D_CH)을 따라 적층된 워드라인들(WL) 상에는 드레인 셀렉트 라인(DSL)이 적층된다.
이와 같은 구조에 따르면, U형 채널막(CH)을 따라 메모리 셀들이 적층되고, U형 채널막(CH)의 양 끝단에 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터가 각각 구비된다. 따라서, U 형태를 갖는 스트링들이 이루어진다.
또한, 드레인 사이드 채널막(D_CH)의 상부에는 행 방향(X방향)으로 연장된 비트라인들(BL)이 연결되고, 소스 사이드 채널막(S_CH)의 상부에는 열 방향(Y방향)으로 연장된 공통 소스 라인(CSL)이 연결된다.
상술한 3차원 메모리 장치는 2차원 메모리 장치에 비하여 소자들의 크기가 작고 수직 방향으로 메모리 셀들을 적층할 수 있기 때문에 고집적화에 유리하지만, 3차원 메모리 장치를 구성하는 소자들의 크기가 작아지면서 미세한 전기적 특성 변화에도 신뢰성이 저하될 수 있는 문제가 있다.
통상적인 소거 동작에서, 소거 동작이 수행되는 동안 전압 생성부(150)는 제어 로직(140)의 제어에 따라 소거 전압(VER)을 생성하고, 어드레스 디코더(120)는 제어 로직(125)의 제어에 따라 전압 발생기(122)에서 생성된 소거 전압을 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다. 이때 선택 메모리 블록의 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 플로팅 상태가 되도록 제어한다.
이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들에 연결된 소스 선택 라인들 및 드레인 선택 라인들은 커플링 현상에 의해 전위 레벨이 상승할 수 있다. 한편, 선택된 메모리 블록의 워드 라인들(WL)의 전압을 0V로 인가하여, 선택된 메모리 블록의 제1 내지 제n 메모리 셀들(MC1~MCn)에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 제1 내지 제n 메모리 셀들(MC1~MCn)의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다.
한편, 소거 대상이 아닌 비선택 메모리 블록의 경우 로컬 워드 라인들이 플로팅된다. 선택 메모리 블록과 비선택 메모리 블록이 소스를 공유하는 메모리 셀 어레이(110) 구조에서, 선택 메모리 블록의 소스 쪽에 높은 전압 레벨을 갖는 소거 전압이 인가되면, 플로팅 상태인 비메모리 라인들과의 전위 차이로 인해, GIDL(Gate Induced Drain Leakage) 현상이 발생할 수 있다. 이에 따라 핫 홀이 채널로 유입되면, 비록 터널링은 되지 않으나 채널 벌크 또는 계면에 트랩될 수 있다. 이로 인해 비선택 메모리 블록의 메모리 셀들의 문턱 전압이 시프트될 수 있으며, 이는 리드 동작 시 반도체 메모리 장치의 신뢰성을 저하할 수 있다.
본 발명의 일 실시 예에 의한 반도체 메모리 장치(100)에 의하면, 소거 동작 시, 소거 전압을 인가하기 이전에 비선택 메모리 블록과 연결된 비메모리 라인들을 프리차지한다. 상기 프리차지 과정에 의해 비선택 메모리 블록과 연결된 비메모리 라인들의 전위가 상승하고, 비메모리 라인들은 이후 플로팅된다. 이후 소스에 소거 전압이 인가되는 경우, 커플링 현상에 의해 플로팅된 비메모리 라인들의 전위 레벨이 상승한다. 따라서 GIDL 현상이 발생할 가능성이 낮아지며, 핫 홀 또한 발생하지 않게 된다. 결과적으로, 비선택 메모리 블록에 포함된 메모리 셀들의 문턱 전압이 유지되며, 반도체 메모리 장치의 신뢰성은 향상된다.
도 5는 셀 스트링의 구조를 나타내는 도면이다. 도 5를 참조하면, 셀 스트링(CS)은 비트 라인(BL)과 연결되는 드레인 선택 트랜지스터(DST), 공통 소스 라인과 연결되는 소스 선택 트랜지스터(SST), 그리고 파이프 트랜지스터(PT)를 포함한다. 또한, 셀 스트링(CS)은 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에 연결되는 메모리 셀들(MC1~CM16) 및 드레인 선택 트랜지스터(DST)와 파이프 트랜지스터(PT) 사이에 연결되는 메모리 셀들(MC17~MC32)을 포함한다. 도 5의 예시에서, 하나의 셀 스트링(CS)이 32개의 메모리 셀들(MC1~MC32)을 포함하는 것으로 도시되어 있으나, 셀 스트링에 포함되는 메모리 셀들의 개수는 다양하게 설계될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 소거 전압을 인가하기 이전에, 비선택된 메모리 블록과 연결된 비메모리 라인들을 프리차지한다. 보다 구체적으로, 비선택된 메모리 블록과 연결된 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)의 전압 레벨을 상승시킨 후 이들을 플로팅한다. 이후에 선택 메모리 블록을 소거하기 위한 소거 전압을 인가시킨다. 이에 따라, 비선택된 메모리 블록과 연결된 비메모리 라인들, 즉 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)의 전압 레벨이 충분히 상승하므로, GIDL 현상이 발생하지 않게 된다. 결과적으로, 비선택 메모리 블록에 포함된 메모리 셀들의 문턱 전압이 유지되며, 반도체 메모리 장치의 신뢰성은 향상된다.
도 6은 어드레스 디코더 및 스위칭부를 구체적으로 설명하기 위한 블록도이다.
도 6을 참조하면, 글로벌 라인들(GL)은 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소스 셀렉트 라인(GSSL), 글로벌 워드 라인들(GWL1~GWL32) 및 글로벌 파이프 라인(GPL)을 포함하며, 전압 생성부(150)에서 생성된 다양한 레벨의 전압들이 글로벌 라인들(GL)에 전달된다.
어드레스 디코더(120)는 블록 선택 회로들(BSCK1~BSCKz)을 포함하고, 스위칭부(170)는 스위칭 회로들(SWC1~SWCz)을 포함한다. 블록 선택 회로들(BSCK1~BSCKz) 각각은 대응하는 메모리 블록들(BLK1~BLKz)과 연결되고, 스위칭 회로들(SWC1~SWCz) 각각은메모리 블록들(BLK1~BLKz)과 연결된다.
어드레스 디코더(120)는 블록 선택 신호(BLSLC1~BLSLCz)에 응답하여 글로벌 라인들(GL)에 인가된 전압들을 선택된 메모리 블록의 로컬 라인들(DSL, SSL, WL1~WL32 및 PL)에 전달한다.
구체적으로 설명하면, 어드레스 디코더(120)에 포함된 각 블록 선택 회로들(BSCK1~BSCKz)은 블록 선택 신호(BLSLC1~BLSLCz)에 응답하여 글로벌 라인들(GL)과 로컬 라인들(DSL, SSL, WL1~WL32 및 PL)을 연결하여 글로벌 라인들(GL)에 인가된 전압들을 로컬 라인들(DSL, SSL, WL1~WL32 및 PL)에 전달하도록 구성된다.
예를 들면, 메모리 셀 어레이(110)에 z개(z는 양의 정수)의 메모리 블록들이 포함되어 있다면, 어드레스 디코더(120)는 z개의 블록 선택 회로들(BSCK1~BSCKz)을 포함한다. 소거 동작 시, 소거 대상이 되는 선택 메모리 블록과 연결된 블록 선택 회로가 턴 온되어, 글로벌 라인들(GL)과 로컬 라인들(DSL, SSL, WL1~WL32 및 PL)이 연결될 것이다. 소거 대상이 아닌 비선택 메모리 블록과 연결된 블록 선택 회로는 턴 오프 될 것이다.
스위칭 회로들(SWC1~SWCz) 각각은, 대응하는 메모리 블록(BLK1~BLKz)이 비선택 메모리 블록인 경우, 소거 전압의 인가 이전의 프리차지 기간 동안 비선택 메모리 블록과 연결된 비메모리 라인들, 즉 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)을 프리차지한다. 이를 위해, 스위칭 회로들(SWC1~SWCz)은 대응하는 메모리 블록(BLK1~BLKz)과 연결되는 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)에 연결된다.
도 7은 본 발명에 따른 반도체 메모리 장치의 스위칭 회로의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 설명의 편의를 위해 하나의 메모리 블록(BLK1)과 연결된 블록 선택 회로(BLCK1) 및 스위칭 회로(SWC1)가 도시되어 있다. 블록 선택 회로(BLCK1)의 구체적인 구성은 도 6에 도시된 것과 동일하다. 한편, 본 발명의 일 실시 예에 따른 스위칭 회로(SWC1)는, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)과 각각 연결된 NMOS 트랜지스터들(NTR1, NTR2, NTR3)을 포함할 수 있다. 제1 NMOS 트랜지스터(NTR1)는 드레인 선택 라인(DSL)과 프리차지 전원(VPRC) 사이에 연결된다. 또한, 제2 NMOS 트랜지스터(NTR2)는 소스 선택 라인(SSL)과 프리차지 전원(VPRC) 사이에 연결된다. 한편, 제3 NMOS 트랜지스터(NTR3)는 파이프 라인(PL) 과 프리차지 전원(VPRC) 사이에 연결된다. 프리차지 전원(VPRC)은 양의 전압을 공급할 수 있으며, 비메모리 라인들, 즉 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)을 프리차지하기 위한 전압을 공급할 수 있다.
한편, 제1 내지 제3 NMOS 트랜지스터(NTR1, NTR2, NTR3)의 게이트 단자에는 각각 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)가 인가될 수 있다. 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)에 따라, 제1 내지 제3 NMOS 트랜지스터(NTR1, NTR2, NTR3)가 턴-온 또는 턴-오프 될 수 있다. 제1 내지 제3 NMOS 트랜지스터(NTR1, NTR2, NTR3)가 턴-온되는 경우, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)은 프리차지 전원(VPRC)과 연결된다. 제1 내지 제3 NMOS 트랜지스터(NTR1, NTR2, NTR3)가 턴-오프되는 경우, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)은 프리차지 전원(VPRC)과 연결되지 않는다.
도 8은 도 7의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 먼저 시간(t1)에, 선택된 메모리 블록(Selected Block)에 대응하는 블록 선택 신호(BLSLC)의 전압 레벨이 패스 전압(Vp)까지 상승할 것이다. 패스 전압(Vp)은 각 블록 선택 회로에 포함된 트랜지스터들을 턴-온할 수 있는 전압이다. 이에 따라, 선택된 메모리 블록에 대응하는 블록 선택 회로(BSCK)가 턴-온된다. 따라서, 선택된 메모리 블록과 연결된 행 라인들(RL)은 글로벌 라인들(GL)과 연결될 것이다.
한편, 시간(t1)에 글로벌 라인들(GL) 중 글로벌 비메모리 라인들(GDSL, GSSL, GPL)에는 패스 전압(Vp)이 공급된다. 따라서, 시간(t1)에 선택된 메모리 블록과 연결된 비메모리 라인들(DSL, SSL, PL)의 전압 레벨 또한 패스 전압(Vp)까지 상승할 것이다.
한편, 시간(t1)에, 비선택된 메모리 블록(Unselected Block)에 대응하는 블록 선택 신호(BLSLC)의 전압 레벨은 로우-전압을 유지한다. 따라서, 비선택된 메모리 블록과 연결된 블록 선택 회로(BSCK)는 턴-오프 상태를 유지한다.
이후, 시간(t2)에 비선택된 메모리 블록과 연결된 스위칭 회로(SWC)로 인가되는 제어 신호들(CTR1, CTR2, CTR3)이 패스 전압(Vp)까지 활성화된다. 이에 따라, 비선택된 메모리 블록과 연결된 스위칭 회로(SWC)가 턴-온 될 것이다. 보다 구체적으로, 도 7에 도시된 바와 같이, 비선택된 메모리 블록과 연결된 스위칭 회로(SWC1)에 포함된 제1 내지 제3 NMOS 트랜지스터(NTR1, NTR2, NTR3)가 턴-온된다. 이에 따라, 비선택된 메모리 블록과 연결된 비메모리 라인들, 즉 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)이 프리차지 전원(VPRC)과 연결된다. 따라서, 시간(t2) 이후에 비선택된 메모리 블록과 연결된 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)의 전압 레벨 또한 프리차지 전원(VPRC)의 전압 레벨까지 상승할 것이다.
한편, 시간(t2)에 선택된 메모리 블록과 연결된 스위칭 회로(SWC)로 인가되는 제어 신호들(CTR1, CTR2, CTR3)의 전압은 로우-레벨을 유지한다.
이후, 시간(t3)에서, 비선택된 메모리 블록과 연결된 스위칭 회로(SWC)로 인가되는 제어 신호들(CTR1, CTR2, CTR3)이 비활성화된다. 이에 따라, 비선택된 메모리 블록과 연결된 스위칭 회로(SWC)가 턴-오프 될 것이다. 보다 구체적으로, 도 7에 도시된 바와 같이, 비선택된 메모리 블록과 연결된 스위칭 회로(SWC1)에 포함된 제1 내지 제3 NMOS 트랜지스터(NTR1, NTR2, NTR3)가 턴-오프된다. 이에 따라, 비선택된 메모리 블록과 연결된 비메모리 라인들, 즉 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)이 플로팅된다.
한편, 시간(t3)에, 선택된 메모리 블록이 인가되는 소거 바이어스(Erase Bias)의 전압 레벨이 소거 전압(VER)까지 상승한다. 전술한 바와 같이, 소거 바이어스는 벌크 영역으로 인가된다. 따라서, 선택된 메모리 블록의 채널 전위가 상승함과 동시에, 커플링 현상에 의해 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압이 상승한다. 이에 따라, 시간(t3)에, 비선택된 메모리 블록과 연결된 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)의 전압 레벨이 프리차지 전압(VPRC)에서 부스팅 전압(Vbst)만큼 상승하게 된다.
도 8에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 시간들(t2, t3)로 정의되는 프리차지 구간(PRECHARGE) 동안 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압 레벨을 프리차지한다. 이후 시간(t3)에서 비선택된 메모리 블록과 연결된 비메모리 라인들을 플로팅하고, 시간(t3) 이후의 소거 구간(ERASE) 동안 소거 전압(VER)을 인가한다. 이에 따라 소거 구간(ERASE)에서 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압 레벨이 커플링 현상에 의해 다시 한번 상승한다. 결과적으로, 소거 구간(ERASE)에서 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압 레벨이 전압(VPRC+Vbst)까지 상승한다. 따라서 GIDL 현상이 발생할 가능성이 낮아지며, 핫 홀 또한 발생하지 않게 된다. 결과적으로, 비선택 메모리 블록에 포함된 메모리 셀들의 문턱 전압이 유지되며, 반도체 메모리 장치의 신뢰성은 향상된다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 9를 참조하면, 스위칭 회로를 제어하는 제어 신호들(CTR1, CTR2, CTR3), 소거 바이어스(Erase Bias) 및 글로벌 비메모리 라인들(GDSL, GSSL, GPL)의 바이어스 조건은 도 8과 동일하다. 한편, 선택된 메모리 블록(Selected Block)애 대응하는 블록 선택 신호(BLSLC)의 바이어스 조건 또한 도 8과 동일하다. 따라서 중복되는 설명은 생략하기로 한다.
도 9를 참조하면, 프리차지 구간(PRECHARGE, t2~t3) 동안 비선택된 메모리 블록(Unselected Block)에 대응하는 블록 선택 신호(BLSLC)의 전압 레벨이 패스 전압(Vp)까지 상승한다. 이에 따라, 비선택된 메모리 블록의 비메모리 라인들(DSL, SSL, PL)이 글로벌 비메모리 라인들(GSSL, GDSL, GPL)과 각각 연결된다. 따라서, 프리차지 구간(PRECHARGE) 동안 비선택된 메모리 블록의 비메모리 라인들(DSL, SSL, PL)의 전압 레벨이 패스 전압(Vp)까지 상승한다. 한편, 도 9에서 프리차지 구간(PRECHARGE) 동안 비선택된 메모리 블록과 대응하는 제어 신호들(CTR1, CTR2, CTR3)의 전압 레벨이 패스 전압(Vp)으로 상승하는 것으로 도시되어 있다. 따라서, 도 9의 실시 예에 의하면, 비선택된 메모리 블록의 비메모리 라인들(DSL, SSL, PL)에 대한 프리차지 동작이 블록 선택 회로(BSCK)에 의해서 수행될 뿐만 아니라, 스위칭 회로(SWC)에 의해서도 수행됨을 알 수 있다. 이 경우, 스위칭 회로(SWC)에 의해 공급되는 프리차지 전압(VPRC)은 패스 전압(Vp)과 동일한 전압 레벨을 가질 수 있다.
다른 실시 예에서, 프리차지 구간 동안 비선택된 메모리 블록과 대응하는 제어 신호들(CTR1, CTR2, CTR3)의 전압 레벨이 로우 레벨을 유지할 수 있다. 이 경우, 비선택된 메모리 블록의 비메모리 라인들(DSL, SSL, PL)에 대한 프리차지 동작이 블록 선택 회로(BSCK)에 의해서 수행될 것이다.
시간(t3)에서, 비선택된 메모리 블록과 연결된 스위칭 회로(SWC)로 인가되는 제어 신호들(CTR1, CTR2, CTR3)이 비활성화된다. 또한, 시간(t3)에서, 비선택된 메모리 블록(Unselected Block)에 대응하는 블록 선택 신호(BLSLC)의 전압 레벨이 로우 레벨로 비활성화된다. 이에 따라 비선택된 메모리 블록의 비메모리 라인들(DSL, SSL, PL)이 플로팅될 것이다.
또한, 시간(t3)에서 선택된 메모리 블록이 인가되는 소거 바이어스(Erase Bias)의 전압 레벨이 소거 전압(VER)까지 상승한다. 전술한 바와 같이, 소거 바이어스는 벌크 영역으로 인가된다. 따라서, 선택된 메모리 블록의 채널 전위가 상승함과 동시에, 커플링 현상에 의해 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압이 상승한다. 이에 따라, 시간(t3)에, 비선택된 메모리 블록과 연결된 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)의 전압 레벨이 패스 전압(Vp)에서 부스팅 전압(Vbst)만큼 상승하게 된다. 결과적으로, 소거 구간(ERASE)에서 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압 레벨이 전압(VPRC+Vbst)까지 상승한다.
도 10은 본 발명에 따른 반도체 메모리 장치의 스위칭 회로의 다른 예를 나타내는 블록도이다.
도 10을 참조하면, 설명의 편의를 위해 하나의 메모리 블록(BLK1)과 연결된 블록 선택 회로(BLCK1) 및 스위칭 회로(SWC1)가 도시되어 있다. 블록 선택 회로(BLCK1)의 구체적인 구성은 도 6에 도시된 것과 동일하다. 한편, 본 발명의 다른 실시 예에 따른 스위칭 회로(SWC1)는, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)과 각각 연결된 PMOS 트랜지스터들(PTR1, PTR2, PTR3)을 포함할 수 있다. 제1 PMOS 트랜지스터(PTR1)는 드레인 선택 라인(DSL)과 프리차지 전원(VPRC) 사이에 연결된다. 또한, 제2 PMOS 트랜지스터(PTR2)는 소스 선택 라인(SSL)과 프리차지 전원(VPRC) 사이에 연결된다. 한편, 제3 PMOS 트랜지스터(PTR3)는 파이프 라인(PL) 과 프리차지 전원(VPRC) 사이에 연결된다. 프리차지 전원(VPRC)은 양의 전압을 공급할 수 있으며, 비메모리 라인들, 즉 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)을 프리차지하기 위한 전압을 공급할 수 있다.
한편, 제1 내지 제3 PMOS 트랜지스터(PTR1, PTR2, PTR3)의 게이트 단자에는 각각 제4 내지 제6 제어 신호(CTR4, CTR5, CTR6)가 인가될 수 있다. 제4 내지 제6 제어 신호(CTR4, CTR5, CTR6)에 따라, 제1 내지 제3 PMOS 트랜지스터(PTR1, PTR2, PTR3)가 턴-온 또는 턴-오프 될 수 있다. 제1 내지 제3 PMOS 트랜지스터(PTR1, PTR2, PTR3)가 턴-온되는 경우, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)은 프리차지 전원(VPRC)과 연결된다. 제1 내지 제3 PMOS 트랜지스터(PTR1, PTR2, PTR3)가 턴-오프되는 경우, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)은 프리차지 전원(VPRC)과 연결되지 않는다.
도 11은 도 10의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 블록 선택 신호(BLSLC), 소거 바이어스(Erase Bias), 글로벌 비메모리 라인들(GDSL, GSSL, GPL)의 바이어스 조건은 도 8에 도시된 실시 예와 동일한다. 다만, 도 10의 스위칭 회로(SWC1)에는 NMOS 트랜지스터가 아닌 PMOS 트랜지스터가 사용되었으므로, 도 11의 제어 신호(CTR4, CTR5, CTR6)의 바이어스 조건은 도 10의 제어 신호(CTR1, CTR2, CTR3)와 상이하다.
프리차지 구간(PRECHARGE) 전에, 비선택된 메모리 블록 및 선택된 메모리 블록의 제어 신호(CTR4, CTR5, CTR6)는 하이 레벨의 전압(Vn)을 유지한다. 상기 전압(Vn)은 제1 내지 제3 PMOS 트랜지스터(PTR1, PTR2, PTR3)를 턴-오프 시킬 수 있는 전압이다. 이에 따라, 프리차지 구간(PRECHARGE) 전에 제1 내지 제3 PMOS 트랜지스터(PTR1, PTR2, PTR3)는 턴-오프된다.
프리차지 구간(PRECHARGE) 동안, 비선택된 메모리 블록의 제어 신호(CTR4, CTR5, CTR6)는 로우-레벨로 활성화된다. 이에 따라, 프리차지 구간(PRECHARGE) 동안 비선택된 메모리 블록과 연결된 스위칭 회로(SWC1)의 제1 내지 제3 PMOS 트랜지스터(PTR1, PTR2, PTR3)는 턴-온된다. 따라서, 비선택된 메모리 블록과 연결된 비메모리 라인들(DSL, SSL, PL)의 전압 레벨이 프리차지 전압(VPRC)까지 상승한다.
이후에, 시간(t3)에 비선택된 메모리 블록의 제어 신호(CTR4, CTR5, CTR6)는 하이-레벨로 비활성화된다. 이에 따라, 비선택된 메모리 블록과 연결된 비메모리 라인들(DSL, SSL, PL)은 플로팅된다.
한편, 시간(t3)에, 선택된 메모리 블록이 인가되는 소거 바이어스(Erase Bias)의 전압 레벨이 소거 전압(VER)까지 상승한다. 전술한 바와 같이, 소거 바이어스는 벌크 영역으로 인가된다. 따라서, 선택된 메모리 블록의 채널 전위가 상승함과 동시에, 커플링 현상에 의해 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압이 상승한다. 이에 따라, 시간(t3)에, 비선택된 메모리 블록과 연결된 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 파이프 라인(PL)의 전압 레벨이 프리차지 전압(VPRC)에서 부스팅 전압(Vbst)만큼 상승하게 된다.
결과적으로, 비선택 메모리 블록에 포함된 메모리 셀들의 문턱 전압이 유지되며, 반도체 메모리 장치의 신뢰성은 향상된다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 12를 참조하면, 단계(S110)에서 비선택 메모리 블록의 비메모리 라인들을 프리차지한다. 전술한 바와 같이, 도 8, 도 9 및 도 11에 도시된 프리차지 구간(PRECHARGE)에서 단계(S110)에 따른 프리차지 동작이 수행될 것이다.
이후 단계(S130)에서, 비선택 메모리 블록의 비메모리 라인들을 플로팅한다. 전술한 바와 같이, 도 8, 도 9 및 도 11에 표시된 시간(t3)에서 비선택 메모리 블록의 비메모리 라인들(DSL, SSL, PL)이 플로팅 될 것이다.
이후 단계(S150)에서, 선택 메모리 블록에 소거 전압을 인가한다. 단계(S150)에서, 메모리 블록이 형성된 벌크(bulk)영역에 소거 바이어스가 인가될 것이다. 이에 따라 커플링 현상에 의해 비선택된 메모리 블록과 연결된 비메모리 라인들의 전압이 상승한다. 따라서 GIDL 현상이 발생할 가능성이 낮아지며, 핫 홀 또한 발생하지 않게 된다. 결과적으로, 비선택 메모리 블록에 포함된 메모리 셀들의 문턱 전압이 유지되며, 반도체 메모리 장치의 신뢰성은 향상된다.
도 13은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 12를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 리드, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus)프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic DualIn Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic DualIn Line Package(CERDIP), Plastic Metric QuadFlat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outlineintegrated circuit (SOIC), Shrink Small OutlinePackage(SSOP), Thin Small Outline Package(TSOP), Thin QuadFlatpack(TQFP), System In Package(SIP), MultiChip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 14에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 13을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 14에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙 처리 장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150: 전압 생성부
160: 입출력 회로
170: 스위칭부

Claims (14)

  1. 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 행 라인들로 연결되는 어드레스 디코더;
    상기 행 라인들 중, 비메모리 라인들과 연결되는 스위칭부; 및
    상기 어드레스 디코더 및 상기 스위칭부의 동작을 제어하는 제어 로직을 포함하되,
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제어 로직은 상기 복수의 메모리 블록들 중 비선택된 메모리 블록과 연결된 비메모리 라인을 프리차지한 뒤, 상기 비선택된 메모리 블록과 연결된 상기 비메모리 라인들을 플로팅하도록 상기 스위칭부를 제어하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어 로직은
    상기 비선택된 메모리 블록과 연결된 상기 비메모리 라인들이 플로팅 된 이후에, 상기 선택된 메모리 블록을 소거하도록 상기 어드레스 디코더를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 행 라인들은 드레인 선택 라인, 소스 선택 라인, 워드 라인 및 파이프 라인을 포함하고,
    상기 비메모리 라인은 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 파이프 라인을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 어드레스 디코더는 상기 복수의 메모리 블록들 중 대응하는 메모리 블록과 상기 행 라인들로 각각 연결되는 복수의 블록 선택 회로들을 포함하고,
    상기 스위칭부는 상기 복수의 메모리 블록들 중 대응하는 메모리 블록과 연결된 비메모리 라인들과 각각 연결되는 복수의 스위칭 회로들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 복수의 블록 선택 회로들 각각은, 블록 선택 신호에 기초하여 대응하는 메모리 블록과 연결된 행 라인들을 글로벌 라인들과 연결하도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 복수의 스위칭 회로들 각각은, 제어 신호에 기초하여 대응하는 비메모리 라인들을 프리차지 전원에 연결하여, 상기 비메모리 라인들을 프리차지하도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 복수의 스위칭 회로들 각각은, 대응하는 드레인 선택 라인과 상기 프리차지 전원 사이에 연결되는 제1 트랜지스터, 대응하는 소스 선택 라인과 상기 프리차지 전원 사이에 연결되는 제2 트랜지스터 및 대응하는 파이프 라인과 상기 프리차지 전원 사이에 연결되는 제3 트랜지스터를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나는 NMOS 트랜지스터인 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나는 PMOS 트랜지스터인 것을 특징으로 하는, 반도체 메모리 장치.
  10. 복수의 메모리 블록들의 포함하는 반도체 메모리 장치의 동작 방법으로서:
    상기 복수의 메모리 블록들 중, 비선택 메모리 블록의 비메모리 라인들을 프리차지하는 단계;
    상기 비선택 메모리 블록의 상기 비메모리 라인들을 플로팅하는 단계; 및
    상기 복수의 메모리 블록들 중, 선택 메모리 블록에 소거 전압을 인가하는 단계를 포함하고,
    상기 비선택 메모리 블록의 비메모리 라인들을 프리차지하는 단계는:
    상기 비선택 메모리 블록과 연결된 블록 선택 회로를 턴-오프하는 단계; 및
    상기 비선택 메모리 블록의 비메모리 라인들과 연결된 스위칭 회로를 턴-온하여, 상기 비선택 메모리 블록의 비메모리 라인들을 프리차지 전원과 연결하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 비선택 메모리 블록의 상기 비메모리 라인들을 플로팅하는 단계에서는,
    상기 비선택 메모리 블록과 연결된 블록 선택 회로의 턴-오프 상태를 유지하고,
    상기 비선택 메모리 블록의 비메모리 라인들과 연결된 스위칭 회로를 턴-오프하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 복수의 메모리 블록들 중, 선택 메모리 블록에 소거 전압을 인가하는 단계에서는,
    상기 선택 메모리 블록과 연결된 워드 라인에 소거 허용 전압을 인가하고,
    상기 선택 메모리 블록이 형성된 벌크 영역에 상기 소거 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제10 항에 있어서, 상기 비선택 메모리 블록의 비메모리 라인들을 프리차지하는 단계는:
    상기 비선택 메모리 블록과 연결된 블록 선택 회로를 턴 온하여, 상기 비선택 메모리 블록의 비메모리 라인들을 글로벌 비메모리 라인들과 연결하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 비선택 메모리 블록의 상기 비메모리 라인들을 플로팅하는 단계는,
    상기 비선택 메모리 블록과 연결된 블록 선택 회로의 턴-오프하여, 상기 비선택 메모리 블록의 비메모리 라인들과 글로벌 비메모리 라인들 사이의 연결을 끊는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
KR1020180025743A 2018-03-05 2018-03-05 반도체 메모리 장치 및 그 동작 방법 KR102434922B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180025743A KR102434922B1 (ko) 2018-03-05 2018-03-05 반도체 메모리 장치 및 그 동작 방법
US16/170,854 US10658044B2 (en) 2018-03-05 2018-10-25 Semiconductor memory device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180025743A KR102434922B1 (ko) 2018-03-05 2018-03-05 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20190105326A true KR20190105326A (ko) 2019-09-17
KR102434922B1 KR102434922B1 (ko) 2022-08-23

Family

ID=67768732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180025743A KR102434922B1 (ko) 2018-03-05 2018-03-05 반도체 메모리 장치 및 그 동작 방법

Country Status (2)

Country Link
US (1) US10658044B2 (ko)
KR (1) KR102434922B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113096707A (zh) * 2019-12-23 2021-07-09 爱思开海力士有限公司 存储器装置及其操作方法
KR20220017100A (ko) * 2020-08-04 2022-02-11 한양대학교 산학협력단 벌크 소거 동작을 지원하는 u자 형태의 3차원 플래시 메모리
US11328761B2 (en) 2020-06-23 2022-05-10 SK Hynix Inc. Memory device and method of operating the memory device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20210128791A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 소거방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080123411A1 (en) * 2006-06-21 2008-05-29 Stmicroelectronics S.R.L. Page buffer for multi-level NAND electrically-programmable semiconductor memories
KR20160057539A (ko) * 2014-11-13 2016-05-24 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
KR20180001407A (ko) * 2016-06-24 2018-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20180014987A (ko) * 2016-08-02 2018-02-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
JP3886673B2 (ja) * 1999-08-06 2007-02-28 株式会社東芝 不揮発性半導体記憶装置
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
US7965554B2 (en) 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
US20120008419A1 (en) * 2010-07-09 2012-01-12 Ha Joo Yun Semiconductor memory device and method of operating the same
KR20150002000A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9613704B2 (en) * 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
KR20150135903A (ko) 2014-05-26 2015-12-04 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법
WO2016172673A1 (en) * 2015-04-24 2016-10-27 Aplus Flash Technology, Inc. Partial/full array/block erase for 2d/3d hierarchical nand
KR102442215B1 (ko) * 2015-09-25 2022-09-08 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102401060B1 (ko) 2015-11-03 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102424371B1 (ko) * 2016-01-19 2022-07-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9972397B2 (en) * 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102475445B1 (ko) * 2016-09-12 2022-12-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080123411A1 (en) * 2006-06-21 2008-05-29 Stmicroelectronics S.R.L. Page buffer for multi-level NAND electrically-programmable semiconductor memories
KR20160057539A (ko) * 2014-11-13 2016-05-24 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
US9514828B2 (en) * 2014-11-13 2016-12-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, erase method thereof and memory system including the same
KR20180001407A (ko) * 2016-06-24 2018-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20180014987A (ko) * 2016-08-02 2018-02-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10176875B2 (en) * 2016-08-02 2019-01-08 SK Hynix Inc. Semiconductor memory device and operating method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113096707A (zh) * 2019-12-23 2021-07-09 爱思开海力士有限公司 存储器装置及其操作方法
CN113096707B (zh) * 2019-12-23 2023-10-31 爱思开海力士有限公司 存储器装置及其操作方法
US11328761B2 (en) 2020-06-23 2022-05-10 SK Hynix Inc. Memory device and method of operating the memory device
KR20220017100A (ko) * 2020-08-04 2022-02-11 한양대학교 산학협력단 벌크 소거 동작을 지원하는 u자 형태의 3차원 플래시 메모리

Also Published As

Publication number Publication date
KR102434922B1 (ko) 2022-08-23
US20190272880A1 (en) 2019-09-05
US10658044B2 (en) 2020-05-19

Similar Documents

Publication Publication Date Title
KR102505929B1 (ko) 메모리 장치 및 이의 동작 방법
US10146442B2 (en) Control logic, semiconductor memory device, and operating method
US9293208B2 (en) Semiconductor memory apparatus and method for reading data from the same
KR102434922B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US9633731B2 (en) Semiconductor memory device including three-dimensional array structure
CN108877854B (zh) 存储装置及其操作方法
US9842653B2 (en) Semiconductor memory device and operating method of biasing memory blocks
KR20170129516A (ko) 반도체 메모리 장치 및 이의 동작 방법
CN110047549B (zh) 存储器系统及其操作方法
KR20160012738A (ko) 삼차원 메모리 셀 어레이 구조를 갖는 반도체 메모리 장치 및 그것의 동작 방법
KR102567373B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
CN110322918B (zh) 存储器件和操作该存储器件的方法
US20140376315A1 (en) Semiconductor device and method of operating the same
US10790033B2 (en) Operating method of memory device using channel boosting before read or verify operation
KR20190033791A (ko) 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템
TW201603045A (zh) 半導體記憶體裝置及操作其之方法
US9472292B1 (en) Semiconductor memory device
KR20210106753A (ko) 반도체 메모리 장치 및 그 동작 방법
US10176875B2 (en) Semiconductor memory device and operating method thereof
KR20200076403A (ko) 반도체 메모리 장치, 컨트롤러, 이들을 포함하는 저장 장치 및 그들의 동작 방법
US11551763B2 (en) Semiconductor memory device and method of operating the same
US20210375378A1 (en) Memory device and method of operating the same
KR20220036603A (ko) 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템
KR20220094706A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20210010227A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant