KR20210010227A - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치는 데이터를 저장하는 메모리 셀, 상기 메모리 셀과 비트 라인으로 연결되어, 상기 메모리 셀에 데이터를 저장하거나 상기 메모리 셀로부터 데이터를 리드하는 페이지 버퍼 및 상기 페이지 버퍼와 연결된 캐시 래치를 포함한다. 상기 페이지 버퍼와 캐시 래치 사이의 데이터 전송 시, 버스 노드를 디스차지한 이후에 데이터 전송 동작을 시작한다.
Description
본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 피크 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 데이터를 저장하는 메모리 셀, 상기 메모리 셀과 비트 라인으로 연결되어, 상기 메모리 셀에 데이터를 저장하거나 상기 메모리 셀로부터 데이터를 리드하는 적어도 하나의 페이지 버퍼 및 버스 노드를 통해 상기 적어도 하나의 페이지 버퍼와 연결되는 적어도 하나의 캐시 래치를 포함한다. 상기 적어도 하나의 페이지 버퍼와 상기 적어도 하나의 캐시 래치 사이의 비트 데이터 전송 시, 상기 페이지 버퍼는 상기 버스 노드를 디스차지한 이후에 데이터 전송 동작을 시작한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 페이지 버퍼 및 캐시 래치를 포함한다. 상기 페이지 버퍼는 메인 래치를 포함한다. 상기 캐시 래치는 버스 노드를 통해 상기 페이지 버퍼와 연결된다. 상기 메인 래치와 상기 캐시 래치 사이의 비트 데이터 전송 시에, 상기 페이지 버퍼는 상기 버스 노드를 접지 전압으로 디스차지한 이후에 데이터 전송 동작을 시작한다.
본 기술은 피크 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
도 6은 도 1에 도시된 읽기 및 쓰기 회로(130)와 캐시 버퍼(160)의 연결 관계를 보다 상세히 나타내는 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼(PB) 및 이에 연결된 캐시 래치(CL)의 구조를 나타내는 회로도이다.
도 8a 및 도 8b는 도 7에 도시된 메인 래치의 데이터가 캐시 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b는 도 7에 도시된 캐시 래치의 데이터가 메인 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 페이지 버퍼(PB) 및 이에 연결된 캐시 래치(CL)의 구조를 나타내는 회로도이다.
도 11a 및 도 11b는 도 10에 도시된 메인 래치의 데이터가 캐시 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 12는 메인 래치의 데이터가 캐시 래치로 전송되는 과정을 설명하기 위한 타이밍도이다.
도 13a 및 도 13b는 도 10에 도시된 캐시 래치의 데이터가 메인 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 14는 캐시 래치의 데이터가 메인 래치로 전송되는 과정을 설명하기 위한 타이밍도이다.
도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
도 6은 도 1에 도시된 읽기 및 쓰기 회로(130)와 캐시 버퍼(160)의 연결 관계를 보다 상세히 나타내는 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼(PB) 및 이에 연결된 캐시 래치(CL)의 구조를 나타내는 회로도이다.
도 8a 및 도 8b는 도 7에 도시된 메인 래치의 데이터가 캐시 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b는 도 7에 도시된 캐시 래치의 데이터가 메인 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 페이지 버퍼(PB) 및 이에 연결된 캐시 래치(CL)의 구조를 나타내는 회로도이다.
도 11a 및 도 11b는 도 10에 도시된 메인 래치의 데이터가 캐시 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 12는 메인 래치의 데이터가 캐시 래치로 전송되는 과정을 설명하기 위한 타이밍도이다.
도 13a 및 도 13b는 도 10에 도시된 캐시 래치의 데이터가 메인 래치로 전송되는 방법을 설명하기 위한 도면이다.
도 14는 캐시 래치의 데이터가 메인 래치로 전송되는 과정을 설명하기 위한 타이밍도이다.
도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 캐시 버퍼(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록들을 포함할 수 있다. 예를 들어, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 두 개의 서브 블록들을 포함할 수 있다. 다른 예에서, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 네 개의 서브 블록들을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록들에 포함되는 서브 블록은 이에 제한되지 않으며, 다양한 개수의 서브 블록들이 메모리 블록들 각각에 포함될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1 비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 캐시 버퍼(160)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 캐시 버퍼(160) 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 한편, 제어 로직(140)은 읽기 및 쓰기 회로(130)와 캐시 버퍼(160) 사이의 데이터 전달을 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
캐시 버퍼(160)는 반도체 메모리 장치(100) 외부로부터 데이터(DATA)를 수신하여 임시 저장한 뒤, 이를 읽기 및 쓰기 회로(130)로 전달할 수 있다. 일 실시 예에서, 캐시 버퍼(160)는 반도체 메모리 장치(100) 외부의 컨트롤러로부터 프로그램 동작을 위한 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 읽기 및 쓰기 회로(130)로 전달할 수 있다. 읽기 및 쓰기 회로(130)는 캐시 버퍼(160)로부터 수신한 데이터(DATA)를 메모리 셀 어레이(110)의 선택된 메모리 셀들에 프로그램할 것이다.
한편, 캐시 버퍼(160)는 읽기 및 쓰기 회로(130)로부터 전달받은 데이터(DATA)를 임시 저장한 뒤, 이를 반도체 메모리 장치(100) 외부로 전달할 수 있다. 일 실시 예에서, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 선택된 메모리 셀들에 저장된 데이터(DATA)를 리드할 수 있다. 읽기 및 쓰기 회로(130)로부터 리드된 데이터(DATA)는 캐시 버퍼(160)에 임시 저장될 수 있다. 캐시 버퍼(160)는 읽기 및 쓰기 회로(130)로부터 전달받은 리드 데이터를 컨트롤러로 전달할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 메인 래치와 캐시 래치 사이의 데이터 전송 시 버스 노드(PBUS)를 프리차지하지 않고 디스차지한 상황에서 전원 전압(V1)보다 낮은 전압과 0V 사이를 스윙하도록 구성된다. 이에 따라 메인 래치와 캐시 래치 사이의 데이터 전송 시 소모되는 피크 전류를 감소시킬 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.
도 5는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
본 발명의 기술적 사상은 메모리 셀들이 2차원으로 배열된 경우에도 적용될 수 있다. 도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 플래너(planar) 메모리 블록들(PBLK1~PBLKz)을 포함한다. 복수의 플래너 메모리 블록들(PBLK1~PBLKz) 각각은 제1 내지 제m 셀 스트링들(CS1~CSm)을 포함한다. 제1 내지 제m 셀 스트링들(CS1~CSm)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제1 내지 제n 메모리 셀들(M1~Mn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다.
실시 예로서, 각 메모리 셀들은 불휘발성 메모리 셀들이다.
도 6은 도 1에 도시된 읽기 및 쓰기 회로(130)와 캐시 버퍼(160)의 연결 관계를 보다 상세히 나타내는 블록도이다.
도 6을 참조하면, 읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 한편, 캐시 버퍼(160)는 복수의 캐시 래치들(CL1~CLm)을 포함할 수 있다. 복수의 캐시 래치들(CL1~CLm) 각각은 복수의 페이지 버퍼들(PB1~PBm) 각각에 일대일 대응할 수 있다. 예를 들어, 캐시 래치(CL1)은 페이지 버퍼(PB1)로 전달될 비트 데이터를 저장할 수 있다. 또한, 캐시 래치(CL1)은 페이지 버퍼(PB1)로부터 수신된 비트 데이터를 저장할 수 있다. 다른 예로서, 캐시 래치(CL2)은 페이지 버퍼(PB2)로 전달될 비트 데이터를 저장할 수 있다. 또한, 캐시 래치(CL2)은 페이지 버퍼(PB2)로부터 수신된 비트 데이터를 저장할 수 있다.
읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)은 캐시 버퍼(160)에 포함된 캐시 래치들(CL1~CLm)에 일대일로 연결될 수도 있다. 그러나 일 실시 예에서, 도 6에 도시된 바와 같이, 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)은 캐시 버퍼(160)에 포함된 캐시 래치들(CL1~CLm)과 버스(BUS) 구조로 연결될 수도 있다. 이 경우, 페이지 버퍼들(PB1~PBm)은 버스 노드(PBUS)를 통해 대응하는 캐시 래치들(CL1~CLm)에 각각 연결될 수 있다. 즉, 페이지 버퍼들(PB1~PBm)은 버스 노드(PBUS)를 공유하여 대응하는 캐시 래치들(CL1~CLm)에 각각 연결된다. 이에 따라, 특정 페이지 버퍼(예: PB1)와 이에 대응하는 캐시 래치(예: CL1) 사이에 비트 데이터가 전달되는 동안, 다른 페이지 버퍼들(예: PB2~PBm)과 이들에 각각 대응하는 캐시 래치들(예: CL2~CLm) 사이에는 비트 데이터가 전달되지 않을 수 있다.
도 6에서는 읽기 및 쓰기 회로(130)에 포함된 모든 페이지 버퍼들(PB1~PBm)이 하나의 버스를 통해 대응되는 캐시 래치들(CL1~CLm)에 연결되는 것으로 도시되어 있다. 그러나, 페이지 버퍼들(PB1~PBm)은 복수의 버스를 통해 대응되는 캐시 래치들(CL1~CLm)에 연결될 수도 있다.
도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼(PB) 및 이에 연결된 캐시 래치(CL)의 구조를 나타내는 회로도이다. 도 7에서, 페이지 버퍼(PB)에 대응하는 비트 라인과의 연결 관계의 도시는 생략하였다.
도 7을 참조하면, 페이지 버퍼(PB)는 메인 래치(ML1), 래치 트랜지스터(T1), 제1 전송 트랜지스터(T2), 제1 래치 제어 트랜지스터(T8), 제2 래치 제어 트랜지스터(T9), 제2 전송 트랜지스터(T3), 래치 전송 트랜지스터(T10), SO 프리차지 트랜지스터(T11), 버스 노드 설정부(210)를 포함한다. 버스 노드 설정부(210)는 버스 노드 프리차지 트랜지스터(T4) 및 버스 노드 디스차지 트랜지스터(T5)를 포함한다. 한편, 페이지 버퍼(PB)는 제3 전송 트랜지스터(T6)를 통해 캐시 래치(CL)와 연결된다. 캐시 리셋 트랜지스터(T7)는 캐시 래치(CL)의 노드(QC)와 접지 사이에 연결된다.
래치 트랜지스터(T1)의 게이트 단자는 메인 래치(ML1)의 노드(QM)와 연결된다. 한편, 래치 트랜지스터(T1)는 제1 전송 트랜지스터(T2)와 접지 사이에 연결된다. 제1 전송 트랜지스터(T2)는 노드(SO)와 래치 트랜지스터(T1) 사이에 연결된다. 제2 전송 트랜지스터(T3)는 노드(SO)와 버스 노드(PBUS) 사이에 연결된다. 제1 래치 제어 트랜지스터(T8)는 메인 래치(ML1)의 노드(QM)와 노드(NA) 사이에 연결된다. 제2 래치 제어 트랜지스터(T9)는 메인 래치(ML1)의 노드(QM_N)와 노드(NA) 사이에 연결된다. 래치 전송 트랜지스터(T10)는 노드(NA)와 접지 사이에 연결된다. 또한, 래치 전송 트랜지스터(T10)의 게이트 단자는 노드(SO)와 연결된다. 도 7의 실시 예에서, SO 프리차지 트랜지스터(T11) 및 버스 노드 프리차지 트랜지스터(T4)는 PMOS 트랜지스터로 구성될 수 있으며, 나머지 다른 트랜지스터들은 NMOS 트랜지스터로 구성될 수 있다.
제1 전송 트랜지스터(T2), 제2 전송 트랜지스터(T3) 및 제3 전송 트랜지스터(T6)의 게이트 단자에는 각각 제1 전송 제어 신호(TRAN1), 제2 전송 제어 신호(TRAN2) 및 제3 전송 제어 신호(TRAN2)가 인가된다. 제1 래치 제어 트랜지스터(T8) 및 제2 래치 제어 트랜지스터(T9)의 게이트 단자에는 각각 제1 래치 제어 신호(C1) 및 제2 래치 제어 신호(C2)가 인가된다. 한편, SO 프리차지 트랜지스터(T11), 버스 노드 프리차지 트랜지스터(T4) 및 버스 노드 디스차지 트랜지스터(T5)의 게이트 단자에는 각각 SO 프리차지 제어 신호(PRCH_SO), 버스 노드 프리차지 제어 신호(CB_H_N) 및 버스 노드 디스차지 제어 신호(CB_L)가 인가된다. 한편, 캐시 리셋 트랜지스터(T7)의 게이트 단자에는 캐시 리셋 제어 신호(CRST)가 인가된다.
SO 프리차지 트랜지스터(T11)는 전원 전압(V1)과 노드(SO) 사이에 연결된다. 버스 노드 프리차지 트랜지스터(T4)는 전원 전압(V1)과 버스 노드(PBUS) 사이에 연결된다. 버스 노드 디스차지 트랜지스터(T5)는 버스 노드(PBUS)와 접지 사이에 연결된다.
도 7에서, 버스 노드 설정부(210)는 페이지 버퍼(PB)에 포함되는 것으로 도시되어 있다. 이 경우, 복수의 페이지 버퍼들(PB1~PBm)이 각각 버스 노드 설정부를 포함하게 될 것이다. 그러나, 버스 노드(PBUS)가 복수의 페이지 버퍼들(PB1~PBm)에 공통적으로 연결되어 있으므로, 버스 노드 설정부(210)는 각각의 페이지 버퍼들에 포함될 필요 없이 버스 노드(PBUS)마다 하나씩만 연결될 수도 있다.
도 7에 도시된 회로를 통해, 페이지 버퍼(PB) 내 메인 래치(ML1)에 저장된 비트 데이터가 캐시 래치(CL)로 전달될 수도 있고, 캐시 래치(CL)에 저장된 비트 데이터가 메인 래치(ML1)에 전달될 수도 있다. 메인 래치(ML1)와 캐시 래치(CL) 사이의 데이터 전달 방법에 대해서는 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여 후술하기로 한다.
도 8a 및 도 8b는 도 7에 도시된 메인 래치의 데이터가 캐시 래치로 전송되는 방법을 설명하기 위한 도면이다.
먼저, 도 8a는 메인 래치(ML1)에 "1"의 비트 데이터가 저장된 경우를 도시한다. 초기에, 캐시 리셋 제어 신호(CRST)가 하이 레벨로 활성화되어, 캐시 래치(CL)의 노드(QC)의 초기 논리값이 0이되며, 노드(QC_N)의 초기 논리값이 1이 된다. 본 명세서에서, 특정 노드의 논리값이 "0"이라 함은 해당 노드의 전압이 로우 레벨 또는 0V임을 의미하고, 특정 노드의 논리값이 "1"이라 함은 해당 노드의 전압이 하이 레벨임을 의미한다.
먼저, SO 프리차지 제어 신호(PRCH_SO)가 로우 레벨로 활성화되어 SO 프리차지 트랜지스터(T11)가 턴온된다. 이에 따라, 노드(SO)가 전원 전압(V1)에 의해 프리차지 된다(①). 이후, 버스 노드 프리차지 제어 신호(CB_H_N)가 로우 레벨로 활성화되어, 버스 노드(PBUS)가 전원 전압(V1)으로 프리차지 된다(②).
메인 래치(ML1)의 노드(QM)이 "1"의 논리값을 가지므로, 래치 트랜지스터(T1)는 턴온되어 있다. 이 상태에서, 제1 전송 제어 신호(TRAN1), 제2 전송 제어 신호(TRAN2) 및 제3 전송 제어 신호(TRAN3)를 모두 하이 레벨로 활성화시켜 제1 전송 트랜지스터(T2), 제2 전송 트랜지스터(T3) 및 제3 전송 트랜지스터(T6)를 턴온 시킨다. 래치 트랜지스터(T1)가 턴온되어 있으므로, 버스 노드(PBUS) 및 노드(SO)로부터 접지로 전류 경로가 형성된다. 따라서 버스 노드(PBUS) 및 노드(SO)에 프리차지 되어 있던 전압이 0V로 낮아지게 된다(③). 이에 따라, 캐시 래치(CL)의 노드(QC_N)의 논리값이 초기 1에서 0으로 변경되며, 노드(QC)의 논리값 또한 초기 0에서 1로 변경된다. 결국, 캐시 래치(CL)에 저장된 비트 데이터의 값은 노드(QC)의 "1"값이 된다.
한편, 도 8b는 메인 래치(ML1)에 "0"의 비트 데이터가 저장된 경우를 도시한다. 도 8a와 유사하게, 초기에, 캐시 리셋 제어 신호(CRST)가 하이 레벨로 활성화되어, 캐시 래치(CL)의 노드(QC)의 초기 논리값이 0이되며, 노드(QC_N)의 초기 논리값이 1이 된다.
또한, 도 8a와 유사하게, SO 프리차지 제어 신호(PRCH_SO)가 로우 레벨로 활성화되어 SO 프리차지 트랜지스터(T11)가 턴온된다. 이에 따라, 노드(SO)가 전원 전압(V1)에 의해 프리차지 된다(①). 이후, 버스 노드 프리차지 제어 신호(CB_H_N)가 로우 레벨로 활성화되어, 버스 노드(PBUS)가 전원 전압(V1)으로 프리차지 된다(②).
메인 래치(ML1)의 노드(QM)이 "0"의 논리값을 가지므로, 래치 트랜지스터(T1)는 턴오프되어 있다. 이 상태에서, 제1 전송 제어 신호(TRAN1), 제2 전송 제어 신호(TRAN2) 및 제3 전송 제어 신호(TRAN3)를 모두 하이 레벨로 활성화시킨다. 래치 트랜지스터(T1)가 턴오프되어 있으므로, 버스 노드(PBUS) 및 노드(SO)는 래치 트랜지스터(T1)에 의해 접지와 연결이 차단된다. 따라서 초기에 전원 전압(V1)으로 프리차지 되었던 버스 노드(PBUS) 및 노드(SO)의 전압 상태가 유지된다. 버스 노드(PBUS)의 전압이 초기 전원 전압(V1)을 유지하므로, 제3 전송 제어 신호(TRAN3)를 하이 레벨로 활성화하더라도 제3 전송 트랜지스터(T6)는 턴오프될 수 있다. 이에 따라, 캐시 래치(CL)의 노드(QC_N)의 논리값이 초기 1을 유지하고, 노드(QC)의 논리값 또한 초기 0을 유지한다. 결국, 캐시 래치(CL)에 저장된 비트 데이터의 값은 노드(QC)의 "0"값이 된다.
도 8a 및 도 8b에 도시된 바와 같이, 메인 래치(ML1)에서 캐시 래치(CL)로 데이터를 전송하는 경우, 초기에 버스 노드(PBUS)를 전원 전압(V1)으로 프리차지한다. 도 6에 도시된 바와 같이, 버스 노드(PBUS)는 다른 페이지 버퍼들과도 공유되므로, 노드(SO)와 달리 버스 노드(PBUS)를 전원 전압(V1)으로 프리차지하기 위해서는 상당히 많은 양의 전류가 소모될 수 있다. 또한, 메인 래치(ML1)에 저장된 데이터가 1인 경우(도 8a 참조), 초기에 전원 전압(V1)으로 프리차지되었던 버스 노드(PBUS)가 0V로 디스차지된다. 즉, 데이터 전달 과정에서 버스 노드(PBUS)는 전원 전압(V1)과 0V 사이를 스윙한다. 이는 메인 래치(ML1)에서 캐시 래치(CL)로 데이터를 전달하기 위해 많은 양의 전류가 소모됨을 의미한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 메인 래치와 캐시 래치 사이의 데이터 전송 시 버스 노드(PBUS)를 프리차지하지 않고 디스차지한 상황에서 전원 전압(V1)보다 낮은 전압과 0V 사이를 스윙하도록 구성된다. 이에 따라 메인 래치와 캐시 래치 사이의 데이터 전송 시 소모되는 피크 전류를 감소시킬 수 있다.
도 9a 및 도 9b는 도 7에 도시된 캐시 래치의 데이터가 메인 래치로 전송되는 방법을 설명하기 위한 도면이다.
먼저, 도 9a는 캐시 래치(CL)에 "1"의 비트 데이터가 저장된 경우를 도시한다. 캐시 래치(CL)에 "1"의 비트 데이터가 저장되어 있으므로, 노드(QC)가 1의 논리값을 갖는다.
초기에, SO 프리차지 제어 신호(PRCH_SO)가 로우 레벨로 활성화되어 SO 프리차지 트랜지스터(T11)가 턴온된다. 이에 따라, 노드(SO)가 전원 전압(V1)에 의해 프리차지 된다(①). 이에 따라 래치 전송 트랜지스터(T10)가 턴온된다. 이 상태에서 제2 래치 제어 신호(C2)가 하이 레벨로 활성화되어, 제2 래치 제어 트랜지스터(T9)가 턴온된다. 제2 래치 제어 트랜지스터(T9) 및 래치 전송 트랜지스터(T10)가 턴온되어 있으므로, 메인 래치(ML1)의 노드(QM_N)의 초기 논리값이 0이 되며, 노드(QM)의 초기 논리값이 1이 된다.
이후, 버스 노드 프리차지 제어 신호(CB_H_N)가 로우 레벨로 활성화되어, 버스 노드(PBUS)가 전원 전압(V1)으로 프리차지 된다(②).
이후 제2 전송 제어 신호(TRAN2) 및 제3 전송 제어 신호(TRAN3)가 하이 레벨로 활성화되어 제2 전송 트랜지스터(T3) 및 제3 전송 트랜지스터(T6)가 턴온된다. 이에 따라, 노드(SO) 및 버스 노드(PBUS)가 캐시 래치(CL)의 노드(QC_N)와 연결된다.
캐시 래치(CL)에 저장된 비트 데이터가 "1"이므로, 노드(QC_N)은 0의 논리값을 갖는다. 이에 따라, 노드(SO)와 버스 노드(PBUS)로부터 노드(QC_N)로 전류 경로가 형성된다. 따라서 노드(SO)와 버스 노드(PBUS)에 프리차지되었던 전압이 디스차지된다. 즉, 노드(SO)의 전압이 초기 전원 전압(V1)에서 0V로 디스차지된다.
이후, 제1 래치 제어 신호(C1)를 하이 레벨로 활성화시켜 제1 래치 제어 트랜지스터(T8)를 턴온 시킨다. 제1 래치 제어 트랜지스터(T8)가 턴온되었으나, 노드(SO)의 전압이 0V로 낮아진 상태이므로 래치 전송 트랜지스터(T10)는 턴오프 상태이다. 이에 따라, 노드(NA)가 접지와 연결되지 않으므로, 제1 래치 제어 트랜지스터(T8)가 턴온되더라도 메인 래치(ML1)의 노드(QM)의 논리값은 1을 유지한다. 결국, 메인 래치(ML1)에 저장된 비트 데이터의 값은 노드(QM)의 "1"값이 된다.
한편, 도 9b는 캐시 래치(CL)에 "0"의 비트 데이터가 저장된 경우를 도시한다. 캐시 래치(CL)에 "0"의 비트 데이터가 저장되어 있으므로, 노드(QC)가 0의 논리값을 갖는다.
초기에, SO 프리차지 제어 신호(PRCH_SO)가 로우 레벨로 활성화되어 SO 프리차지 트랜지스터(T11)가 턴온된다. 이에 따라, 노드(SO)가 전원 전압(V1)에 의해 프리차지 된다(①). 이에 따라 래치 전송 트랜지스터(T10)가 턴온된다. 이 상태에서 제2 래치 제어 신호(C2) 가 하이 레벨로 활성화되어, 제2 래치 제어 트랜지스터(T9)가 턴온된다. 제2 래치 제어 트랜지스터(T9) 및 래치 전송 트랜지스터(T10)가 턴온되어 있으므로, 메인 래치(ML1)의 노드(QM_N)의 초기 논리값이 0이 되며, 노드(QM)의 초기 논리값이 1이 된다.
이후, 버스 노드 프리차지 제어 신호(CB_H_N)가 로우 레벨로 활성화되어, 버스 노드(PBUS)가 전원 전압(V1)으로 프리차지 된다(②).
이후 제2 전송 제어 신호(TRANPB) 및 제3 전송 제어 신호(TRAN_C)가 하이 레벨로 활성화되어 제2 전송 트랜지스터(T3) 및 제3 전송 트랜지스터(T6)가 턴온된다. 이에 따라, 노드(SO) 및 버스 노드(PBUS)가 캐시 래치(CL)의 노드(QC_N)와 연결된다.
캐시 래치(CL)에 저장된 비트 데이터가 "0"이므로, 노드(QC_N)은 1의 논리값을 갖는다. 이에 따라, 제3 전송 트랜지스터(T6)가 턴온 되더라도 버스 노드(PBUS)의 전압이 전원 전압(V1) 상태를 유지한다. 또한, 제2 전송 트랜지스터(T3)가 턴온되더라도 노드(SO)의 전압이 전원 전압(V1) 상태를 유지한다. 노드(SO)의 전압이 전원 전압(V1) 상태를 유지하므로, 래치 전송 트랜지스터(T10)는 턴온 상태를 유지한다.
이후, 제1 래치 제어 신호(C1)를 하이 레벨로 활성화시켜 제1 래치 제어 트랜지스터(T8)를 턴온 시킨다. 제1 래치 제어 트랜지스터(T8)가 턴온되었고, 래치 전송 트랜지스터(T10) 또한 턴온 상태이므로, 노드(NA) 및 노드(QM)가 접지와 연결된다. 이에 따라 메인 래치(ML1)의 노드(QM)의 논리값은 1에서 0으로 변경된다. 결국, 메인 래치(ML1)에 저장된 비트 데이터의 값은 노드(QM)의 "0"값이 된다.
도 9a 및 도 9b에 도시된 바와 같이, 캐시 래치(CL)에서 메인 래치(ML1)로 데이터를 전송하는 경우, 초기에 버스 노드(PBUS)를 전원 전압(V1)으로 프리차지한다. 도 6에 도시된 바와 같이, 버스 노드(PBUS)는 다른 페이지 버퍼들과도 공유되므로, 노드(SO)와 달리 버스 노드(PBUS)를 전원 전압(V1)으로 프리차지하기 위해서는 상당히 많은 양의 전류가 소모될 수 있다. 또한, 캐시 래치(CL)에 저장된 데이터가 1인 경우(도 9a 참조), 초기에 전원 전압(V1)으로 프리차지되었던 버스 노드(PBUS)가 0V로 디스차지된다. 즉, 데이터 전달 과정에서 버스 노드(PBUS)는 전원 전압(V1)과 0V 사이를 스윙한다. 이는 메인 래치(ML1)에서 캐시 래치(CL)로 데이터를 전달하기 위해 많은 양의 전류가 소모됨을 의미한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 메인 래치와 캐시 래치 사이의 데이터 전송 시 버스 노드(PBUS)를 프리차지하지 않고 디스차지한 상황에서 전원 전압(V1)보다 낮은 전압과 0V 사이를 스윙하도록 구성된다. 이에 따라 메인 래치와 캐시 래치 사이의 데이터 전송 시 소모되는 피크 전류를 감소시킬 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 페이지 버퍼(PB) 및 이에 연결된 캐시 래치(CL)의 구조를 나타내는 회로도이다. 도 10에서, 페이지 버퍼(PB)에 대응하는 비트 라인과의 연결 관계의 도시는 생략하였다.
도 10을 참조하면, 페이지 버퍼(PB)는 메인 래치(ML2), 래치 트랜지스터(T21), 제1 전송 트랜지스터(T22), 제1 래치 제어 트랜지스터(T27), 제2 래치 제어 트랜지스터(T28), 제2 전송 트랜지스터(T23), 래치 전송 트랜지스터(T29), 제1 SO 프리차지 트랜지스터(T30), 제2 SO 프리차지 트랜지스터(T31), 제3 SO 프리차지 트랜지스터(T32) 및 버스 노드 설정부(220)를 포함한다. 버스 노드 설정부(220)는 버스 노드 디스차지 트랜지스터(T24)를 포함한다. 한편, 페이지 버퍼(PB)는 제3 전송 트랜지스터(T25)를 통해 캐시 래치(CL)와 연결된다. 캐시 리셋 트랜지스터(T26)는 캐시 래치(CL)의 노드(QC)와 접지 사이에 연결된다.
래치 트랜지스터(T21)의 게이트 단자는 메인 래치(ML2)의 노드(QM)와 연결된다. 한편, 래치 트랜지스터(T21)는 제1 전송 트랜지스터(T22)와 접지 사이에 연결된다. 제1 전송 트랜지스터(T22)는 노드(SO)와 래치 트랜지스터(T21) 사이에 연결된다. 제2 전송 트랜지스터(T23)는 노드(SO)와 버스 노드(PBUS) 사이에 연결된다. 제1 래치 제어 트랜지스터(T27)는 메인 래치(ML2)의 노드(QM)와 노드(NB) 사이에 연결된다. 제2 래치 제어 트랜지스터(T28)는 메인 래치(ML2)의 노드(QM_N)와 노드(NB) 사이에 연결된다. 래치 전송 트랜지스터(T29)는 노드(NB)와 접지 사이에 연결된다. 또한, 래치 전송 트랜지스터(T29)의 게이트 단자는 노드(SO)와 연결된다. 제1 SO 프리차지 트랜지스터(T30) 및 제2 SO 프리차지 트랜지스터(T31)는 전원 전압(V1)과 노드(SO) 사이에 연결된다. 보다 구체적으로, 제1 SO 프리차지 트랜지스터(T30)는 노드(NC)와 노드(SO) 사이에 연결된다. 제2 SO 프리차지 트랜지스터(T31)는 노드(NC)와 전원 전압(V1) 사이에 연결된다. 제3 SO 프리차지 트랜지스터(T32)는 제2 전원 전압(VCCI)과 제1 SO 프리차지 트랜지스터(T30) 사이에 연결된다. 보다 구체적으로, 제3 SO 프리차지 트랜지스터(T32)는 노드(NC)와 전원 전압(V1) 사이에 연결된다. 도 10의 실시 예에서, 제1 내지 제3 SO 프리차지 트랜지스터(T30, T31, T32)는 PMOS 트랜지스터로 구성될 수 있으며, 나머지 다른 트랜지스터들은 NMOS 트랜지스터로 구성될 수 있다.
제1 전송 트랜지스터(T22), 제2 전송 트랜지스터(T23) 및 제3 전송 트랜지스터(T25)의 게이트 단자에는 각각 제1 전송 제어 신호(TRANN), 제2 전송 제어 신호(TRANPB) 및 제3 전송 제어 신호(TRAN_C)가 인가된다. 제1 래치 제어 트랜지스터(T27) 및 제2 래치 제어 트랜지스터(T28)의 게이트 단자에는 각각 제1 래치 제어 신호(C1) 및 제2 래치 제어 신호(C2)가 인가된다. 한편, 제1 및 제3 SO 프리차지 트랜지스터(T30, T32)의 게이트 단자에는 각각 제1 및 제2 SO 프리차지 제어 신호(PRCH, SA_PRCH_N)가 인가된다. 제2 SO 프리차지 트랜지스터(T31)의 게이트 단자는 메인 래치(ML2)의 노드(QM)와 연결된다. 한편, 버스 노드 디스차지 트랜지스터(T24)의 게이트 단자에는 버스 노드 디스차지 제어 신호(CB_L)가 인가된다. 한편, 캐시 리셋 트랜지스터(T26)의 게이트 단자에는 캐시 리셋 제어 신호(CRST)가 인가된다.
버스 노드 디스차지 트랜지스터(T24)는 버스 노드(PBUS)와 접지 사이에 연결된다.
도 10에서, 버스 노드 설정부(220)는 페이지 버퍼(PB)에 포함되는 것으로 도시되어 있다. 이 경우, 복수의 페이지 버퍼들(PB1~PBm)이 각각 버스 노드 설정부를 포함하게 될 것이다. 그러나, 버스 노드(PBUS)가 복수의 페이지 버퍼들(PB1~PBm)에 공통적으로 연결되어 있으므로, 버스 노드 설정부(220)는 각각의 페이지 버퍼들에 포함될 필요 없이 버스 노드(PBUS)마다 하나씩만 연결될 수도 있다.
도 10에 도시된 회로를 통해, 페이지 버퍼(PB) 내 메인 래치(ML1)에 저장된 비트 데이터가 캐시 래치(CL)로 전달될 수도 있고, 캐시 래치(CL)에 저장된 비트 데이터가 메인 래치(ML1)에 전달될 수도 있다. 메인 래치(ML1)와 캐시 래치(CL) 사이의 데이터 전달 방법에 대해서는 도 11a 내지 도 14를 참조하여 후술하기로 한다.
도 11a 및 도 11b는 도 10에 도시된 메인 래치의 데이터가 캐시 래치로 전송되는 방법을 설명하기 위한 도면이다.
먼저, 도 11a는 메인 래치(ML1)에 "1"의 비트 데이터가 저장된 경우를 도시한다. 초기에, 캐시 리셋 제어 신호(CRST)가 하이 레벨로 활성화되어, 캐시 래치(CL)의 노드(QC)의 초기 논리값이 0이되며, 노드(QC_N)의 초기 논리값이 1이 된다.
버스 노드 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어, 버스 노드(PBUS)가 0V로 디스차지 된다(①). 한편, 노드(QM)의 논리값이 1이므로 래치 트랜지스터(T21)는 턴온 상태를 유지한다. 이후 제1 전송 트랜지스터(T22) 및 제2 전송 트랜지스터(T23)가 턴온되면 노드(SO)의 전압이 초기 전원 전압(V1)에서 접지 전압(0V)로 낮아지고, 버스 노드(PBUS) 전압은 초기 0V를 유지한다(②).
따라서, 제3 전송 트랜지스터(T25)가 턴온되면, 노드(QC_N)의 논리값이 "1"에서 "0"으로 변경되고, 노드(QC)의 논리값은 "0"에서 "1"로 변경된다(③).
도 11b는 메인 래치(ML1)에 "0"의 비트 데이터가 저장된 경우를 도시한다. 초기에, 캐시 리셋 제어 신호(CRST)가 하이 레벨로 활성화되어, 캐시 래치(CL)의 노드(QC)의 초기 논리값이 0이되며, 노드(QC_N)의 초기 논리값이 1이 된다.
먼저, 버스 노드 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어, 버스 노드(PBUS)가 0V로 디스차지 된다(①). 한편, 메인 래치(ML2)의 노드(QM)의 논리값이 "0"이므로, PMOS 트랜지스터인 제2 SO 프리차지 트랜지스터(T31)가 턴온 상태가 된다. 이 상황에서, 제1 SO 프리차지 제어 신호(PRCH_1)가 로우 레벨로 비활성화되어 제1 SO 프리차지 트랜지스터(T30)가 턴온 된다. 이에 따라 노드(SO)가 전원 전압(V1)으로 프리차지된다. 한편, 제2 전송 트랜지스터(T23)에 인가되는 제2 전송 제어 신호(TRANPB)를 전원 전압(V1)으로 활성화시킨다.
제2 전송 트랜지스터(T23)의 게이트 전압이 제2 전송 제어 신호(TRANB)에 의한 전원 전압(V1)이고, 제2 전송 트랜지스터(T23)의 드레인 전압, 즉 노드(SO)의 전압 또한 전원 전압(V1)이므로, 제2 전송 트랜지스터(T23)의 소스 전압, 즉 버스 노드(PBUS)의 전압은 (V1-Vth)가 된다(②). 여기에서, Vth는 제2 전송 트랜지스터(T23)의 문턱 전압에 해당하는 값이다. 도 11b에 도시된 실시 예에서 제2 전송 트랜지스터(T23)의 게이트에 인가되는 전압은 전원 전압(V1)이다. 실시 예에 따라, 제2 전송 트랜지스터(T23)의 게이트에 전압은 전원 전압(V1)보다 약간 낮은 전압을 사용할 수도 있다.
버스 노드(PBUS)의 전압이 (V1-Vth)인 상황에서 제3 전송 제어 신호(TRAN_C)를 하이 레벨로 활성화시킨다. 이에 따라, 노드(QC_N)의 논리값이 초기 "1"을 유지하고, 노드(QC)의 논리값 또한 초기 "1"을 유지한다. 즉, 메인 래치(ML2)에 저장된 비트 데이터가 "1"인 경우 캐시 래치(CL) 또한 "1"의 비트 데이터를 유지한다.
도 12는 메인 래치의 데이터가 캐시 래치로 전송되는 과정을 설명하기 위한 타이밍도이다.
도 12에서, 버스 디스차지 제어 신호(CB_L), 제1 및 제2 전송 제어 신호(TRANA, TRANB), 제3 전송 제어 신호(TRANC), 제1 SO 프리차지 제어 신호(PRCH_1)의 전압 레벨과, 버스 노드(PBUS) 및 노드(SO)의 전압 레벨에 대한 타이밍도가 순차적으로 도시되어 있다. 기간(t1~t4)은 메인 래치(ML2)의 노드(QM)의 논리값이 "1"인 경우의 동작을 도시하고, 기간(t4~t7)은 메인 래치(ML2)의 노드(QM)의 논리값이 "0"인 경우의 동작을 도시한다.
먼저, 시간(t1)에서 버스 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어 버스 노드(PBUS)가 0V로 디스차지 된다. 시간(t2)에 제1 및 2 전송 제어 신호(TRANA, TRANB)를 전원 전압(V1)으로 활성화시키면, 노드(SO)의 전압이 0V가 되고, 버스 노드(PBUS)의 전압은 초기 0V를 유지한다. 노드(QM)의 논리값이 "1"이므로, 제2 SO 프리차지 트랜지스터(T31)는 턴 오프 상태를 유지한다. 이에 따라 시간(t2)에 제1 SO 프리차지 제어 신호(PRCH_1)를 로우 레벨로 활성화시켜도 노드(SO)의 전압은 0V가 된다.
이후 시간(t3)에 제3 전송 제어 신호(TRANC)를 전원 전압(V1)으로 활성화시키면 캐시 래치(CL)에 저장된 값이 1로 변경된다.
이후, 시간(t4)에 다시 버스 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어 버스 노드(PBUS)가 0V로 디스차지 된다. 노드(QM)의 논리값이 "0"이므로, 제2 SO 프리차지 트랜지스터(TR31)은 턴온 상태를 유지한다. 시간(t5)에 제1 SO 프리차지 제어 신호(PRCH_1)를 로우 레벨로 활성화시키면 노드(SO)의 전압은 V1이 된다. 한편, 시간(t5)에 제2 전송 제어 신호(TRANB)가 전원 전압(V1)으로 활성화됨에 따라 버스 노드(PBUS)의 전압 값이 초기 0V에서 (V1-Vth)으로 상승한다. 이후 시간(t6)에 제3 전송 제어 신호(TRANC)를 하이 레벨, 즉 전원 전압(V1)으로 활성화시키더라도, 캐시 래치(CL)에 저장된 값은 0을 유지한다.
도 8a 및 도 8b 에 도시된 실시 예를 참조하면, 메인 래치(ML1)에서 캐시 래치(CL)로 데이터를 전송하는 과정에서 버스 노드(PBUS)의 전압은 0V와 전원 전압(V1) 사이를 스윙한다. 반면, 도 12를 참조하면, 버스 노드(PBUS)의 전압 레벨은 0V와 (V1-Vth)V 사이를 스윙한다. 따라서, 도 10 내지 도 12의 실시 예에 의하면, 버스 노드(PBUS)의 전압 스윙 폭이 작기 때문에 전류를 보다 적게 소모한다. 이에 따라 메인 래치와 캐시 래치 사이의 데이터 전송 시 소모되는 피크 전류를 감소시킬 수 있다.
도 13a 및 도 13b는 도 10에 도시된 캐시 래치의 데이터가 메인 래치로 전송되는 방법을 설명하기 위한 도면이다.
먼저, 도 13a는 캐시 래치(CL)에 "1"의 비트 데이터가 저장된 경우를 도시한다. 캐시 래치(CL)에 "1"의 비트 데이터가 저장되어 있으므로, 노드(QC)가 1의 논리값을 갖는다.
버스 노드 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어, 버스 노드(PBUS)가 0V로 디스차지 된다(①). 이후에 제1 및 제2 SO 프리차지 제어 신호(PRCH_1, PRCH_2)를 로우 레벨로 활성화하여 노드(SO)를 전원 전압(V1)으로 프리차지한다(②). 노드(SO)가 전원 전압(V1)으로 프리차지 되었으므로 래치 전송 트랜지스터(T29)는 턴 온 상태가 된다. 이 상황에서 제2 래치 제어 신호(C2)를 하이 레벨로 활성화하여 제2 래치 제어 트랜지스터를 턴 온한다. 이에 따라, 메인 래치(ML2)의 노드(QM_N)가 "0"의 논리값으로 초기화되고, 노드(QM)가 "1"의 논리값으로 초기화된다.
이후, 제3 전송 제어 신호(TRANC)를 하이 레벨, 즉 전원 전압(V1) 레벨로 활성화하고, 제3 전송 제어 신호(TRANC)가 활성화된 상태에서 제2 전송 제어 신호(TRANB)를 활성화한다. 캐시 래치(CL)의 노드(QC_N)의 논리값이 "0"이므로, 버스 노드(PBUS)의 전압은 0V를 유지하고, 노드(SO)의 전압은 초기 V1에서 0V로 낮아진다(③).
노드(SO)의 전압이 0V이므로, 래치 전송 트랜지스터(T29)는 턴오프된다. 이후 제1 래치 제어 신호(C1)를 하이 레벨로 활성화하더라도 노드(QM)의 논리값은 "1"로 유지된다.
한편, 도 13b는 캐시 래치(CL)에 "0"의 비트 데이터가 저장된 경우를 도시한다. 캐시 래치(CL)에 "0"의 비트 데이터가 저장되어 있으므로, 노드(QC)가 0의 논리값을 갖는다.
버스 노드 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어, 버스 노드(PBUS)가 0V로 디스차지 된다(①). 이후에 제1 및 제2 SO 프리차지 제어 신호(PRCH_1, PRCH_2)를 로우 레벨로 활성화하여 노드(SO)를 전원 전압(V1)으로 프리차지한다(②). 노드(SO)가 전원 전압(V1)으로 프리차지 되었으므로 래치 전송 트랜지스터(T29)는 턴 온 상태가 된다. 이 상황에서 제2 래치 제어 신호(C2)를 하이 레벨로 활성화하여 제2 래치 제어 트랜지스터를 턴 온한다. 이에 따라, 메인 래치(ML2)의 노드(QM_N)가 "0"의 논리값으로 초기화되고, 노드(QM)가 "1"의 논리값으로 초기화된다.
이후, 제3 전송 제어 신호(TRANC)를 하이 레벨로 활성화한다. 노드(QC_N)의 논리값은 "1"이며, 캐시 래치(CL)의 내부 전원 전압이 전원 전압(V1)인 경우 노드(QC_N)의 전압 또한 전원 전압(V1)이 될 수 있다. 제3 전송 제어 신호(TRANC)가 전원 전압(V1)으로 활성화됨에 따라, 제3 전송 트랜지스터(T25)의 게이트에 전원 전압(V1)이 인가된다.
제3 전송 트랜지스터(T25)의 게이트 전압이 제3 전송 제어 신호(TRANC)에 의한 전원 전압(V1)이고, 제3 전송 트랜지스터(T25)의 드레인 전압, 즉 노드(QC_N)의 전압 또한 전원 전압(V1)이므로, 제3 전송 트랜지스터(T25)의 소스 전압, 즉 버스 노드(PBUS)의 전압은 (V1-Vth)가 된다(③). 여기에서, Vth는 제3 전송 트랜지스터(T25)의 문턱 전압에 해당하는 값이다. 도 13b에 도시된 실시 예에서 제3 전송 트랜지스터(T25)의 게이트에 인가되는 전압은 전원 전압(V1)이다. 실시 예에 따라, 제3 전송 트랜지스터(T23)의 게이트에 인가되는 전압은 전원 전압(V1)보다 약간 낮은 전압을 사용할 수도 있다.
버스 노드(PBUS)의 전압이 (V1-Vth)인 상황에서 제2 전송 제어 신호(TRAN_B)를 하이 레벨로 활성화시킨다. 이에 따라, 노드(SO)의 전압이 초기의 전압값인 V1을 유지한다. 노드(SO)의 전압이 V1이므로, 래치 전송 트랜지스터(T29)는 턴온된다. 이후 제1 래치 제어 신호(C1)를 하이 레벨로 활성화하면 노드(QM)의 논리값이 "1"에서 "0"으로 변경된다.
도 14는 캐시 래치의 데이터가 메인 래치로 전송되는 과정을 설명하기 위한 타이밍도이다.
도 14에서, 버스 디스차지 제어 신호(CB_L), 제2 전송 제어 신호(TRANB), 제3 전송 제어 신호(TRANC), 제1 및 제2 SO 프리차지 제어 신호(PRCH_1. PRCH_2)의 전압 레벨과, 버스 노드(PBUS) 및 노드(SO)의 전압 레벨에 대한 타이밍도가 순차적으로 도시되어 있다. 기간(t11~t14)은 캐시 래치(CL)의 노드(QC)의 논리값이 "1"인 경우의 동작을 도시하고, 기간(t14~t17)은 캐시 래치(CL)의 노드(QC)의 논리값이 "0"인 경우의 동작을 도시한다.
먼저, 시간(t11)에서 버스 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어 버스 노드(PBUS)가 0V로 디스차지 된다. 한편, 시간(t11)에서 제1 및 제2 SO 프리차지 제어 신호(PRCH_1. PRCH_2)가 로우 레벨로 활성화되어 노드(SO)가 전원 전압(V1)으로 프리차지 된다.
시간(t12)에 제3 전송 제어 신호(TRANC)를 전원 전압(V1)으로 활성화 시키고, 시간(t13)에 제2 전송 제어 신호(TRANB)를 전원 전압(V1)으로 활성화 시킨다. 캐시 래치(CL)의 노드(QC_N)의 논리값이 "0"이므로, 버스 노드(PBUS)의 전압은 0V를 유지하고, 노드(SO)의 전압은 초기 V1에서 0V로 낮아진다. 따라서, 메인 래치(ML2)에 저장된 데이터 비트의 값은 "1"로 유지된다.
이후, 시간(t14)에 다시 버스 디스차지 제어 신호(CB_L)가 하이 레벨로 활성화되어 버스 노드(PBUS)가 0V로 디스차지 된다. 한편, 시간(t11)에서 제1 및 제2 SO 프리차지 제어 신호(PRCH_1. PRCH_2)가 로우 레벨로 활성화되어 노드(SO)가 전원 전압(V1)으로 프리차지 된다.
시간(t15)에 제3 전송 제어 신호(TRANC)를 전원 전압(V1)으로 활성화 시킨다. 캐시 래치(CL)의 노드(QC_N)의 논리값이 "1"이므로, 제3 전송 제어 신호(TRANC)가 전원 전압(V1)으로 활성화됨에 따라 버스 노드(PBUS)의 전압 값이 초기 0V에서 (V1-Vth)V로 상승한다. 이후 시간(t16)에 제2 전송 제어 신호(TRANB)를 전원 전압(V1)으로 활성화 시킨다. 노드(SO)의 전압은 초기 V1을 유지하고, 메인 래치(ML2)에 저장된 데이터 비트의 값은 "1"에서 "0"으로 변경된다.
도 9a 및 도 9b 에 도시된 실시 예를 참조하면, 캐시 래치(CL)에서 메인 래치(ML1)로 데이터를 전송하는 과정에서 버스 노드(PBUS)의 전압은 0V와 전원 전압(V1) 사이를 스윙한다. 반면, 도 14를 참조하면, 버스 노드(PBUS)의 전압 레벨은 0V와 (V1-Vth) 사이를 스윙한다. 따라서, 도 10 내지 도 14의 실시 예에 의하면, 버스 노드(PBUS)의 전압 스윙 폭이 작기 때문에 전류를 보다 적게 소모한다. 이에 따라 메인 래치와 캐시 래치 사이의 데이터 전송 시 소모되는 피크 전류를 감소시킬 수 있다.
도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 14를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 리드, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 16에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 캐시 버퍼 210, 220: 버스 노드 설정부
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 캐시 버퍼 210, 220: 버스 노드 설정부
Claims (19)
- 데이터를 저장하는 메모리 셀;
상기 메모리 셀과 비트 라인으로 연결되어, 상기 메모리 셀에 데이터를 저장하거나 상기 메모리 셀로부터 데이터를 리드하는 적어도 하나의 페이지 버퍼; 및
버스 노드를 통해 상기 적어도 하나의 페이지 버퍼와 연결되는 적어도 하나의 캐시 래치를 포함하는 반도체 메모리 장치로서,
상기 적어도 하나의 페이지 버퍼와 상기 적어도 하나의 캐시 래치 사이의 비트 데이터 전송 시, 상기 페이지 버퍼는 상기 버스 노드를 디스차지한 이후에 데이터 전송 동작을 시작하는 것을 특징으로 하는, 반도체 메모리 장치. - 제1 항에 있어서, 상기 페이지 버퍼는:
메인 래치;
상기 메인 래치에 게이트 단자가 연결되는 래치 트랜지스터;
상기 래치 트랜지스터와 제1 노드 사이에 연결되는 제1 전송 트랜지스터;
상기 제1 전송 트랜지스터와 버스 노드 사이에 연결되는 제2 전송 트랜지스터; 및
상기 버스 노드와 접지 사이에 연결되는 버스 노드 디스차지 트랜지스터를 포함하는 것을 특징으로 하는, 반도체 메모리 장치. - 제2 항에 있어서, 상기 버스 노드와 상기 적어도 하나의 캐시 래치 사이에 연결되는 제3 전송 트랜지스터를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
- 제3 항에 있어서, 상기 메인 래치로부터 상기 캐시 래치로 비트 데이터를 전송하는 경우에, 상기 페이지 버퍼는,
상기 버스 노드 디스차지 트랜지스터를 턴온하여 상기 버스 노드의 전압을 0V로 초기화하고,
상기 제1 내지 제3 전송 트랜지스터를 턴온하여 상기 메인 래치에 저장된 비트 데이터에 기초하여 상기 캐시 래치에 저장되는 비트 데이터 값을 조작하는 것을 특징으로 하는, 반도체 메모리 장치. - 제4 항에 있어서, 상기 제1 노드는 전원 전압으로 초기화되고,
상기 제1 내지 제3 전송 트랜지스터의 게이트 단자에는 상기 전원 전압이 인가되는 것을 특징으로 하는, 반도체 메모리 장치. - 제5 항에 있어서, 상기 메인 래치에 저장된 비트 데이터가 1인 경우, 상기 제1 및 제2 전송 트랜지스터가 턴온된 이후에 상기 버스 노드의 전압값이 0V로 유지되는 것을 특징으로 하는, 반도체 메모리 장치.
- 제6 항에 있어서, 상기 캐시 래치의 비트 데이터는 0으로 초기화되고,
상기 제3 트랜지스터가 턴온된 이후에 상기 캐시 래치에 저장된 비트 데이터가 초기 0에서 1로 변경되는 것을 특징으로 하는, 반도체 메모리 장치. - 제5 항에 있어서, 상기 페이지 버퍼는:
상기 제1 노드와 전원 전압 사이에 연결되는 제1 및 제2 프리차지 트랜지스터;
상기 제1 및 제2 프리차지 트랜지스터 사이의 제2 노드와 전원 전압 사이에 연결되는 제3 프리차지 트랜지스터를 더 포함하고,
상기 제2 프리차지 트랜지스터의 게이트 단자는 상기 메인 래치에 연결되고,
상기 메인 래치에 저장된 비트 데이터가 0인 경우, 상기 제1 및 제2 프리차지 트랜지스터를 턴온하여 상기 제1 노드를 상기 전원 전압으로 프리차지하고,
상기 제1 및 제2 전송 트랜지스터가 턴온된 이후에 상기 버스 노드의 전압값이 상기 전원 전압과 상기 제2 전송 트랜지스터의 문턱 전압 값의 차이에 해당하는 값만큼 상승하는 것을 특징으로 하는, 반도체 메모리 장치. - 제8 항에 있어서, 상기 캐시 래치에 저장된 비트 데이터는 0으로 초기화되고,
상기 제3 트랜지스터가 턴온된 이후에 상기 캐시 래치에 저장된 비트 데이터가 초기 0을 유지하는 것을 특징으로 하는, 반도체 메모리 장치. - 제3 항에 있어서, 상기 페이지 버퍼는:
상기 제1 노드와 전원 전압 사이에 연결되는 제1 및 제2 프리차지 트랜지스터;
상기 제1 및 제2 프리차지 트랜지스터 사이의 제2 노드와 전원 전압 사이에 연결되는 제3 프리차지 트랜지스터를 더 포함하고,
상기 제2 프리차지 트랜지스터의 게이트 단자는 상기 메인 래치에 연결되는 것을 특징으로 하는, 반도체 메모리 장치. - 제10 항에 있어서,
상기 캐시 래치로부터 상기 메인 래치로 비트 데이터를 전송하는 경우에, 상기 페이지 버퍼는,
상기 버스 노드 디스차지 트랜지스터를 턴온하여 상기 버스 노드의 전압을 0V로 초기화하고,
상기 제1 및 제3 프리차지 트랜지스터를 턴온하여 상기 제1 노드를 프리차지하고,
상기 제3 전송 트랜지스터 및 상기 제2 전송 트랜지스터를 턴온하여 상기 제1 노드의 전압값을 조절하고,
상기 제1 노드의 전압값에 기초하여 상기 메인 래치에 데이터를 저장하는 것을 특징으로 하는, 반도체 메모리 장치. - 제11 항에 있어서, 상기 캐시 래치에 저장된 비트 데이터가 1인 경우,
상기 제3 트랜지스터가 턴온된 이후에 상기 버스 노드의 전압이 0V를 유지하고,
상기 제2 트랜지스터가 턴온된 이후에 상기 제1 노드의 전압값이 0V로 변경되는 것을 특징으로 하는, 반도체 메모리 장치. - 제12 항에 있어서, 상기 메인 래치의 비트 데이터는 1로 초기화되고,
0V로 변경된 상기 제1 노드의 전압에 따라, 상기 메인 래치에 저장된 비트 데이터가 초기 1을 유지되는 것을 특징으로 하는, 반도체 메모리 장치. - 제11 항에 있어서, 상기 캐시 래치에 저장된 비트 데이터가 0인 경우, 상기 제3 트랜지스터가 턴온된 이후에 상기 버스 노드의 전압값이 상기 전원 전압과 상기 제3 전송 트랜지스터의 문턱 전압 값의 차이에 해당하는 값만큼 상승하고,
상기 제2 트랜지스터가 턴온된 이후에 상기 제1 노드의 전압값이 상기 전원 전압을 유지하는 것을 특징으로 하는, 반도체 메모리 장치. - 제14 항에 있어서, 상기 메인 래치의 비트 데이터는 1로 초기화되고,
상기 전원 전압으로 유지된 상기 제1 노드의 전압값에 따라, 상기 메인 래치에 저장된 비트 데이터가 초기 1에서 0으로 변경되는 것을 특징으로 하는, 반도체 메모리 장치. - 메인 래치를 포함하는 페이지 버퍼;
버스 노드를 통해 상기 페이지 버퍼와 연결되는 캐시 래치를 포함하는 반도체 메모리 장치로서,
상기 메인 래치와 상기 캐시 래치 사이의 비트 데이터 전송 시에, 상기 페이지 버퍼는 상기 버스 노드를 접지 전압으로 디스차지한 이후에 데이터 전송 동작을 시작하는 것을 특징으로 하는, 반도체 메모리 장치. - 제16 항에 있어서, 상기 페이지 버퍼는:
메인 래치;
상기 메인 래치에 게이트 단자가 연결되는 래치 트랜지스터;
상기 래치 트랜지스터와 제1 노드 사이에 연결되는 제1 전송 트랜지스터;
상기 제1 전송 트랜지스터와 버스 노드 사이에 연결되는 제2 전송 트랜지스터; 및
상기 버스 노드와 접지 사이에 연결되는 버스 노드 디스차지 트랜지스터를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치. - 제17 항에 있어서, 상기 버스 노드와 상기 캐시 래치 사이에 연결되는 제3 전송 트랜지스터를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
- 제18 항에 있어서, 상기 페이지 버퍼는:
상기 제1 노드와 전원 전압 사이에 연결되는 제1 및 제2 프리차지 트랜지스터;
상기 제1 및 제2 프리차지 트랜지스터 사이의 제2 노드와 전원 전압 사이에 연결되는 제3 프리차지 트랜지스터를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
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