KR102347183B1 - 비휘발성 메모리 장치 - Google Patents

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KR102347183B1
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Abstract

본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 기판 위에 수직으로 적층된 복수의 메모리 셀들이 배치된 메모리 셀 어레이 영역과, 제1 및 제2 페이지 버퍼들이 배치되는 페이지 버퍼 영역을 포함한다. 메모리 셀 어레이 영역과 제1 페이지 버퍼 사이의 제1 거리는, 메모리 셀 어레이 영역과 제2 페이지 버퍼 사이의 제2 거리보다 짧다. 제1 페이지 버퍼는 제1 제어 신호에 따라 구동되는 제1 트랜지스터를 포함하고, 제2 페이지 버퍼는 제1 제어 신호에 상응하는 제2 제어 신호에 따라 구동되는 제2 트랜지스터를 포함하며, 제1 및 제2 트랜지스터들에 대한 설계 조건들 및 공정 조건들 중 적어도 하나는 서로 다르다.

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것이며, 더욱 상세하게는, 3D(dimensional) 메모리 셀 어레이를 포함하는 수직형 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 수직형 비휘발성 메모리 장치는 3D 메모리 셀 어레이 및 주변 회로를 포함할 수 있다. 이때, 주변 회로에 포함된 트랜지스터들은 3D 메모리 셀 어레이의 형성 공정에 의한 몰드 스트레스(mold stress)를 받을 수 있다.
본 개시의 기술적 사상은 몰드 스트레스로 인한 페이지 버퍼들의 위치에 따른 주요 트랜지스터들의 문턱 전압 차이를 보상할 수 있는 비휘발성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 기판 위에 수직으로 적층된 복수의 메모리 셀들이 배치된 메모리 셀 어레이 영역, 및 제1 및 제2 페이지 버퍼들이 배치되며, 상기 메모리 셀 어레이 영역과 상기 제1 페이지 버퍼 사이의 제1 거리는, 상기 메모리 셀 어레이 영역과 상기 제2 페이지 버퍼 사이의 제2 거리보다 짧은, 페이지 버퍼 영역을 포함하고, 상기 제1 페이지 버퍼는 제1 제어 신호에 따라 구동되는 제1 트랜지스터를 포함하고, 상기 제2 페이지 버퍼는 상기 제1 제어 신호에 상응하는 제2 제어 신호에 따라 구동되는 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터들에 대한 설계 조건들 및 공정 조건들 중 적어도 하나는 서로 다르다.
또한, 본 개시의 다른 기술적 사상에 따른 비휘발성 메모리 장치는 기판 기판 상에 수직으로 적층된 복수의 메모리 셀들이 배치된 메모리 셀 어레이 영역, 및 제1 및 제2 페이지 버퍼들이 배치되며, 상기 메모리 셀 어레이 영역과 상기 제1 페이지 버퍼 사이의 제1 거리는, 상기 메모리 셀 어레이 영역과 상기 제2 페이지 버퍼 사이의 제2 거리보다 짧은, 페이지 버퍼 영역을 포함하고, 상기 제1 페이지 버퍼는 제1 제어 신호에 따라 구동되고 제1 사이즈를 갖는 제1 트랜지스터를 포함하고, 상기 제2 페이지 버퍼는 상기 제1 제어 신호에 상응하는 제2 제어 신호에 따라 구동되고 상기 제1 사이즈와 다른 제2 사이즈를 갖는 제2 트랜지스터를 포함한다.
본 개시의 기술적 사상에 따르면, 페이지 버퍼들의 위치에 따라, 페이지 버퍼들 각각에 포함된 동일 목적 트랜지스터들의 사이즈, 위치 또는 임플란트 농도 등을 서로 다르게 함으로써, 동일 목적 트랜지스터들의 문턱 전압 차이를 보상할 수 있다. 구체적으로, 메모리 셀 어레이 영역에 인접한 페이지 버퍼에 포함된 트랜지스터의 문턱 전압을 변경함으로써, 동일 목적 트랜지스터들의 문턱 전압 차이를 보상할 수 있다.
도 1은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 3은 도 2의 메모리 블록을 나타내는 사시도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 셀 어레이와 페이지 버퍼 유닛을 상세하게 나타낸다.
도 5a는 본 개시의 일 실시예에 따른 페이지 버퍼의 일 예를 나타내는 회로도이다.
도 5b는 도 5a의 페이지 버퍼에 인가되는 제어 신호들을 예시적으로 나타내는 타이밍도이다.
도 6은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃이다.
도 7은 도 6의 페이지 버퍼 영역에 배치된 제1 및 제2 페이지 버퍼들을 나타내는 개략적으로 상면도이다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼 영역의 일 예(220a)의 레이아웃이다.
도 9a는 도 8의 서로 다른 Y 지점들에 배치된 페이지 버퍼들에 각각 포함된 트랜지스터들의 문턱 전압 산포를 나타내고, 도 9b는 도 8의 서로 다른 X 지점들에 배치된 페이지 버퍼들에 각각 포함된 트랜지스터들의 문턱 전압 산포를 나타낸다.
도 10은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 11은 본 개시의 일 실시예에 따른 페이지 버퍼들의 위치에 따른 트랜지스터들의 문턱 전압 개선을 나타낸다.
도 12는 본 개시의 일 실시예에 따른 페이지 버퍼 유닛을 상세하게 나타내는 회로도이다.
도 13은 본 개시의 일 실시예에 따른 페이지 버퍼 영역의 일 예의 레이아웃이다.
도 14a는 본 개시의 비교예에 따른 페이지 버퍼 영역을 나타내고, 도 14b는 본 개시의 일 실시예에 따른 페이지 버퍼 영역을 나타낸다.
도 15a 내지 도 15c는 본 개시의 실시예들에 따른 비휘발성 메모리 장치의 제조 공정에 이용되는 이온 주입 마스크를 나타낸다.
도 16은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치(100)를 나타내는 블록도이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 유닛(120), 로우 디코더(130), 제어 로직(140), 및 전압 생성부(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 페이지 버퍼 유닛(120)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 낸드 스트링들을 포함할 수 있고, 각 낸드 스트링은 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 싱글 레벨 셀(Single Level Cell, SLC), 멀티 레벨 셀(Multi Level Cell, MLC) 또는 트리플 레벨 셀(Triple Level Cell, TLC)로 이용될 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1 내지 BLKz) 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있고, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 개시의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
제어 로직(140)은 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(140)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 구체적으로, 제어 로직(140)은 전압 생성부(150)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(130)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼 유닛(120)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(140)은 전압 생성부(150), 로우 디코더(130) 및 페이지 버퍼 유닛(120)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(150)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(150)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(150)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다. 또한, 전압 생성부(150)는 메모리 셀 어레이(110)에 제공할 소거 전압을 더 생성할 수 있다.
로우 디코더(130)는 로우 어드레스(X-ADDR)에 응답하여, 메모리 블록들(BLK1 내지 BLKz) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 페이지 버퍼 유닛(120)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼 유닛(120)은 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.
페이지 버퍼 유닛(120)은 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있다. 일 실시예에서, 각 페이지 버퍼는 하나의 비트 라인에 연결될 수 있다. 일 실시예에서, 각 페이지 버퍼는 하나의 비트 라인 그룹에 연결될 수 있고, 하나의 비트 라인 그룹에 포함된 복수의 비트 라인들은 하나의 페이지 버퍼를 공유할 수 있다. 예를 들어, 네 개의 비트 라인들은 하나의 비트 라인 그룹을 구성할 수 있고, 네 개의 비트 라인들은 하나의 페이지 버퍼를 공유할 수 있다.
복수의 페이지 버퍼들(PB1 내지 PBn) 각각은 실질적으로 서로 동일한 구성을 가질 수 있다. 구체적으로, 복수의 페이지 버퍼들(PB1 내지 PBn)은 대응하는 동일 기능을 수행하는 트랜지스터들(예를 들어, 도 4의 TRa 내지 TRn)을 각각 포함할 수 있다. 일 실시예에서, 트랜지스터들에 대한 설계 조건들 및 공정 조건들 중 적어도 하나는 서로 다를 수 있다. 이에 대해 도 4를 참조하여 더욱 상세하게 설명하기로 한다.
도 2는 도 1의 메모리 셀 어레이(110)에 포함된 메모리 블록의 일 예(BLKa)의 등가 회로를 나타내는 회로도이다.
도 2를 참조하면, 메모리 블록(BLKa)은 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있고, 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 도 4에서는 세 개의 스트링 선택 라인들(SSL1 내지 SSL3)이 동일 높이의 워드 라인을 공유하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 두 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다. 다른 예를 들어, 네 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다.
도 2에서, 각 스트링은 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 스트링 선택 트랜지스터 및 하부 스트링 선택 트랜지스터를 포함할 수 있다. 또한, 도 2에서, 각 스트링은 하나의 그라운드 선택 트랜지스터(GST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 그라운드 선택 트랜지스터 및 하부 그라운드 선택 트랜지스터를 포함할 수 있다. 이때, 상부 그라운드 선택 트랜지스터는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있고, 하부 그라운드 선택 트랜지스터는 공통 그라운드 선택 라인에 공통으로 연결될 수 있다.
도 3은 도 2의 메모리 블록(BLKa)을 나타내는 사시도이다.
도 3을 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 3에서는, 메모리 블록(BLKa)이 두 개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 세 개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 X 방향을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, X 방향을 따라 신장되는 복수의 절연막들(IL)이 Z 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 Z 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, X 방향을 따라 순차적으로 배치되며, Z 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, Y 방향으로 신장되고 X 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 4는 본 개시의 일 실시예에 따른 메모리 셀 어레이(110)와 페이지 버퍼 유닛(120)을 상세하게 나타낸다.
도 4를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제n 낸드 스트링들(NS1 내지 NSn)을 포함할 수 있고, 페이지 버퍼 유닛(120)은 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있다. 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 낸드 스트링(NS1)에 연결되고, 제2 페이지 버퍼(PB2)는 제2 비트 라인(BL2)을 통해 제2 낸드 스트링(NS2)에 연결되며, 제n 페이지 버퍼(PBn)는 제n 비트 라인(BLn)을 통해 제n 낸드 스트링(NSn)에 연결될 수 있다.
일 실시예에서, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)은 제1 방향(예를 들어, Y 방향)을 따라 서로 인접할 수 있다. 이에 따라, 제1 페이지 버퍼(PB1)는 메모리 셀 어레이(110)에 가장 인접할 수 있고, 제2 페이지 버퍼(PB2)는 메모리 셀 어레이(110)에 두 번째로 인접할 수 있다. 이와 같이, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)은 Y 방향에 따른 위치가 서로 다르게 배치될 수 있고, 이로써, 메모리 셀 어레이(110)에서 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)까지의 거리들은 서로 다를 수 있다.
제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)은 대응하는 동일 기능을 수행하는 제1 내지 제n 트랜지스터들(TRa 내지 TRn)을 각각 포함할 수 있다. 구체적으로, 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 독출 및 기입 동작 시에, 제1 내지 제n 트랜지스터들(TRa 내지 TRn)은 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)에서 각각 대응하는 동일 기능을 수행할 수 있다. 이에 따라, 제1 내지 제n 트랜지스터들(TRa 내지 TRn)을 동일 목적 트랜지스터들이라고 지칭할 수도 있다.
제1 내지 제n 트랜지스터들(TRa 내지 TRn)은 서로 상응하는 제1 내지 제n 제어 신호들(CON1 내지 CONn)에 따라 각각 구동될 수 있다. 제1 내지 제n 제어 신호들(CON1 내지 CONn)은 제어 로직(예를 들어, 도 1의 140)으로부터 수신될 수 있다. 일 실시예에서, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)이 활성화되는 구간에서, 제1 내지 제n 제어 신호들(CON1 내지 CONn)의 전압 레벨들은 서로 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)이 활성되는 구간 중 적어도 일부 구간에서, 제1 내지 제n 제어 신호들(CON1 내지 CONn)의 전압 레벨들은 서로 다를 수도 있다.
실시예에 따라, 제1 내지 제n 트랜지스터들(TRa 내지 TRn)에 대한 설계 조건들은 서로 다를 수 있다. 일 실시예에서, 설계 조건은 트랜지스터 사이즈일 수 있고, 제1 내지 제n 트랜지스터들(TRa 내지 TRn)의 사이즈들은 서로 다를 수 있다. 예를 들어, 제1 트랜지스터(TRa)의 너비는 제2 트랜지스터(TRb)의 너비와 다를 수 있다. 예를 들어, 제2 트랜지스터(TRa)의 길이는 제2 트랜지스터(TRb)의 길이와 다를 수 있다. 이에 대해 도 7 내지 도 11을 참조하여 후술하기로 한다. 일 실시예에서, 설계 조건은 레이아웃 배치일 수 있고, 제1 내지 제n 트랜지스터들(TRa 내지 TRn)은 각 페이지 버퍼(PB1 내지 PBn)가 배치되는 영역에서 서로 다른 위치에 배치될 수 있다. 이에 대해 도 12 내지 도 14b를 참조하여 후술하기로 한다.
실시예에 따라, 제1 내지 제n 트랜지스터들(TRa 내지 TRn)에 대한 공정 조건들은 서로 다를 수 있다. 일 실시예에서, 공정 조건은 트랜지스터 형성을 위한 이온 임플란트 공정에 적용되는 임플란트 농도일 수 있고, 제1 내지 제n 트랜지스터들(TRa 내지 TRn)에 대한 임플란트 농도들은 서로 다를 수 있다. 예를 들어, 제1 트랜지스터(TRa)에 대한 제1 임플란트 농도는 제2 트랜지스터(TRb)에 대한 제2 임플란트 농도보다 높을 수 있다.
도 5a는 본 개시의 일 실시예에 따른 페이지 버퍼의 일 예(PB)를 나타내는 회로도이다.
도 5a를 참조하면, 페이지 버퍼(PB)는 도 4의 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn) 중 하나에 대응할 수 있고, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)은 실질적으로 서로 동일한 구성을 가질 수 있다. 페이지 버퍼(PB)는 센싱 노드(SO)에 각각 연결되는 프리차지 회로(Precharge Circuit)(PC), 센싱 래치(Sensing Latch)(SL), 데이터 래치(Data Latch)(DL) 및 캐쉬 래치(Cache Latch)(CL)를 포함할 수 있다. 데이터 래치(DL)의 개수는 메모리 셀에 저장되는 데이터 비트에 따라 변경될 수 있다. 또한, 페이지 버퍼(PB)는 비트 라인 선택 트랜지스터(TR1), 비트 라인 전압 제어 트랜지스터(TR2), 프리차지 트랜지스터(TR3) 및 모니터링 트랜지스터들(TR4 내지 TR6)을 더 포함할 수 있다.
페이지 버퍼(PB)에서, 프리차지 회로(PC), 비트 라인 전압 제어 트랜지스터(TR2), 프리차지 트랜지스터(TR3), 모니터링 트랜지스터들(TR4, TR5), 센싱 래치(SL) 및 데이터 래치(DL)는 메인 유닛(Main Unit)(MU)을 구성할 수 있다. 메인 유닛(MU)은 페이지 버퍼(PB) 내의 주요 트랜지스터들을 포함하고, 본 명세서에서는, "페이지 버퍼"가 실질적으로 "메인 유닛"을 지칭할 수도 있다. 비트 라인 선택 트랜지스터(TR1)는 고전압 트랜지스터로 구현되므로, 복수의 페이지 버퍼들에 포함된 고전압 트랜지스터들은 메인 유닛(MU)과 다른 웰 영역에 배치될 수 있다. 또한, 캐쉬 래치(CL)는 데이터 라인과 직접 연결되므로, 복수의 페이지 버퍼들에 포함된 캐쉬 래치들은 페이지 버퍼 영역의 하단에 배치할 수 있다.
페이지 버퍼(PB)는 비트 라인(BL)을 통해 낸드 스트링과 연결될 수 있다. 페이지 버퍼(PB)는 프로그램 동작 시 낸드 스트링에 포함된 메모리 셀들 중 선택된 메모리 셀의 프로그램 완료 여부를 검증한다. 구체적으로, 페이지 버퍼(PB)는 프로그램 검증 동작 시 비트 라인(BL)을 통해서 감지된 데이터를 센싱 래치(SL)에 저장한다. 센싱 래치(SL)에 저장된 감지된 데이터에 따라서 타깃 데이터가 저장된 데이터 래치(DL)가 설정된다. 예를 들면, 감지된 데이터가 프로그램 완료된 것을 나타내는 경우, 데이터 래치(DL)는 후속되는 프로그램 루프에서 선택된 메모리 셀에 대한 프로그램 금지(inhibit) 설정으로 전환된다.
페이지 버퍼(PB)은 제어 로직(예를 들어, 도 1의 140)으로부터, 센싱 래치(SL)에 저장된 데이터를 데이터 래치(DL)에 저장하기 위한 셋 펄스(Set Pulse)(SP)를 수신할 수 있다. 셋 펄스(SP)에 응답하여 페이지 버퍼(PB)는 센싱 래치(SL)에 저장된 데이터에 따라서 데이터 래치(DL)를 설정할 수 있다. 캐시 래치(CL)는 외부에서 제공되는 입력 데이터를 일시 저장할 수 있다. 프로그램 동작 시, 캐시 래치(CL)에 저장되는 타깃 데이터가 데이터 래치(DL)에 저장될 수 있다.
도 5b는 도 5a의 페이지 버퍼(PB)에 인가되는 제어 신호들을 예시적으로 나타내는 타이밍도이다.
도 5a 및 도 5b를 참조하면, T0 시점에서, 센싱 노드(SO)를 프리자치하기 위해 프리차지 제어 신호(LOAD)가 로우 레벨(예를 들어, 0V)로 제공된다. 이로써, 프리차지 트랜지스터(TR3)가 턴온되며, 센싱 노드(SO)의 전압 레벨은 전원 전압 레벨(예를 들어, VDD)로 상승할 수 있다. 또한, 센싱 노드(SO)와 연결된 비트 라인(BL)을 프리차지 하기 위해 비트 라인 전압 제어 신호(BLSHF)가 전원 전압 레벨(예를 들어, VDD)로 천이된다. 이로써, 비트 라인 전압 제어 트랜지스터(TR2)가 턴온되며, 비트 라인(BL)의 전압 레벨은 소정의 비트 라인 전압으로 상승할 수 있다. 비트 라인(BL)에 대한 프리차지 동작은 프리차지 트랜지스터(TR3)가 턴오프될 때까지 진행된다. 이때, 비트 라인 클램핑 제어 신호(BLCLAMP), 그라운드 제어 신호(SOGND), 모니터 제어 신호(MON_S)은 로우 레벨(예를 들어, 0V)로, 그리고, 비트 라인 셋업 제어 신호(BLSETUP)는 전원 전압 레벨(예를 들어, VDD)로 제공될 수 있다.
T1 시점에서, 센싱 노드(SO)의 디벨럽(Develop) 동작이 진행된다. 센싱 노드(SO)의 디벨럽을 위해 프리차지 제어 신호(LOAD)와 모니터 제어 신호(MON_S)는 전원 전압 레벨(예를 들어, VDD)로 천이한다. 이에 따라, 선택된 메모리 셀의 프로그램 상태에 대응하여 센싱 노드(SO)의 전압이 감소할 수 있고, 센싱 노드(SO)의 전압은 센싱 래치(SL)에 저장될 수 있다. T2 시점에서, 센싱 래치(SL)에 저장된 데이터에 따라 데이터 래치(DL)에 데이터가 래치될 수 있다. 이때, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)의 데이터 래치들(DL)에 대한 셋 펄스들(SP1 내지 SPn)이 순차적으로 인가될 수 있다.
일 실시예에서, 각 페이지 버퍼에 포함된 동일 목적 트랜지스터는 비트 라인 전압 제어 신호(BLSHF)가 인가되는 비트 라인 전압 제어 트랜지스터(TR2), 프리차지 제어 신호(LOAD)가 인가되는 프리차지 제어 트랜지스터(TR3), 비트 라인 셋 업 신호(BLSETUP), 비트 라인 클램핑 제어 신호(BLCLAMP), 그라운드 제어 신호(SOGND), 모니터 제어 신호(MON_S)가 각각 인가되는 트랜지스터들, 또는 센싱 래치(SL)에 포함된 트랜지스터일 수 있다. 이때, 서로 다른 페이지 버퍼들에 각각 포함된 동일 목적 트랜지스터들에 인가되는 제어 신호들의 전압 레벨은 서로 동일할 수 있다.
일 실시예에서, 각 페이지 버퍼에 포함된 동일 목적 트랜지스터는 셋 펄스(SP1 내지 SPn)가 인가되는 트랜지스터일 수 있다. 이때, 서로 다른 페이지 버퍼들에 각각 포함된 동일 목적 트랜지스터들에 인가되는 제어 신호들의 전압 레벨은 서로 다를 수 있다.
도 6은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치(200)의 레이아웃이다.
도 6을 참조하면, 비휘발성 메모리 장치(200)는 메모리 셀 어레이 영역(210), 페이지 버퍼 영역(220), 로우 디코더 영역(230) 및 주변 회로 영역(240)을 포함할 수 있다. 메모리 셀 어레이 영역(210)에는 기판 상에 수직으로 적층된 복수의 메모리 셀들이 배치될 수 있다. 예를 들어, 메모리 셀 어레이 영역(210)에 도 1의 메모리 셀 어레이(110)가 배치될 수 있다. 페이지 버퍼 영역(220)은 메모리 셀 어레이 영역(210)과 제1 방향(예를 들어, Y 방향)으로 인접하고, 복수의 페이지 버퍼들이 배치될 수 있다. 예를 들어, 페이지 버퍼 영역(220)에 도 1의 페이지 버퍼 유닛(120)이 배치될 수 있다.
또한, 로우 디코더 영역(230)에 도 1의 로우 디코더(130)가 배치될 수 있고, 주변 회로 영역(240)에 도 1의 제어 로직(140) 및 전압 발생부(150)가 배치될 수 있다. 이하에서는, 페이지 버퍼 영역(220)에 배치된 트랜지스터들의 문턱 전압 차이를 보상하는 다양한 방법들에 대해 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 본 개시에 따른 다양한 실시예들은 로우 디코더 영역(230) 및 주변 회로 영역(240)에 배치된 트랜지스터들의 문턱 전압 차이를 보상하는 데에도 적용될 수 있다.
도 7은 도 6의 페이지 버퍼 영역(220)에 배치된 제1 및 제2 페이지 버퍼들(71, 72)을 나타내는 개략적으로 상면도이다.
도 7을 참조하면, 제1 페이지 버퍼(71)와 메모리 셀 어레이 영역(210) 사이의 제1 방향에 따른 제1 거리(D1)는, 제2 페이지 버퍼(72)와 메모리 셀 어레이 영역(210) 사이의 제1 방향에 따른 제2 거리(D2)보다 짧을 수 있다. 다시 말해, 제1 페이지 버퍼(71)는 메모리 셀 어레이 영역(210)에 인접한 상단 페이지 버퍼의 일 예일 수 있고, 제2 페이지 버퍼(72)는 메모리 셀 어레이 영역(210)에 이격된 하단 페이지 버퍼의 일 예일 수 있다.
제1 및 제2 페이지 버퍼들(71, 72)은 각각 제1 및 제2 트랜지스터들(711, 721)을 포함할 수 있다. 제1 및 제2 트랜지스터들(711, 721)은 제1 및 제2 페이지 버퍼들에서 대응하는 동일 기능을 수행할 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(711, 721)을 동일 목적 트랜지스터들 또는 동일 기능 트랜지스터들이라고 지칭할 수 있다.
구체적으로, 제1 트랜지스터(711)는 소스(S1), 게이트(G1) 및 드레인(D1)을 포함하고, 제1 제어 신호에 따라 구동될 수 있다. 제2 트랜지스터(721)는 소스(S2), 게이트(G2) 및 드레인(D2)을 포함하고, 제1 제어 신호에 상응하는 제2 제어 신호에 따라 구동될 수 있다. 예를 들어, 제1 및 제2 제어 신호들은 도 4의 비트 라인 전압 제어 신호(BLSHF)일 수 있고, 제1 및 제2 트랜지스터들(711, 721)은 도 4의 비트 라인 전압 제어 트랜지스터(TR2)일 수 있다. 이때, 제1 및 제2 페이지 버퍼들(71, 72)이 활성화될 때, 제1 및 제2 제어 신호들은 동일 전압 레벨을 가질 수 있다.
메모리 셀 어레이 영역(210)에 메모리 셀들을 수직으로 배치하기 위해서는 계단형 몰드 구조물의 형성 공정을 수행해야 하는데, 이 과정에서 발생하는 몰드 스트레스로 인해 페이지 버퍼 영역(220) 내에서 페이지 버퍼들의 위치에 따라 트랜지스터들의 문턱 전압 차이(variation)가 존재할 수 있다. 이하에서는, 페이지 버퍼들의 위치에 따른 트랜지스터들의 문턱 전압 차이의 원인 및 구체적인 양상에 대해 상술하기로 한다.
구체적으로, 페이지 버퍼 영역(220)에서, 칩 워피지(chip warpage)로 인한 로컬 스트레스와 웨이퍼 워피지(wafer warpage)로 인한 글로벌 스트레스의 방향이 동일할 경우, 페이지 버퍼 영역(220)에서 하단에 배치된 제2 페이지 버퍼(72) 내의 제2 트랜지스터(721)에서 인장 스트레스가 더 클 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(711, 721)이 NMOS 트랜지스터들인 경우, 제2 트랜지스터(721)의 문턱 전압은 제1 트랜지스터(711)의 문턱 전압보다 낮을 수 있다. 한편, 제1 및 제2 트랜지스터들(711, 721)이 PMOS 트랜지스터들인 경우, 제2 트랜지스터(721)의 문턱 전압은 제1 트랜지스터(711)의 문턱 전압보다 높을 수 있다.
또한, 트랜지스터의 인장(tensile) 상황에서 불순물 디퓨젼, 예를 들어, 보론 디퓨젼(Boron diffusion) 현상이 심화될 수 있는데, 페이지 버퍼 영역(220)에서 하단에 배치된 제2 트랜지스터(721)에서의 보론 디퓨젼 양이, 페이지 버퍼 영역(220)에서 상단에 배치된 제1 트랜지스터(711)의 보론 디퓨전 양보다 더 클 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(711, 721)이 NMOS 트랜지스터들인 경우, 제2 트랜지스터(721)의 문턱 전압은 제1 트랜지스터(711)의 문턱 전압보다 낮아질 수 있다. 한편, 제1 및 제2 트랜지스터들(711, 721)이 PMOS 트랜지스터들인 경우, 제2 트랜지스터(721)의 문턱 전압은 제1 트랜지스터(711)의 문턱 전압보다 높아질 수 있다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼 영역의 일 예(220a)의 레이아웃이다.
도 8을 참조하면, 페이지 버퍼 영역(220a)은 도 6의 페이지 버퍼 영역(220)의 일 예에 대응할 수 있다. 예를 들어, 페이지 버퍼 영역(220a)은 제2 방향(예를 들어, X 방향)으로 인접한 제1 내지 제3 페이지 버퍼 유닛들(PBU1 내지 PBU3)을 포함할 수 있다. 제1 페이지 버퍼 유닛(PBU1)은 제1 방향(예를 들어, Y 방향)으로 인접한 제1 내지 제8 페이지 버퍼들(PB1_L 내지 PB8_L)을 포함할 수 있다. 제2 페이지 버퍼 유닛(PBU2)은 제1 방향으로 인접한 제1 내지 제8 페이지 버퍼들(PB1_C 내지 PB8_C)을 포함할 수 있다. 제3 페이지 버퍼 유닛(PBU3)은 제1 방향으로 인접한 제1 내지 제8 페이지 버퍼들(PB1_R 내지 PB8_R)을 포함할 수 있다.
도 9a는 도 8의 서로 다른 Y 지점들에 배치된 페이지 버퍼들에 각각 포함된 트랜지스터들의 문턱 전압 산포를 나타내고, 도 9b는 도 8의 서로 다른 X 지점들에 배치된 페이지 버퍼들에 각각 포함된 트랜지스터들의 문턱 전압 산포를 나타낸다. 예를 들어, 도 9a 및 도 9b는 각 페이지 버퍼에 포함된 비트 라인 전압 제어 트랜지스터(예를 들어, 도 4의 TR2)의 문턱 전압 산포를 나타낼 수 있다.
도 8 및 도 9a를 참조하면, 가로축은 트랜지스터의 문턱 전압(Vth)을 나타내고, 세로축은 트랜지스터들의 개수를 나타낸다. 제1 산포(91)는 메모리 셀 어레이 영역과의 제1 방향에 따른 거리가 제1 값 미만인 페이지 버퍼들(예를 들어, PB1_L 내지 PB2_R)에 포함된 트랜지스터들의 산포를 나타내고, 제2 산포(92)는 메모리 셀 어레이 영역과의 제1 방향에 따른 거리가 제1 값 이상이고 제2 값 미만인 페이지 버퍼들(예를 들어, PB3_L 내지 PB4_R)에 포함된 트랜지스터들의 산포를 나타내고, 제3 산포(93)는 메모리 셀 어레이 영역과의 제1 방향에 따른 거리가 제2 값 이상이고 제3 값 미만인 페이지 버퍼들(예를 들어, PB5_L 내지 PB6_R)에 포함된 트랜지스터의 산포를 나타내고, 제4 산포(94)는 메모리 셀 어레이 영역과의 제1 방향에 따른 거리가 제3 값 이상인 페이지 버퍼들(예를 들어, PB7_L 내지 PB8_R)에 포함된 트랜지스터의 산포를 나타낸다. 제1 산포(91)와 제4 산포(94) 사이의 문턱 전압 스큐(skew)인 제1 스큐(ΔV1)는 상대적으로 클 수 있고, 예를 들어, 제1 스큐(ΔV1)는 약 90 mV 정도일 수 있다.
도 8 및 도 9b를 참조하면, 가로축은 트랜지스터의 문턱 전압(Vth)을 나타내고, 세로축은 트랜지스터들의 개수를 나타낸다. 제5 산포(95)는 페이지 버퍼 영역(220a)에서 중심 영역에 배치된 페이지 버퍼들(예를 들어, PB1_C, PB2_C 등)에 포함된 트랜지스터들의 산포를 나타내고, 제6 산포(96)는 페이지 버퍼 영역에서 에지 영역에 배치된 페이지 버퍼들(예를 들어, PB1_L, PB2_L 등)에 포함된 트랜지스터들의 산포를 나타낸다. 제5 산포(95)와 제6 산포(96) 사이의 문턱 전압 스큐인 제2 스큐(ΔV2)는 상대적으로 작을 수 있고, 예를 들어, 제2 스큐(ΔV2)는 약 5 mV 정도일 수 있다.
이와 같이, 페이지 버퍼 영역(220a)에서, 페이지 버퍼들의 Y 방향의 위치에 따른 트랜지스터들의 문턱 전압 차이(즉, 제1 스큐(ΔV1))는, 페이지 버퍼들의 X 방향의 위치에 따른 트랜지스터들의 문턱 전압 차이(즉, 제2 스큐(ΔV2)) 보다 매우 클 수 있다. 따라서, 이하에서는, 페이지 버퍼들의 Y 방향의 위치에 따른 트랜지스터들의 문턱 전압 차이를 보상하기 위한 다양한 방법들에 대해 설명하기로 한다. 그러나, 본 발명은 Y 방향에 따라 서로 다른 위치에 배치된 페이지 버퍼들뿐 아니라, X 방향에 따라 서로 다른 위치에 배치된 페이지 버퍼들에 대해서도 적용될 수 있다.
도 10은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이다. 예를 들어, 도 10은 도 7의 X-X' 선에 따른 단면도에 대응할 수 있다.
도 7 및 도 10을 참조하면, 기판(SUB)은 메모리 셀 어레이 영역(210) 및 페이지 버퍼 영역(220)으로 구분될 수 있다. 메모리 셀 어레이 영역(210)에는 층간 절연막들(IL) 및 게이트 전극들(GE)의 적층 구조 및 채널 홀들(CH)을 포함하는 메모리 셀 어레이가 형성될 수 있다. 페이지 버퍼 영역(220)에는 게이트 전극(G1), 소스(S1) 및 드레인(D1)을 포함하는 제1 트랜지스터(711) 및 게이트 전극(G2), 소스(S2) 및 드레인(D2)을 포함하는 제2 트랜지스터(721)가 형성될 수 있다. 게이트 전극들(G1, G2), 소스들(S1, S2) 및 드레인들(D1, D2)의 상부에는 컨택들(CT)이 각각 형성될 수 있다. 컨택들(CT)의 상부에는 금속 패턴들(MT)이 각각 형성될 수 있다.
일 실시예에서, 제1 및 제2 트랜지스터들(711, 721)은 NMOS 트랜지스터들일 수 있다. 제1 및 제2 트랜지스터들(711, 721)은 각각 제1 및 제2 페이지 버퍼들에 포함되고, 서로 동일한 기능을 수행할 수 있다. 일 실시예에서, 제1 트랜지스터(711)의 제1 채널 길이(L1)은 제2 트랜지스터(721)의 제2 채널 길이(L2)보다 작을 수 있다. 일 실시예에서, 제1 트랜지스터(711)의 제1 너비는 제2 트랜지스터(721)의 제2 너비보다 작을 수 있다. 일 실시예에서, 제1 트랜지스터(711)의 제1 채널 길이(L1) 및 제1 너비는 제2 트랜지스터(721)의 제2 채널 길이(L2) 및 제2 너비보다 각각 작을 수 있다.
이와 같이, 메모리 셀 어레이 영역(210)에 상대적으로 인접한 제1 페이지 버퍼에 포함된 제1 트랜지스터(711)의 제1 사이즈는, 메모리 셀 어레이 영역(210)에서 상대적으로 먼 제2 페이지 버퍼에 포함된 제2 트랜지스터(712)의 제2 사이즈보다 작을 수 있다. 트랜지스터는 사이즈가 작을수록 문턱 전압이 감소하고, 사이즈가 클수록 문턱 전압이 증가하게 된다. 따라서, 제1 트랜지스터(711)의 문턱 전압은 낮아질 수 있고, 이로써, 제1 및 제2 트랜지스터들(711, 721) 사이의 문턱 전압 차이를 감소시킬 수 있다. 이와 같이, 본 실시예에 따르면, 제1 및 제2 트랜지스터들(711, 721)의 사이즈를 서로 다르게 결정함으로써, 제1 및 제2 트랜지스터들(711, 721) 사이의 문턱 전압 변화를 보상할 수 있다.
도시되지는 않았지만, 제1 및 제2 트랜지스터들은 제1 및 제2 PMOS 트랜지스터들에 대응할 수 있다. 제1 및 제2 PMOS 트랜지스터들은 각각 제1 및 제2 페이지 버퍼들에 포함되고, 서로 동일한 기능을 수행할 수 있다. 일 실시예에서, 제1 PMOS 트랜지스터의 제1 채널 길이는 제2 PMOS 트랜지스터의 제2 채널 길이보다 클 수 있다. 일 실시예에서, 제1 PMOS 트랜지스터의 제1 너비는 제2 PMOS 트랜지스터의 제2 너비보다 클 수 있다. 일 실시예에서, 제1 PMOS 트랜지스터의 제1 채널 길이 및 제1 너비는 제2 PMOS 트랜지스터의 제2 채널 길이 및 제2 너비보다 각각 클 수 있다.
이와 같이, 메모리 셀 어레이 영역(210)에 상대적으로 인접한 제1 페이지 버퍼에 포함된 제1 PMOS 트랜지스터의 제1 사이즈는, 메모리 셀 어레이 영역(210)에서 상대적으로 먼 제2 페이지 버퍼에 포함된 제2 PMOS 트랜지스터의 제2 사이즈보다 클 수 있다. 트랜지스터는 사이즈가 작을수록 문턱 전압이 감소하고, 사이즈가 클수록 문턱 전압이 증가하게 된다. 따라서, 제1 PMOS 트랜지스터의 문턱 전압은 높아질 수 있고, 이로써, 제1 및 제2 PMOS 트랜지스터들 사이의 문턱 전압 차이를 감소시킬 수 있다. 이와 같이, 본 실시예에 따르면, 제1 및 제2 PMOS 트랜지스터들의 사이즈를 서로 다르게 결정함으로써, 제1 및 제2 PMOS 트랜지스터들 사이의 문턱 전압 변화를 보상할 수 있다.
도 11은 본 개시의 일 실시예에 따른 페이지 버퍼들의 위치에 따른 트랜지스터들의 문턱 전압 개선을 나타낸다.
도 11을 참조하면, 가로축은 페이지 버퍼, 즉, 트랜지스터의 Y 방향에 따른 위치를 나타내고, 세로축은 트랜지스터의 문턱 전압을 나타낸다. 제1 케이스(111)는 각 페이지 버퍼에서 동일 기능을 수행하는 트랜지스터들(예를 들어, 도 4의 TR2)의 사이즈가 동일한 경우, 페이지 버퍼의 위치에 따른 트랜지스터의 문턱 전압을 나타낸다. 이때, 메모리 셀 어레이 영역에 인접한 트랜지스터의 문턱 전압과 메모리 셀 어레이 영역에서 이격된 트랜지스터의 문턱 전압의 차이가 상대적으로 크다.
제2 케이스(112)는 본 개시의 실시예에 따라, 각 페이지 버퍼에서 동일 기능을 수행하는 트랜지스터들(예를 들어, 도 4의 TR2)의 사이즈가 조절된 경우, 페이지 버퍼의 위치에 따른 트랜지스터의 문턱 전압을 나타낸다. 이때, 메모리 셀 어레이 영역에 인접한 트랜지스터의 문턱 전압과 메모리 셀 어레이 영역에서 이격된 트랜지스터의 문턱 전압의 차이가 제1 케이스(111)에 비해 작다. 따라서, 페이지 버퍼의 위치에 따른 트랜지스터의 문턱 전압 변화가 보상된 것을 알 수 있다.
도 12는 본 개시의 일 실시예에 따른 페이지 버퍼 유닛(PBU)을 상세하게 나타내는 회로도이다.
도 12를 참조하면, 페이지 버퍼 유닛(PBU)은 도 1의 페이지 버퍼 유닛(120)의 일 예에 대응할 수 있고, 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있다. 본 실시예에서, 페이지 버퍼 유닛(PBU)에 포함된 다수의 구성 요소들은 페이지 버퍼 영역 내의 위치에 따라, 즉, 레이아웃에 따라, 고전압 유닛(HU), 메인 유닛(MU) 및 캐쉬 유닛(CU)으로 구분할 수 있다.
고전압 유닛(HU)은 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn) 각각에 포함된 고전압 트랜지스터들, 예를 들어, 제1 내지 제n 비트 라인 선택 트랜지스터들(TR11 내지 TR1n)을 포함할 수 있다. 제1 내지 제n 비트 라인 선택 트랜지스터들은 제1 내지 제n 비트 라인 선택 신호들(BLSLT1 내지 BLSLTn)에 따라 각각 제어될 수 있다. 일 실시예에서, 제1 내지 제n 비트 라인 선택 신호들(BLSLT1 내지 BLSLTn)의 전압 레벨들은 서로 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 제1 내지 제n 비트 라인 선택 신호들(BLSLT1 내지 BLSLTn)의 전압 레벨은 서로 다를 수도 있다. 캐쉬 유닛(CU)은 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn) 각각에 포함된 제1 내지 제n 캐쉬 래치들(CL1 내지 CLn)이 배치될 수 있다.
메인 유닛(MU)은 제1 내지 제n 페이지 버퍼들(PB1 내지 PBn) 각각에 포함된 제1 내지 제n 메인 유닛들(Main Units)(MU1 내지 MUn)을 포함할 수 있다. 예를 들어, 제1 메인 유닛(MU1)은 제1 페이지 버퍼(PB1)에서 제1 비트 라인 선택 트랜지스터(121_1)와 제1 캐쉬 래치(CL1)를 제외한 다른 구성 요소들을 포함할 수 있다. 예를 들어, 제1 내지 제n 메인 유닛들(MU1 내지 MUn) 각각은 도 5a의 메인 유닛(MU)과 실질적으로 유사한 구성을 가질 수 있다.
제1 내지 제n 메인 유닛들(MU1 내지 MUn)은 적어도 제1 내지 제n 비트 라인 전압 제어 트랜지스터들(TR21 내지 TR2n)을 각각 포함할 수 있다. 제1 내지 제n 비트 라인 전압 제어 트랜지스터들(TR21 내지 TR2n)은 제1 내지 제n 비트 라인 전압 제어 신호들(BLSHF1 내지 BLSHFn)에 따라 각각 제어될 수 있다. 일 실시예에서, 제1 내지 제n 비트 라인 전압 제어 신호들(BLSHF1 내지 BLSHFn)의 전압 레벨들은 서로 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 제1 내지 제n 비트 라인 전압 제어 신호들(BLSHF1 내지 BLSHFn)의 전압 레벨은 서로 다를 수도 있다.
도 13은 본 개시의 일 실시예에 따른 페이지 버퍼 영역의 일 예(220b)의 레이아웃이다. 도 13을 참조하면, 페이지 버퍼 영역(220b)은 고전압 영역(221), 메인 영역(222) 및 캐쉬 영역(223)을 포함할 수 있다. 예를 들어, 고전압 영역(221), 메인 영역(222) 및 캐쉬 영역(223)에는 도 12의 고전압 유닛(HU), 메인 유닛(MU) 및 캐쉬 유닛(CU)에 각각 대응할 수 있다.
구체적으로, 고전압 영역(221)에는 고전압 유닛(HU)이 배치될 수 있고, 고전압 유닛(HU)은 예를 들어, 제1 내지 제n 비트 라인 선택 트랜지스터들(도 12의 TR11 내지 TR1n)을 포함할 수 있다. 메인 영역(222)에는 제1 내지 제n 메인 유닛들(MU1 내지 MUn)이 제1 방향(예를 들어, Y 방향)을 따라 일렬로 배치될 수 있다. 캐쉬 영역(223)에는 제1 내지 제n 캐쉬 래치들(CL1 내지 CLn)이 제1 방향을 따라 일렬로 배치될 수 있다.
도 14a는 본 개시의 비교예에 따른 페이지 버퍼 영역(300)을 나타내고, 도 14b는 본 개시의 일 실시예에 따른 페이지 버퍼 영역(400)을 나타낸다.
도 14a를 참조하면, 페이지 버퍼 영역(300)은 제1 방향을 따라 일렬로 배치된 제1 내지 제n 메인 유닛들(310a 내지 310n) 및 제1 내지 제n 캐쉬 래치들(320a 내지 320n)을 포함한다. 제1 내지 제3 메인 유닛들(310a 내지 310c)은 제1 내지 제3 비트 라인들(BL1 내지 BL3)에 각각 연결되는 제1 트랜지스터들(311a 내지 311c)을 각각 포함한다. 또한, 제1 내지 제3 메인 유닛들(310a 내지 310c)은 제1 내지 제3 신호 라인들(SOC1 내지 SOC3)에 각각 연결되는 제2 트랜지스터들(312a 내지 312c)을 각각 더 포함한다.
예를 들어, 제1 트랜지스터들(311a 내지 311c)은 비트 라인 전압 제어 트랜지스터들에 대응할 수 있다. 이하에서는, 제1 트랜지스터들(311a 내지 311c)을 비트 라인 전압 제어 트랜지스터들(311a 내지 311c)이라고 지칭하기로 한다. 예를 들어, 제2 트랜지스터들(312a 내지 312c)은 패스 트랜지스터들에 대응할 수 있다. 이하에서는, 제2 트랜지스터들(312a 내지 312c)을 패스 트랜지스터들(311a 내지 311c)이라고 지칭하기로 한다.
제1 메인 유닛(310a)은 메모리 셀 어레이 영역(예를 들어, 도 6의 210)에 인접한 제1 경계(interface)(IF1) 및 제1 경계(IF1)에 대향하는 제2 경계(IF2)를 갖고, 비트 라인 전압 제어 트랜지스터(311a)는 제1 경계(IF1)에 인접하게 배치되고, 패스 트랜지스터(312a)는 제2 경계(IF2)에 인접하게 배치된다. 제2 메인 유닛(310b)은 제1 메인 영역(310a)에 인접한 제3 경계(IF3) 및 제3 경계(IF3)에 대향하는 제4 경계(IF4)를 갖고, 비트 라인 전압 제어 트랜지스터(311b)는 제4 경계(IF4)에 인접하게 배치되고, 패스 트랜지스터(312b)는 제3 경계(IF3)에 인접하게 배치된다. 이와 같이, 제1 및 제2 메인 유닛들(310a, 310b)은 미러링된 레이아웃 구조를 가질 수 있다.
3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치는 몰드 스트레스로 인해 페이지 버퍼의 위치에 따라 각 페이지 버퍼에 포함된 트랜지스터의 문턱 전압이 서로 다를 수 있다. 예를 들어, 제1 메인 유닛(310a)에 포함된 비트 라인 전압 제어 트랜지스터(311a)의 문턱 전압(TH1a)과, 제n 메인 유닛(310n)에 포함된 비트 라인 전압 제어 트랜지스터의 문턱 전압(THna)의 차이, 즉, 미스매치(M1)는 상당히 클 수 있다.
도 14b를 참조하면, 페이지 버퍼 영역(400)은 제1 방향을 따라 일렬로 배치된 제1 내지 제n 메인 유닛들(410a 내지 410n) 및 제1 내지 제n 캐쉬 래치들(420a 내지 420n)을 포함할 수 있다. 제1 내지 제3 메인 유닛들(410a 내지 410c)은 제1 내지 제3 비트 라인들(BL1 내지 BL3)에 각각 연결되는 제1 트랜지스터들(411a 내지 411c)을 각각 포함할 수 있다. 또한, 제1 내지 제3 메인 유닛들(410a 내지 410c)은 제1 내지 제3 신호 라인들(SOC1 내지 SOC3)에 각각 연결되는 제2 트랜지스터들(412a 내지 412c)을 각각 더 포함할 수 있다.
예를 들어, 제1 트랜지스터들(411a 내지 411c)은 비트 라인 전압 제어 트랜지스터들에 대응할 수 있다. 이하에서는, 제1 트랜지스터들(411a 내지 411c)을 비트 라인 전압 제어 트랜지스터들(411a 내지 411c)이라고 지칭하기로 한다. 예를 들어, 제2 트랜지스터들(412a 내지 412c)은 패스 트랜지스터들에 대응할 수 있다. 이하에서는, 제2 트랜지스터들(412a 내지 412c)을 패스 트랜지스터들(411a 내지 411c)이라고 지칭하기로 한다. 그러나, 본 발명은 비트 라인 전압 제어 트랜지스터들 및 패스 트랜지스터들에 한정되지 않는다.
제1 메인 유닛(410a)은 메모리 셀 어레이 영역(예를 들어, 도 6의 210)에 인접한 제1 경계(IF1) 및 제1 경계(IF1)에 대향하는 제2 경계(IF2)를 가질 수 있고, 비트 라인 전압 제어 트랜지스터(411a)는 제1 및 제2 경계들(IF1, IF2) 중 제2 경계(IF2)에 더 인접하게 배치될 수 있다. 이에 따라, 비트 라인 전압 제어 트랜지스터(411a)는 도 14a의 비트 라인 전압 제어 트랜지스터(311a)보다 하단에 위치하게 된다.
본 실시예에 따르면, 비트 라인 전압 제어 트랜지스터(411a)와 메모리 셀 어레이 영역 사이의 제1 방향에 따른 거리는, 도 14a의 비트 라인 전압 제어 트랜지스터(311a)와 메모리 셀 어레이 영역 사이의 제1 방향에 따른 거리보다 길어지게 된다. 따라서, 비트 라인 전압 제어 트랜지스터(411a)에 대한 인장 스트레스가 감소할 수 있고, 비트 라인 전압 제어 트랜지스터(411a)의 문턱 전압(TH1b)은 도 14a의 비트 라인 전압 제어 트랜지스터(311a)의 문턱 전압(TH1a)보다 낮아지게 된다. 그러므로, 예를 들어, 비트 라인 전압 제어 트랜지스터들(411a, 411b) 사이의 문턱 전압 차이(즉, TH1b-TH2b)를 줄일 수 있다.
제2 메인 유닛(410b)은 제1 메인 영역(410a)에 인접한 제3 경계(IF3) 및 제3 경계(IF3)에 대향하는 제4 경계(IF4)를 가질 수 있고, 비트 라인 전압 제어 트랜지스터(411b)는 제3 및 제4 경계들(IF3, IF4) 중 제3 경계(IF3)에 더 인접하게 배치될 수 있다. 이에 따라, 비트 라인 전압 제어 트랜지스터(411b)는 도 14a의 비트 라인 전압 제어 트랜지스터(311b)보다 상단에 위치하게 된다.
본 실시예에 따르면, 비트 라인 전압 제어 트랜지스터(411b)와 메모리 셀 어레이 영역 사이의 제1 방향에 따른 거리는, 도 14a의 비트 라인 전압 제어 트랜지스터(311b)와 메모리 셀 어레이 영역 사이의 제1 방향에 따른 거리보다 짧아지게 된다. 따라서, 비트 라인 전압 제어 트랜지스터(411b)에 대한 인장 스트레스가 증가할 수 있고, 비트 라인 전압 제어 트랜지스터(411b)의 문턱 전압(TH2b)은 도 14a의 비트 라인 전압 제어 트랜지스터(311b)의 문턱 전압(TH2a)보다 높아지게 된다. 그러므로, 예를 들어, 비트 라인 전압 제어 트랜지스터들(411a, 411b) 사이의 문턱 전압 차이(즉, TH1b-TH2b)를 줄일 수 있다.
본 실시예에 따르면, 페이지 버퍼 영역(400)에서 문턱 전압 차이가 큰 주요 트랜지스터들, 예를 들어, 비트 라인 전압 제어 트랜지스터들(411a 내지 411c)의 위치를 변경할 수 있고, 이로써, 페이지 버퍼들의 위치에 따른 비트 라인 전압 제어 트랜지스터들(411a 내지 411c)의 문턱 전압 차이를 보상할 수 있다. 제1 메인 유닛(410a)에 포함된 비트 라인 전압 제어 트랜지스터(411a)의 문턱 전압(TH1b)과, 제n 메인 유닛(410n)에 포함된 비트 라인 전압 제어 트랜지스터의 문턱 전압(THnb)의 차이, 즉, 미스매치(M2)는 도 14a의 미스매치(M1)에 비해 크게 감소할 수 있다.
도 14b에서는 페이지 버퍼 영역(400)이 메인 유닛들(410a 내지 410n) 및 캐쉬 래치들(420a 내지 420n)을 포함하는 것으로 구분하여 예시하였으나, 본 발명은 이에 한정되지 않는다. 일부 실시예에서, 메인 유닛(410a)과 캐쉬 래치(420a)는 제1 방향으로 서로 인접하게 배치될 수도 있다. 이 경우에도, 비트 라인 전압 제어 트랜지스터(411a)는 종래에 비해 메모리 셀 어레이 영역으로부터 멀어지도록 배치할 수 있다. 이로써, 비트 라인 전압 제어 트랜지스터들(411a, 411b) 사이의 문턱 전압 차이를 줄일 수 있다.
또한, 도 14a 및 도 14b에서는 제1 트랜지스터가 비트 라인 전압 제어 트랜지스터인 경우, 예를 들어, NMOS 트랜지스터인 경우에 대해 설명하였는데, 본 발명은 이에 한정되지 않는다. 일부 실시예에서, 페이지 버퍼의 위치에 따른 문턱 전압 차이가 큰 트랜지스터는 PMOS 트랜지스터(예를 들어, 도 5a의 TR3)일 수 있다. 이때, 도 14b를 참조하여 상술된 본 실시예는 PMOS 트랜지스터에 대해서도 적용될 수 있다.
도 15a 내지 도 15d는 본 개시의 실시예들에 따른 비휘발성 메모리 장치의 제조 공정에 이용되는 이온 주입 마스크를 나타낸다.
도 15a를 참조하면, 비휘발성 메모리 장치(500)는 메모리 셀 어레이 영역(510) 및 페이지 버퍼/주변 회로 영역(520)을 포함할 수 있다. 메모리 셀 어레이 영역(510)에는 기판 상에 수직으로 적층된 복수의 메모리 셀들이 배치될 수 있다. 예를 들어, 메모리 셀 어레이 영역(510)에 도 1의 메모리 셀 어레이(110)가 배치될 수 있다. 페이지 버퍼/주변 회로 영역(520)은 메모리 셀 어레이 영역(510)과 제1 방향(예를 들어, Y 방향)으로 인접하고, 복수의 페이지 버퍼들 및 주변 회로들이 배치될 수 있다. 예를 들어, 페이지 버퍼/주변 회로 영역(520)에 도 1의 페이지 버퍼 유닛(120), 제어 로직(140) 및 전압 발생부(150)가 배치될 수 있다.
페이지 버퍼/주변 회로 영역(520)에는 복수의 트랜지스터들이 배치될 수 있는데, 예를 들어, 제1 및 제2 NMOS 트랜지스터들(521, 522) 및 제1 및 제2 PMOS 트랜지스터들(523, 534)을 포함할 수 있다. 제1 NMOS 트랜지스터(521) 및 제1 PMOS 트랜지스터(523)는 메모리 셀 어레이 영역(510)에 인접하게 배치되고, 제2 NMOS 트랜지스터(522) 및 제2 PMOS 트랜지스터(524)는 메모리 셀 어레이 영역(510)에 이격되어 배치될 수 있다.
메모리 셀 어레이 영역(510)에 3D 메모리 셀들을 형성하는 과정에서 발생하는 몰드 스트레스로 인하여, 페이지 버퍼/주변 회로 영역(520) 내의 복수의 트랜지스터들은 메모리 셀 어레이 영역(510)으로부터의 거리에 따라 보론 디퓨전 현상이 상이하게 발생할 수 있다. 구체적으로, 제1 및 제2 NMOS 트랜지스터들(521, 522)의 경우, 메모리 셀 어레이 영역(510)으로부터의 거리가 증가할수록 채널 영역의 보론 디퓨전 현상이 심화될 수 있고, 이에 따라, 문턱 전압이 감소할 수 있다. 따라서, 제1 NMOS 트랜지스터(521)의 문턱 전압은 제2 NMOS 트랜지스터(522)의 문턱 전압보다 높을 수 있다. 한편, 제1 및 제2 PMOS 트랜지스터들(523, 524)의 경우, 메모리 셀 어레이 영역(510)으로부터의 거리가 증가할수록 소스/드레인 영역의 보론 디퓨전 현상이 심화될 수 있고, 이에 따라, 문턱 전압이 증가할 수 있다. 따라서, 제1 PMOS 트랜지스터(523)의 문턱 전압은 제2 PMOS 트랜지스터(524)의 문턱 전압보다 낮을 수 있다.
도 15b를 참조하면, 페이지 버퍼/주변 회로 영역(520)에 복수의 트랜지스터들을 형성하기 위한 이온 주입 공정을 수행하기 위해 적어도 두 장의 제1 및 제2 마스크들(MK1a, MK1b)을 이용할 수 있다. 예를 들어, 제1 마스크(MK1a)는 메모리 셀 어레이 영역(510)에 인접한 트랜지스터들을 형성하기 위해 사용될 수 있고, 제2 마스크(MK1b)는 메모리 셀 어레이 영역(510)에 이격된 트랜지스터들을 형성하기 위해 사용될 수 있다. 이와 같이, 페이지 버퍼/주변 회로 영역(520)에서 메모리 설 어레이 영역(510)과의 거리에 따라 적어도 두 장의 제1 및 제2 마스크들(MK1a, MK1b)을 적용함으로써, 제1 마스크(MK1a)가 적용되는 영역과 제2 마스크(MK1b)가 적용되는 영역의 임플란트 농도를 서로 다르게 할 수 있다.
도 15c를 참조하면, 페이지 버퍼/주변 회로 영역(520)에 복수의 트랜지스터들을 형성하기 위한 이온 주입 공정을 수행하기 위해 적어도 두 장의 제1 및 제2 마스크들(MK2a, MK2b)을 이용할 수 있다. 예를 들어, 제1 마스크(MK2a)는 페이지 버퍼/주변 회로 영역(520)의 안쪽 영역에서 메모리 셀 어레이 영역(510)에 인접한 트랜지스터들을 형성하기 위해 사용될 수 있고, 제2 마스크(MK2b)는 페이지 버퍼/주변 회로 영역(520)의 외곽 영역에서 메모리 셀 어레이 영역(510)에 인접한 트랜지스터들, 및 메모리 셀 어레이 영역(510)에 이격된 트랜지스터들을 형성하기 위해 사용될 수 있다. 이에 따라, 제1 마스크(MK2a)가 적용되는 영역과 제2 마스크(MK2b)가 적용되는 영역의 임플란트 농도를 서로 다르게 할 수 있다.
도 15d를 참조하면, 페이지 버퍼/주변 회로 영역(520)에 복수의 트랜지스터들을 형성하기 위한 이온 주입 공정을 수행하기 위해 적어도 두 장의 제1 및 제2 마스크들(MK3a, MK3b)을 이용할 수 있다. 예를 들어, 마스크(MK3a)는 메모리 셀 어레이 영역(510)에 인접한 트랜지스터들을 형성하기 위해 사용될 수 있고, 마스크(MK3b)는 메모리 셀 어레이 영역(510)에 이격된 트랜지스터들을 형성하기 위해 사용될 수 있다. 이 경우, 제1 마스크(MK3a)가 적용되는 영역에 대한 임플란트 횟수와 제2 마스크(MK3b)가 적용되는 영역에 대한 임플란트 횟수를 다르게 할 수 있고, 이에 따라, 제1 마스크(MK3a)가 적용되는 영역과 제2 마스크(MK3b)가 적용되는 영역의 임플란트 농도를 서로 다르게 할 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치(100')를 나타내는 블록도이다.
도 16을 참조하면, 비휘발성 메모리 장치(100')는 메모리 셀 어레이(110), 페이지 버퍼 유닛(120'), 로우 디코더(130) 제어 로직(140), 및 전압 생성부(150)를 포함할 수 있다. 비휘발성 메모리 장치(100')는 도 1의 비휘발성 메모리 장치(100)의 변형 실시예에 대응할 수 있다. 도 1 내지 도 15c를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
본 실시예에 따르면, 페이지 버퍼 유닛(120')은 적어도 두 개의 페이지 버퍼 그룹들, 예를 들어, 제1 및 제2 페이지 버퍼 그룹들(120a, 120b)을 포함할 수 있다. 예를 들어, 페이지 버퍼 유닛(120')은 제1 방향(예를 들어, 도 8의 Y 방향)으로 인접한 복수의 페이지 버퍼들(예를 들어, 도 8의 PB1_L 내지 PB8_L)을 포함할 수 있다. 이때, 제1 페이지 버퍼 그룹(120a)은 메모리 셀 어레이(110)에 상대적으로 가까운 페이지 버퍼들(예를 들어, PB1_L 내지 PB4_L)을 포함하고, 제2 페이지 버퍼 그룹(120b)은 메모리 셀 어레이(110)에서 상대적으로 먼 페이지 버퍼들(예를 들어, PB5_L 내지 PB8_L)을 포함할 수 있다.
일 실시예에서, 제1 페이지 버퍼 그룹(120a)에 포함된 페이지 버퍼들에 각각 포함된 동일 기능을 수행하는 제1 트랜지스터들(예를 들어, 비트 라인 전압 제어 트랜지스터들)은 제1 사이즈를 가질 수 있고, 제2 페이지 버퍼 그룹(120b)에 포함된 페이지 버퍼들에 각각 포함되고 상기 제1 트랜지스터들과 동일 기능을 수행하는 제2 트랜지스터들은 제1 사이즈와 다른 제2 사이즈를 가질 수 있다. 예를 들어, 제1 및 제2 트랜지스터들이 NMOS 트랜지스터들인 경우, 제1 사이즈는 제2 사이즈보다 작을 수 있다. 예를 들어, 제1 및 제2 트랜지스터들이 PMOS 트랜지스터들인 경우, 제1 사이즈는 제2 사이즈보다 클 수 있다.
일 실시예에서, 제1 페이지 버퍼 그룹(120a)에 포함된 페이지 버퍼들에 각각 포함된 동일 기능을 수행하는 제1 트랜지스터들(예를 들어, 비트 라인 전압 제어 트랜지스터들)은, 각 페이지 버퍼가 배치된 영역에서 메모리 셀 어레이 영역으로부터 상대적으로 먼 하단에 배치될 수 있다. 또한, 제2 페이지 버퍼 그룹(120b)에 포함된 페이지 버퍼들에 각각 포함되고 상기 제1 트랜지스터들과 동일 기능을 수행하는 제2 트랜지스터들은, 각 페이지 버퍼가 배치된 영역에서 메모리 셀 어레이 영역으로부터 상대적으로 가까운 상단에 배치될 수 있다.
일 실시예에서, 제1 페이지 버퍼 그룹(120a)에 포함된 페이지 버퍼들 중 홀수 번째 페이지 버퍼들에 각각 포함된 동일 기능을 수행하는 제1 트랜지스터들(예를 들어, 비트 라인 전압 제어 트랜지스터들)은 각 페이지 버퍼가 배치된 영역에서 메모리 셀 어레이 영역으로부터 상대적으로 먼 하단에 배치되고, 제1 페이지 버퍼 그룹(120a)에 포함된 페이지 버퍼들 중 짝수 번째 페이지 버퍼들에 각각 포함된 동일 기능을 수행하는 제1 트랜지스터들은 각 페이지 버퍼가 배치된 영역에서 메모리 셀 어레이 영역으로부터 상대적으로 가까운 상단에 배치될 수 있다. 또한, 제2 페이지 버퍼 그룹(120b)에 포함된 페이지 버퍼들에 각각 포함되고 상기 제1 트랜지스터들과 동일 기능을 수행하는 제2 트랜지스터들은, 각 페이지 버퍼가 배치된 영역에서 메모리 셀 어레이 영역으로부터 상대적으로 가까운 상단에 배치될 수 있다.
이와 같이, 본 실시예에 따르면, 페이지 버퍼 유닛(120')에 포함된 복수의 페이지 버퍼들은 위치에 따라 복수의 페이지 버퍼 그룹들로 구분될 수 있고, 각 페이지 버퍼 그룹에 대해서는 동일한 설계 조건 또는 동일한 공정 조건이 적용될 수 있으며, 서로 다른 페이지 버퍼 그룹들에 대해서는 서로 다른 설계 조건들 또는 서로 다른 공정 조건들이 적용될 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치를 포함하는 SSD 시스템을 나타내는 블록도이다.
도 17을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 복수의 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, 복수의 메모리 장치들(1230, 1240, 1250) 중 적어도 하나는 도 1 내지 도 16을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100', 200: 비휘발성 메모리 장치
110: 메모리 셀 어레이, 120, 120', PBU: 페이지 버퍼 유닛
210: 메모리 셀 어레이 영역
220, 220a, 220b, 300, 400: 페이지 버퍼 영역

Claims (10)

  1. 기판 위에 수직으로 적층된 복수의 메모리 셀들이 배치된 메모리 셀 어레이 영역; 및
    제1 및 제2 페이지 버퍼들이 배치되며, 상기 메모리 셀 어레이 영역과 상기 제1 페이지 버퍼 사이의 제1 거리는, 상기 메모리 셀 어레이 영역과 상기 제2 페이지 버퍼 사이의 제2 거리보다 짧은, 페이지 버퍼 영역을 포함하고,
    상기 제1 페이지 버퍼는 제1 제어 신호에 따라 구동되는 제1 트랜지스터를 포함하고, 상기 제2 페이지 버퍼는 상기 제1 제어 신호에 상응하는 제2 제어 신호에 따라 구동되는 제2 트랜지스터를 포함하며,
    상기 제1 및 제2 트랜지스터들이 NMOS 트랜지스터들에 대응하는 경우, 상기 제1 트랜지스터의 사이즈는 상기 제2 트랜지스터의 사이즈보다 작고, 이에 따라, 상기 제1 및 제2 트랜지스터들 사이의 문턱 전압 차이가 감소하고,
    상기 제1 및 제2 트랜지스터들이 PMOS 트랜지스터들에 대응하는 경우, 상기 제1 트랜지스터의 사이즈는 상기 제2 트랜지스터의 사이즈보다 크고, 이에 따라, 상기 제1 및 제2 트랜지스터들 사이의 문턱 전압 차이가 감소하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터들은, 상기 복수의 메모리 셀들에 대한 독출 및 기입 동작 시에, 상기 제1 및 제2 페이지 버퍼들에서 각각 대응하는 동일 기능을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 페이지 버퍼들이 활성화되는 구간에서, 상기 제1 제어 신호의 전압 레벨은 상기 제2 제어 신호의 전압 레벨과 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 트랜지스터는 제1 NMOS 트랜지스터에 대응하고, 상기 제2 트랜지스터는 제2 NMOS 트랜지스터에 대응하며,
    상기 제1 NMOS 트랜지스터의 제1 길이는 상기 제2 NMOS 트랜지스터의 제2 길이보다 작거나, 또는
    상기 제1 NMOS 트랜지스터의 제1 너비는 상기 제2 NMOS 트랜지스터의 제2 너비보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 트랜지스터는 제1 PMOS 트랜지스터에 대응하고, 상기 제2 트랜지스터는 제2 PMOS 트랜지스터에 대응하며,
    상기 제1 PMOS 트랜지스터의 제1 길이는 상기 제2 PMOS 트랜지스터의 제1 길이보다 크거나, 또는
    상기 제1 PMOS 트랜지스터의 제1 너비는 상기 제2 PMOS 트랜지스터의 제2 너비보다 큰 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 제어 신호들은, 상기 제1 및 제2 페이지 버퍼들에 각각 연결된 제1 및 제2 비트 라인들을 프리차지하기 위한 제1 및 제2 비트 라인 전압 제어 신호들에 각각 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 페이지 버퍼가 배치되는 제1 영역은, 상기 메모리 셀 어레이 영역에 인접한 제1 경계와 상기 제1 경계에 대향하는 제2 경계를 가지며,
    상기 제1 트랜지스터는 상기 제1 및 제2 경계들 중 상기 제2 경계에 더 인접하게 배치된 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제2 페이지 버퍼가 배치되는 제2 영역은, 상기 제1 페이지 버퍼에 인접한 제3 경계와 상기 제3 경계에 대향하는 제4 경계를 가지며,
    상기 제2 트랜지스터는 상기 제3 및 제4 경계들 중 상기 제3 경계에 더 인접하게 배치된 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 트랜지스터를 형성하기 위한 이온 임플란트 공정에 적용되는 제1 임플란트 농도는, 상기 제2 트랜지스터를 형성하기 위한 이온 임플란트 공정에 적용되는 제2 임플란트 농도보다 큰 것을 특징으로 하는 비휘발성 메모리 장치.
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