KR20070086721A - 반도체 장치 및 반도체 장치의 제어 방법 - Google Patents

반도체 장치 및 반도체 장치의 제어 방법 Download PDF

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Abstract

반도체 장치는 워드 라인에 접속된 메모리 셀을 포함하는 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함하는 복수의 메모리 블록과, 판독시에 비선택의 메모리 블록 내의 선택 게이트에 백 바이어스를 인가하는 인가 회로를 포함한다. 판독 시에는 비선택의 메모리 블록 내의 선택 게이트에 백 바이어스를 인가함으로써, 선택 게이트를 완전하게 오프 상태로 할 수 있고, 판독시의 비선택 블록에 있어서의 리크 전류를 억제할 수 있다. 이것에 의하여 정확한 판독 동작이 가능한 동시에, 회로 규모를 작게 할 수 있다.
반도체장치, 선택게이트, 메모리셀, 백바이어스 인가, 비선택 메모리 블록, 선택 메모리 블록

Description

반도체 장치 및 반도체 장치의 제어 방법 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE CONTROL METHOD}
본 발명은 반도체 장치 및 반도체 장치의 제어 방법에 관한 것이다.
데이터 저장 용도의 플래쉬 메모리로서 NAND형이나 AND형 플래쉬 메모리가 많이 사용되고 있다. NAND형 플래쉬 메모리의 일례로서 전하 축적층으로서 플로팅 게이트(Floating Gate: FG)를 갖는 플래쉬 메모리가 특허 문헌 1 및 특허 문헌 2에 기재되어 있다.
도 1은 종래의 FG형 NAND 플래쉬 메모리의 어레이 구조를 나타낸 도면이다. 도 1에서 WL000 내지 WL031은 1 블록 단위마다 배치된 워드 라인, BLm은 비트라인, M은 메모리 셀을 각각 나타낸다. 각 비트 라인 BLm은 페이지 버퍼 100 내지 10m에 접속되어 있다. 메모리 셀 M은 상기 1 블록 단위로 각 비트 라인 BLm마다 32개가 직렬로 접속되어 하나의 메모리 셀 열을 구성하고 있다. 메모리 셀 열 M000 내지 M031, …, Mm00 내지 Mm31의 각각의 일단은 선택 라인 SSG0의 전위에 각각 응답하는 선택 소스 게이트 SSG00 내지 SSG0m를 거쳐 각각 어레이 Vss선 ARVSS에 접속되어 있고, 또한 각각의 타단은 선택 라인 SDG0의 전위에 각각 응답하는 선택 드레인 게이트 SDG00-SDG0m, 드레인 콘택트 220-22m을 거쳐 비트 라인 BL0-BLm에 접속된다. 어드레스 신호에 기초한 선택 게이트의 제어에 의하여, 소망하는 블록이 선택되고 그 외의 블록은 비선택된다. 각 블록의 비트 라인 단위로 접속된 복수의 메모리 셀이 하나의 군(메모리 셀군)을 형성한다.
도 2는 종래의 FG형 NAND 플래쉬 메모리의 단면도이다. 도 2에서, M은 메모리 셀, BL은 비트 라인, SSG는 선택 소스 게이트, SDG는 선택 드레인 게이트, 11은 소스 확산층, 12는 확산층, 13은 드레인 확산층, 22는 드레인 콘택트를 각각 나타낸다. W_SDG는 선택 드레인 게이트 SDG의 배선 폭, W_WL은 메모리 셀 M의 배선 폭, S_SDG-WL은 선택 라인 SDGn과 워드 라인 WL의 간격, S_WL-WL은 인접하는 워드 라인의 간격을 각각 나타낸다. 선택 드레인 게이트 SDG와 메모리 셀 M의 배선 폭의 관계는 W_SDG > W_WL이다. 선택 라인 SDGn과 워드 라인 WL의 간격, 인접하는 워드 라인 WL의 간격의 관계는 S_SDG-WL > S_WL-WL이다.
도 3(a)는 FG형 NAND 플래쉬 메모리의 셀 단면 구조를 나타낸 도면이며, 도 3(b)는 선택 게이트의 단면 구조를 나타낸 도면이다. 도 3(a)에 도시된 바와 같이, 이 메모리 셀 M은 실리콘 기판(31) 상에 터널 산화막(32), 다결정 실리콘의 플로팅 게이트(33), 산화막(34), 질화막(35), 산화막(36) 및 제어 게이트(37)를 순차적으로 적층한 구조를 갖는다. 또한, 도 3(b)에 도시된 바와 같이, 선택 게이트 SSG 및 SDG는 실리콘 기판(41) 상에 산화막(42), 게이트 전극(43)을 순차적으로 적층한 구조를 갖는다. 여기서, 메모리 셀 M의 배선 폭 W_WL과 선택 게이트 SSG 및 SDG의 배 선 폭의 관계는 W_WL < W_SSG 및 W_WL < W_SDG이다. 이와 같이, 드레인 및 소스측의 선택 게이트의 배선 폭 W_SSG 및 W_SDG가 각각 메모리 셀의 배선 폭 W_WL보다 넓은 것은 판독이나 프로그램시에 상기 게이트부의 리크(leak)를 방지하기 위한 것이다. 또한, 선택 게이트와 워드 라인의 간격 S_SDG-WL이 인접하는 워드 라인의 간격 S_WL-WL보다 넓은 것은 워드 라인 WL을 가공할 경우에 모든 워드 라인의 폭을 동일하게 되도록 하기 위한 것이다.
도 4는 FG형 NAND 플래쉬 메모리의 Vt 분포를 나타낸 도면이다. FG형 NAND 플래쉬 메모리 셀의 문턱값은 소거 상태(데이터 1)의 경우에는 마이너스(음)로, 기록 상태(데이터 0)의 경우에는 플러스(양)로 설정된다.
또한, 근래 SONOS(semiconductor-oxide-nitride-oxide-semiconductor)형 NAND 플래쉬 메모리의 개발이 진행되고 있다. 이는 플로팅 게이트 대신에, 전하 축적층으로서, 예를 들면 질화막을 사용하여 정보를 저장한다. 이 기술은 특허 문헌 3에 기재되어 있다. SONOS 구조의 비휘발성 반도체 메모리에서는 게이트 절연막 중에 전하를 소스측으로부터 또는 드레인측으로부터 주입함으로써 다치(다중 값) 정보의 유지가 가능하다.
특허 문헌 1: 일본 공개 특허 공보 특개2001-308209호
특허 문헌 2: 일본 공표 특허 공보 특표2001-518696호
특허 문헌 3: 일본 공개 특허 공보 특개2003-204000호
종래의 NAND 셀 어레이는 선택 게이트를 사용하여 블록으로(소거 단위로) 분별하고, 해당 블록에서 각종 동작을 행하는 동시에 비선택 블록은 선택 블록에 의한 디스터브(disturb)를 회피한다.
그러나, 고집적화나 저전압화가 진행됨에 따라, 판독이나 프로그램시에 발생하는 비선택 블록의 리크 전류 때문에 정확한 판독 동작을 할 수 없는 문제가 있다. 또한, 근래 코어 셀 어레이는 고집적화를 위하여 하나의 NAND 스트링은 32셀화하는 것이 통상적이지만, SONOS계의 NAND 플래쉬 메모리에서는 디스터브의 영향이 커지기 때문에 16셀화가 바람직하다. 그 경우, 종래에 비하여 선택 게이트의 수와 함께 드레인 콘택트, 소스 확산 라인의 수가 메모리 셀 영역에 대하여 증가하기 때문에 전체 영역이 커진다. 특히, 도 2 및 도 3에서 설명한 바와 같이, 종래의 선택 게이트 SDG 및 SSG의 배선 폭은 메모리 셀 M의 배선 폭과 비교하여도 넓기 때문에 선택 게이트의 수가 증가하면 회로 규모를 작게 할 수 없다는 문제가 있다.
따라서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있는 반도체 장치 및 반도체 장치의 제어 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은 워드 라인에 접속된 메모리 셀을 포함한 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록과, 판독시에 비선택된 메모리 블록 내의 선택 게이트에 백 바이어스를 인가하는 인가 회로를 포함하는 반도체 장치이다. 본 발명에 의하면, 판독시에는 비선택된 메모리 블록 내의 선택 게이트에 백 바이어스를 인가함으로써 선택 게이트를 완전히 오프 상태로 할 수 있고 판독시의 비선택 블록에 있어서의 리크 전류를 억제할 수 있다. 이에 따라, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있다.
상기 선택 게이트는 저장 가능한 것이 바람직하다. 본 발명에 의하면, 저장 가능한 선택 게이트를 사용함으로써 문턱값을 통상적인 트랜지스터보다 높게 할 수 있기 때문에, 소정 전압을 게이트에 인가하였을 때에 비선택 블록의 선택 게이트를 완전히 오프시킬 수 있다. 이에 따라, 비선택 블록에 있어서의 리크를 억제할 수 있다. 따라서, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있다.
상기 선택 게이트는 프로그램되어 있다. 본 발명에 의하면, 선택 게이트를 프로그램함으로써 문턱값을 통상적인 트랜지스터보다 높게 할 수 있기 때문에, 소정의 전압을 게이트에 인가하였을 때에 비선택 블록의 선택 게이트를 완전히 오프시킬 수 있다. 이에 따라, 비선택 블록에 있어서의 리크를 억제할 수 있다. 따라서, 정확한 판독 동작이 가능하며, 회로 규모를 작게 할 수 있다.
본 발명은, 워드 라인에 접속된 메모리 셀을 포함하는 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록을 포함하여 구성되고, 상기 선택 게이트는 저장 가능한 반도체 장치이다. 본 발명에 의하면, 저장 가능한 선택 게이트를 사용함으로써 문턱값을 통상적인 트랜지스터보다 높게 할 수 있기 때문에, 소정 전압을 게이트에 인가하였을 때에 비선택 블록의 선택 게이트를 완전히 오프시킬 수 있다. 이에 따라, 비선택 블록에 있어서의 리크를 억제할 수 있다. 따라서, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있다.
본 발명의 반도체 장치는, 상기 복수의 메모리 셀에 접속되는 복수의 워드 라인과, 상기 선택 게이트에 접속되는 선택 라인을 포함하고, 상기 선택 라인과 인접하는 워드 라인간의 스페이스는 상기 복수의 워드 라인의 스페이스와 동일한 것이 바람직하다. 본 발명에 의하면, 선택 라인과 인접하는 워드 라인간의 스페이스는 복수의 워드 라인의 스페이스와 동일하게 함으로써 회로 규모를 작게 할 수 있다.
본 발명의 반도체 장치는, 상기 선택 게이트에 접속되는 선택 라인을 더 포함하여 구성되고, 상기 선택 라인의 폭은 상기 워드 라인과 동일한 것이 바람직하다. 선택 라인의 폭을 워드 라인과 동일하게 함으로써 종래에 두꺼웠던 선택 라인의 폭을 가늘게 할 수 있기 때문에 회로 규모를 작게 할 수 있다.
상기 메모리 셀은 플로팅 게이트형인 것이 바람직하다. 또한, 상기 메모리 셀은 SONOS형인 것이 바람직하다. 상기 선택 게이트는 상기 메모리 셀과 동일한 유형의 트랜지스터를 사용하는 것이 바람직하다. 상기 선택 게이트는 플로팅 게이트형인 것이 바람직하다. 상기 선택 게이트는 SONOS형인 것이 바람직하다. 상기 선택 게이트는 선택 드레인 게이트인 것이 바람직하다. 상기 메모리 셀군은 상기 메모리 셀이 복수개 직렬로 접속되어 있는 것이 바람직하다. 상기 반도체 장치는 반도체 저장 장치인 것이 바람직하다.
본 발명은 워드 라인에 접속된 메모리 셀을 포함한 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록을 포함하는 반도체 장치의 제어 방법으로서, 판독시에 복수의 메모리 블록으로부터 하나의 메모리 블록을 선택하는 단계와, 비선택된 메모리 블록 내의 선택 게이트에 백 바이어스를 인가하는 단계를 포함하는 반도체 장치의 제어 방법이다. 본 발명에 의하면, 판독시에는 비선택된 메모리 블록 내의 선택 게이트에 백 바이어스를 인가함으로써 선택 게이트를 완전히 오프 상태로 할 수 있고 판독시의 비선택 블록에 있어서의 리크 전류를 억제할 수 있다. 이에 따라, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있다.
상기 선택 게이트는 저장 가능한 것이 바람직하다. 본 발명에 의하면, 저장 가능한 선택 게이트를 사용함으로써 문턱값을 통상적인 트랜지스터보다 높게 할 수 있기 때문에, 소정 전압을 게이트에 인가하였을 때에 비선택 블록의 선택 게이트를 완전히 오프시킬 수 있다. 이것에 따라, 비선택 블록에서의 리크를 억제할 수 있다. 따라서, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있다.
본 발명은 워드 라인에 접속된 메모리 셀을 포함한 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록을 포함하는 반도체 장치의 제어 방법으로서, 상기 선택 게이트를 프로그램(데이터를 저장시키는) 단계를 포함하는 반도체 장치의 제어 방법이다. 본 발명에 의하면, 선택 게이트에 데이터를 저장함으로써 문턱값을 통상적인 트랜지스터보다 높게 할 수 있기 때문에, 소정 전압을 게이트에 인가하였을 때에 비선택 블록의 선택 게이트를 완전히 오프시킬 수 있다. 이에 따라, 비선택 블록에서의 리크를 억제할 수 있다. 따라서, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있다.
본 발명은, 판독시에 워드 라인에 접속된 메모리 셀을 포함한 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록 내의 비트 라인을 프리챠지하는 단계와, 프리챠지 기간에 이은 감지(sense) 기간에 비선택된 메모리 블록의 선택 게이트에 백 바이어스를 인가하는 단계를 포함하는 반도체 장치의 제어 방법이다. 본 발명에 의하면, 선택 게이트를 완전히 오프 상태로 할 수 있고 판독시의 비선택 블록에서의 리크 전류를 억제할 수 있다. 이에 따라, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있다. 본 발명의 반도체 장치의 제어 방법은, 선택된 메모리 블록을 소거하는 단계와, 상기 소거한 블록 내의 선택 게이트를 프로그램하는 단계를 더 포함한다.
도 1은 종래의 FG형 NAND 플래쉬 메모리의 어레이 구조를 나타낸 도면이다.
도 2는 종래의 FG형 NAND 플래쉬 메모리의 단면도이다.
도 3(a)는 FG형 NAND 플래쉬 메모리의 셀 단면 구조를 나타낸 도면이며, 도 3(b)는 선택 게이트의 단면 구조를 나타낸 도면이다.
도 4는 FG형 NAND 플래쉬 메모리의 Vt 분포를 나타낸 도면이다.
도 5는 제1 실시예에 따른 NAND형 플래쉬 메모리의 블록도이다.
도 6은 제1 실시예에 따른 FG형 NAND 플래쉬 메모리 어레이 구성 및 프리챠지 전압 조건을 나타낸 도면이다.
도 7은 로우 디코더 및 스위칭 회로를 나타낸 도면이다.
도 8은 제1 실시예에 따른 판독 전압 조건의 타이밍 차트이다.
도 9는 제2 실시예에 따른 FG형 NAND 플래쉬 메모리 어레이 구성 및 판독시 의 감지(sense(센스)) 전압 조건을 나타낸 도면이다.
도 10은 제2 실시예에 따른 FG형 선택 게이트의 Vt 분포이다.
도 11은 제2 실시예에 따른 NAND 플래쉬 메모리 어레이의 프로그램 전압 조건을 설명하는 도면이다.
도 12는 제2 실시예에 따른 FG형 NAND 플래쉬 메모리의 소거 전압 조건을 나타낸 도면이다.
도 13은 제3 실시예에 따른 SONOS형 NAND 플래쉬 메모리에 관한 배열도이다.
도 14(a)는 SONOS형 메모리 셀의 단면도이고, 도 14(b)는 SONOS형 선택 드레인 게이트의 단면도이며, 도 14(c)는 선택 소스 게이트의 단면도이다.
도 15는 SONOS형 NAND 플래쉬 메모리의 문턱값 분포를 나타낸 도면이다.
도 16은 SONOS형 선택 드레인 게이트의 문턱값 분포를 나타낸 도면이다.
도 17은 제3 실시예에 따른 SONOS형 NAND 플래쉬 메모리 어레이 구성 및 판독시의 감지 전압 조건을 나타낸 도면이다.
본 발명을 실시하기 위한 최선의 형태에 대하여 이하에 설명한다.
[제1 실시예]
도 5는 제1 실시예에 따른 NAND형 플래쉬 메모리의 블록도이다. 플래쉬 메모리(51)는 메모리 셀 어레이(52), I/O 레지스터 버퍼(53), 어드레스 레지스터(54), 스테이터스 레지스터(55), 커맨드 레지스터(56), 스테이트 머신(57), 고전압 발생 회로(58), 로우 디코더(59), 페이지 버퍼(60) 및 칼럼 디코더(61)를 포함한다.
메모리 셀 어레이(52)는 매트릭스상으로 배열된 복수의 워드 라인 WL 및 복수의 비트 라인 BL을 따라서 재기입 가능한 비휘발성 메모리 셀 트랜지스터가 배치되어 있다.
I/O 레지스터 버퍼(53)는 I/O 단자에 대응하는 각종 신호 또는 데이터를 제어하는 것이다. 어드레스 레지스터(54)는 I/O 레지스터 버퍼(53)를 통하여 입력된 어드레스 신호를 일시적으로 저장하기 위한 것이다. 스테이터스 레지스터(55)는 스테이터스 정보를 일시적으로 저장하기 위한 것이다. 커맨드 레지스터(56)는 I/O 레지스터 버퍼(53)를 통하여 입력된 동작 커맨드를 일시적으로 저장하기 위한 것이다.
스테이트 머신(57)은 각 제어 신호에 응답하여 디바이스 내부의 각 회로의 동작을 제어하는 것이다. 고전압 발생 회로(58)는 디바이스 내부에서 사용되는 고전압을 발생하는 것이다. 디바이스 내부에서 사용되는 고전압에는 데이터 기록용 고전압, 데이터 소거용 고전압, 데이터 판독용 고전압, 데이터 기록/소거시에 메모리 셀에 대하여 충분히 기록/소거를 행하고 있는지 여부를 체크하는 데 사용되는 검증(verify)용 고전압 등이 포함된다.
로우 디코더(59)는 어드레스 레지스터(54)를 통하여 입력된 로우 어드레스를 디코딩하여 워드 라인 WL을 선택한다. 페이지 버퍼(60)는 데이터 래치 회로와 센스 앰프 회로 등을 포함하고, 동일한 워드 라인에 접속된 복수의 메모리 셀에 저장되는 데이터를 각각 래치하여 출력하는 것이다. 칼럼 디코더(61)는 어드레스 레지스터(54)를 통하여 입력된 칼럼 어드레스를 디코딩하여 페이지 버퍼(60)에 판독되는 복수의 칼럼 데이터를 선택한다. 또한, I/O 레지스터 버퍼(53), 로우 디코더(59), 칼럼 디코더(61) 및 고전압 발생 회로(58)는 스테이트 머신(57)으로부터의 제어에 의하여 기능한다.
도 6은 제1 실시예에 따른 FG형 NAND 플래쉬 메모리 어레이 구성 및 판독시의 프리 챠지 전압 조건을 나타낸 도면이다. 부호 52는 메모리 셀 어레이, 60은 페이지 버퍼를 각각 나타낸다. 32개의 FG형 메모리 셀이 직렬로 접속되어 NAND 스트링을 구성한다. 이 양단에는 선택 드레인 게이트 SDG0m, 선택 소스 게이트 SSG0m이 접속된다. 선택 드레인 게이트 SDG0m은 또한 드레인 콘택트 22m을 거쳐 비트 라인 BLm에 접속되고, 비트 라인 BLm은 페이지 버퍼 60m에 접속된다.
이러한 NAND 스트링 m개(m은 512Byte + 16Byte)의 블록이 소거 단위를 구성한다. 하나의 워드 라인에 접속되는 m개의 메모리 셀의 단위가 판독이나 프로그램의 액세스 단위인 페이지를 구성한다. 따라서, 판독, 프로그램은 m개의 셀에 대하여 동시에 이루어진다. 또한, 비트 라인 BL 방향에는 동일하게 다른 블록이 복수개 배치된다. 비트 라인 BLm은 각 블록에 대하여 공통이다. 인접하는 2개의 블록은 드레인 콘택트(22)에 대하여 경면 대칭이다. 어드레스 신호에 근거한 선택 드레인 게이트 SDG 및 선택 소스 게이트 SSG의 제어에 의하여 원하는 블록이 선택되고, 그 외의 블록은 비선택된다. 도 6은 블록 BLOCK0이 선택 블록이 되고, 블록 BLOCK1이 비선택 블록이 되는 예이다. 여기서, 도면 중의 (1)은 선택 페이지(Sel WL)를 나타낸다.
도 7은 로우 디코더 및 스위칭 회로를 나타낸 도면이다. 도 7에서 부호 59는 도 5에 도시된 로우 디코더, 62는 스위칭 회로이다. 로우 디코더(59)는 블록마다 디코더 XDEC_n을 포함하며, 어드레스 레지스터(54)로부터 공급된 어드레스를 디코딩한다. 스위칭 회로(62)는 메모리 셀 M의 워드 라인 WL 및 선택 소스 게이트 SSG의 선택 라인 SSGn, 선택 드레인 게이트 SDG의 선택 라인 SDGn을 디코딩 결과에 따라 활성화한다. 블록 n은 XDEC_n으로부터의 신호 SEL(n)에 의하여 선택된다. 이 때, 블록 n에 있어서의 모든 워드 라인 WLnO0 내지 WLn31, 선택 드레인 게이트의 선택 라인 SDGn 및 선택 소스 게이트의 선택 라인 SSGn은 패스 트랜지스터를 거쳐 로우 디코더로부터의 전압 공급선(XT(0) 내지 XT(31), GSSG, GSDG)에 접속된다. 신호 UNSEL(n)는 풀 다운 트랜지스터에 의하여 블록 n에서의 선택 드레인 게이트 SDGn을 오프시킨다. 신호 UNSELS(n)는 풀 다운 트랜지스터에 의하여 블록 n에서의 선택 소스 게이트 SSG(n)를 오프시킨다.
다음으로, 제1 실시예에 따른 NAND형 플래쉬 메모리의 판독 동작에 대하여 설명한다. 표 1에 제1 실시예에 따른 선택 블록과 비선택 블록에서의 판독 조건을 나타낸다.
Figure 112007046975844-PCT00001
표 1에 나타낸 바와 같이, 선택 워드 라인 WL(Sel WL), 비선택 워드 라인 WL(Unsel WL), 선택 드레인 게이트 SDG(Sel SDG), 비선택 SDG(Unsel SDG), 선택 소스 게이트(Sel SSG), 비선택 소스 게이트(Unsel SSG), 어레이 Vss 선 ARVSS, 모든 비트 라인(BL)에 각 전압을 인가하고 모든 비트 라인 BL을 프리챠지(pre-charge)한다.
도 8은 제1 실시예에 따른 판독 전압 조건의 타이밍 차트이다. 판독은 우선 비트 라인 BLm을 프리챠지하는 것으로부터 시작한다. 이 때, 선택 블록 BLOCK0에서, 선택 워드 라인 WL030은 전압 Vpass(4V)가 인가되고, 비선택 워드 라인 WL에 대하여도 전압 Vpass가 인가된다. 여기서, Vpass는 비선택 메모리 셀의 데이터가 O이라도 온할 수 있는 전압이다.
본 발명에서는 인접하는 비선택 블록 BLOCK1에 있어서, 선택 드레인 게이트 SDG1n(도 6의(2))의 선택 라인 SDG1은 전압 Vcc가 인가되고, 워드 라인 WL100 내지 131은 모두 전압 Vpass가 인가된다. 이에 따라, 판독시에 선택 블록 BLOCK0에 인접하는 비선택 블록 BL0CK1의 메모리 셀 M(도 6의(3))은 모두 선택되게 된다. 선택 소스 게이트 SSG1n의 선택 라인 SSG1은 전압 Vss가 인가되기 때문에, 선택 소스 게이트 SSG1n은 오프이다. 이에 따라, 비트 라인 BLm을 1V 정도로 충전하는 동시에 온되어 있는 비선택된 메모리 셀 M의 채널 부분도 1V 정도로 충전된다. 이 때, 선택 블록, 비선택 블록 모두에서, 워드 라인 WL 및 선택 게이트를 선택하는 패스 트랜지스터에 대한 신호선 SEL(0), SEL(1)에는 전압 HVPP로서 6V 정도의 고전압(Vpass + 패스 트랜지스터의 문턱값 정도)이 인가된다.
다음으로 감지(sense(센스)) 동작에 들어간다. 센스 동작에서는 표 1 및 도 8과 같이 전압이 그 때까지 온시켰던 비선택 블록의 SDG1n을 오프시키고 비선택 워드 라인 WL의 전압을 플로팅하는 동작을 한다. 이 플로팅의 워드 라인 WL은 전압 Vpass(4V)가 유지된다. 이는 신호 SEL(1)을 Vss, 신호 UNSEL(1)을 Vcc로 함으로써 실현된다. 이에 따라, 비선택 블록 BLOCK1의 선택 드레인 게이트 SDG1n에는 백 바이어스가 인가된다. 즉, 비선택 블록 BLOCK1의 선택 드레인 게이트 SDG1n의 소스에 1V 정도의 전압이 상시 인가된다. 따라서, 선택 드레인 게이트 SDG1n을 종래에 비하여 완전히 오프 상태로 할 수 있고 판독시의 비선택 블록 BLOCK1에 있어서의 리크 전류를 억제할 수 있다. 다른 비선택 블록도 모두 동일하게 제어하는 것이 바람직하다.
선택 블록 BLOCK0에서의 센스 동작은 종래와 같다. 즉, 선택 워드 라인 WL의 전위는 Vss(데이터 0과 데이터 1의 문턱값의 사이의 전위)인 채로, 비트 라인에의 프리챠지 전압의 공급을 중단함과 동시에 선택 소스 게이트 SSG0n을 온시킨다. 그러면, n개의 선택 메모리 셀 중에서, 데이터 O의 메모리 셀은 오프되기 때문에, 그 메모리 셀에 접속되는 비트 라인 BLm은 1V를 유지한다. 한편, 데이터(1)의 메모리 셀(M)은 온되기 때문에, 그 메모리 셀 M에 접속되는 비트 라인 BLm은 방전되고 전압이 떨어진다. 소정 기간이 경과하면 페이지 버퍼 60m 내의 래치 회로에 센스 데이터를 세트하기 위한 세트 신호 SET가 펄스되고 센스 동작이 완료된다. 프로그램 및 소거 동작은 종래와 같다.
[제2 실시예]
다음으로 제2 실시예에 대하여 설명한다. 도 9는 제2 실시예에 따른 FG형 NAND 플래쉬 메모리 어레이 및 판독시의 센스 전압 조건을 나타낸 도면이다. 표 2에 제2 실시예의 선택 블록과 비선택 블록에서의 판독 조건을 나타낸다.
Figure 112007046975844-PCT00002
도 9에서, 부호 152는 메모리 셀 어레이, 60m은 페이지 버퍼를 각각 나타낸다. 32개의 FG형 메모리 셀이 직렬로 접속되어 NAND 스트링을 구성한다. 이 양단에는 선택 드레인 게이트 SDG0m, 선택 소스 게이트 SSG0m이 접속된다. 도 9에서는 블록 BLOCK0이 선택 블록이며, 블록 BLOCK1이 비선택 블록이다.
제2 실시예의 특징은 선택 드레인 게이트 SDG가 코어와 동일한 타입의 FG형 메모리 셀로 되어 있는 것이다. 또한, 제어 워드 라인 CWLn의 폭은 워드 라인 WL의 폭과 동일하고, 제어 워드 라인 CWLn과 워드 라인 WL의 스페이스는 인접하는 워드 라인 WL 간의 스페이스와 동일하다. 선택 소스 게이트 SSG는 통상적인 선택 트랜지스터이다. 또한, 선택 드레인 게이트 SDG는 프로그램되어 있고 문턱값이 통상적인 트랜지스터(0.5V)보다 높다.
도 10은 제2 실시예에 따른 FG형 선택 게이트의 Vt 분포이다. 도 10에 도시된 바와 같이, 모든 선택 드레인 게이트 SDG는 프로그램되어 있고 문턱값이 통상적인 트랜지스터(0.5V)보다 높다. 따라서, 센스시에 선택 드레인 게이트 SDG1n을 완전히 오프 상태로 할 수 있으므로, 비선택 블록 BLOCK1에서의 리크를 억제할 수 있다.
판독은 우선 비트 라인 BLm의 프리챠지하는 것으로부터 시작한다. 프리챠지 동작에서는 표 2 및 도 9와 같이 전압이 인가되고, 그 후에 센스 동작에 들어간다. 센스 동작에서는 표 2 및 도 9와 같이 전압이 인가된다. 비선택 블록 BLOCK1 내의 선택 드레인 게이트 SDG1n(도 9의(2))는 프로그램되어 있고 비선택 블록 BLOCK1 내의 선택 드레인 게이트 SDG1n의 문턱값이 통상적인 트랜지스터(0.5V)보다 높게 되어 있다. 이에 의하여, 전압 Vss를 게이트에 인가하였을 때에 선택 드레인 게이트 SDG1n을 완전히 오프 상태로 할 수 있다. 따라서, 실시예 1의 동작을 하지 않고도, 종래의 프리챠지 동작인 채로 비선택 블록 BLOCK1에서의 리크를 억제할 수 있다. 실시예 1과 조합함으로써 효과가 큰 것은 물론이다.
이와 같이, 선택 드레인 게이트 SDG를 코어와 동일한 메모리로 하여 문턱값을 높게 설정함으로써, 선택 드레인 게이트를 선택하기 위한 제어 워드 라인 CWL의 폭을 워드 라인 WL과 동일하게 하여 제조할 수 있다. 따라서, 제어 워드 라인 CWL과 워드 라인 WL간의 스페이스도 넓게 할 필요가 없고, 소면적 어레이를 실현할 수 있다.
도 11은 제2 실시예에 따른 NAND 플래쉬 메모리 어레이의 프로그램 전압 조건을 설명하는 도면이다. 도 11에 있어서, (1)은 선택 페이지, (2)는 기록 지정된 메모리 셀을 나타낸다. 먼저, 선택 비트 라인 BL1은 0V, 선택 비트 라인 BL1 이외의 비선택 비트 라인 BL은 전압 Vcc가 인가되고 선택 블록 BLOCK0에 있어서 제어 워드 라인 CWL0은 전압 Vpass가 인가된다. 이 때, 선택 비트 라인 BL1 이외의 비선택 비트 라인 BL(비-기록)에 있어서의 제어 워드 라인 CWL0의 채널부는 Vpass-Vth의 전위가 된다. 여기서, Vth는 선택 드레인 게이트 SDG의 문턱값이다. 예를 들면, Vcc=3V, Vpass=4V, Vth=2V라면 상기 채널부는 2V까지 충전된 후, 플로팅된다.
다음으로, 선택 워드 라인 WL030에는 Vpgm으로서 20V, 선택 블록 BLOCK0 내의 비선택 워드 라인 WL에는 Vpass_pgm으로서 10V가 인가된다. Vpgm은 기록 지정 셀에 대하여 프로그램하는 전압이며, Vpass_pgm은 선택 워드 라인 WL 상의 모든 셀의 드레인에 비트 라인 BL로부터의 전압을 인가하기 위한 전압이다. 기록 지정 셀에서는 FN 터널에 의하여 채널부로부터 FG부에 전자가 주입되어 기록된다. 이와 같이 기록 지정된 셀의 채널부에는 0V가 인가되는 한편, 비-기록 지정된 셀에서는 먼저 플로팅 상태가 된 제어 워드 라인 CWL의 채널의 전위, 즉 비선택 워드 라인 WL의 모든 채널 전위가 커플링에 의하여 상승하여 고전압이 된다. 이에 따라, 비-기록 지정된 셀의 채널부도 마찬가지로 고전압이 되기 때문에 비-기록 지정된 셀에서는 Vpgm과 채널 전위의 차이가 적어지고 프로그램은 행해지지 않는다.
여기서의 특징은 제어 드레인 게이트 SDG가 코어 셀과 동일하게 프로그램되어 있기 때문에, 종래와 같이 Vcc를 인가하는 것이 아니고, 그것을 온시키기 위한 Vpass를 인가하는 것이다. 어레이 Vss선 ARVSS는 1V 정도의 전압이 인가되고 선택 소스 게이트 SSG0n을 완전히 오프시킨다.
도 12는 제2 실시예에 따른 FG형 NAND 플래쉬 메모리의 소거 전압 조건을 나타낸 도면이다. 소거 동작에서 종래와 다른 점은 선택 드레인 게이트 SDG도 코어와 함께 소거하는 것이다. 따라서, 선택 드레인 게이트 SDG에는 코어와 동일하게 전압 Vss를 인가한다. 기판에는 전압 Vpp(20V)가 인가되고 FN 터널에 의하여 전자가 FG로부터 기판에 방출된다. 또한, 여기서의 특징은 소거 후에 선택 드레인 게이트 SDG를 프로그램하는 것이다. 선택 드레인 게이트 SDG의 프로그램은 제어 워드 라인 CWL에 전압 Vpgm, 그 외의 모든 워드 라인 WL에 선택 소스 게이트 SSG와 동일하게 전압 Vss를 인가함으로써 실시한다. 모든 선택 드레인 게이트 SDG에 프로그램하기 위하여, 통상적인 코어의 프로그램과 같이 커플링에 의하여 비-기록 지정된 셀에 대하여 행하는 비-기록 상태를 생성할 필요가 없다.
[제3 실시예]
다음으로 제3 실시예에 대하여 설명한다. 도 13은 제3 실시예에 따른 SONOS형 NAND 플래쉬 메모리에 관한 배열도이다. 부호 252는 메모리 셀 어레이, 60m은 페이지 버퍼를 각각 나타낸다. 16개의 SONOS형 메모리 셀이 직렬로 접속되어 NAND 스트링을 구성하고 있다. 이 양단에는 선택 드레인 게이트 SDG0m, 선택 소스 게이트 SSG0m이 접속되어 있다. 선택 드레인 게이트 SDG도 SONOS형이다. 선택 드레인 게이트 SDG0m은 또한 드레인 콘택트 22m을 통하여 비트 라인 BLm에 접속되어 있다. 비트 라인 BLm은 페이지 버퍼 60m에 접속된다. 이들 NAND 스트링 m개(m은 512Byte+16Byte)의 블록이 소거 단위를 구성한다.
하나의 워드 라인 WL에 접속되는 m개의 메모리 셀의 단위가 판독이나 프로그램의 액세스 단위인 페이지를 구성한다. 따라서, 판독 및 프로그램은 m개의 메모리 셀에 대하여 동시에 실시된다. 또한, 비트 라인 BL 방향에는 동일하게 다른 블록이 복수개 배치된다. 비트 라인 BLm은 공통이다. 인접하는 2개의 블록은 드레인 콘택트 22m에 대하여 경면 대칭이다. 어드레스 신호에 근거한 선택 소스 게이트 SSG 및 선택 드레인 게이트 SDG의 제어에 따라 원하는 블록이 선택되고 그 외의 블록은 비선택된다. 도 13에 도시된 예에서는 블록 BLOCK0이 선택 블록이고, 블록 BLOCK1이 비선택 블록이다.
도 14는 제3 실시예에 관한 SONOS형 NAND 플래쉬 메모리에 관한 각 트랜지스터 구조를 나타낸 도면이며, 도 14(a)는 SONOS형 메모리 셀의 단면도, 도 14(b)는 SONOS형 선택 드레인 게이트의 단면도, 도14(c)는 선택 소스 게이트의 단면도이다. 도 14(a)에 도시된 바와 같이, SONOS형 메모리 셀 M은 실리콘 기판(81) 상에 구성되어 있고, 실리콘 기판(81) 중에 확산 영역(81A, 81B)이 각각 소스 영역 및 드레인 영역으로서 형성되어 있다. 또한, 실리콘 기판(81)의 표면은 산화막(82), 질화막(83) 및 산화막(84)을 적층한 구조의 ONO막(86)에 의하여 덮여 있고, ONO막(86) 상에는 폴리실리콘 게이트 전극(85)이 형성되어 있다.
도 14(b)에 나타내는 바와 같이, SONOS형 선택 드레인 게이트 SDG는 실리콘 기판(91) 상에 구성되어 있고, 실리콘 기판(91) 중에 확산 영역(91A, 91B)이 각각 소스 영역 및 드레인 영역으로서 형성되어 있다. 또한, 실리콘 기판(91)의 표면은 산화막(92), 질화막(93) 및 산화막(94)를 적층한 구조의 ONO막(96)에 의하여 덮어져 있고, ONO막(96) 상에는 폴리실리콘 게이트 전극(95)이 형성되어 있다. 도 14(c)에 도시하는 바와 같이, 선택 소스 게이트 SSG는 실리콘 기판(101) 상에 산화막(102) 및 게이트 전극(103)을 순차적으로 적층한 구조를 갖는다.
도 15는 SONOS형 NAND 플래쉬 메모리의 문턱값 분포를 나타낸 도면이다. 도 15는 도 14(a)에 도시된 SONOS형 메모리 셀의 Vt 분포를 나타낸 도면이다. SONOS형 메모리 셀에서는 소거하였을 때에 Vt가 어떤 전압에서 포화되는 특성이 있고, 통상적인 NAND 플래쉬 메모리의 Vt 분포와는 다르다. 여기서는 그 전압을 1V로 하였다. 또한, 선택 워드 라인 WL에 대하여 소거 검증시에 인가하는 전압 Verv는 2V, 판독시에 인가하는 전압 Vread는 2.5V, 기록 검증시에 인가하는 전압 Vpgmv는 3V로 설정되고, 판독시에 비선택 워드 라인 WL에 인가하는 전압 Vpass는 6V로 설정된다.
도 16은 SONOS형 선택 드레인 게이트의 문턱값 분포를 나타낸 도면이다. 도 16에 도시하는 바와 같이, SONOS형은 소거 상태에서 Vt가 1V 정도로 높기 때문에(종래의 선택 트랜지스터는 0.5V 정도), 제2 실시예와 같이 미리 선택 드레인 게이트 SDG를 프로그램하여 Vt를 높일 필요가 없다.
도 17은 제3 실시예에 관한 SONOS형 NAND 플래쉬 메모리 어레이 구성 및 판독시의 센스 전압 조건을 나타낸 도면이다. 표 3은 제3 실시예에 따른 선택 블록과 비선택 블록에 있어서의 판독 조건을 나타낸 것이다.
Figure 112007046975844-PCT00003
Vread = 2.5V, Vpass = 6V, Vcc = 3.0V이다. 선택 드레인 게이트 SDG는 제2 실시예와는 달리, 소거 상태의 Vt가 원래 통상적인 트랜지스터(Vt = 0.5V)보다 높기 때문에(1V), 프로그램할 필요가 없다. 이 높은 Vt를 이용하여 좁은 배선 폭에서도 리크가 방지된다. 따라서, 제어 워드 라인 CWL의 배선 폭을 워드 라인 WL과 동일하게 할 수 있다.
제2 실시예의 FG형 셀의 예와 다른 점은 SONOS형 셀의 문턱값 분포에 기인하는 것이다. 즉, 판독시의 선택 워드 라인 WL 전압은 0셀과 1셀의 중간 전위 Vread로 설정한다. 또한, Vpass도 FG의 예보다 약간 높게 된다. 그 외의 기본 동작은 FG의 예와 동일하다.
판독은 우선 비트 라인 BLm을 프리챠지하는 것으로부터 시작한다. 이 때, 선택 블록 BLOCK0에 있어서 선택 워드 라인 WL014는 전압 Vpass(예를 들면, 6V), 비선택 워드 라인 WL에 대하여도 전압 Vpass가 인가된다. 여기서, Vpass는 비선택 메모리 셀의 데이터가 0이어도 온할 수 있는 전압이다. 선택 소스 게이트 SSG00 내지 SSG0m은 오프이다. 또한, 비선택 블록 BLOCK1에 있어서, 선택 드레인 게이트 SDG10 내지 SDG1m(도 17의(2))의 제어 워드 라인 CWL1, 선택 소스 게이트 SSG10 내지 SSG1m의 선택 라인 SSG1은 전압 Vss, 워드 라인 WL100 내지 131은 모두 플로팅된다. 이에 따라, 모든 비트 라인 BL을 1V 정도로 충전한다.
다음으로 센스 동작에 들어간다. 센스 동작에서는 표 3 및 도 17과 같이 전압이 인가된다. 비선택 블록 BLOCK1 내의 선택 드레인 게이트 SDG1m은 SONOS형 셀이기 때문에 문턱값이 통상적인 트랜지스터(0.5V)보다 높고 전압 Vss를 비선택 드레인 게이트 SDG1m에 인가하였을 때에 완전히 오프 상태로 할 수 있다. 따라서, 판독시의 비선택 블록 BLOCK1에서의 리크 전류를 억제할 수 있다.
이와 같이, 선택 드레인 게이트 SDG를 코어와 동일한 SONOS형 메모리 셀로 함으로써, SONOS형 셀에서는 소거 상태에서 Vt가 1V 정도로 높기 때문에, 제2 실시예와 같이 미리 선택 드레인 게이트 SDG를 프로그램하여 Vt를 높일 필요가 없다. 따라서, 선택 드레인 게이트 SDG를 프로그램하지 않고도 제어 워드 라인 CWL의 배선 폭을 워드 라인 WL과 동일하게 할 수 있다. 따라서, 제어 워드 라인 CWL과 워드 라인 WL 간의 공간도 넓게 할 필요가 없고, 소면적 어레이를 실현할 수 있다. 또한, 상기 판독 동작은 제2 실시예의 전압 조건과 동일한 것을 설명하였지만, 비선택 블록에 있어서의 리크를 더욱 방지하기 위하여, 제1 실시예와 같이 센스시에 비선택 블록 내의 선택 드레인 게이트에 백 바이어스를 인가하도록 할 수도 있는 것은 물론이다.
상기 각 실시예에 의하면 정확한 판독 동작이 가능하며, 회로 규모를 작게 할 수 있다. 또한, 스테이트 머신(57)의 제어 하에서 고전압 발생 회로(58), 로우 디코더(59) 및 스위칭 회로(62)에 의하여 판독시에 비선택된 메모리 블록 내의 선택 게이트에 백 바이어스가 인가된다. 반도체 장치는 단독으로 패키지된 플래쉬 메모리 등의 반도체 저장 장치일 수도 있고, 시스템 LSI와 같이 반도체 장치의 일부로서 조립된 것일 수도 있다.
이와 같이 본 발명의 바람직한 실시예에 대하여 상술하였지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니며, 청구의 범위에 기재된 본 발명의 요지의 범위 내에 있어서 다양한 변형, 변경이 가능하다. 실시예 2 및 3에서는 선택 드레인 게이트를 저장 가능한 메모리 셀 트랜지스터로 구성하였지만, 선택 소스 게이트를 저장 가능한 메모리 셀 트랜지스터로 구성할 수도 있다. 또한, 상기 각 실시예에서는 NAND형 플래쉬 메모리를 사용하여 설명하였지만 이것에 한정되는 것은 아니다.
본 발명에 의하면, 정확한 판독 동작이 가능하며 회로 규모를 작게 할 수 있는 반도체 장치 및 반도체 장치의 제어 방법을 제공할 수 있다.

Claims (18)

  1. 워드 라인에 접속된 메모리 셀을 포함한 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록과; 그리고
    판독시에 비선택된 메모리 블록 내의 선택 게이트에 백 바이어스를 인가하는 인가 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 선택 게이트는 저장 가능한 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 선택 게이트는 프로그램되어 있는 것을 특징으로 하는 반도체 장치.
  4. 워드 라인에 접속된 메모리 셀을 포함한 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록을 포함하고,
    상기 선택 게이트는 저장 가능한 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제4항에 있어서, 상기 반도체 장치는 상기 선택 게이트에 접속되는 선택 라인을 포함하고,
    상기 선택 라인과 인접하는 워드 라인간의 공간은 상기 복수의 워드 라인의 스페이스와 동일한 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제4항에 있어서, 상기 반도체 장치는 상기 선택 게이트에 접속되는 선택 라인을 포함하고,
    상기 선택 라인의 폭은 상기 워드 라인과 동일한 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제4항에 있어서, 상기 메모리 셀은 플로팅 게이트형인 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제4항에 있어서, 상기 메모리 셀은 SONOS형인 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제4항에 있어서, 상기 선택 게이트는 상기 메모리 셀과 동일한 타입의 트랜지스터를 사용하는 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제4항에 있어서, 상기 선택 게이트는 플로팅 게이트형인 것을 특징으로 하는 반도체 장치.
  11. 제1항 또는 제4항에 있어서, 상기 선택 게이트는 SONOS형인 것을 특징으로 하는 반도체 장치.
  12. 제1항 또는 제4항에 있어서, 상기 선택 게이트는 선택 드레인 게이트인 것을 특징으로 하는 반도체 장치.
  13. 제1항 또는 제4항에 있어서, 상기 메모리 셀군은 상기 메모리 셀이 복수개 직렬로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 워드 라인에 접속된 메모리 셀을 포함하는 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함하는 복수의 메모리 블록을 포함하는 반도체 장치의 제어 방법으로서,
    데이터의 판독시에 상기 복수의 메모리 블록으로부터 하나의 메모리 블록을 선택하는 단계와; 그리고
    비선택된 메모리 블록 내의 선택 게이트에 백 바이어스를 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제어 방법.
  15. 제14항에 있어서, 상기 선택 게이트는 저장 가능한 것을 특징으로 하는 반도체 장치의 제어 방법.
  16. 워드 라인에 접속된 메모리 셀을 포함하는 복수의 메모리 셀군과 상기 복수 의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록을 포함하는 반도체 장치의 제어 방법으로서,
    상기 선택 게이트를 프로그램하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제어 방법.
  17. 판독시에 워드 라인에 접속된 메모리 셀을 포함한 복수의 메모리 셀군과 상기 복수의 메모리 셀군을 선택하는 선택 게이트를 포함한 복수의 메모리 블록 내의 비트 라인을 프리챠지하는 단계와; 그리고
    프리챠지 기간에 이은 감지 기간에 비선택된 메모리 블록의 선택 게이트에 백 바이어스를 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제어 방법.
  18. 제17항에 있어서, 상기 반도체 장치의 제어 방법은,
    선택된 메모리 블록을 소거하는 단계와; 그리고
    상기 소거한 블록 내의 선택 게이트를 프로그램하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제어 방법.
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KR1020077014682A KR20070086721A (ko) 2007-06-27 2004-11-30 반도체 장치 및 반도체 장치의 제어 방법

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* Cited by examiner, † Cited by third party
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US7961523B2 (en) 2008-04-30 2011-06-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method

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