JP5106083B2 - 不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置 - Google Patents

不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置 Download PDF

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Description

本発明は半導体装置に関し、より詳細には、不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置に関する。

半導体メモリ装置は、電源供給が中断される時に保存されたデータを喪失するか否かによって、揮発性メモリ装置と不揮発性メモリ装置とに区分することができる。不揮発性メモリ装置は、電気的に消去とプログラムを実行可能なEEPROM(Electrically Erasable Programmable Read−only Memory)を含む。

EEPROMの動作モードは、メモリセルにデータを記入するプログラムモード、メモリセルに保存されたデータを判読する読出モード、及び保存されたデータを削除してメモリセルを初期化する消去モードに区分することができる。一般に、増加型ステップパルスプログラム(ISPP、Incremental Step Pulse Program)方式では、複数のパルスを順次に選択ワードラインに印加しながら、検証を完了するまで検証動作と検証後の再プログラム動作とを反復する。

フラッシュメモリ装置はEEPROMに属し、消去動作がブロック又はセクター単位で同時に行われ、共通のワードラインに連結されたメモリセルに対してページ単位でプログラム動作が行われるという特徴を有する。フラッシュメモリ装置はメモリセルアレイの構造によって、ビットラインと接地との間にセルトランジスタが直列で配置されたNAND型フラッシュメモリ装置と、並列で配置されたNOR型フラッシュメモリ装置とに区分される。NOR型フラッシュメモリ装置と比較すると、NAND型フラッシュメモリ装置は、読出動作及びプログラム動作時、バイト単位でのアクセスが不可能であるという短所があるが、プログラム及び消去速度が速いという長所がある。

図1は、従来の不揮発性メモリ装置におけるプログラム方法を示すタイミング図である。

図1を参照すると、時間t1で偶数ビットラインBLe及び奇数ビットラインBLoに電源電圧Vccが同時に印加される。時間t2でストリング選択ラインSSLに電源電圧Vccとストリング選択トランジスタのしきい電圧Vthとの和に相応する電圧(Vcc+Vth)が印加され、ストリング選択トランジスタがターンオンされメモリセルのチャンネルは電源電圧Vccにプリチャージされる。

時間t3で選択されたワードラインにプログラム電圧Vpgmが印加され、非選択ワードラインにパス電圧Vpassが印加されると、プログラムが禁止されるメモリセルのチャンネルは容量性結合によって電源電圧Vccより高い電圧V1にブーストされる。時間t4でプログラム電圧Vpgmが非活性化され時間t5でプログラム動作が終了する。

図1には、プログラムが禁止されるビットラインに、例えば、電源電圧Vccがプログラム禁止電圧として印加され、プログラムが禁止されるビットラインに連結されたメモリセルのチャンネルが電源電圧Vccより高い電圧V1にブーストされる場合のみが図示されている。これに対し、例えば、接地電圧(0V)は、プログラム許容電圧としてプログラムが許容されるビットラインに印加される。従って、プログラムが許容されるビットラインに連結されたメモリセルでは、フローティングゲートとチャンネルとの間の大きい電圧差によってF−Nトンネリング(Fowler−Nordheim Tunneling)が発生して前記メモリセル(又は、メモリセルのしきい電圧)がプログラムされる。

図2は、図1の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。

図2には、一定の電圧(ΔISPP)だけ順次に増加する増加型ステップパルスプログラム方式の場合について、プログラムが禁止されるビットライン(BLe、BLo)及びメモリセルのチャンネルの電圧が図示されている。

(N−2)番目乃至(N+2)番目パルスが順次にワードラインに印加され、各パルスが印加される前のプリチャージ動作時、偶数ビットライン及び奇数ビットラインにプリチャージ電圧(例えば、電源電圧Vcc)が同時に印加される。従って、プログラムが禁止される奇数ビットライン及び偶数ビットラインの電圧は常に電源電圧Vccになり、これに連結されたメモリセルのチャンネルは電源電圧Vccより高い電圧V1にブーストされる。

例えば、偶数ビットライン及び奇数ビットラインのうち、偶数ビットラインがデータを記入するように選択された場合、偶数ビットラインの電圧は記入データのビット値によって電源電圧Vcc又は接地電圧(0V)になり得る。図2には、説明の便宜のために、プログラムが禁止される場合(例えば、記入データのビット値が論理ローに相応する場合)に該当する偶数ビットラインの電圧のみが図示されている。選択されない奇数ビットラインは、データのビット値に関係なく全部プログラムが禁止されるので、奇数ビットラインの電圧は全部プログラム禁止電圧、例えば、電源電圧Vccになる。

メモリセルのサイズが漸次小さくなり、集積度が増加するほど、チャンネルとフローティングゲートとの間のキャパシタンスが増加してチャンネルから基板等への漏洩電流が増加する。このようなキャパシタンス及び漏洩電流の増加は、チャンネルにブーストされる電圧V1の減少を誘発して、結果的にプログラム撹乱(program disturbance)が増加する。ここで、プログラム撹乱とは、プログラムが禁止されなければならないメモリセルのフローティングゲートとチャンネルとの間に形成された電圧差がF−Nトンネリングを発生する程度に大きく、所望しないプログラムが行われることを意味する。

又、低いレベルの電源電圧Vccをプリチャージ電圧等として使用する不揮発性メモリ装置では、このプログラム撹乱が更に増大される。このプログラム撹乱を減少させるためにチャンネルにプリチャージされる電圧を増加させるには、高い電源電圧を必要とする。従って、同一の電源電圧を使用しながらブースト効率を増加して高いチャンネル電圧を得る方案が模索されている。その方案の1つとして、ビットライン間の容量性結合を利用してチャンネル電圧を増加させる方法が特許文献1に開示されている。
特開平11−120779号公報

図3は、従来の不揮発性メモリ装置を示す回路図である。

図3を参照すると、不揮発性メモリ装置50は、偶数ビットラインBLeに連結されたメモリセル11と奇数ビットラインBLoに連結されたメモリセル12とを含むメモリセルアレイ10を含む。一対のビットラインBLe、BLoは、ビットライン選択トランジスタT11、T12を通じてページバッファ20に共通に連結されている。

ビットライン選択トランジスタT11、T12のスイッチング動作は、ゲートに印加される選択信号SS1、SS2によって制御される。又、それぞれのビットラインBLe、BLoには、プリチャージ電圧VA1、VA2を印加するためのトランジスタT21、T22が接続されており、前記トランジスタT21、T22はゲートに印加されるプリチャージ信号PRA1、PRA2によって制御される。

図3の不揮発性メモリ装置50は、プリチャージ信号PRA1、PRA2が印加されるタイミングを調節してプリチャージ電圧VA1、VA2に充電されたビットラインをブースト電圧に充電した後、ビットライン選択トランジスタT11、T12を同時にターンオンさせる。従って、偶数ビットラインBLe及び奇数ビットラインBLoはプリチャージ動作が完了すると、数式1に表現された電圧に同一に充電される。

ここで、Vbstはビットラインのブースト電圧で、Vccはプリチャージ電圧として利用された電源電圧である。ビットラインカップリング係数βは、基板に形成されるメモリセルの構造によって決定される。

図4は、図3の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。

図4に示すように、ビットラインカップリング係数βは正の値なので、プログラムが禁止されるビットラインの電圧は電源電圧Vccより大きいブースト電圧Vbstに増加することが分かる。従って、図4に図示されたチャンネル電圧V1aは、図2に図示されたチャンネル電圧V1より大きい値になる。

図3の不揮発性メモリ装置50は、隣接したビットライン間の容量性結合によってチャンネル電圧を増加させることができる。しかし、隣接した偶数ビットラインBLe及び奇数ビットラインBLo間の電荷共有のために、ビットライン選択トランジスタ(T11、T12)が同時にターンオンされる時間が必要なので、プログラム時間が増加するという問題がある。ワードラインプログラム電圧Vpgmとして増加型ステップパルスを使用する場合には、それぞれのパルスに対してビットライン選択トランジスタT11、T12が同時にターンオンされる時間が必要なので、全体プログラム時間はより増加することになる。

上述したような問題点を解決するため、本発明の目的は、プログラム時間を増加させることなく、メモリセルのプログラム撹乱を減少させることが可能な不揮発性メモリ装置におけるプログラム方法を提供することである。

又、本発明のもう一つの目的は、プログラム時間を増加させることなく、メモリセルのプログラム撹乱を減少させることが可能な不揮発性メモリ装置を提供することである。

上述した目的を達成するために、本発明の一実施態様による不揮発性メモリ装置におけるプログラム方法は、少なくとも1つ以上のパルスを選択ワードラインに順次に印加するプログラム方法である。プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加し、偶数ビットライン及び奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する。

偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階は、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階、及びプリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階を含むことができる。

上記の偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階、及び奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階は、データの記入を完了するまで交代して反復することができる。

上記の偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階は、偶数ビットラインにプリチャージ電圧を印加する段階と、偶数ビットライン及び偶数ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、偶数ビットラインをフローティングさせる段階と、奇数ビットラインにプリチャージ電圧を印加してフローティングされた偶数ビットラインをブースト電圧に充電させる段階とを含むことができる。

上記の奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階は、奇数ビットラインにプリチャージ電圧を印加する段階と、奇数ビットライン及び奇数ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、奇数ビットラインをフローティングさせる段階と、偶数ビットラインにプリチャージ電圧を印加してフローティングされた奇数ビットラインをブースト電圧に充電させる段階とを含むことができる。

このブースト電圧は、隣接したビットライン間の容量性結合によって誘導することができる。プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第1電圧にブーストされ、ブースト電圧に充電されたビートラインに連結されたメモリセルのチャンネルは、この第1電圧より高い第2電圧にブーストされる。

一実施態様において、上述した偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階は、偶数ビットラインにプリチャージ電圧を印加するタイミングを制御するための第1トランジスタを連結する段階と、奇数ビットラインにプリチャージ電圧を印加するタイミングを制御するための第2トランジスタを連結する段階と、偶数ビットライン及び奇数ビットラインにプリチャージ電圧及びブースト電圧が交代して充電されるように第1トランジスタ及び第2トランジスタのスイッチングタイミングを制御する段階とを含むことができる。

このスイッチングタイミングを制御する段階は、第1トランジスタをターンオフさせた後、第2トランジスタをターンオンさせる段階、及び第2トランジスタをターンオフさせた後、第1トランジスタをターンオンさせる段階を含むことができる。

第1トランジスタをターンオフさせた後、第2トランジスタをターンオンさせる段階、及び第2トランジスタをターンオフさせた後、第1トランジスタをターンオンさせる段階は、データの記入を完了するまで交代して反復することができる。

第1トランジスタをターンオフさせた後、第2トランジスタをターンオンさせる段階は、偶数ビットラインにプリチャージ電圧を印加するために第1トランジスタをターンオンさせる段階、偶数ビットライン及び前記ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、第1トランジスタをターンオフさせる段階、及び奇数ビットラインにプリチャージ電圧を印加するために、第2トランジスタをターンオンさせる段階を含むことができる。

第2トランジスタをターンオフさせた後、第1トランジスタをターンオンさせる段階は、奇数ビットラインにプリチャージ電圧を印加するために第2トランジスタをターンオンさせる段階、奇数ビットライン及び奇数ビットラインに連結されたメモリセルのチャンネルがプリチャージ電圧に充電された後、第2トランジスタをターンオフさせる段階、及び偶数ビットラインにプリチャージ電圧を印加するために第1トランジスタをターンオンさせる段階を含むことができる。

上述した一実施態様において、選択ワードラインに順次に印加する少なくとも1つ以上のパルスとして、順次に電圧レベルが増加する増加型ステップパルスを利用することができる。

一方、偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階は、N番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加する段階、及び(N+1)番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加する段階を含むことができる。

上記のプリチャージ電圧として、不揮発性メモリ装置の内部電源電圧を利用することができる。

ビットライン電圧を印加する段階は、記入データのビット値が論理ローである場合、選択ビットラインにプログラム許容電圧を印加する段階、及び記入されるデータのビット値が論理ハイである場合、選択ビットラインに充電されたプリチャージ電圧及びブースト電圧のうちの1つを維持する段階を含むことができる。不揮発性メモリ装置は、NAND型フラッシュメモリ装置であってもよい。

又、上述した目的を達成するための本発明の一実施態様による不揮発性メモリ装置は、メモリセルアレイ、プリチャージ回路、ページバッファブロック、及び行選択回路を含む。

メモリセルアレイは、複数のワードライン及び複数のビットラインにそれぞれ連結された複数のメモリセルを含む。プリチャージ回路は、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する。ページバッファブロックは、偶数ビットライン及び奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する。行選択回路は、少なくとも1つ以上のパルスを選択ワードラインに順次に印加する。

一実施態様として、行選択回路は、順次に電圧レベルが増加する増加型ステップパルスを選択ワードラインに印加することができる。

プリチャージ回路は、N番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加し、(N+1)番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加することができる。

プリチャージ回路は、プリチャージ電圧供給ラインと偶数ビットラインとの間の電気的連結を制御する第1トランジスタ、及びプリチャージ電圧供給ラインと奇数ビットラインとの間の電気的連結を制御する第2トランジスタを含むことができる。

N番目パルスに相応するプリチャージ動作時、第1トランジスタがターンオフされた後に第2トランジスタをターンオンさせ、(N+1)番目パルスに相応するプリチャージ動作時、第2トランジスタがターンオフされた後に第1トランジスタをターンオンさせることができる。

一実施態様において、不揮発性メモリ装置は更に、第1トランジスタのゲートに印加される第1プリチャージ信号及び第2トランジスタのゲートに印加される第2プリチャージ信号を発生するプリチャージ制御回路を含むことができる。N番目パルスに相応するプリチャージ動作時、第1プリチャージ信号が非活性化された後に第2プリチャージ信号を活性化させ、(N+1)番目パルスに相応するプリチャージ動作時、第2プリチャージ信号が非活性化された後、第1プリチャージ信号を活性化させることができる。

ブースト電圧は、隣接したビットライン間の容量性結合によって誘導することができる。プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第1電圧にブーストさせ、ブースト電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第1電圧より高い第2電圧にブーストさせることができる。

プリチャージ電圧として、不揮発性メモリ装置の内部電源電圧を利用することができる。メモリセルアレイは、少なくとも1つ以上のメモリセルが直列に連結された複数のNANDストリングを含むことができる。

ページバッファブロックは、記入データのビット値が論理ローである場合、選択ビットラインにプログラム許容電圧を印加し、記入されるデータのビット値が論理ハイである場合、選択ビットラインに充電されたプリチャージ電圧及びブースト電圧のうち、1つを維持することができる。

以上により、プログラム時間を増加させることなく、不揮発性メモリ装置におけるプログラム撹乱を減少させることができる。

以下、本発明の好ましい実施例を図面に基づいて詳細に説明する。

図5は、本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を示す流れ図である。

図5には、少なくとも1つ以上のパルスを選択ワードラインに順次に印加する不揮発性メモリ装置におけるプログラム方法が図示されている。

図5によると、本発明の一実施例では、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する(S100)。少なくとも1つ以上のパルスを選択ワードラインに順次に印加するプログラム方法では、一般に、プログラムが完了するまで検証及び再プログラムを反復する。このようにプログラムを反復する度に偶数ビットライン及び奇数ビットラインが交代してブースト電圧に充電されるようにプリチャージ電圧を印加する。

偶数ビットライン及び奇数ビットラインがプリチャージ電圧及びブースト電圧のうちいずれか一方ずつにそれぞれ充電された後、偶数ビットライン及び奇数ビットラインのうちから選択された選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する(S200)。本発明の一実施例による不揮発性メモリ装置では、行方向に配置され1つのワードラインに共通に連結された複数のメモリセルは、行方向に交代して配置された偶数ビットラインと奇数ビットラインとにそれぞれ連結される。

偶数ビットラインに連結されたメモリセルは1つのページを形成し、奇数ビットラインに連結されたメモリセルは他の1つのページを形成する。不揮発性メモリ装置におけるプログラムは、一般に、ページ単位で行われ、偶数ビットラインと奇数ビットラインのうちから選択された選択ビットラインにはデータのビット値に相応するビットライン電圧が印加され、非選択ビットラインは充電されたプリチャージ電圧又はブースト電圧を維持する。

このように、ビットラインにプログラムを禁止又は許容するための電圧が安定化した後に、選択ワードラインにプログラム電圧を印加し、非選択ワードラインにパス電圧を印加する。更にプログラムが完了するまで検証及び再プログラムを反復し、少なくとも1つ以上のパルスが選択ワードラインに印加される。即ち、プリチャージ電圧の印加段階(S100)と記入データのビット値に相応するビットライン電圧の印加段階(S200)とは、少なくとも一回以上反復される。選択ワードラインに印加されるパルスの数は、メモリセルの特性によって変更することができる。

偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する段階(S100)は、プリチャージ電圧が印加された偶数ビットラインをフローティングさせた後、プリチャージ電圧を奇数ビットラインに印加するプリチャージ動作と、これとは逆に、プリチャージ電圧が印加された奇数ビットラインをフローティングさせた後、プリチャージ電圧を偶数ビットラインに印加するプリチャージ動作とを交代して行うことができる。このような2つのプリチャージ動作は、データの記入が完了するまで交代して反復することができる。

図6は、本発明の一実施例による不揮発性メモリ装置を示すブロック図である。

図6によると、不揮発性メモリ装置100は、メモリセルアレイ110、ページバッファブロック120、プリチャージ回路130、及び行選択回路140を含む。

メモリセルアレイ110は、複数のワードライン(WL1、WL2、…、WLm)及び複数のビットライン(BL1、BL2、…、BLn)にそれぞれ連結された複数のメモリセルを含む。メモリセルアレイ110は、少なくとも1つ以上のメモリセルが直列に連結された複数のNANDストリングを含むことができる。

この場合、図6に示すように、ストリング選択ラインSSLを通じて印加される信号によってビットライン(BL1、BL2、…、BLn)と前記NANDストリングとの間の電気的な連結が制御され、接地選択ラインGSLを通じて印加される信号によって共通ソースラインCSLと前記NANDストリングとの間の電気的な連結が制御される。

プリチャージ回路130は、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットラインBLe及び奇数ビットラインBLoにプリチャージ電圧を印加する。例えば、不揮発性メモリ装置100の内部電源電圧をプリチャージ電圧として利用することができる。

ページバッファブロック120は、偶数ビットラインBLe及び奇数ビットラインBLoのうちから選択された選択ビットラインに、記入データのビット値に相応するビットライン電圧を印加する。

例えば、ページバッファブロック120は、記入データのビット値が「0」である場合、プログラム許容電圧として接地電圧(0V)を選択ビットラインに印加する。又、ページバッファブロック120は、記入データのビット値が「1」である場合、プログラム禁止電圧として電源電圧Vccを選択ビットラインに印加するか、プリチャージ回路130によって選択ビットラインに充電されたプリチャージ電圧又はブースト電圧を維持することができる。

行選択回路140は、少なくとも1つ以上のパルスを選択ワードラインに順次に印加する。即ち、プログラム動作時に行選択回路140は、行アドレス信号に応答して1つのワードラインを選択し、選択ワードラインにはプログラム電圧、非選択ワードラインにはパス電圧をそれぞれ印加する。

選択ワードラインに印加されるプログラム電圧としては、複数のパルスを利用することができる。本実施例は、順次に電圧レベルが増加する増加型ステップパルスをプログラム電圧として利用する。この場合、プログラム強度を増加させながらプログラムが完了するまで検証と再プログラムとを反復する。

図7は、本発明の一実施例におけるビットライン間の容量性結合を示す図である。

図7に示すように、ビットライン間にはCbl-blで表示された寄生キャパシタンスが存在し、ビットラインと基板との間にはCbl-subで表示された寄生キャパシタンスが存在する。

例えば、偶数ビットラインに電源電圧Vccを印加してフローティングさせた後、隣接した奇数ビットラインに電源電圧Vccを印加すると、ビットライン間の容量性結合によってフローティングされた偶数ビットラインの電圧は数式2に示すようにブースト電圧に充電される。

ここで、Vboostはビットラインのブースト電圧で、Vccはプリチャージ電圧として使用された電源電圧である。ビットラインカップリング係数βは基板に形成されるメモリセルの構造によって決定され、数式3で表現される。

メモリセルアレイの集積度を増加させるためには、ビットライン間の間隔がより小さくなり、これによってビットラインカップリング係数βが増加する。例えば、Cbl-blがCbl-subの約2.3倍である場合、βは約0.82の値を有する。

このようなビットライン間の容量性結合を利用するため、ビットラインに供給される電源電圧Vccより更に高いブースト電圧Vboostにビットラインを充電させることができる。

図8及び図9は、図6に示した本発明の一実施例による不揮発性メモリ装置において順次に印加されるパルスに相応するビットラインの電圧を示す図である。

図8及び図9には、プリチャージ電圧として電源電圧Vccを利用する場合に、順次に選択ワードラインに印加されるN番目パルス及び(N+1)番目パルスに対して、プログラムが禁止されるビットラインの電圧をそれぞれ示す。図8及び図9に図示しないプログラム許容電圧が印加されるビットラインは、例えば、接地電圧(0V)になる。

N番目パルスが印加される間、図8に示すように、プログラムが禁止される奇数ビットラインBLoは電源電圧Vccに充電され、プログラムが禁止される偶数ビットラインBLeは電源電圧Vccより高いブースト電圧Vboost、即ち、(1+β)Vccに充電される。

これとは逆に、(N+1)番目パルスが印加される間、図9に示すように、プログラムが禁止される偶数ビットラインBLeは電源電圧Vccに充電され、プログラムが禁止される奇数ビットラインBLoは電源電圧Vccより高いブースト電圧Vboostに充電される。

このように、プリチャージ電圧(例えば、電源電圧Vcc)及びプリチャージ電圧より高いブースト電圧Vboostはプログラムが禁止される偶数ビットラインBLeと奇数ビットラインBLoとに交代して充電されるため、プログラム時間が増加することなく、偶数ビットラインBLeと奇数ビットラインBLoのプログラム撹乱は均一に減少させることができる。

図10は、本発明の一実施例による不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。

図10には、一定の電圧(ΔISPP)だけ順次に増加する増加型ステップパルス(ISP、Incremental Step Pulse)をプログラム電圧Vpgmとして利用する場合について、プログラムが禁止される偶数ビットラインBLeと奇数ビットラインBLoに充電される電圧(Vcc、Vcc(1+β))、及びチャンネルのブースト電圧(V1、V2)をそれぞれ示す。

(N−2)番目パルスから(N+2)番目パルスまでそれぞれのパルスがワードラインに順次に印加される度に、プログラムが禁止される偶数ビットラインBLe及び奇数ビットラインBLeは交代して電源電圧Vcc及びブースト電圧Vcc(1+β)に充電される。これによって、プログラムが禁止されるメモリセルのチャンネル電圧も第1電圧V1及び第2電圧V2に交代してブーストされる。

図10には選択ビットラインのうち、プログラムが禁止される場合(例えば、記入データのビット値が論理ローに相応する場合)に該当する選択ビットラインの電圧のみを示している。プログラムが許容される選択ビットライン及びこれに連結されたメモリセルのチャンネル電圧は、プログラム許容電圧(例えば、接地電圧)になり、図10では図示せずに省略した。非選択ビットラインは、データのビット値に関係なく全部プログラムが禁止されるので、非選択ビットラインの電圧は全部プログラム禁止電圧、例えば、電源電圧Vcc又はブースト電圧Vboostになる。

図11は、本発明の一実施例によるチャンネルのブースト効果を説明するためのメモリセルの断面図である。

図11によると、メモリセルを形成するために、基板40の上部にソースSとドレインDが形成され、ソースSとドレインDとの間の基板上に制御ゲート(CG:Control Gate)と浮遊ゲート又はフローティングゲート(FG:Floating Gate)が積層される。制御ゲートCGと浮遊ゲートFGとの間にはONO(oxide/nitride/oxide)膜のような誘電層が介在し、浮遊ゲートFGと基板上面との間にはトンネリング酸化膜が介在する。誘電層とトンネリング酸化膜はそれぞれのキャパシタンス(CONO、CT)を有する。

制御ゲートCGにプログラム電圧Vpgm又はパス電圧Vpassが印加されると、ソースSとドレインDとの間の基板上部にチャンネル41が形成される。基板電圧VBとチャンネル41との間のキャパシタンスをC1とし、チャンネル41と制御ゲートCGとの間の等価キャパシタンスをC2とすると、カップリング係数rは数式4で表示される。

プログラム電圧Vpgm及びパス電圧Vpassが、直列に連結されてNANDストリングを形成するメモリセルのゲートにそれぞれ印加されると、直列に連結されたメモリセルの容量性結合によって、チャンネルの電圧がブーストされる。チャンネルのブースト電圧は、カップリング係数rと、NANDストリングに含まれるメモリセルの個数と、メモリセルのゲートに印加される電圧とに依存する。

プリチャージ動作によりメモリセルのチャンネルに充電された電圧が大きいほど、チャンネルはより高い電圧にブーストされる。図10によると、電源電圧Vccより高い電圧((1+β)Vcc)からブーストされるチャンネルの第2電圧V2は、電源電圧Vccからブーストされるチャンネルの第1電圧V1より大きくなる。

図12及び図13は、図5に示した本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を説明するためのタイミング図である。

例えば、偶数ビットラインBLe及び奇数ビットラインBLoのうち、偶数ビットラインBLeがプログラムされるように選択された選択ビットラインである場合について説明する。

図12によると、時間t11では偶数ビットラインBLeにプリチャージ電圧、例えば、電源電圧Vccが印加される。これと共に、ストリング選択ラインSSLに電源電圧Vccとストリング選択トランジスタのしきい電圧Vthとの和に相応する電圧(Vcc+Vth)が印加され、ストリング選択トランジスタがターンオンされ、偶数ビットラインBLeに連結されたメモリセルのチャンネルは電源電圧Vccにプリチャージされる。

時間t11から偶数ビットラインBLeと連結されたメモリセルのチャンネルとがプリチャージ電圧に充電される時間が経過した後、偶数ビットラインBLeがフローティングされる。

時間t12で奇数ビットラインBLoにプリチャージ電圧が印加されると、フローティングされた偶数ビットラインBLeは、ビットライン間の容量性結合によってブースト電圧に充電される。結果的に、偶数ビットラインBLeはブースト電圧Vboostに充電され、奇数ビットラインBLoは電源電圧Vccに充電される。

時間t13では、選択ビットラインである偶数ビットラインBLeにデータのビット値に相応するビットライン電圧が印加される。例えば、ビット値が「1」である場合、偶数ビットラインBLeはプリチャージ動作によって充電されたブースト電圧を維持し、ビット値が「0」である場合、偶数ビットラインBLeにプログラム許容電圧(例えば、接地電圧)が印加される。

又、時間t13で選択ワードラインにプログラム電圧VpgmのN番目パルスが印加され、非選択ワードラインにパス電圧Vpassが印加される。従って、時間t13では、プログラムが禁止される奇数ビットラインBLoに連結されたメモリセルのチャンネル電圧は、第1電圧V1にブーストされる。又、プログラムが禁止される偶数ビットラインBLeに連結されるメモリセルのチャンネル電圧は、第1電圧V1より高い第2電圧V2にブーストされる。

時間t14でプログラム電圧Vpgm及びパス電圧Vpassが非活性化され、時間t15でN番目パルスによるプログラム動作が終了する。接地選択ラインGSLの信号は非活性化され、NANDストリングと共通接地ラインは電気的に遮断される。

図13によると、図12のN番目パルスによるプログラム動作とは反対で、(N+1)番目パルスによるプログラム動作ではプリチャージされた奇数ビットラインBLoがフローティングされた後、偶数ビットラインBLeにプリチャージ電圧が印加される。

時間t21で奇数ビットラインBLoにプリチャージ電圧、例えば、電源電圧Vccが印加され、時間t21から奇数ビットラインがプリチャージ電圧に充電される時間が経過した後、奇数ビットラインBLoがフローティングされる。

時間t22で偶数ビットラインBLeにプリチャージ電圧が印加されると、フローティングされた奇数ビットラインBLoはビットライン間の容量性結合によってブースト電圧に充電される。結果的に、奇数ビットラインBLoはブースト電圧Vboostに充電され、偶数ビットラインBLeは電源電圧Vccに充電される。

時間t23で選択された偶数ビットラインBLeにデータのビット値に相応するビットライン電圧が印加される。又、時間t23で選択ワードラインにプログラム電圧Vpgmの(N+1)番目パルスが印加され非選択ワードラインにパス電圧Vpassが印加される。

従って、時間t23では、プログラムが禁止される偶数ビットラインBLeに連結されたメモリセルのチャンネル電圧は第1電圧V1にブーストされる。又、プログラムが禁止される奇数ビットラインBLeに連結されたメモリセルのチャンネル電圧は第1電圧V1より高い第2電圧V1にブーストされる。

時間t24でプログラム電圧Vpgm及びパス電圧Vpassが非活性化され、時間t25で(N+1)番目パルスによるプログラム動作が終了される。接地選択ラインGSLは継続非活性化され、NANDストリングと共通接地ラインは電気的に遮断される。

このように、ビットライン間の容量性結合を利用して、プログラムが完了するまでそれぞれのパルス毎に偶数ビットラインBLe及び奇数ビットラインBLoが交代してブースト電圧Vboostに充電される。

図14は、図6に示した本発明の一実施例による不揮発性メモリ装置を示す回路図である。

図14に示すように、本実施例によると、メモリセルアレイ110aは、列方向に延長された複数のNANDストリングで構成される。NANDストリングは、ストリング選択トランジスタSSTと接地選択トランジスタGSTとの間に直列で連結された複数のメモリセル(M1乃至Mm)から構成され、互いに異なるNANDストリングに属する複数のメモリセルがそれぞれのワードライン(WL1、WL2、…、WLm)に共通に連結される。

ストリング選択トランジスタSSTは、ストリング選択ラインSSLに共通に連結され、接地選択トランジスタGSTは接地選択ラインGSLに共通に連結される。各ストリング選択トランジスタSSTは列方向に延長されたビットライン(BLe、BLo)とそれぞれ連結され、各接地選択トランジスタGSTは共通ソースラインCSLに連結される。

図14には、NAND型メモリセルアレイ110aを示したが、本発明は、NAND型フラッシュメモリ装置のみに限らず、奇数ビットラインと偶数ビットラインとがそれぞれ1つのページを形成してプログラム電圧として複数のパルスを使用する不揮発性メモリ装置に適用することができる。

図6に図示された行選択回路140は、ストリング選択ラインSSL、接地選択ラインGSL及び複数のワードライン(WL1、WL2、…、WLm)を通じてメモリセルアレイ110と連結される。

行選択回路140は、プログラム動作時、行アドレス信号によって選択されたワードラインにプログラム電圧を印加して、選択されないワードラインにパス電圧を印加する。例えば、行選択回路140は、順次に電圧レベルが増加する増加型ステップパルスをプログラム電圧として選択ワードラインに印加することができる。

ページバッファブロック120aは、一対のビットラインBLe、BLoにそれぞれ連結された複数のページバッファ125を含む。偶数ビットラインBLeに連結された1つのページに該当するメモリセルと奇数ビットラインBLoに連結された他の1つのページに該当するメモリセルとは、選択信号BSL1、BSL2に応答してスイッチング動作するトランジスタS1、S2によって選択される。

図示しないコントローラは、プログラム動作のための電圧レベルを制御し、メモリセルアレイ110、ページバッファブロック120、及び行選択回路140の動作タイミングを制御する。

プリチャージ回路130aは、プリチャージ電圧及びプリチャージ電圧より高いブースト電圧が交代して充電されるように、偶数ビットライン及び奇数ビットラインにプリチャージ電圧を印加する。

プリチャージ回路130aは、選択ワードラインに印加されるパルスのうち、N番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された偶数ビットラインBLoをフローティングさせた後、プリチャージ電圧を奇数ビットラインBLeに印加する。これとは逆に、プリチャージ回路130aは、(N+1)番目パルスに相応するプリチャージ動作時、プリチャージ電圧が印加された奇数ビットラインBLeをフローティングさせた後、プリチャージ電圧を前記偶数ビットラインBLeに印加する。

プリチャージ回路130aは、プリチャージ電圧供給ラインVPLと偶数ビットラインBLeとの間の電気的連結を制御する第1トランジスタP1、及びプリチャージ電圧供給ラインVPLと奇数ビットラインBLoとの間の電気的連結を制御する第2トランジスタP2を含むことができる。

選択ワードラインに印加されるパルスのうち、N番目パルスに相応するプリチャージ動作時、第1トランジスタP2がターンオフされた後、第2トランジスタP1がターンオンされ、(N+1)番目パルスに相応するプリチャージ動作時、第2トランジスタP1がターンオフされた後、第1トランジスタP2がターンオンされる。

即ち、プリチャージ回路130aは、パルス毎に偶数ビットラインBLe及び奇数ビットラインBLoが交代してブースト電圧Vbvoostに充電されるように、プリチャージ電圧の供給タイミングを制御する。

不揮発性メモリ装置100aは更に、第1トランジスタのゲートに印加される第1プリチャージ信号PRe及び第1トランジスタのゲートに印加される第2プリチャージ信号PRoを発生する、図示しないプリチャージ制御回路を含むことができる。このようなプリチャージ制御回路はプリチャージ回路130aに含めることもでき、全体プログラム動作を制御する図示しないコントローラの一部において構成することもできる。

図15は、図14に示した本発明の一実施例によるプリチャージ回路の動作を説明するためのタイミング図である。

図15には、プリチャージ信号(PRe、PRo)及びプリチャージ信号(PRe、PRo)の遷移によるビットライン(BLe、BLo)の電圧が図示されている。

時間t31乃至時間t34は、N番目パルスに相応するプログラム区間で、時間t41乃至時間t44は、(N+1)番目パルスに相応するプログラム区間である。

時間t31で第1プリチャージ信号PReが活性化されると、第1トランジスタP1がターンオンされ、偶数ビットラインBLeにプリチャージ電圧、例えば、電源電圧Vccが印加される。

時間t31からは、プログラムが禁止される偶数ビットラインBLe及びこれに連結されたメモリセルのチャンネルが電源電圧Vccに充電された後、第1プリチャージ信号PReが非活性化され偶数ビットラインBLeがフローティングされる。

時間t32で第2プリチャージ信号PRoが活性化されると、第2トランジスタP2がターンオンされ、奇数ビットラインBLeに電源電圧Vccが印加される。

従って、時間t32で偶数ビットラインBLeはブースト電圧(Vcc(1+β))に、奇数ビットラインBLoは電源電圧Vccに充電される。

時間t33で、第2プリチャージ信号が非活性化されると、選択ワードラインにN番目パルスが印加されプログラムが行われる。

これとは逆に、時間t41では第2プリチャージ信号PRoがまず活性化され、奇数ビットラインBLo及びここに連結されたメモリセルのチャンネルが電源電圧Vccに安定化された後、第2プリチャージ信号が非活性化される。その後、時間t42で第1プリチャージ信号PReが活性化され、時間T43で第1プリチャージ信号PReが非活性化された後、選択ワードラインに(N+1)番目パルスが印加される。

従って、N番目パルスに相応するプログラムとは逆に、偶数ビットラインBLeは電源電圧Vccに、奇数ビットラインBLoはブースト電圧(Vcc(1+β))に充電される。

以上の実施例では、NAND型フラッシュメモリ装置を例として本発明を説明したが、本発明は、NAND型フラッシュメモリ装置のみに適用されるわけではなく、奇数ビットラインと偶数ビットラインとがそれぞれ1つのページを形成してプログラム電圧として複数のパルスを使用する不揮発性メモリ装置にも適用することができる。

前述したように、本発明の実施例による不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置は、ビットライン間の容量性結合を利用してメモリセルのプログラム撹乱を減少させることができ、パス電圧のウィンドウマージンを増加することができる。

又、本発明の実施例による不揮発性メモリ装置におけるプログラム方法及びこのプログラムを適用する不揮発性メモリ装置は、既存の装置を大きく変更することなく、またプログラム時間を増加させることなく、プログラム撹乱を減少させることができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更することができる。

従来の不揮発性メモリ装置におけるプログラム方法を示すタイミング図である。 図1の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。 従来の不揮発性メモリ装置を示す回路図である。 図3の従来の不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。 本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を示す流れ図である。 本発明の一実施例による不揮発性メモリ装置を示すブロック図である。 本発明の一実施例によるビットライン間の容量性結合を示す図である。 図6の本発明の一実施例による不揮発性メモリ装置で順次に印加されるパルスに相応するビットラインの電圧を示す図である。 図6の本発明の一実施例による不揮発性メモリ装置で順次に印加されるパルスに相応するビットラインの電圧を示す図である。 本発明の一実施例による不揮発性メモリ装置におけるプログラム方法によるビットラインとチャンネルの電圧変化を示す図である。 本発明の一実施例によるチャンネルのブースト効果を説明するためのメモリセルの断面図である。 図5の本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を説明するためのタイミング図である。 図5の本発明の一実施例による不揮発性メモリ装置におけるプログラム方法を説明するためのタイミング図である。 図6の本発明の一実施例による不揮発性メモリ装置を示す回路図である。 図14の本発明の一実施例によるプリチャージ回路の動作を説明するためのタイミング図である。

符号の説明

110、110a:メモリセルアレイ、120、120a:ページバッファブロック、125:ページバッファ、130、130a:プリチャージ回路、140:行選択回路、WL:ワードライン、BLe:偶数ビットライン、BLo:奇数ビットライン

Claims (23)

  1. 増加型ステップパルスを選択ワードラインに順次に印加するプログラム電圧として使用する不揮発性メモリ装置におけるプログラム方法であって、
    プリチャージ電圧及び前記プリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに前記プリチャージ電圧を印加する段階と、
    前記偶数ビットライン及び前記奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する段階と、
    含み
    前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
    前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階と、
    前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階と、
    を含むことを特徴とする不揮発性メモリ装置におけるプログラム方法。
  2. 前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階、及び前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階は、
    前記データの記入を完了するまで交代して反復することを特徴とする請求項記載の不揮発性メモリ装置におけるプログラム方法。
  3. 前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階は、
    前記偶数ビットラインに前記プリチャージ電圧を印加する段階と、
    前記偶数ビットライン及び前記偶数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記偶数ビットラインをフローティングさせる段階と、
    前記奇数ビットラインに前記プリチャージ電圧を印加して前記フローティングされた偶数ビットラインを前記ブースト電圧に充電させる段階と、を含むことを特徴とする請求項記載の不揮発性メモリ装置におけるプログラム方法。
  4. 前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階は、
    前記奇数ビットラインに前記プリチャージ電圧を印加する段階と、
    前記奇数ビットライン及び前記奇数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記奇数ビットラインをフローティングさせる段階と、
    前記偶数ビットラインに前記プリチャージ電圧を印加して前記フローティングされた奇数ビットラインを前記ブースト電圧に充電させる段階と、
    を含むことを特徴とする請求項記載の不揮発性メモリ装置におけるプログラム方法。
  5. 前記増加型ステップパルスのそれぞれが前記選択ワードラインに印加される時、前記プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第1電圧にブーストされ、前記ブースト電圧に充電されたビートラインに連結されたメモリセルのチャンネルは、前記第1電圧より高い第2電圧にブーストされることを特徴とする請求項1記載の不揮発性メモリ装置におけるプログラム方法。
  6. 前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
    前記偶数ビットラインに前記プリチャージ電圧を印加するタイミングを制御するための第1トランジスタを連結する段階と、
    前記奇数ビットラインに前記プリチャージ電圧を印加するタイミングを制御するための第2トランジスタを連結する段階と、
    前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧及び前記ブースト電圧が交代して充電されるように前記第1トランジスタ及び前記第2トランジスタのスイッチングタイミングを制御する段階と、
    を含むことを特徴とする請求項1記載の不揮発性メモリ装置におけるプログラム方法。
  7. 前記スイッチングタイミングを制御する段階は、
    前記第1トランジスタをターンオフさせた後、前記第2トランジスタをターンオンさせる段階と、
    前記第2トランジスタをターンオフさせた後、前記第1トランジスタをターンオンさせる段階と、
    を含むことを特徴とする請求項記載の不揮発性メモリ装置におけるプログラム方法。
  8. 前記第1トランジスタをターンオフさせた後、前記第2トランジスタをターンオンさせる段階と、前記第2トランジスタをターンオフさせた後、前記第1トランジスタをターンオンさせる段階とは、前記データの記入を完了するまで交代して反復することを特徴とする請求項記載の不揮発性メモリ装置におけるプログラム方法。
  9. 前記第1トランジスタをターンオフさせた後、前記第2トランジスタをターンオンさせる段階は、
    前記偶数ビットラインに前記プリチャージ電圧を印加するために前記第1トランジスタをターンオンさせる段階と、
    前記偶数ビットライン及び前記偶数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記第1トランジスタをターンオフさせる段階と、
    前記奇数ビットラインに前記プリチャージ電圧を印加するために、前記第2トランジスタをターンオンさせる段階と、を含むことを特徴とする請求項記載の不揮発性メモリ装置におけるプログラム方法。
  10. 前記第2トランジスタをターンオフさせた後、前記第1トランジスタをターンオンさせる段階は、
    前記奇数ビットラインに前記プリチャージ電圧を印加するために前記第2トランジスタをターンオンさせる段階と、
    前記奇数ビットライン及び前記奇数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記第2トランジスタをターンオフさせる段階と、
    前記偶数ビットラインに前記プリチャージ電圧を印加するために前記第1トランジスタをターンオンさせる段階と、
    を含むことを特徴とする請求項記載の不揮発性メモリ装置におけるプログラム方法。
  11. 前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
    前記パルスのうち、N番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階と、
    前記パルスのうち、(N+1)番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階と、
    を含むことを特徴とする請求項1記載の不揮発性メモリ装置におけるプログラム方法。
  12. 前記プリチャージ電圧は、前記不揮発性メモリ装置の内部電源電圧であることを特徴とする請求項1記載の不揮発性メモリ装置におけるプログラム方法。
  13. 前記ビットライン電圧を印加する段階は、
    前記記入データのビット値が論理ローである場合、前記選択ビットラインにプログラム許容電圧を印加する段階と、
    前記記入データのビット値が論理ハイである場合、前記選択ビットラインに充電された前記プリチャージ電圧及び前記ブースト電圧のうちの1つを維持する段階と、
    を含むことを特徴とする請求項1記載の不揮発性メモリ装置におけるプログラム方法。
  14. 前記不揮発性メモリ装置は、NAND型フラッシュメモリ装置であることを特徴とする請求項1記載の不揮発性メモリ装置におけるプログラム方法。
  15. 複数のワードライン及び複数のビットラインにそれぞれ連結された複数のメモリセルを含むメモリセルアレイと、
    プリチャージ電圧及び前記プリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに前記プリチャージ電圧を印加するプリチャージ回路と、
    前記偶数ビットライン及び前記奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加するページバッファブロックと、
    少なくとも1つ以上のパルスを選択ワードラインに順次に印加する行選択回路と、
    含み
    前記プリチャージ回路は、
    前記パルスのうち、N番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加し、
    前記パルスのうち、(N+1)番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加することを特徴とする不揮発性メモリ装置。
  16. 前記プリチャージ回路は、
    プリチャージ電圧供給ラインと前記偶数ビットラインとの間の電気的連結を制御する第1トランジスタと、
    前記プリチャージ電圧供給ラインと前記奇数ビットラインとの間の電気的連結を制御する第2トランジスタと、を含むことを特徴とする請求項15記載の不揮発性メモリ装置。
  17. 前記パルスのうち、N番目パルスに相応するプリチャージ動作時、前記第1トランジスタがターンオフされた後に前記第2トランジスタがターンオンされ、
    前記パルスのうち、(N+1)番目パルスに相応するプリチャージ動作時、前記第2トランジスタがターンオフされた後に前記第1トランジスタがターンオンされることを特徴とする請求項16記載の不揮発性メモリ装置。
  18. 前記第1トランジスタのゲートに印加される第1プリチャージ信号及び前記第2トランジスタのゲートに印加される第2プリチャージ信号を発生するプリチャージ制御回路を更に含み、
    前記パルスのうち、N番目パルスに相応するプリチャージ動作時、前記第1プリチャージ信号が非活性化された後に前記第2プリチャージ信号が活性化され、
    前記パルスのうち、(N+1)番目パルスに相応するプリチャージ動作時、前記第2プリチャージ信号が非活性化された後、前記第1プリチャージ信号が活性化されることを特徴とする請求項16記載の不揮発性メモリ装置。
  19. 前記ブースト電圧は、隣接したビットライン間の容量性結合によって誘導されることを特徴とする請求項15記載の不揮発性メモリ装置。
  20. 前記プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第1電圧にブーストされ、前記ブースト電圧に充電されたビットラインに連結されたメモリセルのチャンネルは前記第1電圧より高い第2電圧にブーストされることを特徴とする請求項15記載の不揮発性メモリ装置。
  21. 前記プリチャージ電圧は、前記不揮発性メモリ装置の内部電源電圧であることを特徴とする請求項15記載の不揮発性メモリ装置。
  22. 前記メモリセルアレイは、少なくとも1つ以上の前記メモリセルが直列で連結された複数のNANDストリングを含むことを特徴とする請求項15記載の不揮発性メモリ装置。
  23. 前記ページバッファブロックは、
    前記記入データのビット値が論理ローである場合、前記選択ビットラインにプログラム許容電圧を印加し、
    前記記入データのビット値が論理ハイである場合、前記選択ビットラインに充電された前記プリチャージ電圧及び前記ブースト電圧のうちの1つを維持することを特徴とする請求項15記載の不揮発性メモリ装置。
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