JP2000243094A - 不揮発性半導体記憶装置およびそのプログラミング方法 - Google Patents
不揮発性半導体記憶装置およびそのプログラミング方法Info
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Abstract
(57)【要約】
【課題】 ディスターブを受けるメモリセルのチャネル
電圧の過度な上昇を防止でき、メモリ書き換え時間の増
加を抑制できる不揮発性半導体記憶装置およびそのプロ
グラミング方法を提供する。 【解決手段】プログラミングのときまず選択ワード線の
隣接のワード線にそれぞれ負の電圧を印加し、これに伴
い選択ワード線およびその隣接ワード線以外のワード線
に中間レベルのパス電圧Ｖpassを印加したあと、選択ワ
ード線にプログラミングＶpgm を印加するので、選択ワ
ード線に接続されている非書き込みメモリセルのチャネ
ル電圧の過度な上昇を抑制でき、隣接するメモリセルの
接合破壊およびパンチスルーの発生を防止できる。
電圧の過度な上昇を防止でき、メモリ書き換え時間の増
加を抑制できる不揮発性半導体記憶装置およびそのプロ
グラミング方法を提供する。 【解決手段】プログラミングのときまず選択ワード線の
隣接のワード線にそれぞれ負の電圧を印加し、これに伴
い選択ワード線およびその隣接ワード線以外のワード線
に中間レベルのパス電圧Ｖpassを印加したあと、選択ワ
ード線にプログラミングＶpgm を印加するので、選択ワ
ード線に接続されている非書き込みメモリセルのチャネ
ル電圧の過度な上昇を抑制でき、隣接するメモリセルの
接合破壊およびパンチスルーの発生を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特にＮＡＮＤ型の不揮発性半導体記憶装置およ
びそのプログラミング方法に関するものである。
憶装置、特にＮＡＮＤ型の不揮発性半導体記憶装置およ
びそのプログラミング方法に関するものである。
【０００２】
【従来の技術】ＮＡＮＤ型不揮発性メモリは、直列に接
続されている複数のフローティングゲート型のメモリセ
ルによりメモリ列（メモリストリング）を構成し、多数
のメモリストリングを配置してメモリセルアレイを構成
している。
続されている複数のフローティングゲート型のメモリセ
ルによりメモリ列（メモリストリング）を構成し、多数
のメモリストリングを配置してメモリセルアレイを構成
している。
【０００３】図３は、一般的なＮＡＮＤ型不揮発性メモ
リの一構成例を示している。図示のように、例えば、１
６個のフローティングゲート型メモリセルにより構成さ
れたメモリストリングをｍ個配置し、メモリセルアレイ
が構成されている。メモリセルアレイにおいて、各メモ
リストリングはそれぞれビット線ＢＬ１，ＢＬ２，…，
ＢＬｍとソース線ＣＳＬとの間に接続されている。な
お、各メモリストリングとビット線との間に、選択トラ
ンジスタＳＢ１，ＳＢ２，…，ＳＢｍがそれぞれ接続さ
れ、さらに各メモリストリングとソース線ＣＳＬとの間
に、選択トランジスタＳＣ１，ＳＣ２，…，ＳＣｍがそ
れぞれ接続されている。選択トランジスタＳＢ１，ＳＢ
２，…，ＳＢｍのゲートは、ビット線側選択信号線ＳＧ
１に共通に接続され、選択トランジスタＳＣ１，ＳＣ
２，…，ＳＣｍのゲートはソース線側選択信号ＳＧ２に
共通に接続されている。
リの一構成例を示している。図示のように、例えば、１
６個のフローティングゲート型メモリセルにより構成さ
れたメモリストリングをｍ個配置し、メモリセルアレイ
が構成されている。メモリセルアレイにおいて、各メモ
リストリングはそれぞれビット線ＢＬ１，ＢＬ２，…，
ＢＬｍとソース線ＣＳＬとの間に接続されている。な
お、各メモリストリングとビット線との間に、選択トラ
ンジスタＳＢ１，ＳＢ２，…，ＳＢｍがそれぞれ接続さ
れ、さらに各メモリストリングとソース線ＣＳＬとの間
に、選択トランジスタＳＣ１，ＳＣ２，…，ＳＣｍがそ
れぞれ接続されている。選択トランジスタＳＢ１，ＳＢ
２，…，ＳＢｍのゲートは、ビット線側選択信号線ＳＧ
１に共通に接続され、選択トランジスタＳＣ１，ＳＣ
２，…，ＳＣｍのゲートはソース線側選択信号ＳＧ２に
共通に接続されている。
【０００４】メモリセルアレイにおいて、同じ行に配置
されているメモリセルの制御ゲートは同一のワード線に
共通に接続されている。これらの一本のワード線に接続
されている複数のメモリセルによって、メモリページが
構成されている。例えば、図３に示すように、ワード線
ＷＬ１に接続されているｍ個のメモリセルＭ11，Ｍ21，
…，Ｍm1により一メモリページが構成されている。一ペ
ージのメモリ数は、例えば、４０９６である。即ち、図
３において、（ｍ＝４０９６）である。
されているメモリセルの制御ゲートは同一のワード線に
共通に接続されている。これらの一本のワード線に接続
されている複数のメモリセルによって、メモリページが
構成されている。例えば、図３に示すように、ワード線
ＷＬ１に接続されているｍ個のメモリセルＭ11，Ｍ21，
…，Ｍm1により一メモリページが構成されている。一ペ
ージのメモリ数は、例えば、４０９６である。即ち、図
３において、（ｍ＝４０９６）である。
【０００５】メモリセルアレイのそれぞれのワード線、
ビット線電位を適宜に制御することにより、選択された
一つまたは複数のメモリセルに対して、書き込み、消去
および読み出しを行うことができる。書き込みおよび消
去動作により、メモリセルのしきい値電圧がそれぞれ所
望の値に設定される。読み出しのとき、選択メモリセル
のしきい値電圧を検出することにより、当該しきい値電
圧に応じた記憶データを読み出すことができる。
ビット線電位を適宜に制御することにより、選択された
一つまたは複数のメモリセルに対して、書き込み、消去
および読み出しを行うことができる。書き込みおよび消
去動作により、メモリセルのしきい値電圧がそれぞれ所
望の値に設定される。読み出しのとき、選択メモリセル
のしきい値電圧を検出することにより、当該しきい値電
圧に応じた記憶データを読み出すことができる。
【０００６】通常ＮＡＮＤ型不揮発性メモリなどのフラ
ッシュメモリでは、書き込みを行う前に、消去動作が行
われる。即ち、書き込みの対象となるメモリセルすべて
を消去状態にしてから書き込みが行われる。なお、フラ
ッシュメモリにおいて、消去動作は、ページ単位または
複数のページからなるメモリブロック単位、さらにチッ
プ全体の一括消去など種々の方式で行われる。
ッシュメモリでは、書き込みを行う前に、消去動作が行
われる。即ち、書き込みの対象となるメモリセルすべて
を消去状態にしてから書き込みが行われる。なお、フラ
ッシュメモリにおいて、消去動作は、ページ単位または
複数のページからなるメモリブロック単位、さらにチッ
プ全体の一括消去など種々の方式で行われる。
【０００７】例えば、図３に示すメモリセルアレイは、
一つのメモリブロックとして、消去時に一括で消去され
る。そして、消去後のプログラミングにより、ソース線
ＣＳＬ側のページからビット線側のページに向かって順
々に書き込まれる。このため、プログラミング時に、選
択ページよりビット線側にあるページは消去状態のまま
となる。
一つのメモリブロックとして、消去時に一括で消去され
る。そして、消去後のプログラミングにより、ソース線
ＣＳＬ側のページからビット線側のページに向かって順
々に書き込まれる。このため、プログラミング時に、選
択ページよりビット線側にあるページは消去状態のまま
となる。
【０００８】ここで、消去動作によりメモリセルのしき
い値電圧が所定の負の電圧に設定され、書き込み動作に
より、メモリセルのしきい値電圧は書き込みデータに応
じた電圧値に設定されると仮定する。以下、従来の不揮
発性メモリにおけるプログラミング方法について図３を
参照しながら説明する。プログラミングの前に行われた
消去動作により、すべてメモリセルが消去された状態に
あり、それぞれのメモリセルのしきい値電圧は負の値に
設定されている。ここで、ワード線ＷＬ３に接続されて
いる一ページのメモリセルを選択メモリセルとして、こ
れらのメモリセルに対するプログラミングについて説明
する。プログラミングにより、書き込みデータに応じ
て、ワード線ＷＬ３に接続されているメモリセルＭ13の
しきい値電圧を消去状態より高い電圧に設定する。な
お、同じくワード線ＷＬ３に接続されている他のメモリ
セルＭ23，…，Ｍm3のしきい値電圧は、それぞれ書き込
みデータに応じて消去状態のままに保持するか、または
メモリセルＭ13と同様に、消去状態より高いレベルに保
持する。以下、メモリセルのしきい値電圧を消去状態に
保持することを“０”書き込みといい、メモリセルのし
きい値電圧を消去状態より高いレベルに書き込むことを
“１”書き込みという。以下、選択ワード線ＷＬ３に接
続されている一ページのメモリセルにおいて、メモリセ
ルＭ13に対して“１”書き込みを行い、他のメモリセル
に対して“０”書き込みを行うと仮定する。
い値電圧が所定の負の電圧に設定され、書き込み動作に
より、メモリセルのしきい値電圧は書き込みデータに応
じた電圧値に設定されると仮定する。以下、従来の不揮
発性メモリにおけるプログラミング方法について図３を
参照しながら説明する。プログラミングの前に行われた
消去動作により、すべてメモリセルが消去された状態に
あり、それぞれのメモリセルのしきい値電圧は負の値に
設定されている。ここで、ワード線ＷＬ３に接続されて
いる一ページのメモリセルを選択メモリセルとして、こ
れらのメモリセルに対するプログラミングについて説明
する。プログラミングにより、書き込みデータに応じ
て、ワード線ＷＬ３に接続されているメモリセルＭ13の
しきい値電圧を消去状態より高い電圧に設定する。な
お、同じくワード線ＷＬ３に接続されている他のメモリ
セルＭ23，…，Ｍm3のしきい値電圧は、それぞれ書き込
みデータに応じて消去状態のままに保持するか、または
メモリセルＭ13と同様に、消去状態より高いレベルに保
持する。以下、メモリセルのしきい値電圧を消去状態に
保持することを“０”書き込みといい、メモリセルのし
きい値電圧を消去状態より高いレベルに書き込むことを
“１”書き込みという。以下、選択ワード線ＷＬ３に接
続されている一ページのメモリセルにおいて、メモリセ
ルＭ13に対して“１”書き込みを行い、他のメモリセル
に対して“０”書き込みを行うと仮定する。
【０００９】プログラミングのとき、選択ワード線ＷＬ
３に、高電圧、例えば２０Ｖ弱のプログラミング電圧Ｖ
pgm が印加される。“１”書き込みを行うメモリセルＭ
13に対応するビット線ＢＬ１に０Ｖの電圧が印加され、
“０”書き込みを行う他のビット線ＢＬ２，…，ＢＬｍ
には、電源電圧ＶCCが印加される。選択信号線ＳＧ１
に、例えば、電源電圧ＶCCが印加され、選択信号線ＳＧ
２には、０Ｖの電圧が印加される。選択ワード線ＷＬ３
に隣接するワード線ＷＬ２およびＷＬ４に、それぞれ０
Ｖの電圧が印加され、他のワード線、例えば、ＷＬ１，
ＷＬ５〜ＷＬ１６には、それぞれプログラミング電圧Ｖ
pgm より低く、電源電圧ＶCCより高い、いわゆる中間電
圧Ｖpassが印加される。など、中間電圧Ｖpassは例え
ば、１０Ｖの電圧である。
３に、高電圧、例えば２０Ｖ弱のプログラミング電圧Ｖ
pgm が印加される。“１”書き込みを行うメモリセルＭ
13に対応するビット線ＢＬ１に０Ｖの電圧が印加され、
“０”書き込みを行う他のビット線ＢＬ２，…，ＢＬｍ
には、電源電圧ＶCCが印加される。選択信号線ＳＧ１
に、例えば、電源電圧ＶCCが印加され、選択信号線ＳＧ
２には、０Ｖの電圧が印加される。選択ワード線ＷＬ３
に隣接するワード線ＷＬ２およびＷＬ４に、それぞれ０
Ｖの電圧が印加され、他のワード線、例えば、ＷＬ１，
ＷＬ５〜ＷＬ１６には、それぞれプログラミング電圧Ｖ
pgm より低く、電源電圧ＶCCより高い、いわゆる中間電
圧Ｖpassが印加される。など、中間電圧Ｖpassは例え
ば、１０Ｖの電圧である。
【００１０】これに応じて、選択メモリセルＭ13におい
て、制御ゲートに２０Ｖの高電圧が印加され、チャネ
ル、ソースおよびドレインがともに０Ｖに保持される。
このため、選択メモリセルＭ13において、ファウラー・
ノルドハイム（ＦＮ）トンネリングによりフローティン
グゲートに電子が注入されるので、そのしきい値電圧が
上昇し、消去状態にあるメモリセルのしきい値電圧より
高いレベルに保持される。
て、制御ゲートに２０Ｖの高電圧が印加され、チャネ
ル、ソースおよびドレインがともに０Ｖに保持される。
このため、選択メモリセルＭ13において、ファウラー・
ノルドハイム（ＦＮ）トンネリングによりフローティン
グゲートに電子が注入されるので、そのしきい値電圧が
上昇し、消去状態にあるメモリセルのしきい値電圧より
高いレベルに保持される。
【００１１】選択ワード線ＷＬ３に接続されている他の
メモリセルＭ23，…，Ｍm3において、制御ゲートにプロ
グラミング電圧Ｖpgm が印加され、チャネル形成領域の
チャネル電圧Ｖchが、例えば、８Ｖ前後に保持されてい
る。この場合、これらのメモリセルのチャネル電圧Ｖch
が低い場合、例えば、Ｖchが５Ｖ以下の場合に、メモリ
セルのトンネル酸化膜にかなり高い電界がかかり、電子
がチャネル形成領域からフローティングゲートに注入さ
れてしまい、しきい値電圧を消去状態に保持することが
できず、消去状態に比べて高い電圧に遷移してしまう。
これは、書き込みディスターブと言われている現象であ
り、不揮発性メモリの精度を影響する一つの原因であ
る。
メモリセルＭ23，…，Ｍm3において、制御ゲートにプロ
グラミング電圧Ｖpgm が印加され、チャネル形成領域の
チャネル電圧Ｖchが、例えば、８Ｖ前後に保持されてい
る。この場合、これらのメモリセルのチャネル電圧Ｖch
が低い場合、例えば、Ｖchが５Ｖ以下の場合に、メモリ
セルのトンネル酸化膜にかなり高い電界がかかり、電子
がチャネル形成領域からフローティングゲートに注入さ
れてしまい、しきい値電圧を消去状態に保持することが
できず、消去状態に比べて高い電圧に遷移してしまう。
これは、書き込みディスターブと言われている現象であ
り、不揮発性メモリの精度を影響する一つの原因であ
る。
【００１２】上述した書き込みディスターブを防止する
ために、セルフブーストまたはローカルセルフブースト
などのプログラミング方式が提案されている。図４は、
ローカルセルフブースト方式でプログラミングを行う場
合の波形図である。図示のように、時間ｔ０において、
選択信号線ＳＧ１に電源電圧ＶCCレベルの信号が印加さ
れ、これに応じてビット線側の選択トランジスタＳＢ
１，ＳＢ２，…，ＳＢｍがオンする。これらのトランジ
スタのソースは、時間ｔ１前に、（ＶCC−Ｖth）とな
る。なお、ここで、電圧Ｖthは、トランジスタＳＢ１，
ＳＢ２，…，ＳＢｍのしきい値電圧である。時間ｔ１に
おいて選択ワード線ＷＬ３およびそれに隣接するワード
線ＷＬ２，ＷＬ４以外のすべてのワード線に、例えば、
１０Ｖ程度の中間電圧Ｖpassが印加されるので、時間ｔ
２前ではワード線ＷＬ２に接続されている各メモリセ
ル、例えば、メモリセルＭ22のドレインはメモリセルＭ
21のブーストされたチャネル電圧Ｖch（Ｍ21）とほぼ同
じ電位、例えば、６〜７Ｖに上昇している。
ために、セルフブーストまたはローカルセルフブースト
などのプログラミング方式が提案されている。図４は、
ローカルセルフブースト方式でプログラミングを行う場
合の波形図である。図示のように、時間ｔ０において、
選択信号線ＳＧ１に電源電圧ＶCCレベルの信号が印加さ
れ、これに応じてビット線側の選択トランジスタＳＢ
１，ＳＢ２，…，ＳＢｍがオンする。これらのトランジ
スタのソースは、時間ｔ１前に、（ＶCC−Ｖth）とな
る。なお、ここで、電圧Ｖthは、トランジスタＳＢ１，
ＳＢ２，…，ＳＢｍのしきい値電圧である。時間ｔ１に
おいて選択ワード線ＷＬ３およびそれに隣接するワード
線ＷＬ２，ＷＬ４以外のすべてのワード線に、例えば、
１０Ｖ程度の中間電圧Ｖpassが印加されるので、時間ｔ
２前ではワード線ＷＬ２に接続されている各メモリセ
ル、例えば、メモリセルＭ22のドレインはメモリセルＭ
21のブーストされたチャネル電圧Ｖch（Ｍ21）とほぼ同
じ電位、例えば、６〜７Ｖに上昇している。
【００１３】時間ｔ２において、選択ワード線ＷＬ３に
プログラミング電圧Ｖpgm が印加されるので、選択ワー
ド線ＷＬ３に接続されている一ページのメモリセルの
内、書き込み対象であるメモリセルＭ13以外の各メモリ
セルＭ23，…，Ｍm3のドレイン、ソースおよびチャネル
は局部的に充電され、それぞれ電圧が上昇するので、し
きい値電圧の上昇が防止される、即ち、非選択メモリセ
ル、例えば、上述したメモリセルＭ23，…，Ｍm3におけ
る書き込みディスターブの発生を防止できる。
プログラミング電圧Ｖpgm が印加されるので、選択ワー
ド線ＷＬ３に接続されている一ページのメモリセルの
内、書き込み対象であるメモリセルＭ13以外の各メモリ
セルＭ23，…，Ｍm3のドレイン、ソースおよびチャネル
は局部的に充電され、それぞれ電圧が上昇するので、し
きい値電圧の上昇が防止される、即ち、非選択メモリセ
ル、例えば、上述したメモリセルＭ23，…，Ｍm3におけ
る書き込みディスターブの発生を防止できる。
【００１４】
【発明が解決しようとする課題】ところで、上述した従
来のローカルセルフブースト方式によるプログラミング
は、消去状態のメモリセルのしきい値電圧が負側に深く
遷移した場合、非書き込みメモリセルＭ23のチャネル電
圧の過渡な上昇を招き、それに隣接するメモリセルに接
合破壊やパンチスルーを発生してしまうという不利益が
ある。
来のローカルセルフブースト方式によるプログラミング
は、消去状態のメモリセルのしきい値電圧が負側に深く
遷移した場合、非書き込みメモリセルＭ23のチャネル電
圧の過渡な上昇を招き、それに隣接するメモリセルに接
合破壊やパンチスルーを発生してしまうという不利益が
ある。
【００１５】以下、数式を用いながら、これについてさ
らに詳しく説明する。通常のセルフブースト方式の場合
のチャネル電圧Ｖchが次式により表される。
らに詳しく説明する。通常のセルフブースト方式の場合
のチャネル電圧Ｖchが次式により表される。
【００１６】
【数１】
【００１７】式（１）において、Ｖchi は選択トランジ
スタを通してメモリストリングに印加された電圧であ
る。通常、例えばビット線に印加される電圧をＶCCと
し、ビット線側の選択トランジスタのしきい値電圧をＶ
thB とすると、（Ｖchi ＝ＶCC−ＶthB ）となる。
スタを通してメモリストリングに印加された電圧であ
る。通常、例えばビット線に印加される電圧をＶCCと
し、ビット線側の選択トランジスタのしきい値電圧をＶ
thB とすると、（Ｖchi ＝ＶCC−ＶthB ）となる。
【００１８】式（１）におけるＶthは、メモリセルを構
成するメモリトランジスタのしきい値電圧であり、Ｖ
pgm は、選択ワード線に印加されるプログラミング電圧
であり、Ｖpassは、選択ワード線およびその隣接ワード
線を除く他の非選択ワード線に印加される中間電圧であ
る。また、Ｖpassはパス電圧とも呼ばれている。さら
に、式（１）における容量Ｃr およびＣr ’はそれぞれ
次式により求められる。
成するメモリトランジスタのしきい値電圧であり、Ｖ
pgm は、選択ワード線に印加されるプログラミング電圧
であり、Ｖpassは、選択ワード線およびその隣接ワード
線を除く他の非選択ワード線に印加される中間電圧であ
る。また、Ｖpassはパス電圧とも呼ばれている。さら
に、式（１）における容量Ｃr およびＣr ’はそれぞれ
次式により求められる。
【００１９】
【数２】
【００２０】
【数３】
【００２１】式（２）におけるｎは、メモリストリング
のメモリセルの数であり、図３の場合、（ｎ＝１６）と
なる。式（２）および式（３）において、Ｃtotal はチ
ャネル全体の容量、Ｃono はＯＮＯ膜の容量、Ｃoxはト
ンネル酸化膜の容量をそれぞれ表す。
のメモリセルの数であり、図３の場合、（ｎ＝１６）と
なる。式（２）および式（３）において、Ｃtotal はチ
ャネル全体の容量、Ｃono はＯＮＯ膜の容量、Ｃoxはト
ンネル酸化膜の容量をそれぞれ表す。
【００２２】上述した各式を参考にローカルセルフブー
ストの場合のチャネル電圧Ｖchを求める。この場合に、
書き込みディスターブを受けるメモリセル、例えば、図
３におけるメモリセルＭ23のチャネル電圧Ｖch（Ｍ23）
を求める場合、式（１）における第２項は省略される。
また、メモリストリングに印加される電圧Ｖchi は、メ
モリセルＭ23に隣接する負のしきい値電圧を有するメモ
リセルＭ24またはＭ22のしきい値電圧の絶対値｜Ｖ
th（Ｍ22）｜、｜Ｖth（Ｍ24）｜の内大きい方によって
決まる。このため、メモリセルＭ23のチャネル電圧Ｖch
（Ｍ23）は次式により表される。
ストの場合のチャネル電圧Ｖchを求める。この場合に、
書き込みディスターブを受けるメモリセル、例えば、図
３におけるメモリセルＭ23のチャネル電圧Ｖch（Ｍ23）
を求める場合、式（１）における第２項は省略される。
また、メモリストリングに印加される電圧Ｖchi は、メ
モリセルＭ23に隣接する負のしきい値電圧を有するメモ
リセルＭ24またはＭ22のしきい値電圧の絶対値｜Ｖ
th（Ｍ22）｜、｜Ｖth（Ｍ24）｜の内大きい方によって
決まる。このため、メモリセルＭ23のチャネル電圧Ｖch
（Ｍ23）は次式により表される。
【００２３】
【数４】
【００２４】または、
【数５】
【００２５】式（４）および式（５）において、（ ）
内の上限値はＶpgm となる。また、式（３）に基づき容
量Ｃr ’を求める場合、Ｃtotal はメモリセルＭ23のみ
のチャネル容量とする。
内の上限値はＶpgm となる。また、式（３）に基づき容
量Ｃr ’を求める場合、Ｃtotal はメモリセルＭ23のみ
のチャネル容量とする。
【００２６】まず、ビット線ＢＬ２に接続されているメ
モリストリングを構成する１６個のメモリセルＭ21，Ｍ
22，…，Ｍ2,16について考える。ワード線ＷＬ３に対応
する一ページのメモリセルをプログラミングする場合、
メモリセルＭ24，Ｍ25，…，Ｍ2,16はすでにプログラム
されているが、ここで、説明を簡単にするために、すべ
てのメモリセルが“１”書き込みされたとする。即ち、
メモリセルＭ24，Ｍ25，…，Ｍ2,16のしきい値電圧はす
べて書き込み状態のままである。一方、メモリセルＭ21
とＭ22はまだプログラムされていないので、しきい値電
圧は消去時の負のままである。メモリセルＭ23に対して
“０”書き込みを行うので、そのしきい値電圧も消去状
態の負の電圧となる。
モリストリングを構成する１６個のメモリセルＭ21，Ｍ
22，…，Ｍ2,16について考える。ワード線ＷＬ３に対応
する一ページのメモリセルをプログラミングする場合、
メモリセルＭ24，Ｍ25，…，Ｍ2,16はすでにプログラム
されているが、ここで、説明を簡単にするために、すべ
てのメモリセルが“１”書き込みされたとする。即ち、
メモリセルＭ24，Ｍ25，…，Ｍ2,16のしきい値電圧はす
べて書き込み状態のままである。一方、メモリセルＭ21
とＭ22はまだプログラムされていないので、しきい値電
圧は消去時の負のままである。メモリセルＭ23に対して
“０”書き込みを行うので、そのしきい値電圧も消去状
態の負の電圧となる。
【００２７】図４に示す波形図において、時間ｔ０にお
いて選択信号線ＳＧ１に電源電圧ＶCCレベルの選択信号
が印加されるので、選択トランジスタＳＢ１，ＳＢ２，
…，ＳＢｍがオンする。時間ｔ１においてパス電圧Ｖ
passがワード線ＷＬ１，ＷＬ５〜ＷＬ１６に印加される
ので、時間ｔ２前では、メモリセルＭ22のドレインはメ
モリセルＭ21のブーストされたチャネル電圧Ｖ
ch（Ｍ21）とほぼ同じ電位、例えば、６〜７Ｖに上昇し
ている。メモリセルＭ21のブーストの途中で制御ゲート
電圧が０ＶのメモリセルＭ22のソース、即ち、メモリセ
ルＭ23のドレインに電荷が注入され、その電位はメモリ
セルＭ22のしきい値電圧の絶対値に等しくなる（ここ
で、基板バイアス効果はないものと仮定するが、実際に
基板バイアス効果によりその電位はメモリセルＭ22のし
きい値電圧の絶対値より多少低くなる）。
いて選択信号線ＳＧ１に電源電圧ＶCCレベルの選択信号
が印加されるので、選択トランジスタＳＢ１，ＳＢ２，
…，ＳＢｍがオンする。時間ｔ１においてパス電圧Ｖ
passがワード線ＷＬ１，ＷＬ５〜ＷＬ１６に印加される
ので、時間ｔ２前では、メモリセルＭ22のドレインはメ
モリセルＭ21のブーストされたチャネル電圧Ｖ
ch（Ｍ21）とほぼ同じ電位、例えば、６〜７Ｖに上昇し
ている。メモリセルＭ21のブーストの途中で制御ゲート
電圧が０ＶのメモリセルＭ22のソース、即ち、メモリセ
ルＭ23のドレインに電荷が注入され、その電位はメモリ
セルＭ22のしきい値電圧の絶対値に等しくなる（ここ
で、基板バイアス効果はないものと仮定するが、実際に
基板バイアス効果によりその電位はメモリセルＭ22のし
きい値電圧の絶対値より多少低くなる）。
【００２８】そして、時間ｔ２において、選択ワード線
ＷＬ３にプログラミング電圧Ｖpgmが印加されるので、
メモリセルＭ23のチャネル電圧Ｖch（Ｍ23）は、セルフ
ブーストにより昇圧され、式（４）に示す電圧となる。
ＷＬ３にプログラミング電圧Ｖpgmが印加されるので、
メモリセルＭ23のチャネル電圧Ｖch（Ｍ23）は、セルフ
ブーストにより昇圧され、式（４）に示す電圧となる。
【００２９】具体的に、例えば、メモリセルＭ22とＭ23
のしきい値電圧が−１〜−５Ｖに分布している場合につ
いてメモリセルＭ23のチャネル電圧を計算する。ここ
で、プログラミング電圧Ｖpgm ＝１７Ｖとし、Ｃr ’＝
０．７８とし仮定する。メモリセルＭ22とＭ23のしきい
値電圧がともに−５Ｖの場合に、式（４）により、Ｖch
（Ｍ23）＝１８．２６Ｖとなる。メモリセルＭ22のしき
い値電圧が−１Ｖ、メモリセルＭ23のしきい値電圧が−
５Ｖの場合に、式（４）により、Ｖch（Ｍ23）＝１４．
２６Ｖとなる。
のしきい値電圧が−１〜−５Ｖに分布している場合につ
いてメモリセルＭ23のチャネル電圧を計算する。ここ
で、プログラミング電圧Ｖpgm ＝１７Ｖとし、Ｃr ’＝
０．７８とし仮定する。メモリセルＭ22とＭ23のしきい
値電圧がともに−５Ｖの場合に、式（４）により、Ｖch
（Ｍ23）＝１８．２６Ｖとなる。メモリセルＭ22のしき
い値電圧が−１Ｖ、メモリセルＭ23のしきい値電圧が−
５Ｖの場合に、式（４）により、Ｖch（Ｍ23）＝１４．
２６Ｖとなる。
【００３０】従って、メモリセルＭ23のチャネル電圧Ｖ
ch（Ｍ23）は、メモリセルＭ22のしきい値電圧が−１Ｖ
の場合に１４．２６Ｖであったものが当該メモリセルＭ
22のしきい値電圧が−５Ｖの場合に１８．２６Ｖにもな
る。メモリセルＭ23のチャネル電圧が過度に昇圧された
場合、当該チャネル電圧をソース／ドレイン電圧とする
隣接のメモリセルの接合破壊やパンチスルーの危険性が
高くなる。
ch（Ｍ23）は、メモリセルＭ22のしきい値電圧が−１Ｖ
の場合に１４．２６Ｖであったものが当該メモリセルＭ
22のしきい値電圧が−５Ｖの場合に１８．２６Ｖにもな
る。メモリセルＭ23のチャネル電圧が過度に昇圧された
場合、当該チャネル電圧をソース／ドレイン電圧とする
隣接のメモリセルの接合破壊やパンチスルーの危険性が
高くなる。
【００３１】表１は、それぞれメモリセルＭ22とＭ23の
しきい値電圧に応じて、プログラミング時の非書き込み
メモリセルＭ23のチャネル電圧Ｖch（Ｍ23）を示してい
る。
しきい値電圧に応じて、プログラミング時の非書き込み
メモリセルＭ23のチャネル電圧Ｖch（Ｍ23）を示してい
る。
【００３２】
【表１】
【００３３】このように、書き込みディスターブを受け
るメモリセルＭ23のチャネル電圧Ｖch（Ｍ23）は、隣接
するメモリセルＭ22の消去しきい値電圧が低くなるほど
高く昇圧されるので、場合によってメモリセルＭ23のチ
ャネル電圧が過度に上昇し、隣接のメモリセルの接合破
壊やパンチスルーが発生するおそれがある。
るメモリセルＭ23のチャネル電圧Ｖch（Ｍ23）は、隣接
するメモリセルＭ22の消去しきい値電圧が低くなるほど
高く昇圧されるので、場合によってメモリセルＭ23のチ
ャネル電圧が過度に上昇し、隣接のメモリセルの接合破
壊やパンチスルーが発生するおそれがある。
【００３４】なお、以上では消去状態のメモリセルのし
きい値電圧を負電圧、書き込み状態のメモリセルのしき
い値電圧を正電圧と仮定した場合について説明したが、
最近書き込み状態と消去状態のしきい値電圧をさらに負
側に遷移させてともに負電圧とすることが提案された。
例えば、メモリセルＭ22とＭ23のしきい値電圧がともに
−６Ｖの場合では、書き込み時にメモリセルＭ23のチャ
ネル電圧Ｖch（Ｍ23）は式（４）によって求められ、そ
の結果、１９．２６Ｖになることが分かる。このよう
に、メモリセルの消去時のしきい値電圧がさらに負側に
シフトした場合に、書き込み時のメモリセルＭ23のチャ
ネル電圧Ｖch（Ｍ23）がさらに高い電圧に昇圧され、隣
接のメモリセルの接合破壊やパンチスルーの危険性がま
すます大きくなってしまう。
きい値電圧を負電圧、書き込み状態のメモリセルのしき
い値電圧を正電圧と仮定した場合について説明したが、
最近書き込み状態と消去状態のしきい値電圧をさらに負
側に遷移させてともに負電圧とすることが提案された。
例えば、メモリセルＭ22とＭ23のしきい値電圧がともに
−６Ｖの場合では、書き込み時にメモリセルＭ23のチャ
ネル電圧Ｖch（Ｍ23）は式（４）によって求められ、そ
の結果、１９．２６Ｖになることが分かる。このよう
に、メモリセルの消去時のしきい値電圧がさらに負側に
シフトした場合に、書き込み時のメモリセルＭ23のチャ
ネル電圧Ｖch（Ｍ23）がさらに高い電圧に昇圧され、隣
接のメモリセルの接合破壊やパンチスルーの危険性がま
すます大きくなってしまう。
【００３５】また、消去のバラツキにより、消去状態に
あるメモリセルのしきい値電圧が一定にならない。複数
のメモリセルの内、しきい値電圧が平均値よりさらに負
側にあるメモリセルが存在する。その影響でプログラミ
ング時にチャネル電圧Ｖchが過度に上昇するメモリセル
が現れ、接合破壊やパンチスルーを引き起こす原因とな
る。これを防ぐために、消去ベリファイを行えばよい
が、消去とベリファイを繰り返すことで消去とベリファ
イ時間がかかり、メモリの書き換え時間が大幅に増加し
てしまう。
あるメモリセルのしきい値電圧が一定にならない。複数
のメモリセルの内、しきい値電圧が平均値よりさらに負
側にあるメモリセルが存在する。その影響でプログラミ
ング時にチャネル電圧Ｖchが過度に上昇するメモリセル
が現れ、接合破壊やパンチスルーを引き起こす原因とな
る。これを防ぐために、消去ベリファイを行えばよい
が、消去とベリファイを繰り返すことで消去とベリファ
イ時間がかかり、メモリの書き換え時間が大幅に増加し
てしまう。
【００３６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、プログラミングにおいて選択ワ
ード線に接続されている消去データ維持のメモリセルの
チャネル電圧の過度な上昇を防止でき、メモリ書き換え
時間の増加を抑制できる不揮発性半導体記憶装置を提供
することにある。
のであり、その目的は、プログラミングにおいて選択ワ
ード線に接続されている消去データ維持のメモリセルの
チャネル電圧の過度な上昇を防止でき、メモリ書き換え
時間の増加を抑制できる不揮発性半導体記憶装置を提供
することにある。
【００３７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、フローティン
グゲート型メモリトランジスタからなる複数のメモリセ
ルが行列状に配置され、同一列にある各メモリセルがそ
れぞれビット線とソース線との間に直列接続され、同一
行にある各メモリセルの制御ゲートが同じワード線に接
続されている不揮発性半導体記憶装置であって、プログ
ラミングのとき、選択ワード線に隣接するワード線にそ
れぞれ負の電圧を印加し、選択ワード線および上記選択
ワード線に隣接するワード線以外のワード線にプログラ
ム電圧より低い電圧を印加した状態で、上記選択ワード
線に上記プログラム電圧を印加するプログラミング手段
を有する。
め、本発明の不揮発性半導体記憶装置は、フローティン
グゲート型メモリトランジスタからなる複数のメモリセ
ルが行列状に配置され、同一列にある各メモリセルがそ
れぞれビット線とソース線との間に直列接続され、同一
行にある各メモリセルの制御ゲートが同じワード線に接
続されている不揮発性半導体記憶装置であって、プログ
ラミングのとき、選択ワード線に隣接するワード線にそ
れぞれ負の電圧を印加し、選択ワード線および上記選択
ワード線に隣接するワード線以外のワード線にプログラ
ム電圧より低い電圧を印加した状態で、上記選択ワード
線に上記プログラム電圧を印加するプログラミング手段
を有する。
【００３８】また、本発明では、好適には、上記各メモ
リ列とそれぞれのビット線との間に制御端子に第１の選
択信号が印加される複数の第１の選択トランジスタが接
続され、上記各メモリ列と上記ソース線との間に制御端
子に第２の選択信号が印加される複数の第２の選択トラ
ンジスタが接続されている。プログラミングのとき、上
記第１の選択信号は、上記第１の選択トランジスタがオ
ンするに必要な電圧レベル、例えば、電源電圧のレベル
に設定され、上記第２の選択信号は、基準電位、例え
ば、接地電位ＧＮＤに保持される。
リ列とそれぞれのビット線との間に制御端子に第１の選
択信号が印加される複数の第１の選択トランジスタが接
続され、上記各メモリ列と上記ソース線との間に制御端
子に第２の選択信号が印加される複数の第２の選択トラ
ンジスタが接続されている。プログラミングのとき、上
記第１の選択信号は、上記第１の選択トランジスタがオ
ンするに必要な電圧レベル、例えば、電源電圧のレベル
に設定され、上記第２の選択信号は、基準電位、例え
ば、接地電位ＧＮＤに保持される。
【００３９】また、本発明の不揮発性半導体記憶装置の
プログラミング方法は、フローティングゲート型メモリ
トランジスタからなる複数のメモリセルが行列状に配置
され、同一列のメモリセルがビット線とソース線との間
に直列接続され、同一行の各メモリセルの制御ゲートが
同じワード線に接続されている不揮発性半導体記憶装置
のプログラミング方法であって、選択ワード線の隣接の
ワード線に所定の負電圧を印加する第１の工程と、上記
選択ワード線および当該選択ワード線の隣接ワード線以
外のワード線にプログラミング電圧より低い中間電圧を
印加する第２の工程と、上記負電圧および上記中間電圧
がそれぞれのワード線に印加されている状態で上記選択
ワード線に上記プログラミング電圧を印加する第３の工
程とを有する。
プログラミング方法は、フローティングゲート型メモリ
トランジスタからなる複数のメモリセルが行列状に配置
され、同一列のメモリセルがビット線とソース線との間
に直列接続され、同一行の各メモリセルの制御ゲートが
同じワード線に接続されている不揮発性半導体記憶装置
のプログラミング方法であって、選択ワード線の隣接の
ワード線に所定の負電圧を印加する第１の工程と、上記
選択ワード線および当該選択ワード線の隣接ワード線以
外のワード線にプログラミング電圧より低い中間電圧を
印加する第２の工程と、上記負電圧および上記中間電圧
がそれぞれのワード線に印加されている状態で上記選択
ワード線に上記プログラミング電圧を印加する第３の工
程とを有する。
【００４０】さらに、本発明のプログラミング方法にお
いて、上記第１の工程は、上記選択ワード線の隣接のワ
ード線を基準電位に保持する工程と、上記中間電圧の印
加より前のタイミングで上記選択ワード線の隣接のワー
ド線に上記負電圧を印加する工程とを有する。
いて、上記第１の工程は、上記選択ワード線の隣接のワ
ード線を基準電位に保持する工程と、上記中間電圧の印
加より前のタイミングで上記選択ワード線の隣接のワー
ド線に上記負電圧を印加する工程とを有する。
【００４１】
【発明の実施の形態】図１は本発明に係る不揮発性半導
体装置の一実施形態を示す回路図である。本実施形態の
不揮発性半導体記憶装置は、いわゆるＮＡＮＤ型不揮発
性メモリであり、図１に示すように、複数のメモリセル
が直列接続されてメモリストリングが形成される。複数
のメモリストリングが配置され、各々のメモリストリン
グはそれぞれ選択トランジスタを介してビット線および
共通のソース線ＣＳＬに接続されている。
体装置の一実施形態を示す回路図である。本実施形態の
不揮発性半導体記憶装置は、いわゆるＮＡＮＤ型不揮発
性メモリであり、図１に示すように、複数のメモリセル
が直列接続されてメモリストリングが形成される。複数
のメモリストリングが配置され、各々のメモリストリン
グはそれぞれ選択トランジスタを介してビット線および
共通のソース線ＣＳＬに接続されている。
【００４２】なお、図１の例では、便宜のため、二つの
メモリストリングのみを示している。図示のように、メ
モリセルＭ11，Ｍ12，…，Ｍ1,16およびメモリセル
Ｍ21，Ｍ22，…，Ｍ2,16によりそれぞれメモリストリン
グが形成されている。メモリセルＭ11のドレインは選択
トランジスタＳＢ１を介してビット線ＢＬ１に接続さ
れ、メモリセルＭ1,16のソースは、選択トランジスタＳ
Ｃ１を介してソース線ＣＳＬに接続されている。また、
メモリセルＭ21のドレインは選択トランジスタＳＢ２を
介してビット線ＢＬ２に接続され、メモリセルＭ2,16の
ソースは、選択トランジスタＳＣ２を介してソース線Ｃ
ＳＬに接続されている。
メモリストリングのみを示している。図示のように、メ
モリセルＭ11，Ｍ12，…，Ｍ1,16およびメモリセル
Ｍ21，Ｍ22，…，Ｍ2,16によりそれぞれメモリストリン
グが形成されている。メモリセルＭ11のドレインは選択
トランジスタＳＢ１を介してビット線ＢＬ１に接続さ
れ、メモリセルＭ1,16のソースは、選択トランジスタＳ
Ｃ１を介してソース線ＣＳＬに接続されている。また、
メモリセルＭ21のドレインは選択トランジスタＳＢ２を
介してビット線ＢＬ２に接続され、メモリセルＭ2,16の
ソースは、選択トランジスタＳＣ２を介してソース線Ｃ
ＳＬに接続されている。
【００４３】各ストリングのメモリセルは行列状に配置
され、同一行にあるメモリセルの制御ゲートは同じワー
ド線に接続されている。このように一本のワード線に接
続されている複数のメモリセルを一ページという。な
お、図１において、各ページにおいて二つのメモリセル
のみを示している。
され、同一行にあるメモリセルの制御ゲートは同じワー
ド線に接続されている。このように一本のワード線に接
続されている複数のメモリセルを一ページという。な
お、図１において、各ページにおいて二つのメモリセル
のみを示している。
【００４４】本実施形態のＮＡＮＤ型不揮発性メモリに
おいて、消去はメモリブロック単位で行われる。消去動
作によりメモリブロックにある各メモリセルのフローテ
ィングゲートから電荷（電子）が引き抜かれるため、各
メモリセルのしきい値電圧が負電圧になる。プログラミ
ングは、ページ単位で行われる。ソース線側からビット
線に向かって順次ワード線が選択され、選択されたワー
ド線に対応する一ページのメモリセルに対して、書き込
みが行われる。プログラミング動作により、書き込みデ
ータに応じて各メモリセルのしきい値電圧がそれぞれ所
定のレベルに保持される。例えば、書き込みデータに応
じて“０”書き込みを行うメモリセルのしきい値電圧は
消去状態のままに保持され、逆に“１”書き込みを行う
メモリセルのしきい値電圧は消去しきい値電圧より高い
レベル、例えば、正電圧に保持される。
おいて、消去はメモリブロック単位で行われる。消去動
作によりメモリブロックにある各メモリセルのフローテ
ィングゲートから電荷（電子）が引き抜かれるため、各
メモリセルのしきい値電圧が負電圧になる。プログラミ
ングは、ページ単位で行われる。ソース線側からビット
線に向かって順次ワード線が選択され、選択されたワー
ド線に対応する一ページのメモリセルに対して、書き込
みが行われる。プログラミング動作により、書き込みデ
ータに応じて各メモリセルのしきい値電圧がそれぞれ所
定のレベルに保持される。例えば、書き込みデータに応
じて“０”書き込みを行うメモリセルのしきい値電圧は
消去状態のままに保持され、逆に“１”書き込みを行う
メモリセルのしきい値電圧は消去しきい値電圧より高い
レベル、例えば、正電圧に保持される。
【００４５】本実施形態の不揮発性メモリにおいては、
選択された一ページの各メモリセルの内、“０”書き込
みを行うメモリセル、即ち、しきい値電圧を遷移させず
消去状態の負の値に保持するメモリセル（以下、非書き
込みメモリセルという）における書き込みディスターブ
を防止するために、ローカルセルフブースト方式を採用
するとともに、選択ワード線に隣接するワード線に負の
電圧を印加することにより、非書き込みメモリセルのチ
ャネル電圧の過度な上昇を防ぐ。以下、図１と図２を参
照しつつ、本実施形態の不揮発性メモリにおけるプログ
ラミング動作について詳細に説明する。
選択された一ページの各メモリセルの内、“０”書き込
みを行うメモリセル、即ち、しきい値電圧を遷移させず
消去状態の負の値に保持するメモリセル（以下、非書き
込みメモリセルという）における書き込みディスターブ
を防止するために、ローカルセルフブースト方式を採用
するとともに、選択ワード線に隣接するワード線に負の
電圧を印加することにより、非書き込みメモリセルのチ
ャネル電圧の過度な上昇を防ぐ。以下、図１と図２を参
照しつつ、本実施形態の不揮発性メモリにおけるプログ
ラミング動作について詳細に説明する。
【００４６】ここで、ワード線ＷＬ３に接続されている
一ページのメモリセルに対して書き込みを行うと仮定す
る。この状態において、ワード線ＷＬ４，ＷＬ５，…，
ＷＬ１６に接続されている各ページのメモリセルがすで
に書き込みが終了し、各々のメモリセルのしきい値電圧
はそれぞれの書き込みデータに応じたレベルに設定され
ている。なお、ワード線ＷＬ１，ＷＬ２に接続されてい
る各ページのメモリセルは消去状態にあり、それぞれし
きい値電圧は負電圧にある。
一ページのメモリセルに対して書き込みを行うと仮定す
る。この状態において、ワード線ＷＬ４，ＷＬ５，…，
ＷＬ１６に接続されている各ページのメモリセルがすで
に書き込みが終了し、各々のメモリセルのしきい値電圧
はそれぞれの書き込みデータに応じたレベルに設定され
ている。なお、ワード線ＷＬ１，ＷＬ２に接続されてい
る各ページのメモリセルは消去状態にあり、それぞれし
きい値電圧は負電圧にある。
【００４７】ここで、ワード線ＷＬ３に接続されている
一ページのメモリセルの内、メモリセルＭ13に対して
“１”書き込みを行い、メモリセルＭ23に対して“０”
書き込みを行うと仮定する。即ち、書き込みにより、メ
モリセルＭ13のしきい値電圧を正電圧に保持させ、メモ
リセルＭ23のしきい値電圧を消去状態のままに保持させ
る。このため、非書き込みメモリセルＭ23は、ディスタ
ーブを受ける。
一ページのメモリセルの内、メモリセルＭ13に対して
“１”書き込みを行い、メモリセルＭ23に対して“０”
書き込みを行うと仮定する。即ち、書き込みにより、メ
モリセルＭ13のしきい値電圧を正電圧に保持させ、メモ
リセルＭ23のしきい値電圧を消去状態のままに保持させ
る。このため、非書き込みメモリセルＭ23は、ディスタ
ーブを受ける。
【００４８】図１に示すように、書き込み時に選択ワー
ド線ＷＬ３にプログラム電圧Ｖpgmが印加され、選択ワ
ード線ＷＬ３に隣接するワード線ＷＬ２およびＷＬ４に
は、負の電圧ＶP がそれぞれ印加される。それ以外のワ
ード線ＷＬ１，ＷＬ５，…，ＷＬ１６に、それぞれパス
電圧Ｖpassが印加される。ビット線ＢＬ１に０Ｖの電圧
が印加され、ビット線ＢＬ２には電源電圧ＶCCが印加さ
れる。さらに、選択信号線ＳＧ１に電源電圧ＶCCが印加
され、選択信号線ＳＧ２に０Ｖの電圧が印加される。
ド線ＷＬ３にプログラム電圧Ｖpgmが印加され、選択ワ
ード線ＷＬ３に隣接するワード線ＷＬ２およびＷＬ４に
は、負の電圧ＶP がそれぞれ印加される。それ以外のワ
ード線ＷＬ１，ＷＬ５，…，ＷＬ１６に、それぞれパス
電圧Ｖpassが印加される。ビット線ＢＬ１に０Ｖの電圧
が印加され、ビット線ＢＬ２には電源電圧ＶCCが印加さ
れる。さらに、選択信号線ＳＧ１に電源電圧ＶCCが印加
され、選択信号線ＳＧ２に０Ｖの電圧が印加される。
【００４９】図２は、各信号線に印加される電圧を示す
波形図である。図２に示すように、時間ｔ０において選
択信号線ＳＧ１に電源電圧ＶCCが印加される。これに応
じて選択トランジスタＳＢ２のソースは、（ＶCC−Ｖ
thB ）に保持される。なお、ここで、ＶthB は選択トラ
ンジスタＳＢ２のしきい値電圧である。このとき、ワー
ド線ＷＬ２およびＷＬ４は０Ｖに保持されている。時間
ｔ１からこれらのワード線に図２に示す負電圧１（以
下、負電圧ＶP1と表記する）が印加される。即ち、時間
ｔ１までこれらのワード線は０Ｖに保持され、時間ｔ１
からこれらのワード線は負電圧ＶP1に保持される。
波形図である。図２に示すように、時間ｔ０において選
択信号線ＳＧ１に電源電圧ＶCCが印加される。これに応
じて選択トランジスタＳＢ２のソースは、（ＶCC−Ｖ
thB ）に保持される。なお、ここで、ＶthB は選択トラ
ンジスタＳＢ２のしきい値電圧である。このとき、ワー
ド線ＷＬ２およびＷＬ４は０Ｖに保持されている。時間
ｔ１からこれらのワード線に図２に示す負電圧１（以
下、負電圧ＶP1と表記する）が印加される。即ち、時間
ｔ１までこれらのワード線は０Ｖに保持され、時間ｔ１
からこれらのワード線は負電圧ＶP1に保持される。
【００５０】選択トランジスタＳＢ２がオンしているの
で、ビット線ＢＬ２からトランジスタＳＢ２を介してメ
モリセルＭ21に電荷が供給される。メモリセルＭ21，Ｍ
22およびＭ23が消去状態にあるので、これらのしきい値
電圧は負電圧である。このため、時間ｔ１までにビット
線ＢＬ２から電荷の供給を受けて、メモリセルＭ21，Ｍ
22およびＭ23にそれぞれチャネルが形成される。時間ｔ
１においてワード線ＷＬ１にパス電圧Ｖpass、例えば、
１０Ｖ程度の中間電圧が印加され、ワード線ＷＬ２に負
の電圧ＶP1が印加される。このため、メモリセルＭ21が
ブーストされ、そのチャネル電圧およびソース電圧がパ
ス電圧Ｖpassの中間のレベル、例えば、６〜７Ｖ程度に
保持される。
で、ビット線ＢＬ２からトランジスタＳＢ２を介してメ
モリセルＭ21に電荷が供給される。メモリセルＭ21，Ｍ
22およびＭ23が消去状態にあるので、これらのしきい値
電圧は負電圧である。このため、時間ｔ１までにビット
線ＢＬ２から電荷の供給を受けて、メモリセルＭ21，Ｍ
22およびＭ23にそれぞれチャネルが形成される。時間ｔ
１においてワード線ＷＬ１にパス電圧Ｖpass、例えば、
１０Ｖ程度の中間電圧が印加され、ワード線ＷＬ２に負
の電圧ＶP1が印加される。このため、メモリセルＭ21が
ブーストされ、そのチャネル電圧およびソース電圧がパ
ス電圧Ｖpassの中間のレベル、例えば、６〜７Ｖ程度に
保持される。
【００５１】図２に示すように、時間ｔ１において、ワ
ード線ＷＬ２およびＷＬ４に印加される電圧は０Ｖから
負の電圧ＶP1に切り換えられる。このため、メモリセル
Ｍ22のソース電圧は、従来ワード線ＷＬ２およびＷＬ４
に０Ｖの電圧を印加し続ける方式に比べて低くなってい
る。例えば、メモリセルＭ22のしきい値電圧を−５Ｖと
し、ワード線ＷＬ２およびＷＬ４に印加される負の電圧
ＶP1を−２Ｖとすると、メモリセルＭ22のソース電圧
は、（｜−５｜−｜−２｜＝３Ｖ）となる。即ち、従来
の方式では、５ＶにもなるメモリセルＭ22のソース電圧
は３Ｖと低くなる。
ード線ＷＬ２およびＷＬ４に印加される電圧は０Ｖから
負の電圧ＶP1に切り換えられる。このため、メモリセル
Ｍ22のソース電圧は、従来ワード線ＷＬ２およびＷＬ４
に０Ｖの電圧を印加し続ける方式に比べて低くなってい
る。例えば、メモリセルＭ22のしきい値電圧を−５Ｖと
し、ワード線ＷＬ２およびＷＬ４に印加される負の電圧
ＶP1を−２Ｖとすると、メモリセルＭ22のソース電圧
は、（｜−５｜−｜−２｜＝３Ｖ）となる。即ち、従来
の方式では、５ＶにもなるメモリセルＭ22のソース電圧
は３Ｖと低くなる。
【００５２】メモリセルＭ22のソース電圧が低くなる
と、ワード線ＷＬ３にプログラム電圧Ｖpgm が印加され
たときのメモリセルＭ23のチャネル電圧Ｖch（Ｍ23）の
上昇分も低くなる。なお、本実施形態において、ワード
線ＷＬ３にプログラム電圧Ｖpgm が印加されたときのメ
モリセルＭ23のチャネル電圧Ｖch（Ｍ23）は次の式によ
り求められる。
と、ワード線ＷＬ３にプログラム電圧Ｖpgm が印加され
たときのメモリセルＭ23のチャネル電圧Ｖch（Ｍ23）の
上昇分も低くなる。なお、本実施形態において、ワード
線ＷＬ３にプログラム電圧Ｖpgm が印加されたときのメ
モリセルＭ23のチャネル電圧Ｖch（Ｍ23）は次の式によ
り求められる。
【００５３】
【数６】
【００５４】または
【００５５】
【数７】
【００５６】式（６）および式（７）において、Ｖ
g （Ｍ22）およびＶg （Ｍ24）はそれぞれメモリセルＭ
22およびＭ24のゲート電圧である。また、式（６）およ
び式（７）において、｛ ｝内の上限値は、プログラム
電圧Ｖpgm である。
g （Ｍ22）およびＶg （Ｍ24）はそれぞれメモリセルＭ
22およびＭ24のゲート電圧である。また、式（６）およ
び式（７）において、｛ ｝内の上限値は、プログラム
電圧Ｖpgm である。
【００５７】例えば、メモリセルＭ22およびＭ23のしき
い値電圧Ｖth（Ｍ22）およびＶth（Ｍ23）がともに−５
Ｖの場合に、式（６）によりメモリセルＭ23のチャネル
電圧Ｖch（Ｍ23）は、１６．２６Ｖとなる。即ち、プロ
グラミングのとき選択ワード線ＷＬ３の隣接のワード線
ＷＬ２とＷＬ４に負の電圧ＶP1を印加することにより、
ディスターブを受けるメモリセルＭ23のチャネル電圧Ｖ
ch（Ｍ23）が従来より低くなる。これによって、メモリ
セルＭ23に隣接するメモリセルの接合破壊やパンチスル
ーの危険性が低くなる。
い値電圧Ｖth（Ｍ22）およびＶth（Ｍ23）がともに−５
Ｖの場合に、式（６）によりメモリセルＭ23のチャネル
電圧Ｖch（Ｍ23）は、１６．２６Ｖとなる。即ち、プロ
グラミングのとき選択ワード線ＷＬ３の隣接のワード線
ＷＬ２とＷＬ４に負の電圧ＶP1を印加することにより、
ディスターブを受けるメモリセルＭ23のチャネル電圧Ｖ
ch（Ｍ23）が従来より低くなる。これによって、メモリ
セルＭ23に隣接するメモリセルの接合破壊やパンチスル
ーの危険性が低くなる。
【００５８】表２は、メモリセルＭ22およびＭ23のそれ
ぞれのしきい値電圧に応じて、プログラミングのとき、
メモリセルＭ22のソースとドレインおよびメモリセルＭ
23の制御ゲートとチャネルの電圧をそれぞれ示してい
る。表１に比べると、本実施形態では、選択ワード線の
隣接のワード線に負の電圧ＶP1を印加することにより、
非選択メモリセルＭ23のチャネル電圧Ｖch（Ｍ23）は、
従来の書き込み方式に比べて低くなっているので、隣接
するメモリセルの接合破壊およびパンチスルーの発生を
抑制される。
ぞれのしきい値電圧に応じて、プログラミングのとき、
メモリセルＭ22のソースとドレインおよびメモリセルＭ
23の制御ゲートとチャネルの電圧をそれぞれ示してい
る。表１に比べると、本実施形態では、選択ワード線の
隣接のワード線に負の電圧ＶP1を印加することにより、
非選択メモリセルＭ23のチャネル電圧Ｖch（Ｍ23）は、
従来の書き込み方式に比べて低くなっているので、隣接
するメモリセルの接合破壊およびパンチスルーの発生を
抑制される。
【００５９】
【表２】
【００６０】以上説明したように、本実施形態によれ
ば、プログラミングのとき選択ワード線にプログラム電
圧Ｖpgm を印加する前に、選択ワード線の隣接のワード
線にそれぞれ負の電圧を印加する。選択ワード線にプロ
グラム電圧Ｖpgm を印加するとき当該選択ワード線に接
続されている非書き込みメモリセルのチャネル電圧の上
昇を抑制し、隣接するメモリセルの接合破壊およびパン
チスルーの発生を防止できる。
ば、プログラミングのとき選択ワード線にプログラム電
圧Ｖpgm を印加する前に、選択ワード線の隣接のワード
線にそれぞれ負の電圧を印加する。選択ワード線にプロ
グラム電圧Ｖpgm を印加するとき当該選択ワード線に接
続されている非書き込みメモリセルのチャネル電圧の上
昇を抑制し、隣接するメモリセルの接合破壊およびパン
チスルーの発生を防止できる。
【００６１】図２は、選択ワード線ＷＬ３に隣接するワ
ード線ＷＬ２およびＷＬ４に印加される負の電圧２（以
下、負電圧Ｖp2と表記する）の波形を示している。図示
のように、負電圧ＶP2はプログラミング動作の間常に一
定の負レベルに保持されている。書き込み状態のしきい
値電圧および消去状態のしきい値電圧がともに負電圧側
に設定されている場合、図２に示す負電圧ＶP2を印加す
ることが好適である。この場合に、負電圧ＶP2の値を消
去状態のメモリセルの負のしきい値電圧よりある程度高
く設定すれば、時間ｔ０以降時間ｔ１までの間にメモリ
セルＭ23にチャネルが形成され、正常なブーストが行わ
れる。
ード線ＷＬ２およびＷＬ４に印加される負の電圧２（以
下、負電圧Ｖp2と表記する）の波形を示している。図示
のように、負電圧ＶP2はプログラミング動作の間常に一
定の負レベルに保持されている。書き込み状態のしきい
値電圧および消去状態のしきい値電圧がともに負電圧側
に設定されている場合、図２に示す負電圧ＶP2を印加す
ることが好適である。この場合に、負電圧ＶP2の値を消
去状態のメモリセルの負のしきい値電圧よりある程度高
く設定すれば、時間ｔ０以降時間ｔ１までの間にメモリ
セルＭ23にチャネルが形成され、正常なブーストが行わ
れる。
【００６２】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置およびそのプログラミング方法によれ
ば、プログラミングのとき選択ワード線に接続されてい
る非書き込みメモリセルのチャネル電圧の過度な上昇を
抑制することができ、隣接するメモリセルの接合破壊や
パンチスルーの発生を防止できる利点がある。
半導体記憶装置およびそのプログラミング方法によれ
ば、プログラミングのとき選択ワード線に接続されてい
る非書き込みメモリセルのチャネル電圧の過度な上昇を
抑制することができ、隣接するメモリセルの接合破壊や
パンチスルーの発生を防止できる利点がある。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明の不揮発性半導体記憶装置のプログラミ
ング動作を示す波形図である。
ング動作を示す波形図である。
【図３】一般的なＮＡＮＤ型不揮発性メモリの一構成例
を示す回路図である。
を示す回路図である。
【図４】従来のＮＡＮＤ型不揮発性メモリのプログラミ
ング動作を示す波形図である。
ング動作を示す波形図である。
ＷＬ１，ＷＬ２，…，ＷＬ１６…ワード線、ＢＬ１，Ｂ
Ｌ２，…，ＢＬｍ…ビット線、ＣＳＬ…ソース線、ＳＧ
１，ＳＧ２…選択信号線、Ｍ11，Ｍ12，…，Ｍ21，
Ｍ22，…，Ｍm1，Ｍm2，…，Ｍm,16…メモリセル、ＳＢ
１，ＳＢ２，…，ＳＢｍ，ＳＣ１，ＳＣ２，…，ＳＣｍ
…選択トランジスタ、Ｖpgm …プログラミング電圧、Ｖ
pass…パス電圧、ＶP1，ＶP2…負電圧、ＶCC…電源電
圧、ＧＮＤ…接地電位。
Ｌ２，…，ＢＬｍ…ビット線、ＣＳＬ…ソース線、ＳＧ
１，ＳＧ２…選択信号線、Ｍ11，Ｍ12，…，Ｍ21，
Ｍ22，…，Ｍm1，Ｍm2，…，Ｍm,16…メモリセル、ＳＢ
１，ＳＢ２，…，ＳＢｍ，ＳＣ１，ＳＣ２，…，ＳＣｍ
…選択トランジスタ、Ｖpgm …プログラミング電圧、Ｖ
pass…パス電圧、ＶP1，ＶP2…負電圧、ＶCC…電源電
圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (8)
- 【請求項１】フローティングゲート型メモリトランジス
タからなる複数のメモリセルが行列状に配置され、同一
列にある各メモリセルがそれぞれビット線とソース線と
の間に直列接続され、同一行にある各メモリセルの制御
ゲートが同じワード線に接続されている不揮発性半導体
記憶装置であって、 プログラミングのとき、選択ワード線に隣接するワード
線に負の電圧を印加し、選択ワード線および上記選択ワ
ード線に隣接するワード線以外のワード線にプログラム
電圧より低い電圧を印加した状態で、上記選択ワード線
に上記プログラム電圧を印加するプログラミング手段を
有する不揮発性半導体記憶装置。 - 【請求項２】上記各メモリ列とそれぞれのビット線との
間に、制御端子に第１の選択信号が印加される複数の第
１の選択トランジスタが接続され、 上記各メモリ列と上記ソース線との間に、制御端子に第
２の選択信号が印加される複数の第２の選択トランジス
タが接続されている請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】プログラミングのとき、上記第１の選択信
号は、上記第１の選択トランジスタをオンさせるために
必要な電圧レベルに設定される請求項２記載の不揮発性
半導体記憶装置。 - 【請求項４】プログラミングのとき、上記第１の選択信
号は、電源電圧のレベルに保持される請求項２記載の不
揮発性半導体記憶装置。 - 【請求項５】プログラミングのとき、上記第２の選択信
号は、基準電位に保持される請求項２記載の不揮発性半
導体記憶装置。 - 【請求項６】プログラミングのとき、上記ソース線は、
基準電位に保持され、上記各ビット線は、書き込みデー
タに応じて上記基準電位または電源電圧の何れかに保持
される請求項１記載の不揮発性半導体記憶装置。 - 【請求項７】フローティングゲート型メモリトランジス
タからなる複数のメモリセルが行列状に配置され、同一
列のメモリセルがビット線とソース線との間に直列接続
され、同一行の各メモリセルの制御ゲートが同じワード
線に接続されている不揮発性半導体記憶装置のプログラ
ミング方法であって、 選択ワード線に隣接するワード線に所定の負電圧を印加
する第１の工程と、 上記選択ワード線および当該選択ワード線に隣接するワ
ード線以外のワード線にプログラミング電圧より低い中
間電圧を印加する第２の工程と、 上記負電圧および上記中間電圧がそれぞれのワード線に
印加されている状態で上記選択ワード線に上記プログラ
ミング電圧を印加する第３の工程とを有する不揮発性半
導体記憶装置のプログラミング方法。 - 【請求項８】上記第１の工程は、上記選択ワード線に隣
接するワード線を基準電位に保持する工程と、 上記中間電圧の印加より前のタイミングで上記選択ワー
ド線に隣接するワード線に上記負電圧を印加する工程と
を有する請求項７記載の不揮発性半導体記憶装置のプロ
グラミング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210299A JP2000243094A (ja) | 1999-02-19 | 1999-02-19 | 不揮発性半導体記憶装置およびそのプログラミング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210299A JP2000243094A (ja) | 1999-02-19 | 1999-02-19 | 不揮発性半導体記憶装置およびそのプログラミング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243094A true JP2000243094A (ja) | 2000-09-08 |
Family
ID=12626631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210299A Pending JP2000243094A (ja) | 1999-02-19 | 1999-02-19 | 不揮発性半導体記憶装置およびそのプログラミング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243094A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141477A (ja) * | 2000-10-31 | 2002-05-17 | Toshiba Corp | 半導体記憶装置 |
| US7376017B2 (en) | 2005-05-02 | 2008-05-20 | Samsung Electronics Co., Ltd. | Flash memory device and program method thereof |
| JP2009026458A (ja) * | 2008-10-20 | 2009-02-05 | Toshiba Corp | 半導体記憶装置 |
| US7889567B2 (en) | 2008-07-04 | 2011-02-15 | Samsung Electronics Co., Ltd. | Nonvolatile memory device for preventing program disturbance and method of programming the nonvolatile memory device |
| US7995396B2 (en) | 2008-07-08 | 2011-08-09 | Samsung Electronics Co., Ltd. | Methods of operating memory devices |
| US8279671B2 (en) | 2009-02-26 | 2012-10-02 | Samsung Electronics Co., Ltd. | Flash memory devices, methods for programming the same, and memory systems including the same |
| CN109215696A (zh) * | 2017-06-29 | 2019-01-15 | 爱思开海力士有限公司 | 执行编程操作的非易失性存储器件及其操作方法 |
-
1999
- 1999-02-19 JP JP4210299A patent/JP2000243094A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141477A (ja) * | 2000-10-31 | 2002-05-17 | Toshiba Corp | 半導体記憶装置 |
| JP4503809B2 (ja) * | 2000-10-31 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| US7376017B2 (en) | 2005-05-02 | 2008-05-20 | Samsung Electronics Co., Ltd. | Flash memory device and program method thereof |
| US7839688B2 (en) | 2005-05-02 | 2010-11-23 | Samsung Electronics Co., Ltd. | Flash memory device with improved programming operation voltages |
| US7889567B2 (en) | 2008-07-04 | 2011-02-15 | Samsung Electronics Co., Ltd. | Nonvolatile memory device for preventing program disturbance and method of programming the nonvolatile memory device |
| US7995396B2 (en) | 2008-07-08 | 2011-08-09 | Samsung Electronics Co., Ltd. | Methods of operating memory devices |
| JP2009026458A (ja) * | 2008-10-20 | 2009-02-05 | Toshiba Corp | 半導体記憶装置 |
| US8279671B2 (en) | 2009-02-26 | 2012-10-02 | Samsung Electronics Co., Ltd. | Flash memory devices, methods for programming the same, and memory systems including the same |
| CN109215696A (zh) * | 2017-06-29 | 2019-01-15 | 爱思开海力士有限公司 | 执行编程操作的非易失性存储器件及其操作方法 |
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