JP2002141477A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】転送トランジスタを適切な配置にすることによ
って、転送トランジスタ間の距離を無駄に広げる必要が
なくなり、ロウデコーダのパターン占有面積を小さくで
きる半導体記憶装置を提供することを目的としている。 【解決手段】ロウデコーダ中に設けられた上下左右の転
送トランジスタ３のワード線のアドレスを連続しない割
付にすることによって、隣接する２本のワード線ＷＬに
対応する２つの転送トランジスタ３を、縦方向及び横方
向に隣接して配置しないこと特徴としている。隣接する
転送トランジスタ間に印加される電位差を小さくできる
ので、素子分離領域を小さくできる。よって、転送トラ
ンジスタ間の距離を無駄に広げる必要がなくなり、ロウ
デコーダのパターン占有面積を小さくできる。
って、転送トランジスタ間の距離を無駄に広げる必要が
なくなり、ロウデコーダのパターン占有面積を小さくで
きる半導体記憶装置を提供することを目的としている。 【解決手段】ロウデコーダ中に設けられた上下左右の転
送トランジスタ３のワード線のアドレスを連続しない割
付にすることによって、隣接する２本のワード線ＷＬに
対応する２つの転送トランジスタ３を、縦方向及び横方
向に隣接して配置しないこと特徴としている。隣接する
転送トランジスタ間に印加される電位差を小さくできる
ので、素子分離領域を小さくできる。よって、転送トラ
ンジスタ間の距離を無駄に広げる必要がなくなり、ロウ
デコーダのパターン占有面積を小さくできる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にロウデコーダ内の転送トランジスタの配置
に係り、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモ
リに使用されるものである。
に関し、特にロウデコーダ内の転送トランジスタの配置
に係り、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモ
リに使用されるものである。
【０００２】
【従来の技術】図７は、従来の半導体記憶装置について
説明するためのもので、ＮＡＮＤ型フラッシュメモリに
おけるロウデコーダとメモリセルアレイの一部を抽出し
て示している。ロウアドレス、あるいはロウアドレスの
プリデコード信号Ａ０，Ａ１，…，Ａｍは、デコード部
１に供給されてデコードされ、このデコード部１により
メモリセルアレイ中の１つのＮＡＮＤセルブロック４が
選択される。上記デコード部１から出力されるデコード
信号は、ブースター部２に供給される。このブースター
部２は、選択されたブロック４内にのみ、ワード線のア
ドレスに対応したワード線駆動信号ＣＧ０〜ＣＧｉ及び
選択ゲート駆動信号ＳＧ１，ＳＧ２を供給するために、
転送トランジスタ３のゲート５を制御している。ブロッ
ク４が選択状態の時、ブースター部２はデコード部１か
ら出力されるデコード信号により、転送トランジスタ３
のゲート５に所定の電圧を印加してオン状態にし、ブロ
ック４が非選択状態の時は、転送トランジスタ３のゲー
ト５を接地レベルとしてオフ状態にする。
説明するためのもので、ＮＡＮＤ型フラッシュメモリに
おけるロウデコーダとメモリセルアレイの一部を抽出し
て示している。ロウアドレス、あるいはロウアドレスの
プリデコード信号Ａ０，Ａ１，…，Ａｍは、デコード部
１に供給されてデコードされ、このデコード部１により
メモリセルアレイ中の１つのＮＡＮＤセルブロック４が
選択される。上記デコード部１から出力されるデコード
信号は、ブースター部２に供給される。このブースター
部２は、選択されたブロック４内にのみ、ワード線のア
ドレスに対応したワード線駆動信号ＣＧ０〜ＣＧｉ及び
選択ゲート駆動信号ＳＧ１，ＳＧ２を供給するために、
転送トランジスタ３のゲート５を制御している。ブロッ
ク４が選択状態の時、ブースター部２はデコード部１か
ら出力されるデコード信号により、転送トランジスタ３
のゲート５に所定の電圧を印加してオン状態にし、ブロ
ック４が非選択状態の時は、転送トランジスタ３のゲー
ト５を接地レベルとしてオフ状態にする。
【０００３】ＮＡＮＤ型メモリにおける１つのＮＡＮＤ
セル４ａは、ゲートが選択ゲート線ＳＧＳ，ＳＧＤに接
続された２つの選択トランジスタＳ１，Ｓ２と、これら
選択トランジスタＳ１，Ｓ２間に電流通路が直列接続さ
れ、ゲートがそれぞれワード線ＷＬ０〜ＷＬｉに接続さ
れたメモリセルＭＣ０〜ＭＣｉとから構成されている。
上記選択トランジスタＳ１の電流通路の一端は、ソース
線ＣＥＬＳＲＣに接続され、上記選択トランジスタＳ２
の電流通路の一端は、ビット線ＢＬ０〜ＢＬｊに接続さ
れる。
セル４ａは、ゲートが選択ゲート線ＳＧＳ，ＳＧＤに接
続された２つの選択トランジスタＳ１，Ｓ２と、これら
選択トランジスタＳ１，Ｓ２間に電流通路が直列接続さ
れ、ゲートがそれぞれワード線ＷＬ０〜ＷＬｉに接続さ
れたメモリセルＭＣ０〜ＭＣｉとから構成されている。
上記選択トランジスタＳ１の電流通路の一端は、ソース
線ＣＥＬＳＲＣに接続され、上記選択トランジスタＳ２
の電流通路の一端は、ビット線ＢＬ０〜ＢＬｊに接続さ
れる。
【０００４】そして、ロウアドレス、あるいはロウアド
レスのプリデコード信号Ａ０，Ａ１，…，ＡｍによりＮ
ＡＮＤセルブロック４が選択され、更にＮＡＮＤセル４
ａ内のワード線のアドレスが選択されると、個々のメモ
リセルＭＣ０〜ＭＣｉにアクセスすることができる。
レスのプリデコード信号Ａ０，Ａ１，…，ＡｍによりＮ
ＡＮＤセルブロック４が選択され、更にＮＡＮＤセル４
ａ内のワード線のアドレスが選択されると、個々のメモ
リセルＭＣ０〜ＭＣｉにアクセスすることができる。
【０００５】図８は、上記ＮＡＮＤ型フラッシュメモリ
の書き込み時における各信号の波形図を示している。ま
た、図９（ａ），（ｂ）はそれぞれ、上記ＮＡＮＤセル
４ａの断面構成と、書き込み時のＮＡＮＤセル４ａ内の
バイアス条件を示しており、（ａ）図は“０”の書き込
み(Program)時、（ｂ）図は“１”の書き込み時であ
る。図９（ａ），（ｂ）では、メモリセル１２が選択セ
ルとなっており、ワード線ＷＬ２が選択ワード線（Ｗ
Ｌ）となる。その他のメモリセルは全て非選択セルとな
るが、図８におけるワード線ＷＬ１とＷＬ３は隣接非選
択ワード線（ＷＬ）、その他が非選択ワード線（ＷＬ）
となる。また、この図８に示す書き込み方式において
は、書き込みを行う前は、ＮＡＮＤ内セル４ａは消去状
態（メモリセルのしきい値電圧が負）となっている。
の書き込み時における各信号の波形図を示している。ま
た、図９（ａ），（ｂ）はそれぞれ、上記ＮＡＮＤセル
４ａの断面構成と、書き込み時のＮＡＮＤセル４ａ内の
バイアス条件を示しており、（ａ）図は“０”の書き込
み(Program)時、（ｂ）図は“１”の書き込み時であ
る。図９（ａ），（ｂ）では、メモリセル１２が選択セ
ルとなっており、ワード線ＷＬ２が選択ワード線（Ｗ
Ｌ）となる。その他のメモリセルは全て非選択セルとな
るが、図８におけるワード線ＷＬ１とＷＬ３は隣接非選
択ワード線（ＷＬ）、その他が非選択ワード線（ＷＬ）
となる。また、この図８に示す書き込み方式において
は、書き込みを行う前は、ＮＡＮＤ内セル４ａは消去状
態（メモリセルのしきい値電圧が負）となっている。
【０００６】メモリセルにデータ書き込む場合には、ま
ず、ビット線ＢＬに書き込みデータを転送する。ＮＡＮ
Ｄ型フラッシュメモリでは、１本のワード線で選択され
るメモリセルに対し、一括に書き込み動作を行うことに
より、書き込み速度を高速化しており、同時に書き込む
単位、例えば５１２バイト分のデータラッチを有してい
る。これらのデータラッチから、“１”書き込みセルに
は、ビット線にＶｄｄが転送され、“０”書き込みのセ
ルにはビット線に０Ｖが転送される。また、書き込みを
行うワード線を有する選択ブロックにおいては、ロウデ
コーダ用駆動電圧ＶＲＤＥＣが印加されると、転送トラ
ンジスタ３のゲート５にもこのロウデコーダ用駆動電圧
ＶＲＤＥＣ以上の電圧、例えば２２Ｖが印加される。
ず、ビット線ＢＬに書き込みデータを転送する。ＮＡＮ
Ｄ型フラッシュメモリでは、１本のワード線で選択され
るメモリセルに対し、一括に書き込み動作を行うことに
より、書き込み速度を高速化しており、同時に書き込む
単位、例えば５１２バイト分のデータラッチを有してい
る。これらのデータラッチから、“１”書き込みセルに
は、ビット線にＶｄｄが転送され、“０”書き込みのセ
ルにはビット線に０Ｖが転送される。また、書き込みを
行うワード線を有する選択ブロックにおいては、ロウデ
コーダ用駆動電圧ＶＲＤＥＣが印加されると、転送トラ
ンジスタ３のゲート５にもこのロウデコーダ用駆動電圧
ＶＲＤＥＣ以上の電圧、例えば２２Ｖが印加される。
【０００７】これにより、選択ＮＡＮＤセルにおいて
は、選択トランジスタ１５のゲートにＶｄｄが印加さ
れ、ＮＡＮＤセル４ａ内のチャネルがビット線ＢＬから
プリチャージされる。
は、選択トランジスタ１５のゲートにＶｄｄが印加さ
れ、ＮＡＮＤセル４ａ内のチャネルがビット線ＢＬから
プリチャージされる。
【０００８】次に、非選択ワード線に１０Ｖ程度のＶＰ
ＡＳＳ電位を印加する。
ＡＳＳ電位を印加する。
【０００９】図９（ａ）に示すように、“０”書き込み
では、選択メモリセル１２から選択トランジスタ１５ま
でのメモリセル１３，１４，…は、しきい値電圧が負で
あるため導通しており、チャネル電位は０Ｖに保持され
る。一方、図９（ｂ）に示すように、“１”書き込みで
は、選択トランジスタ１５は、ビット線ＢＬがＶｄｄ、
ゲートがＶｄｄ、ＮＡＮＤセル側のソースが「Ｖｄｄ−
Ｖｔ」に充電されてカットオフしているため、ＮＡＮＤ
セル内のチャネル電位は、非選択ワード線の電位の上昇
に伴い、容量カップリングにより昇圧される。従って、
チャネル電位Ｖｃｈ１及びＶｃｈ３は、非選択ワード線
の電位ＶＰＡＳＳに応じた電位に持ち上げられる。この
際、チャネル電位Ｖｃｈ２は、ワード線ＷＬ１，ＷＬ
２，ＷＬ３が０Ｖであるため、それらによる電位の変化
はないが、チャネル電位Ｖｃｈ１とＶｃｈ３の上昇に伴
い、メモリセル１１と１３のしきい値落ち電圧程度に充
電されている。
では、選択メモリセル１２から選択トランジスタ１５ま
でのメモリセル１３，１４，…は、しきい値電圧が負で
あるため導通しており、チャネル電位は０Ｖに保持され
る。一方、図９（ｂ）に示すように、“１”書き込みで
は、選択トランジスタ１５は、ビット線ＢＬがＶｄｄ、
ゲートがＶｄｄ、ＮＡＮＤセル側のソースが「Ｖｄｄ−
Ｖｔ」に充電されてカットオフしているため、ＮＡＮＤ
セル内のチャネル電位は、非選択ワード線の電位の上昇
に伴い、容量カップリングにより昇圧される。従って、
チャネル電位Ｖｃｈ１及びＶｃｈ３は、非選択ワード線
の電位ＶＰＡＳＳに応じた電位に持ち上げられる。この
際、チャネル電位Ｖｃｈ２は、ワード線ＷＬ１，ＷＬ
２，ＷＬ３が０Ｖであるため、それらによる電位の変化
はないが、チャネル電位Ｖｃｈ１とＶｃｈ３の上昇に伴
い、メモリセル１１と１３のしきい値落ち電圧程度に充
電されている。
【００１０】次に、選択ワード線ＷＬ２に、２０Ｖ程度
の書き込み電圧ＶＰＧＭを印加する。
の書き込み電圧ＶＰＧＭを印加する。
【００１１】図９（ａ）の“０”書き込みセルにおいて
は、メモリセル１２のチャネルとビット線ＢＬが０Ｖで
導通した状態を保持するため、ワード線ＷＬ２とチャネ
ル間に２０Ｖの電位差がつき、浮遊ゲートにチャネルか
ら電子が注入されて、しきい値電圧が高くなり書き込み
が行われる。図９（ｂ）の“１”書き込みセルにおいて
は、メモリセル１２のチャネル電位がメモリセル１１と
１３の負のしきい値落ちの電位に充電されたフローティ
ングの状態から、ワード線ＷＬ２の昇圧により、より高
い電位のフローティング状態に変化する。ワード線ＷＬ
２の電位変化に伴って、メモリセル１２のチャネル電位
も高くなるため、チャネルから浮遊ゲートへの電子の注
入はほとんど行われず、書き込み前の状態を保持する。
は、メモリセル１２のチャネルとビット線ＢＬが０Ｖで
導通した状態を保持するため、ワード線ＷＬ２とチャネ
ル間に２０Ｖの電位差がつき、浮遊ゲートにチャネルか
ら電子が注入されて、しきい値電圧が高くなり書き込み
が行われる。図９（ｂ）の“１”書き込みセルにおいて
は、メモリセル１２のチャネル電位がメモリセル１１と
１３の負のしきい値落ちの電位に充電されたフローティ
ングの状態から、ワード線ＷＬ２の昇圧により、より高
い電位のフローティング状態に変化する。ワード線ＷＬ
２の電位変化に伴って、メモリセル１２のチャネル電位
も高くなるため、チャネルから浮遊ゲートへの電子の注
入はほとんど行われず、書き込み前の状態を保持する。
【００１２】このようにして、“０”書き込みと“１”
書き込み（非書き込み）が行われる。よって、ロウデコ
ーダは、これらのワード線電圧を選択的に転送する必要
がある。
書き込み（非書き込み）が行われる。よって、ロウデコ
ーダは、これらのワード線電圧を選択的に転送する必要
がある。
【００１３】ここで、従来のロウデコーダにおける転送
トランジスタ３部のレイアウトイメージを図１０に示
す。図面及び説明を簡略化するため、ここでは、転送ト
ランジスタ３が８個の場合について示している。
トランジスタ３部のレイアウトイメージを図１０に示
す。図面及び説明を簡略化するため、ここでは、転送ト
ランジスタ３が８個の場合について示している。
【００１４】Ｙｔ，Ｙｄ間の距離は、ＮＡＮＤセル４ａ
のサイズによって決まるサイズであり、図１０では転送
トランジスタ３を２段積みにして配置している。各転送
トランジスタ３は、ｐ型基板上に形成されたＮＭＯＳト
ランジスタとなっており、ソース・ドレイン領域は書き
込み電圧及び消去電圧の印加に対して充分な耐圧を持つ
構造になっている。
のサイズによって決まるサイズであり、図１０では転送
トランジスタ３を２段積みにして配置している。各転送
トランジスタ３は、ｐ型基板上に形成されたＮＭＯＳト
ランジスタとなっており、ソース・ドレイン領域は書き
込み電圧及び消去電圧の印加に対して充分な耐圧を持つ
構造になっている。
【００１５】上記図１０に示したような転送トランジス
タ３の配置において、前述の書き込み方式でのバイアス
状態を図１１に示す。図１１においては、ワード線ＷＬ
３が選択ワード線となっている。隣接非選択ワード線
は、ワード線ＷＬ２とＷＬ４である。
タ３の配置において、前述の書き込み方式でのバイアス
状態を図１１に示す。図１１においては、ワード線ＷＬ
３が選択ワード線となっている。隣接非選択ワード線
は、ワード線ＷＬ２とＷＬ４である。
【００１６】この時、ワード線駆動信号ＣＧ２とＣＧ３
が供給される転送トランジスタ間との距離Ｘ１は、ソー
ス・ドレイン領域間に２０Ｖ、ゲートに２０Ｖ以上の電
圧が印加されたフィールドトランジスタにおいて、所定
のリーク電流以下の条件を満たす大きさとしなければな
らない。また、ワード線駆動信号ＣＧ３とＣＧ４が供給
される転送トランジスタ間の距離Ｙ１は、ｐ型基板上の
素子分離領域を挟んだ、ｎ型拡散層領域間に２０Ｖが印
加されたときに、所定のリーク電流以下の条件を満たす
大きさとしなければならない。上記距離Ｘ１について
は、転送トランジスタ３のゲート５がｐ型素子分離領域
上でフィールドトランジスタのゲートとなっているが、
ゲート５を各転送トランジスタ３間で分離して描いても
良く、その場合は、Ｙ１の条件に近づく。
が供給される転送トランジスタ間との距離Ｘ１は、ソー
ス・ドレイン領域間に２０Ｖ、ゲートに２０Ｖ以上の電
圧が印加されたフィールドトランジスタにおいて、所定
のリーク電流以下の条件を満たす大きさとしなければな
らない。また、ワード線駆動信号ＣＧ３とＣＧ４が供給
される転送トランジスタ間の距離Ｙ１は、ｐ型基板上の
素子分離領域を挟んだ、ｎ型拡散層領域間に２０Ｖが印
加されたときに、所定のリーク電流以下の条件を満たす
大きさとしなければならない。上記距離Ｘ１について
は、転送トランジスタ３のゲート５がｐ型素子分離領域
上でフィールドトランジスタのゲートとなっているが、
ゲート５を各転送トランジスタ３間で分離して描いても
良く、その場合は、Ｙ１の条件に近づく。
【００１７】この場合、距離ＹＢが大きく、距離Ｙ１を
充分離した上で図１１のような配置ができる場合は良い
が、距離Ｘ１が大きい場合には、ロウデコーダの横幅が
大きくなる。また、メモリセルの微細化により、距離Ｙ
Ｂが著しく小さくなると、図１１のような２段積では描
けなくなり、転送トランジスタ３を横並びにする数が増
えて、ロウデコーダの横幅が顕著に大きくなる可能性が
ある。
充分離した上で図１１のような配置ができる場合は良い
が、距離Ｘ１が大きい場合には、ロウデコーダの横幅が
大きくなる。また、メモリセルの微細化により、距離Ｙ
Ｂが著しく小さくなると、図１１のような２段積では描
けなくなり、転送トランジスタ３を横並びにする数が増
えて、ロウデコーダの横幅が顕著に大きくなる可能性が
ある。
【００１８】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置では、メモリセルの制御ゲートに書き込み
電圧や消去電圧を印加するロウデコーダ内の転送トラン
ジスタには、書き込み、消去電圧に対して充分な耐圧を
有するサイズの大きなものが必要となる。また、大きな
素子分離領域も必要になり、この結果ロウデコーダのパ
ターン占有面積が大きくなるという問題があった。
導体記憶装置では、メモリセルの制御ゲートに書き込み
電圧や消去電圧を印加するロウデコーダ内の転送トラン
ジスタには、書き込み、消去電圧に対して充分な耐圧を
有するサイズの大きなものが必要となる。また、大きな
素子分離領域も必要になり、この結果ロウデコーダのパ
ターン占有面積が大きくなるという問題があった。
【００１９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、転送トランジス
タを適切な配置にすることによって、転送トランジスタ
間の距離を無駄に広げる必要がなくなり、ロウデコーダ
のパターン占有面積を小さくできる半導体記憶装置を提
供することにある。
れたもので、その目的とするところは、転送トランジス
タを適切な配置にすることによって、転送トランジスタ
間の距離を無駄に広げる必要がなくなり、ロウデコーダ
のパターン占有面積を小さくできる半導体記憶装置を提
供することにある。
【００２０】
【課題を解決するための手段】この発明の請求項１の半
導体記憶装置は、電気的に書き換え可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、前記メモリセ
ルアレイにおける複数のワード線を有するブロックを選
択する選択手段と、前記ブロック内の複数のワード線へ
の印加電圧が入力される複数のワード線駆動信号線と、
前記ワード線駆動信号線とメモリセル内ワード線との間
に接続され、前記ブロック選択手段の出力により制御さ
れる複数の転送トランジスタとを具備し、隣接する２本
のワード線に対応する２つの転送トランジスタを、縦方
向及び横方向にそれぞれ離隔して配置し、これら転送ト
ランジスタ間に別のワード線に対応する転送トランジス
タを配置したことを特徴としている。
導体記憶装置は、電気的に書き換え可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、前記メモリセ
ルアレイにおける複数のワード線を有するブロックを選
択する選択手段と、前記ブロック内の複数のワード線へ
の印加電圧が入力される複数のワード線駆動信号線と、
前記ワード線駆動信号線とメモリセル内ワード線との間
に接続され、前記ブロック選択手段の出力により制御さ
れる複数の転送トランジスタとを具備し、隣接する２本
のワード線に対応する２つの転送トランジスタを、縦方
向及び横方向にそれぞれ離隔して配置し、これら転送ト
ランジスタ間に別のワード線に対応する転送トランジス
タを配置したことを特徴としている。
【００２１】請求項２に記載したように、請求項１の半
導体記憶装置において、隣接して配置される転送トラン
ジスタに接続されるワード線のアドレスが２以上離れて
いることを特徴とする。
導体記憶装置において、隣接して配置される転送トラン
ジスタに接続されるワード線のアドレスが２以上離れて
いることを特徴とする。
【００２２】請求項３に記載したように、請求項１また
は２に記載の半導体記憶装置において、前記ブロック内
の複数の転送トランジスタにおける、転送トランジスタ
のワード線側端子が向き合って配置される側の第１の素
子分離領域幅は、転送トランジスタのワード線側端子と
ワード線駆動信号線側端子が向き合って配置される側の
第２の素子分離領域幅よりも小さいことを特徴とする。
は２に記載の半導体記憶装置において、前記ブロック内
の複数の転送トランジスタにおける、転送トランジスタ
のワード線側端子が向き合って配置される側の第１の素
子分離領域幅は、転送トランジスタのワード線側端子と
ワード線駆動信号線側端子が向き合って配置される側の
第２の素子分離領域幅よりも小さいことを特徴とする。
【００２３】また、この発明の請求項４の半導体記憶装
置は、電気的に書き換え可能な不揮発性メモリセルが配
列されたメモリセルアレイと、前記メモリセルアレイに
おける複数のワード線を有するブロックを選択する選択
手段と、前記ブロック内の複数のワード線への印加電圧
が入力される複数のワード線駆動信号線と、ワード線駆
動信号線とメモリセル内ワード線との間に接続され、前
記ブロック選択手段の出力により制御される複数の転送
トランジスタとを具備し、前記ブロック内の複数の転送
トランジスタにおける、転送トランジスタのワード線側
端子が向き合って配置される側の第１の素子分離領域幅
は、転送トランジスタのワード線側端子とワード線駆動
信号線側端子が向き合って配置される側の第２の素子分
離領域幅より小さいことを特徴としている。
置は、電気的に書き換え可能な不揮発性メモリセルが配
列されたメモリセルアレイと、前記メモリセルアレイに
おける複数のワード線を有するブロックを選択する選択
手段と、前記ブロック内の複数のワード線への印加電圧
が入力される複数のワード線駆動信号線と、ワード線駆
動信号線とメモリセル内ワード線との間に接続され、前
記ブロック選択手段の出力により制御される複数の転送
トランジスタとを具備し、前記ブロック内の複数の転送
トランジスタにおける、転送トランジスタのワード線側
端子が向き合って配置される側の第１の素子分離領域幅
は、転送トランジスタのワード線側端子とワード線駆動
信号線側端子が向き合って配置される側の第２の素子分
離領域幅より小さいことを特徴としている。
【００２４】請求項５に記載したように、請求項１乃至
４いずれか１つの項に記載の半導体記憶装置において、
前記ブロック内の複数の転送トランジスタのワード線側
端子からそれぞれのワード線への引き出し配線は、メモ
リセルアレイ中のワード線と同じ並びとなるように引き
出されることを特徴とする。
４いずれか１つの項に記載の半導体記憶装置において、
前記ブロック内の複数の転送トランジスタのワード線側
端子からそれぞれのワード線への引き出し配線は、メモ
リセルアレイ中のワード線と同じ並びとなるように引き
出されることを特徴とする。
【００２５】請求項６に記載したように、請求項１乃至
５いずれか１つの項に記載の半導体記憶装置において、
前記ブロック内の複数の転送トランジスタのワード線側
端子からそれぞれのワード線への引き出し配線は、ワー
ド線を形成する配線より１つ上層の金属配線であること
を特徴とする。
５いずれか１つの項に記載の半導体記憶装置において、
前記ブロック内の複数の転送トランジスタのワード線側
端子からそれぞれのワード線への引き出し配線は、ワー
ド線を形成する配線より１つ上層の金属配線であること
を特徴とする。
【００２６】更に、この発明の請求項７の半導体記憶装
置は、電気的に書き換え可能な不揮発性メモリセルが配
列されたメモリセルアレイと、前記メモリセルアレイの
ロウアドレス、あるいはロウアドレスのプリデコード信
号をデコードするデコード部と、上記デコード部から出
力されるデコード信号が供給されるブースター部と、上
記ブースター部の出力信号でオン／オフ制御され、メモ
リセルアレイ中の選択されたブロックに選択信号を供給
する転送トランジスタとを具備し、上記ブロック内の複
数の転送トランジスタのワード線側端子からそれぞれの
ワード線への配線を、ワード線を形成する配線より１つ
上層の金属配線のみで引き出すことを特徴としている。
置は、電気的に書き換え可能な不揮発性メモリセルが配
列されたメモリセルアレイと、前記メモリセルアレイの
ロウアドレス、あるいはロウアドレスのプリデコード信
号をデコードするデコード部と、上記デコード部から出
力されるデコード信号が供給されるブースター部と、上
記ブースター部の出力信号でオン／オフ制御され、メモ
リセルアレイ中の選択されたブロックに選択信号を供給
する転送トランジスタとを具備し、上記ブロック内の複
数の転送トランジスタのワード線側端子からそれぞれの
ワード線への配線を、ワード線を形成する配線より１つ
上層の金属配線のみで引き出すことを特徴としている。
【００２７】請求項８に記載したように、請求項７の半
導体記憶装置において、前記メモリセルアレイは、複数
のブロックに分割され、前記ブロックの各々は、各々の
ゲートが前記転送トランジスタの電流通路の一端に接続
された第１，第２の選択トランジスタと、前記第１，第
２の選択トランジスタ間に電流通路が直列接続され、ゲ
ートが前記転送トランジスタの電流通路の一端にそれぞ
れ接続されたメモリセルとを備えることを特徴とする。
導体記憶装置において、前記メモリセルアレイは、複数
のブロックに分割され、前記ブロックの各々は、各々の
ゲートが前記転送トランジスタの電流通路の一端に接続
された第１，第２の選択トランジスタと、前記第１，第
２の選択トランジスタ間に電流通路が直列接続され、ゲ
ートが前記転送トランジスタの電流通路の一端にそれぞ
れ接続されたメモリセルとを備えることを特徴とする。
【００２８】上記請求項１のような構成によれば、ロウ
デコーダの同一ブロック内の転送トランジスタ間に印加
される電位差を小さくすることができ、素子分離領域を
小さくすることができる。この結果、ロウデコーダのパ
ターン占有面積を小さくできる。
デコーダの同一ブロック内の転送トランジスタ間に印加
される電位差を小さくすることができ、素子分離領域を
小さくすることができる。この結果、ロウデコーダのパ
ターン占有面積を小さくできる。
【００２９】請求項２に示すように、同一ブロック内の
転送トランジスタ間に印加される電位差を小さくするに
は、隣接して配置される２つの転送トランジスタのワー
ド線のアドレスが２個以上離れていれば良い。
転送トランジスタ間に印加される電位差を小さくするに
は、隣接して配置される２つの転送トランジスタのワー
ド線のアドレスが２個以上離れていれば良い。
【００３０】請求項３に示すように、転送トランジスタ
間に印加される電位差が小さいところは素子分離領域を
小さくし、電位差が大きいところは素子分離領域を大き
くすることにより、無駄に素子分離領域を大きくするこ
となく、最適なロウデコーダのサイズにすることができ
る。
間に印加される電位差が小さいところは素子分離領域を
小さくし、電位差が大きいところは素子分離領域を大き
くすることにより、無駄に素子分離領域を大きくするこ
となく、最適なロウデコーダのサイズにすることができ
る。
【００３１】また、請求項４のような構成によれば、ロ
ウデコーダの同一ブロック内の転送トランジスタが３段
積み以上の配置となった場合に、転送トランジスタ間に
印加される電位差が小さいところは素子分離領域を小さ
くし、電位差が大きいところは素子分離領域を大きくす
ることにより、無駄に素子分離領域を大きくすることな
く、最適なロウデコーダのサイズにすることができる。
しかも、転送トランジスタのワード線側端子とワード線
駆動信号端子が向き合う素子分離領域において大きな電
位差が生ずる場合があり、この素子分離領域を大きくす
ることは避けられないが、それ以外の部分においては、
転送トランジスタの素子分離領域に印加される電位差を
小さくするようにアドレスを割り付けることによって、
最適なロウデコーダのサイズにできる。
ウデコーダの同一ブロック内の転送トランジスタが３段
積み以上の配置となった場合に、転送トランジスタ間に
印加される電位差が小さいところは素子分離領域を小さ
くし、電位差が大きいところは素子分離領域を大きくす
ることにより、無駄に素子分離領域を大きくすることな
く、最適なロウデコーダのサイズにすることができる。
しかも、転送トランジスタのワード線側端子とワード線
駆動信号端子が向き合う素子分離領域において大きな電
位差が生ずる場合があり、この素子分離領域を大きくす
ることは避けられないが、それ以外の部分においては、
転送トランジスタの素子分離領域に印加される電位差を
小さくするようにアドレスを割り付けることによって、
最適なロウデコーダのサイズにできる。
【００３２】請求項５に示すように、引き出し配線の並
びと、メモリセルアレイ中のワード線の並びを同じにす
ることにより、ルールが最も厳しいワード線と引き出し
配線の接続を容易にすることができる。
びと、メモリセルアレイ中のワード線の並びを同じにす
ることにより、ルールが最も厳しいワード線と引き出し
配線の接続を容易にすることができる。
【００３３】請求項６に示すように、引き出し配線を、
ワード線を形成する配線より１つ上層の金属配線のみで
レイアウトすることにより、金属配線のつなぎ替えをな
くし、ワード線への不要なプロセスダメージを軽減する
ことができる。
ワード線を形成する配線より１つ上層の金属配線のみで
レイアウトすることにより、金属配線のつなぎ替えをな
くし、ワード線への不要なプロセスダメージを軽減する
ことができる。
【００３４】請求項７に示すような構成によれば、転送
トランジスタのワード線側端子から、ワード線に至るま
での引き出し配線を、ワード線を形成する配線より１つ
上層の金属配線のみでレイアウトするので、金属配線の
つなぎ替えをなくすことができ、ワード線、すなわち不
揮発性メモリの制御ゲートへの不要なプロセスダメージ
を軽減することができる。
トランジスタのワード線側端子から、ワード線に至るま
での引き出し配線を、ワード線を形成する配線より１つ
上層の金属配線のみでレイアウトするので、金属配線の
つなぎ替えをなくすことができ、ワード線、すなわち不
揮発性メモリの制御ゲートへの不要なプロセスダメージ
を軽減することができる。
【００３５】請求項８に示すように、メモリセルアレイ
としては、第１，第２の選択トランジスタと、前記第
１，第２の選択トランジスタ間に電流通路が直列接続さ
れ、ゲートが前記転送トランジスタの電流通路の一端に
それぞれ接続されたメモリセルとを備える構造が適用で
きる。
としては、第１，第２の選択トランジスタと、前記第
１，第２の選択トランジスタ間に電流通路が直列接続さ
れ、ゲートが前記転送トランジスタの電流通路の一端に
それぞれ接続されたメモリセルとを備える構造が適用で
きる。
【００３６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係る半導体記憶装置について説明するためのもの
で、本実施の形態における転送トランジスタの配置を示
すパターン平面図である。図１では、図１０に示した従
来の配置例に対して、転送トランジスタ３のワード線の
アドレスに対する割付を変更しており、上下左右の転送
トランジスタ３におけるワード線のアドレスを連続しな
い割付にすることによって、図２に示すように２０Ｖの
大きな電位差がかかる場所をなくしている。
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係る半導体記憶装置について説明するためのもの
で、本実施の形態における転送トランジスタの配置を示
すパターン平面図である。図１では、図１０に示した従
来の配置例に対して、転送トランジスタ３のワード線の
アドレスに対する割付を変更しており、上下左右の転送
トランジスタ３におけるワード線のアドレスを連続しな
い割付にすることによって、図２に示すように２０Ｖの
大きな電位差がかかる場所をなくしている。
【００３７】すなわち、図２の転送トランジスタの下段
の並びを、ＣＧ１（ＷＬ１），ＣＧ３（ＷＬ３），ＣＧ
０（ＷＬ０），ＣＧ２（ＷＬ２）とすることで、Ｘ方向
の転送トランジスタ間で、どのワード線が選択された場
合にも、１０Ｖの電位差で済むようにしている。また、
上段の並びをＣＧ５（ＷＬ５），ＣＧ７（ＷＬ７），Ｃ
Ｇ４（ＷＬ４），ＣＧ６（ＷＬ６）とすることにより、
同様にそれらのＸ方向の転送トランジスタ間の電位差が
１０Ｖに抑えられるとともに、Ｙ方向のトランジスタ間
においても、Ｙ２，Ｙ３部位に示すように１０Ｖの電位
差で抑えるようにしている。
の並びを、ＣＧ１（ＷＬ１），ＣＧ３（ＷＬ３），ＣＧ
０（ＷＬ０），ＣＧ２（ＷＬ２）とすることで、Ｘ方向
の転送トランジスタ間で、どのワード線が選択された場
合にも、１０Ｖの電位差で済むようにしている。また、
上段の並びをＣＧ５（ＷＬ５），ＣＧ７（ＷＬ７），Ｃ
Ｇ４（ＷＬ４），ＣＧ６（ＷＬ６）とすることにより、
同様にそれらのＸ方向の転送トランジスタ間の電位差が
１０Ｖに抑えられるとともに、Ｙ方向のトランジスタ間
においても、Ｙ２，Ｙ３部位に示すように１０Ｖの電位
差で抑えるようにしている。
【００３８】従って、図８及び図９（ａ），（ｂ）に示
したような書き込み方式を行う場合において、ロウデコ
ーダにおける転送トランジスタ周りのサイズ、例えば素
子分離領域の幅を１０Ｖ以上の耐圧を持つように設計す
れば良く、従来に比して狭くすることができる。
したような書き込み方式を行う場合において、ロウデコ
ーダにおける転送トランジスタ周りのサイズ、例えば素
子分離領域の幅を１０Ｖ以上の耐圧を持つように設計す
れば良く、従来に比して狭くすることができる。
【００３９】なお、転送トランジスタ３のワード線のア
ドレスの割付は、図１及び図２は一例であり、上下、左
右の転送トランジスタ３のアドレスが連続しなければ、
異なる割り付け方でも構わない。
ドレスの割付は、図１及び図２は一例であり、上下、左
右の転送トランジスタ３のアドレスが連続しなければ、
異なる割り付け方でも構わない。
【００４０】特に、実際のレイアウトにおいては、各転
送トランジスタ３のワード線側端子からワード線に引き
出す配線のルールにより、図１のような割り付けができ
ない場合があるので、配線の通し方を考えてアドレス割
り付けを適宜最適化することになる。
送トランジスタ３のワード線側端子からワード線に引き
出す配線のルールにより、図１のような割り付けができ
ない場合があるので、配線の通し方を考えてアドレス割
り付けを適宜最適化することになる。
【００４１】図１は、転送トランジスタ３の各ワード線
側端子から、タングステン配線により、メモリセル側へ
配線が引き出されるパターンをイメージしたものであ
る。図１に示すように、ワード線のアドレスと同一の並
びになるようにタングステン配線で引き出された先でメ
モリセルアレイ中のワード線を形成するポリシリコン配
線あるいはポリサイド配線に接続される。メモリセルア
レイ中のワード線ピッチは、最もルールが微細化されて
いるため、転送ゲートからの引き出し配線とワード線の
配線との接続を容易にするためには、並びを一致させる
必要がある。また、この引き出し配線は、メモリセルの
制御ゲートであるワード線配線層（この場合、ポリシリ
コン配線あるいはポリサイド配線）にできるだけ近い金
属配線層のみでワード線に引き出すことが望ましい。な
ぜなら、他の金属配線へのつなぎ替えが増えると、不揮
発性メモリの制御ゲートであるワード線がフローティン
グのまま、ヴィアコンタクトプロセスを経過することに
なり、メモリセルへ不要なプロセスダメージを与える可
能性があるからである。よって、複数の転送トランジス
タからワード線への引き出し配線が交差することなく、
例えば図１に示すような引き出し方法で、前述のアドレ
ス割り付けを実現するのが望ましい。
側端子から、タングステン配線により、メモリセル側へ
配線が引き出されるパターンをイメージしたものであ
る。図１に示すように、ワード線のアドレスと同一の並
びになるようにタングステン配線で引き出された先でメ
モリセルアレイ中のワード線を形成するポリシリコン配
線あるいはポリサイド配線に接続される。メモリセルア
レイ中のワード線ピッチは、最もルールが微細化されて
いるため、転送ゲートからの引き出し配線とワード線の
配線との接続を容易にするためには、並びを一致させる
必要がある。また、この引き出し配線は、メモリセルの
制御ゲートであるワード線配線層（この場合、ポリシリ
コン配線あるいはポリサイド配線）にできるだけ近い金
属配線層のみでワード線に引き出すことが望ましい。な
ぜなら、他の金属配線へのつなぎ替えが増えると、不揮
発性メモリの制御ゲートであるワード線がフローティン
グのまま、ヴィアコンタクトプロセスを経過することに
なり、メモリセルへ不要なプロセスダメージを与える可
能性があるからである。よって、複数の転送トランジス
タからワード線への引き出し配線が交差することなく、
例えば図１に示すような引き出し方法で、前述のアドレ
ス割り付けを実現するのが望ましい。
【００４２】上述したように、転送トランジスタを適切
な配置にすることによって、転送トランジスタ間の距離
を無駄に広げる必要がなくなり、ロウデコーダのパター
ン占有面積を小さくできる。
な配置にすることによって、転送トランジスタ間の距離
を無駄に広げる必要がなくなり、ロウデコーダのパター
ン占有面積を小さくできる。
【００４３】［第２の実施の形態］図３は、この発明の
第２の実施の形態に係る半導体記憶装置について説明す
るためのもので、１６個のメモリセルが直列接続された
ＮＡＮＤセルに対する転送トランジスタの配置例を示し
ている。図３の配置から明らかなように、図１及び図２
と同様にアドレスの割り付けが上下左右で連続していな
い。しかも、この第２の実施の形態では、上下、左右だ
けでなく、上下の斜め方向も含めてワード線のアドレス
が連続しないアドレスの割り付けとなっている。
第２の実施の形態に係る半導体記憶装置について説明す
るためのもので、１６個のメモリセルが直列接続された
ＮＡＮＤセルに対する転送トランジスタの配置例を示し
ている。図３の配置から明らかなように、図１及び図２
と同様にアドレスの割り付けが上下左右で連続していな
い。しかも、この第２の実施の形態では、上下、左右だ
けでなく、上下の斜め方向も含めてワード線のアドレス
が連続しないアドレスの割り付けとなっている。
【００４４】従って、本第２の実施の形態によれば、１
６個のメモリセルが直列接続されたＮＡＮＤセルであっ
ても転送トランジスタを適切な配置にでき、転送トラン
ジスタ間の距離を無駄に広げる必要がなくなり、ロウデ
コーダのパターン占有面積を小さくできる。
６個のメモリセルが直列接続されたＮＡＮＤセルであっ
ても転送トランジスタを適切な配置にでき、転送トラン
ジスタ間の距離を無駄に広げる必要がなくなり、ロウデ
コーダのパターン占有面積を小さくできる。
【００４５】［第３の実施の形態］図４は、この発明の
第３の実施の形態に係る半導体記憶装置について説明す
るためのもので、１つのＮＡＮＤセルに対応する転送ト
ランジスタが３段に積まれる場合の配置例を示してい
る。ＮＡＮＤ型メモリセルは、前述のように直列に接続
されるメモリセルと２つの選択トランジスタにより構成
されており、２つの選択トランジスタが１つのメモリセ
ルに対するオーバーヘッドとなっている。よって、セル
アレイを小さくするには、選択トランジスタが含まれる
割合をメモリセル８個に１個、メモリセル１６個に１個
と減らすことが１つの有効な手段となる。
第３の実施の形態に係る半導体記憶装置について説明す
るためのもので、１つのＮＡＮＤセルに対応する転送ト
ランジスタが３段に積まれる場合の配置例を示してい
る。ＮＡＮＤ型メモリセルは、前述のように直列に接続
されるメモリセルと２つの選択トランジスタにより構成
されており、２つの選択トランジスタが１つのメモリセ
ルに対するオーバーヘッドとなっている。よって、セル
アレイを小さくするには、選択トランジスタが含まれる
割合をメモリセル８個に１個、メモリセル１６個に１個
と減らすことが１つの有効な手段となる。
【００４６】しかし、メモリセルの直列接続数が増えた
場合には、距離ＹＢも大きくなるので、Ｙ方向に積む転
送トランジスタの数を増やして、ロウデコーダのＸ方向
の幅を小さくすることが必要となる。この場合、図１乃
至図３と異なり、転送トランジスタのＣＧ０，ＣＧ１，
ＣＧｉ端子と、他の転送トランジスタのワード線側端子
が向き合う部位ができる。
場合には、距離ＹＢも大きくなるので、Ｙ方向に積む転
送トランジスタの数を増やして、ロウデコーダのＸ方向
の幅を小さくすることが必要となる。この場合、図１乃
至図３と異なり、転送トランジスタのＣＧ０，ＣＧ１，
ＣＧｉ端子と、他の転送トランジスタのワード線側端子
が向き合う部位ができる。
【００４７】図１乃至図３では、上段と下段で転送トラ
ンジスタのワード線側端子が向き合い、ＹｔとＹｄでは
折り返しパターンとなっていた。
ンジスタのワード線側端子が向き合い、ＹｔとＹｄでは
折り返しパターンとなっていた。
【００４８】この場合、図５に示す非選択ブロックの消
去状態において、中段のＣＧ０，ＣＧ１〜ＣＧｉ端子は
０Ｖ、上段のワード線側端子は２０Ｖというバイアス状
態が存在する。
去状態において、中段のＣＧ０，ＣＧ１〜ＣＧｉ端子は
０Ｖ、上段のワード線側端子は２０Ｖというバイアス状
態が存在する。
【００４９】なぜなら、消去時には、選択ブロックのワ
ード線を０Ｖにするため、ＣＧ０，ＣＧ１〜ＣＧｉに
は、全て０Ｖが印加される。非選択ブロックにおいて
は、転送トランジスタ３のゲート５が接地されているた
め、ワード線側ノードはフローティングになる。消去時
のバイアス状態は、セルｐウェルに２０Ｖが印加され、
選択ブロックにおいては、全ワード線が０Ｖになり、メ
モリセルの制御ゲートとセルｐウェル間に２０Ｖが印加
されることにより、浮遊ゲートから電子が放出される
（図６（ａ）参照）。
ード線を０Ｖにするため、ＣＧ０，ＣＧ１〜ＣＧｉに
は、全て０Ｖが印加される。非選択ブロックにおいて
は、転送トランジスタ３のゲート５が接地されているた
め、ワード線側ノードはフローティングになる。消去時
のバイアス状態は、セルｐウェルに２０Ｖが印加され、
選択ブロックにおいては、全ワード線が０Ｖになり、メ
モリセルの制御ゲートとセルｐウェル間に２０Ｖが印加
されることにより、浮遊ゲートから電子が放出される
（図６（ａ）参照）。
【００５０】なお、図６（ａ）は消去時、図６（ｂ）は
書き込み時の動作を模式的に示す断面図であり、５１０
は制御ゲート（ワード線）、５１１は浮遊ゲート、５１
２はソース・ドレイン領域、５１３はセルｐウェルであ
る。また、図６（ｃ）は書き込み前と書き込み後のメモ
リセルのしきい値分布を示している。
書き込み時の動作を模式的に示す断面図であり、５１０
は制御ゲート（ワード線）、５１１は浮遊ゲート、５１
２はソース・ドレイン領域、５１３はセルｐウェルであ
る。また、図６（ｃ）は書き込み前と書き込み後のメモ
リセルのしきい値分布を示している。
【００５１】一方、非選択ブロックにおいては、ワード
線がフローティングになるため、セルｐウェルに２０Ｖ
が印加されると、容量カップリングによりフローティン
グのワード線電位が同時に持ち上がるため、メモリセル
の制御ゲートとセルｐウェル間に消去に充分な電位差が
つかず、消去されない。
線がフローティングになるため、セルｐウェルに２０Ｖ
が印加されると、容量カップリングによりフローティン
グのワード線電位が同時に持ち上がるため、メモリセル
の制御ゲートとセルｐウェル間に消去に充分な電位差が
つかず、消去されない。
【００５２】従って、図５の非選択ブロックにおいて
は、中段と上段との間で、転送トランジスタ間に２０Ｖ
近い電位差が生ずる。このような場合には、この距離Ｙ
４は大きくする必要があるので、下段と中段の間の素子
分離領域の距離Ｙ２またはＹ３よりＹ４を大きくする。
逆に距離Ｙ４とＹ２またはＹ３の素子分離領域を個別に
最適化したサイズにすることによって、転送トランジス
タ領域のサイズを小さくすることができる。
は、中段と上段との間で、転送トランジスタ間に２０Ｖ
近い電位差が生ずる。このような場合には、この距離Ｙ
４は大きくする必要があるので、下段と中段の間の素子
分離領域の距離Ｙ２またはＹ３よりＹ４を大きくする。
逆に距離Ｙ４とＹ２またはＹ３の素子分離領域を個別に
最適化したサイズにすることによって、転送トランジス
タ領域のサイズを小さくすることができる。
【００５３】以上第１乃至第３の実施の形態を用いてこ
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、転送トランジスタを適切な配置にすることによっ
て、転送トランジスタ間の距離を無駄に広げる必要がな
くなり、ロウデコーダのパターン占有面積を小さくでき
る半導体記憶装置が得られる。
ば、転送トランジスタを適切な配置にすることによっ
て、転送トランジスタ間の距離を無駄に広げる必要がな
くなり、ロウデコーダのパターン占有面積を小さくでき
る半導体記憶装置が得られる。
【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、本実施の形態にお
ける転送トランジスタの配置を示すパターン平面図。
装置について説明するためのもので、本実施の形態にお
ける転送トランジスタの配置を示すパターン平面図。
【図２】図１に示した転送トランジスタの配置における
転送トランジスタ間の電位差について説明するためのパ
ターン平面図。
転送トランジスタ間の電位差について説明するためのパ
ターン平面図。
【図３】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、１６個のメモリセ
ルが直列接続されたＮＡＮＤセルに対する転送トランジ
スタの配置例を示すパターン平面図。
装置について説明するためのもので、１６個のメモリセ
ルが直列接続されたＮＡＮＤセルに対する転送トランジ
スタの配置例を示すパターン平面図。
【図４】この発明の第３の実施の形態に係る半導体記憶
装置について説明するためのもので、１つのＮＡＮＤセ
ルに対応する転送トランジスタが３段に積まれる場合の
例を示すパターン平面図。
装置について説明するためのもので、１つのＮＡＮＤセ
ルに対応する転送トランジスタが３段に積まれる場合の
例を示すパターン平面図。
【図５】図４に示した転送トランジスタの配置における
非選択ブロックの消去動作時の状態において、転送トラ
ンジスタ間の電位差について説明するためのパターン平
面図。
非選択ブロックの消去動作時の状態において、転送トラ
ンジスタ間の電位差について説明するためのパターン平
面図。
【図６】消去時と書き込み時の動作を模式的に示すため
の図。
の図。
【図７】従来の半導体記憶装置について説明するための
もので、ＮＡＮＤ型フラッシュメモリにおけるロウデコ
ーダとメモリセルアレイの一部を抽出して示す回路図。
もので、ＮＡＮＤ型フラッシュメモリにおけるロウデコ
ーダとメモリセルアレイの一部を抽出して示す回路図。
【図８】ＮＡＮＤ型フラッシュメモリの書き込み時にお
ける各信号の波形図。
ける各信号の波形図。
【図９】ＮＡＮＤセルの断面構成と、書き込み時のＮＡ
ＮＤセル内のバイアス条件を示す図。
ＮＤセル内のバイアス条件を示す図。
【図１０】転送トランジスタを２段積みにして配置した
場合のパターン平面図。
場合のパターン平面図。
【図１１】図１０に示した書き込み方式でのバイアス状
態を示すパターン平面図。
態を示すパターン平面図。
１…デコード部、 ２…ブースター部、 ３…転送トランジスタ、 ４…ＮＡＮＤセルブロック、 ４ａ…ＮＡＮＤセル、 ５…転送トランジスタのゲート、 Ａ０，Ａ１，…，Ａｍ…ロウアドレス、あるいはロウア
ドレスのプリデコード信号、 Ｓ１，Ｓ２，１６，１５…選択トランジスタ、 ＳＧＳ，ＳＧＤ…選択ゲート線、 ＳＧ１，ＳＧ２…選択ゲート駆動信号、 ＣＧ０〜ＣＧｉ…ワード線駆動信号、 ＷＬ０〜ＷＬｉ…ワード線、 ＢＬ０〜ＢＬｊ…ビット線、 ＣＥＬＳＲＣ…ソース線、 ＭＣ０〜ＭＣｉ，１０〜１５…メモリセル、 ＶＲＤＥＣ…ロウデコーダ用駆動電圧。
ドレスのプリデコード信号、 Ｓ１，Ｓ２，１６，１５…選択トランジスタ、 ＳＧＳ，ＳＧＤ…選択ゲート線、 ＳＧ１，ＳＧ２…選択ゲート駆動信号、 ＣＧ０〜ＣＧｉ…ワード線駆動信号、 ＷＬ０〜ＷＬｉ…ワード線、 ＢＬ０〜ＢＬｊ…ビット線、 ＣＥＬＳＲＣ…ソース線、 ＭＣ０〜ＭＣｉ，１０〜１５…メモリセル、 ＶＲＤＥＣ…ロウデコーダ用駆動電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F001 AA01 AB08 AC02 AD53 AD60 AE02 5F083 EP02 EP23 EP32 EP76 ER03 ER09 ER14 ER19 ER22 GA09 LA05 5F101 BA01 BB05 BC02 BD34 BD35 BE05
Claims (8)
- 【請求項１】 電気的に書き換え可能な不揮発性メモリ
セルが配列されたメモリセルアレイと、 前記メモリセルアレイにおける複数のワード線を有する
ブロックを選択する選択手段と、 前記ブロック内の複数のワード線への印加電圧が入力さ
れる複数のワード線駆動信号線と、 前記ワード線駆動信号線とメモリセル内ワード線との間
に接続され、前記ブロック選択手段の出力により制御さ
れる複数の転送トランジスタとを具備し、 隣接する２本のワード線に対応する２つの転送トランジ
スタを、縦方向及び横方向にそれぞれ離隔して配置し、
これら転送トランジスタ間に別のワード線に対応する転
送トランジスタを配置したことを特徴とする半導体記憶
装置。 - 【請求項２】 隣接して配置される転送トランジスタに
接続されるワード線のアドレスが２以上離れていること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ブロック内の複数の転送トランジス
タにおける、転送トランジスタのワード線側端子が向き
合って配置される側の第１の素子分離領域幅は、転送ト
ランジスタのワード線側端子とワード線駆動信号線側端
子が向き合って配置される側の第２の素子分離領域幅よ
りも小さいことを特徴とする請求項１または２に記載の
半導体記憶装置。 - 【請求項４】 電気的に書き換え可能な不揮発性メモリ
セルが配列されたメモリセルアレイと、 前記メモリセルアレイにおける複数のワード線を有する
ブロックを選択する選択手段と、 前記ブロック内の複数のワード線への印加電圧が入力さ
れる複数のワード線駆動信号線と、 ワード線駆動信号線とメモリセル内ワード線との間に接
続され、前記ブロック選択手段の出力により制御される
複数の転送トランジスタとを具備し、 前記ブロック内の複数の転送トランジスタにおける、転
送トランジスタのワード線側端子が向き合って配置され
る側の第１の素子分離領域幅は、転送トランジスタのワ
ード線側端子とワード線駆動信号線側端子が向き合って
配置される側の第２の素子分離領域幅より小さいことを
特徴とする半導体記憶装置。 - 【請求項５】 前記ブロック内の複数の転送トランジス
タのワード線側端子からそれぞれのワード線への引き出
し配線は、メモリセルアレイ中のワード線と同じ並びと
なるように引き出されることを特徴とする請求項１乃至
４いずれか１つの項に記載の半導体記憶装置。 - 【請求項６】 前記ブロック内の複数の転送トランジス
タのワード線側端子からそれぞれのワード線への引き出
し配線は、ワード線を形成する配線より１つ上層の金属
配線であることを特徴とする請求項１乃至５いずれか１
つの項に記載の半導体記憶装置。 - 【請求項７】 電気的に書き換え可能な不揮発性メモリ
セルが配列されたメモリセルアレイと、 前記メモリセルアレイのロウアドレス、あるいはロウア
ドレスのプリデコード信号をデコードするデコード部
と、 上記デコード部から出力されるデコード信号が供給され
るブースター部と、 上記ブースター部の出力信号でオン／オフ制御され、メ
モリセルアレイ中の選択されたブロックに選択信号を供
給する転送トランジスタとを具備し、 上記ブロック内の複数の転送トランジスタのワード線側
端子からそれぞれのワード線への配線を、ワード線を形
成する配線より１つ上層の金属配線のみで引き出すこと
を特徴とする半導体記憶装置。 - 【請求項８】 前記メモリセルアレイは、複数のブロッ
クに分割され、前記ブロックの各々は、各々のゲートが
前記転送トランジスタの電流通路の一端に接続された第
１，第２の選択トランジスタと、前記第１，第２の選択
トランジスタ間に電流通路が直列接続され、ゲートが前
記転送トランジスタの電流通路の一端にそれぞれ接続さ
れたメモリセルとを備えることを特徴とする請求項７に
記載の半導体記憶装置。
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