KR100759621B1 - 반도체 기억 장치 및 메모리 카드 - Google Patents

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Abstract

워드선에 접속된 메모리 셀의 데이터를 판독하는 경우에 있어서의, 선택 게이트선으로의 신호 공급 순서에 변형을 가한, 반도체 기억 장치를 제공한다.
반도체 기억 장치는 제1 방향을 따라 설치되고 제1 선택 트랜지스터의 게이트 전극이 접속되는 제1 선택 게이트선과, 상기 제1 방향을 따라 설치되고 제2 선택 트랜지스터의 게이트 전극이 접속되는 제2 선택 게이트선과, 상기 제1 선택 게이트선과 상기 제2 선택 게이트선 사이에, 상기 제1 방향을 따라 설치되고, 각각에 메모리 셀의 게이트 전극이 접속되는 복수의 워드선으로서, 상기 제1 선택 게이트선에 인접하는 워드선인 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에, 상기 제2 선택 게이트선이 승압되고, 상기 제2 선택 게이트선에 인접하는 워드선인 제2 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에, 상기 제1 선택 게이트선이 승압되는 복수의 워드선을 구비한다.
반도체 기억 장치, 메모리 셀, 메모리 카드, 신호 공급 순서, 선택 게이트선

Description

반도체 기억 장치 및 메모리 카드{SEMICONDUCTOR MEMORY DEVICE AND MEMORY CARD}
도 1은 기본 기술 및 제1 실시 형태에 따른 비휘발성 반도체 기억 장치에 있어서의 메모리 셀 어레이의 구성을 도시하는 도면.
도 2는 도 1의 메모리 셀 어레이 내에 있어서의 1개의 NAND셀 유닛의 구성을 도시하는 도면.
도 3은 기본 기술에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(내측의 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 4는 기본 기술에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(소스측 선택 게이트선에 인접하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 5는 NAND셀 유닛의 부분적인 단면도.
도 6은 제1 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(소스측 선택 게이트선에 인접하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 7은 제1 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(드레인측 선택 게이트선에 인접하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 8은 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 전체 구성을 설명하는 블록도.
도 9는 제2 실시 형태에 따른 비휘발성 반도체 기억 장치에 있어서의 NAND셀 유닛의 단면도.
도 10은 제2 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(소스측 선택 게이트선의 보강 배선의 하부에 위치하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 11은 제2 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(드레인측 선택 게이트선의 보강 배선의 하부에 위치하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 12는 제3 실시 형태에 있어서의 선택 게이트선과 워드선의 배선 패턴과 배선폭을 설명하는 도면.
도 13은 제3 실시 형태에 있어서의 1개의 NAND셀 유닛의 구성을 도시하는 도면.
도 14는 제3 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(소스측 선택 게이트선에 인접하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 15는 제1 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(드레인측 선택 게이트선에 인접하는 워드선에 접속된 메모 리 셀의 데이터를 판독하는 경우).
도 16은 제4 실시 형태에 따른 비휘발성 반도체 기억 장치에 있어서의 NAND셀 유닛의 단면도.
도 17은 제4 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(소스측 선택 게이트선의 보강 배선의 하부에 위치하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 18은 제4 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면(드레인측 선택 게이트선의 보강 배선의 하부에 위치하는 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우).
도 19는 제5 실시 형태에 있어서의 메모리 셀의 데이터를 판독할 때의 타이밍차트를 나타내는 도면.
도 20은 도 19의 타이밍차트의 변형예를 나타내는 도면.
도 21은 도 19의 타이밍차트의 변형예를 나타내는 도면.
도 22는 도 19의 타이밍차트의 변형예를 나타내는 도면.
도 23은 각 실시 형태에 있어서의 비휘발성 반도체 기억 장치를 탑재한 메모리 카드의 구성을 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
BL, BL0∼BLj : 비트선
WL, WL0∼WLi : 워드선
SGS, SGS1, SGS2 : 소스측 선택 게이트선
SGD, SGD1, SGD2 : 드레인측 선택 게이트선
MC, MC0∼MCi : 메모리 셀
CELSRC : 셀 소스선
S1, S11, S12 : 소스측 선택 트랜지스터
S2, S21, S22 : 드레인측 선택 트랜지스터
MCA : 메모리 셀 어레이
SAW, SAW1, SAW2 : 소스 보강 배선
DAW, DAW1, DAW2 : 드레인 보강 배선
[특허 문헌 1] 일본 특허출원 2003-315782호
본 발명은 반도체 기억 장치 및 메모리 카드에 관한 것으로, 특히 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우에 있어서의, 선택 게이트선으로의 신호 공급 순서에 변형을 가한 반도체 기억 장치, 및 그와 같은 반도체 기억 장치를 탑재한 메모리 카드에 관한 것이다.
반도체 기억 장치 중에서도, 기억한 데이터를 비휘발적으로 보유하는 비휘발성 반도체 기억 장치가 널리 보급되어 있다. 이러한 비휘발성 반도체 기억 장치에는, 예를 들면, NAND형이라고 불리는 메모리 셀 어레이 구조를 갖는 것이 있다.
NAND형의 메모리 셀 어레이는, 소스/드레인 영역을 공통으로 하는 형태로 직렬적으로 접속된 복수의 메모리 셀과, 이들 복수의 메모리 셀의 드레인측에 접속된 드레인측 선택 트랜지스터와, 이들 복수의 메모리 셀의 소스측에 접속된 소스측 선택 트랜지스터를 구비한 NAND 셀 유닛이 복수 배치되어 구성되어 있다.
또한, 메모리 셀 어레이에는, 복수의 워드선이 병렬로 설치되어 있어, 이 워드선 방향으로 배열되는 메모리 셀의 게이트 전극을 공통으로 접속하고 있다. 또한, 워드선 방향으로 배열되는 드레인측 선택 트랜지스터의 각각의 게이트 전극은, 드레인측 선택 게이트선에 의해 공통으로 접속되어 있고, 워드선 방향으로 배열되는 소스측 선택 트랜지스터의 각각의 게이트 전극은, 소스측 선택 게이트선에 의해 공통으로 접속되어 있다. 워드선 방향과 교차하는 방향으로, 복수의 비트선이 병렬로 설치되어 있고, 각 비트선은 드레인측 선택 트랜지스터를 통해, 대응하는 NAND셀 유닛에 접속되어 있다.
이러한 NAND형의 비휘발성 반도체 기억 장치에서는, 메모리 셀로부터 데이터를 판독할 때의 동작은, 예를 들면 다음과 같이 행해진다. 우선, 드레인측 선택 게이트선을 0V에서 4V 정도로 승압한다. 계속해서, 비트선에 1V 정도의 전압을 공급한다.
다음으로, 데이터를 판독할 메모리 셀이 접속되어 있는 워드선(선택 워드선)에는 판독 전압을 공급하고, 그 이외의 워드선(비선택 워드선)에는 4V 정도의 전압을 공급한다. 계속해서, 소스측 선택 게이트선을 0V에서 4V 정도로 승압한다.
그리고, 비트선의 전위 변화를 검출함으로써, 판독할 메모리 셀에 “0” 데 이터가 저장되어 있는지, 그렇지 않으면, “1” 데이터가 저장되어 있는지를 판정한다. 구체적으로는, 예를 들면, 플로팅 게이트에 전자가 주입되어, 메모리 셀의 임계치가 높아진 상태를 “0” 데이터라 정의하고, 반대로, 플로팅 게이트로부터 전자가 방출되어, 메모리 셀의 임계치가 낮아진 상태를 “1” 데이터라고 미리 정의해 두면 된다.
이러한 타이밍으로 워드선, 드레인측 선택 게이트선, 소스측 선택 게이트선, 비트선에 전압을 인가하지만, 이 타이밍을 변경한 선출원으로서 일본 특허출원 2003-315782호가 존재한다.
본 발명은 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우에 있어서의, 선택 게이트선으로의 신호 공급 순서에 변형을 가한, 반도체 기억 장치, 및 그와 같은 반도체 기억 장치를 탑재한 메모리 카드를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에 따른 반도체 기억 장치는, 제1 방향을 따라 설치되고, 제1 선택 트랜지스터의 게이트 전극이 접속되는 제1 선택 게이트선과, 상기 제1 방향을 따라 설치되고, 제2 선택 트랜지스터의 게이트 전극이 접속되는 제2 선택 게이트선과, 상기 제1 선택 게이트선과 상기 제2 선택 게이트선 사이에 상기 제1 방향을 따라 설치되고, 각각에 메모리 셀의 게이트 전극이 접속되는 복수의 워드선으로서, 상기 제1 선택 게이트선에 인접하는 워드선인 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 제2 선택 게이트선이 승압되고, 상기 제2 선택 게이트선에 인접하는 워드선인 제2 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에 상기 제1 선택 게이트선이 승압되는 복수의 워드선을 구비하는 것을 특징으로 한다.
본 발명에 따른 메모리 카드는, 반도체 기억 장치가 탑재된 메모리 카드로서, 상기 반도체 기억 장치는, 제1 방향을 따라 설치되고, 제1 선택 트랜지스터의 게이트 전극이 접속되는 제1 선택 게이트선과, 상기 제1 방향을 따라 설치되고, 제2 선택 트랜지스터의 게이트 전극이 접속되는 제2 선택 게이트선과, 상기 제1 선택 게이트선과 상기 제2 선택 게이트선 사이에 상기 제1 방향을 따라 설치되고, 각각에 메모리 셀의 게이트 전극이 접속되는 복수의 워드선으로서, 상기 제1 선택 게이트선에 인접하는 워드선인 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 제2 선택 게이트선이 승압되고, 상기 제2 선택 게이트선에 인접하는 워드선인 제2 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에 상기 제1 선택 게이트선이 승압되는 복수의 워드선을 구비하는 것을 특징으로 한다.
[기본 기술]
도 1은 NAND형의 비휘발성 반도체 기억 장치에 있어서의 메모리 셀 어레이(MCA)의 구성을 도시하는 도면이고, 도 2는 1개의 NAND셀 유닛의 구성을 도시하는 도면이다.
도 2에 도시한 바와 같이, NAND셀 유닛에서는 소스/드레인 영역을 공통으로 하는 형태로 복수의 메모리 셀(MC0∼MCi)이 직렬로 접속되어 있다. 메모리 셀(MC0)의 소스측에는 소스측 선택 트랜지스터(S1)가 접속되어 있고, 이 소스측 선택 트랜지스터(S1)를 통해, 이 NAND셀 유닛이 셀 소스선(CELSRC)에 접속되어 있다.
메모리 셀(MCi)의 드레인측에는, 드레인측 선택 트랜지스터(S2)가 접속되어 있고, 이 드레인측 선택 트랜지스터(S2)를 통해, 이 NAND셀 유닛이 비트선(BL)에 접속되어 있다. 이러한 구성에 의해, 비트선(BL)으로부터, 드레인측 선택 트랜지스터(S2), 메모리 셀(MCi, …), 메모리 셀(MC0), 소스측 선택 트랜지스터(S1)를 지나, 셀 소스선(CELSRC)까지의 전류 경로가 형성된다.
도 1에 도시한 바와 같이, 이러한 NAND셀 유닛이 복수 설치되어, 메모리 셀 어레이(MCA)를 구성하고 있다. 구체적으로는, 메모리 셀 어레이(MCA)에서는, 복수의 워드선(WL0∼WLi)이 병렬로 설치되어 있고, 각 워드선(WL0∼WLi)은, 각각, 워드선 방향으로 배열되는 메모리 셀(MC0∼MCi)의 게이트 전극을 공통으로 접속하고 있다. 또한, 이들 워드선(WL0∼WLi)과 병렬로 소스측 선택 게이트선(SGS)이 설치되어 있어, 워드선 방향으로 배열되는 소스측 선택 트랜지스터(S1)의 게이트 전극을 공통으로 접속하고 있다. 또한, 이들 워드선(WL0∼WLi)을 사이에 두고, 소스측 선택 게이트선(SGS)과 반대측에, 워드선(WL0∼WLi)과 병렬로 드레인측 선택 게이트선(SGD)이 설치되어 있어, 워드선 방향으로 배열되는 드레인측 선택 트랜지스터(S2)의 게이트 전극을 공통으로 접속하고 있다.
또한, 복수의 비트선(BL0∼BLj)이 워드선 방향과 교차하는 방향인 비트선 방 향에 병렬로 설치되어 있다. 각 비트선(BL0∼BLj)은 대응하는 NAND셀 유닛에 있어서의 드레인측 선택 트랜지스터(S2)의 드레인에 접속되어 있다.
여기에서 설명하는 기본 기술에서는, 워드선 방향은 제1 방향으로 정의되고, 비트선 방향은 제2 방향으로 정의되고, 소스측 선택 게이트선(SGS)은 제1 선택 게이트선으로 정의되고, 소스측 선택 트랜지스터(S1)는 제1 선택 트랜지스터로 정의되고, 드레인측 선택 게이트선(SGD)은 제2 선택 게이트선으로 정의되고, 드레인측 선택 트랜지스터는 제2 선택 트랜지스터로 정의된다.
다음으로, 이러한 메모리 셀 어레이(MCA)로부터 데이터를 판독하는 동작을 설명한다. 도 3은 메모리 셀(MC5)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다. 이 도 3에 나타낸 바와 같이 우선, 시각(t1)에서 드레인측 선택 게이트선(SGD)을 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서 비트선(BL0)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MC5)에 접속된 워드선(이하, 선택 워드선이라 한다)(WL5)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 워드선(이하, 비선택 워드선이라 한다)(WL0∼WL4, WL6∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서 소스측 선택 게이트선(SGS)을 0V에서 4V 정도로 승압한다.
비휘발성의 메모리 셀(MC)에서는, 예를 들면, 메모리 셀의 플로팅 게이트에 전자가 주입되어, 메모리 셀(MC)의 임계치가 높아진 상태를 “0” 데이터라 정의하고, 플로팅 게이트로부터 전자가 방출되어, 메모리 셀(MC)의 임계치가 낮아진 상태 를 “1” 데이터라 정의한다. 따라서, 선택 워드선에 원하는 전압을 인가한 경우, 판독하는 메모리 셀(MC)이 “1” 데이터이면, 그 NAND셀 유닛에서는 비트선(BL)에서 셀 소스선(CELSRC)으로 도통하여 비트선(BL)의 전압이 낮아진다. 판독하는 메모리 셀(MC)이 “0” 데이터이면, 그 NAND셀 유닛은 도통하지 않아 비트선(BL)의 전압은 낮아지지 않는다. 이와 같이, 비트선(BL)의 전압이 셀의 데이터에 의해 변동하기 때문에, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀(MC)의 데이터 판독을 행할 수 있다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD)과 워드선(WL0∼WLi)과 소스측 선택 게이트선(SGS)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
도 4는 메모리 셀(MC1)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다. 이 도 4로부터 알 수 있는 바와 같이, 기본적인 전압의 인가 타이밍은 메모리 셀(MC5)의 경우와 동일하지만, 시각(t3)에서 워드선(WL0∼WLi)에 공급하는 전압은, 선택 워드선(WL0)에는 판독 전압을 공급하고, 비선택 워드선(WL1∼WLi)에는 4V 정도의 전압을 공급하는 점에서 상위하고 있다.
이들의 판독 동작에서, 도 3 및 도 4의 화살표(A)에서 나타내는 바와 같은 커플링 노이즈나, 도 4의 화살표(B)에서 나타내는 바와 같은 커플링 노이즈가 발생한다. 즉, 도 3 및 도 4의 화살표(A)에서 나타내는 바와 같이, 선택 워드선은 인접하는 비선택 워드선과의 커플링 노이즈에 의해, 소정의 판독 전압보다도 높은 전 압으로 오버슈트하기 때문에, 다음의 동작을 타깃 전압으로 되돌아갈 때까지 대기할 필요가 있다. 또한, 도 4의 화살표(B)에서 나타낸 바와 같이, 워드선(WL0)이 선택 워드선인 경우, 워드선(WL0)은 소스측 선택 게이트선(SGS)에 인접하고 있기 때문에, 소스측 선택 게이트선(SGS)을 승압하면, 워드선(WL0)은 커플링 노이즈를 받아 마찬가지로 오버슈트한다. 게다가, 시각(t4)에서는, 드레인측 선택 트랜지스터(S2)도 도통하고 있기 때문에, 메모리 셀(MC0)이 커플링 노이즈를 받아 도통하면, 판독하는 데이터가 “1” 데이터인 경우에는, 비트선 방전이 발생해 버려 바람직하지 않다.
즉, 선택 워드선(WL0)에는, 원하는 전압보다 높은 전압이 인가된 상태에서, 비트선(BL)의 방전이 개시되어 버린다. 이 결과, 메모리 셀(MC0)의 임계치 전압이, 의도한 값보다도 낮아 보이게 된다. 미세 가공의 발달에 따라, 워드선(WL0∼WLi)이나 선택 게이트선(SGS, SGD)에 이용되는 게이트 배선 재료는 저저항화가 요구되어, 박막화가 곤란하게 되는 한편, 게이트 배선간의 스페이스는 좁아져, 게이트 배선간의 커플링 노이즈는 커진다. 또한, 메모리 셀(MC)의 신뢰성, 내구성의 관점으로부터, 메모리 셀(MC)의 터널 절연막의 박막화는 곤란해져 오고 있어, 워드선(WL0∼WLi)이나 선택 게이트선(SGS, SGD)의 용량 중에서, 배선간 용량이 차지하는 비율이 높아져 오고 있고, 이 때문에, 게이트 배선간의 커플링 노이즈는 점점 커져 오고 있다.
NAND셀 유닛의 부분 단면도인 도 5를 이용하여, 이것을 자세히 설명하면, 워드선(WL)에는 근접하는 배선과의 사이에 여러 가지 용량이 발생한다. 주된 용량으 로서는, 플로팅 게이트(FG)와의 사이에 발생하는 용량(C1)과, 채널이 형성되는 기판 또는 웰과의 사이에 발생하는 용량(C2)과, 인접하는 워드선(WL, WL)과의 사이에 발생하는 용량(C3, C4)과, 소스측 선택 게이트선(SGS)이 존재한다. 또한, 드레인측 선택 게이트선(SGD), 혹은 소스측 선택 게이트선(SGS)의 보강 배선(AW)이 존재하는 경우에는, 이 보강 배선(AW)과의 사이에 발생하는 용량(C5)이 존재한다.
일반적으로, 용량(C)은 C=ε(S/d)로 표현된다. 여기서, ε은 비유전률이고, S는 전극의 면적이고, d는 전극간의 거리이다. 따라서, 미세화가 진행하여, 게이트 배선간의 거리가 짧아지면, 거리(d)가 작아지게 되어, 용량(C)은 증가한다. 또한, 게이트 배선의 저저항화를 도모하기 위해, 게이트 배선의 두께(h)를 두껍게 하면, 면적(S)이 커지게 되어 용량(C)은 증가한다.
여기에서, 발명자의 연구에 의하면, h/d가 1.8보다 커지면, 게이트 배선간의 커플링 노이즈의 영향이 나타나기 시작하는 것을 알 수 있다. 특히, 예를 들면 h=200nm에서, 스페이스가 71nm가 되면 현저히 나타나고, 이 경우의 h/d는 약 2.82로 된다. 또한, h=200nm에서 스페이스가 55nm가 되면, h/d는 약 3.64로 된다.
이하의 각 실시 형태에서는, 전술한 메모리 셀(MC0)의 데이터를 판독할 때에, 소스측 선택 게이트선(SGS)으로부터의 커플링 노이즈가, 데이터 판독에 악영향을 미치지 않도록 하고 있다.
[제1 실시 형태]
도 6은 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 워드선(WL0)에 접속되어 있는 메모리 셀(MC0)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다. 또한, 이 워드선(WL0)은 본 실시 형태에 있어서의 제1 선택 게이트선(SGS)에 인접하는 워드선인 제1 인접 워드선에 상당한다.
이 도 6에 나타낸 바와 같이, 메모리 셀(MC0)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 소스측 선택 게이트선(SGS)을 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MC0)에 접속된 선택 워드선(WL0)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WL1∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 드레인측 선택 게이트선(SGD)을 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 여기에서는, 이 도 6에 나타낸 전압 공급 순서를, 역방향의 전압 공급 순서라 하기로 한다.
도 7은, 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 워드선(WLi)에 접속되어 있는 메모리 셀(MCi)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다. 또한, 이 워드선(WLi)은, 본 실시 형태에 있어서의 제2 선택 게이 트선(SGD)에 인접하는 워드선인 제2 인접 워드선에 상당한다.
이 도 7에 나타낸 바와 같이 메모리 셀(MCi)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 드레인측 선택 게이트선(SGD)을 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MCi)에 접속된 선택 워드선(WLi)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WL1∼WLi-1)에는, 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 소스측 선택 게이트선(SGS)을 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 여기에서는, 이 도 7에 나타낸 전압 공급 순서를, 순방향의 전압 공급 순서라 하기로 한다. 이 순방향의 전압 공급 순서는, 기본 기술에서 설명한 도 3의 전압 공급 순서와 동일하다.
도 8은, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 전체 구성을 설명하기 위한 블록도이다. 이 도 8에 도시한 바와 같이, 본 실시 형태에 따른 비휘발성 반도체 기억 장치는, 메모리 셀 어레이(1)와, 비트선 제어 회로(2)와, 컬럼 디코더(3)와, 데이터 입출력 버퍼(4)와, 데이터 입출력 단자(5)와, 워드선 제어 회로(6)와, 제어 신호 및 제어 전압 발생 회로(7)와, 제어 신호 입력 단자(8)를 구비하고 있다.
메모리 셀 어레이(1)에는, 도 1에 도시한 메모리 셀 어레이(MCA)가 복수 배치되어 구성되어 있다. 비트선 제어 회로(2)는 비트선(BL0∼BLj)을 제어하기 위한 회로로서, 전술한 바와 같이 비트선(BL0∼BLj)에 전압을 공급하거나, 비트선(BL0∼BLj)의 전압의 변화를 검출하여, 데이터를 판별하기도 한다. 컬럼 디코더(3)는 컬럼 어드레스에 기초하여, 비트선(BL0∼BLj)을 선택한다. 메모리 셀(MC)로부터 데이터를 판독하는 경우, 선택된 비트선(BL0∼BLj)의 데이터는 데이터 입출력 버퍼(4)를 통해, 데이터 입출력 단자(5)로부터 출력된다.
워드선 제어 회로(6)는 워드선(WL0∼WLi)과, 선택 게이트선(SGS, SGD)과, 셀 소스선(CELSRC)과, 셀 웰(CPwell)을 제어하기 위한 회로이다. 즉, 워드선 제어 회로(6)는, 전술한 바와 같이 워드선(WL0∼WLi)과 선택 게이트선(SGS, SGD)에 전압을 공급하여, 순방향의 전압 공급 순서로 판독을 행하거나, 역방향의 전압 공급 순서로 판독을 행하거나 한다. 또한, 워드선 제어 회로(6)는 판독 동작 동안에, 셀 소스선(CELSRC)과 셀 웰(CPwell)을 0V로 유지한다.
제어 신호 및 제어 전압 발생 회로(7)는, 제어 신호 입력 단자(8)로부터의 제어 신호의 입력을 받아, 각종의 제어 신호 및 제어 전압을 각 부에 공급한다. 예를 들면, 판독 동작시에는, 제어 신호 및 제어 전압 발생 회로(7)는 컬럼 어드레스를 컬럼 디코더(3)에 공급하고, 로우 어드레스를 워드선 제어 회로(6)에 공급한 다. 또한, 제어 신호 및 제어 전압 발생 회로(7)는 이들의 동작에 필요한, 예를 들면, 전술한 0V의 전압, 1V의 전압, 4V의 전압, 및 판독 전압 등을, 워드선 제어 회로(6)와 비트선 제어 회로(2) 등에 공급한다.
이상과 같이, 본 실시 형태에 따른 비휘발성 반도체 기억 장치에 따르면, 소스측 선택 게이트선(SGS)에 인접한 워드선(WL0)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS)의 전압을 승압한 후에, 드레인측 선택 게이트선(SGD)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MC0)에 공급된 후에, 메모리 셀(MC0)이 접속된 워드선(WL0)의 전압이, 소스측 선택 게이트선(SGS)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 소스측 선택 게이트선(SGS)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MC0)의 데이터를 판독할 수 있다.
한편, 드레인측 선택 게이트선(SGD)에 인접한 워드선(WLi)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MCi)에 공급된 후에, 메모리 셀(MCi)이 접속된 워드선(WLi)의 전압이, 드레인측 선택 게이트선(SGD)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 드레인측 선택 게이트선(SGD)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MCi)의 데이터를 판독할 수 있다.
또한, 본 실시 형태에서는, 워드선(WL1∼WLi-1)에 접속되어 있는 메모리 셀(MC1∼MCi-1)의 데이터를 판독할 때에, 순방향의 전압 공급 순서로 데이터 판독 동작을 행할 것인지, 그렇지 않으면, 역방향의 전압 공급 순서로 데이터 판독을 행할 것인지는, 임의로 설정할 수 있다. 예를 들면, 미세 가공 기술이 진보함에 따라, 소스측 선택 게이트선(SGS)에 인접하는 워드선(WL0) 뿐만이 아니라 2개 이웃의 워드선(WL1)도, 소스측 선택 게이트선(SGS)으로부터의 커플링 노이즈의 영향을 받는 것을 생각할 수도 있다. 이러한 경우에는, 이웃의 워드선(WL0) 뿐만 아니라, 2개 이웃의 워드선(WL1)에 대해서도, 역방향의 전압 공급 순서로 판독 동작을 행하도록 하면 된다. 또한, 드레인측 선택 게이트선(SGD)의 이웃 워드선(WLi) 뿐만이 아니라, 2개 이웃의 워드선(WLi-1)에 대해서도, 순방향의 전압 공급 순서로 판독 동작을 행하도록 하여도 된다. 이 경우, 워드선(WL1)이 제1 인접 워드선(WLO)에 인접하는 워드선인 제3 인접 워드선에 상당하고, 워드선(WLi-1)이 제2 인접 워드선(WLi)에 인접하는 워드선인 제4 인접 워드선에 상당한다.
또한, 소스측 선택 게이트선(SGS)에 인접한 워드선(WL0)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS)을 승압한 후에, 드레인측 선택 게이트선(SGD)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다. 마찬가지로, 드레인측 선택 게이트선(SGD)에 인접한 워드선(WLi)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다.
[제2 실시 형태]
전술한 제1 실시 형태에서는, 소스측 선택 게이트선(SGS)이나 드레인측 선택 게이트선(SGD)에 보강 배선을 설치하지 않은 경우, 혹은 보강 배선이 설치되어 있다고 하여도, 이 보강 배선으로부터의 커플링 노이즈의 영향을 무시한 경우를 설명했지만, 제2 실시 형태에서는, 이 보강 배선이 설치되어 있고, 일부의 워드선에 대해서는 보강 배선으로부터의 커플링 노이즈의 영향을 받는 경우를 상정한 비휘발성 반도체 기억 장치를 설명한다.
도 9는 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 NAND셀 유닛의 단면도이다. 이 도 9에 도시한 바와 같이 소스측 선택 트랜지스터(S1)와 드레인측 선택 트랜지스터(S2) 사이에는, 소스/드레인 영역(SD)을 공유하고 직렬로 접속된 메모리 셀(MC0∼MCi)이 설치되어 있다. 메모리 셀(MC0∼MCi)의 각각은, 플로팅 게이트(FG)를 구비하고 있을 뿐만 아니라, 컨트롤 게이트로 되는 워드선(WL0∼WLi)을 구비하고 있다. 소스측 선택 트랜지스터(S1)는 소스측 선택 게이트선(SGS)을 구비하고 있고, 드레인측 선택 트랜지스터(S2)는 드레인측 선택 게이트선(SGD)을 구비하고 있다.
소스측 선택 게이트선(SGS)은 미도시 부분에서, 소스 보강 배선(SAW)에 전기적으로 접속되어 있고, 드레인측 선택 게이트선(SGD)은 미도시 부분에서, 드레인 보강 배선(DAW)에 전기적으로 접속되어 있다. 소스 보강 배선(SAW)은 본 실시 형태에 있어서의 제1 선택 게이트선(SGS)에 전기적으로 접속되고, 그 하부에 일부의 워드선이 위치하고 있는 제1 보강 배선에 상당하며, 드레인 보강 배선(DAW)은 본 실시 형태에 있어서의 제2 선택 게이트선(SGD)에 전기적으로 접속되고, 그 하부에 일부의 워드선이 위치하고 있는 제2 보강 배선에 상당한다.
소스측 선택 트랜지스터(S1)는, 소스/드레인 영역(SD)을 통해 셀 소스선(CELSRC)에 접속되어 있다. 드레인측 선택 게이트선(SGD)은 소스/드레인 영역(SD)과 비트선 콘택트(BC)를 통해, 비트선(BL)에 접속되어 있다.
이들 보강 배선(SAW, DAW)은 배선의 저저항화를 도모하기 위해 형성되는 것이다. 따라서, 소스측 선택 게이트선(SGS)의 전압을 승압할 때에는, 소스 보강 배선(SAW)도 승압되고, 드레인측 선택 게이트선(SGD)의 전압을 승압할 때에는, 드레인 보강 배선(DAW)도 승압된다.
소스 보강 배선(SAW)의 전압이 승압되면, 이 소스 보강 배선(SAW)의 아래에 설치되어 있는, 예를 들면, 워드선(WL10, WL11, WL12)도 소스 보강 배선(SAW)으로부터의 커플링 노이즈를 받아, 전압이 오버슈트해 버린다. 따라서, 본 실시 형태에서는, 워드선(WL10, WL11, WL12)에 접속되어 있는 메모리 셀(MC10, MC11, MC12)의 데이터를 판독할 때에도, 제1 실시 형태에서 진술한 역방향의 전압 공급 순서로 각 선택 게이트(SGS, SGD), 각 워드선(WL) 및 비트선(BL)에 전압을 공급한다.
마찬가지로, 드레인 보강 배선(DAW)의 전압이 승압되면, 이 드레인 보강 배선(DAW)의 아래에 설치되어 있는, 예를 들면, 워드선(WL20, WL21, WL22)도 드레인 보강 배선(DAW)으로부터의 커플링 노이즈를 받아, 전압이 오버슈트해 버린다. 따라서, 본 실시 형태에서는, 워드선(WL2O, WL21, WL22)에 접속되어 있는 메모리 셀(MC20, MC21, MC22)의 데이터를 판독할 때에도, 제1 실시 형태에서 진술한 순방 향의 전압 공급 순서로 각 선택 게이트선(SGS, SGD), 각 워드선(WL) 및 비트선(BL)에 전압을 공급한다.
이 역방향의 전압 공급 순서 및 순방향의 전압 공급 순서를 보다 자세히 설명하면 다음과 같이 된다.
도 10은 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 예를 들면, 워드선(WL10)에 접속되어 있는 메모리 셀(MC10)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다.
이 도 10에 나타낸 바와 같이, 메모리 셀(MC10)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 소스측 선택 게이트선(SGS)을 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MC10)에 접속된 선택 워드선(WL10)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WL0∼WL9, WL11∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 드레인측 선택 게이트선(SGD)을 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 본 실시 형태에서는, 워드선(WL0)에 접속된 메모리 셀(MC0)의 데이터를 판독하는 경우도, 전술한 제1 실시 형태에서 설명한 바와 같이, 이 도 10과 마찬가지의 역방향의 전압 공급 순서로 전압을 공급한다.
도 11은 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 예를 들면, 워드선(WL2O)에 접속되어 있는 메모리 셀(MC2O)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다.
이 도 11에 나타낸 바와 같이, 메모리 셀(MC20)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 드레인측 선택 게이트선(SGD)을 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MC20)에 접속된 선택 워드선(WL20)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WLO∼WL19, WL21∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 소스측 선택 게이트선(SGS)을 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 본 실시 형태에서는, 워드선(WLi)에 접속된 메모리 셀(MCi)의 데이터 를 판독하는 경우도, 전술한 제1 실시 형태에서 설명한 바와 같이, 이 도 11과 마찬가지의 순방향의 전압 공급 순서로 전압을 공급한다. 또한, 이 이외의 구성은, 전술한 제1 실시 형태와 마찬가지이다.
이상과 같이, 본 실시 형태에 따른 비휘발성 반도체 기억 장치에 따르면, 소스 보강 배선(SAW)의 아래에 설치된 워드선(WL10, WL11 또는 WL12) 중 어느 하나에 접속되어 있는 메모리 셀(MC)의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS)의 전압을 승압한 후에, 드레인측 선택 게이트선(SGD)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MC)에 공급된 후에, 메모리 셀(MC)이 접속된 워드선(WL10, WL11 또는 WL12)의 전압이 소스 보강 배선(SAW)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 소스 보강 배선(SAW)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MC)의 데이터를 판독할 수 있다.
한편, 드레인 보강 배선(DAW)의 아래에 설치된 워드선(WL20, WL21 또는 WL22) 중 어느 하나에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MC)에 공급된 후에, 메모리 셀(MC)이 접속된 워드선(WL20, WL21 또는 WL22)의 전압이 드레인 보강 배선(DAW)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 드레인 보강 배선(DAW)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MC)의 데이터를 판독할 수 있 다.
또한, 본 실시 형태에 있어서도, 전술한 제1 실시 형태에서 진술한 것과 마찬가지로, 워드선(WL0)과, 워드선(WLi)과, 소스 보강 배선(SAW)의 아래에 설치되어 있는 워드선(WL10∼WL12)과, 드레인 보강 배선(DAW)의 아래에 설치되어 있는 워드선(WL20∼WL22)을 제외한, 워드선(WL)에 접속되어 있는 메모리 셀(MC)의 데이터를 판독할 때에, 순방향의 전압 공급 순서로 데이터 판독 동작을 행할 것인지, 그렇지 않으면, 역방향의 전압 공급 순서로 데이터 판독을 행할 것인지는, 임의로 설정할 수 있다. 예를 들면, 제1 실시 형태에서 진술한 것과 마찬가지로, 소스측 선택 게이트선(SGS)에 인접한 워드선(WL0) 뿐만 아니라, 2개 이웃의 워드선(WL1)에 대해서도, 역방향의 전압 공급 순서로 판독 동작을 행하도록 하여도 된다. 또한, 드레인측 선택 게이트선(SGD)에 인접한 워드선(WLi) 뿐만 아니라, 2개 이웃의 워드선(WLi-1)에 대해서도, 순방향의 전압 공급 순서로 판독 동작을 행하도록 하여도 된다.
또한, 본 실시 형태에서는, 소스 보강 배선(SAW)의 바로 아래에 설치되어 있는 워드선(WL10∼WL12)에 대하여 판독 동작을 행하는 경우에, 역방향의 전압 공급 순서로 전압을 공급한다고 설명했지만, 소스 보강 배선(SAW)의 커플링 노이즈를 받을 워드선(WL9, WL13 등)에 대하여 판독 동작을 행하는 경우에도, 역방향의 전압 공급 순서로 전압을 공급하도록 하여도 된다.
마찬가지 생각으로부터, 드레인 보강 배선(DAW)의 바로 아래에 설치되어 있는 워드선(WL20∼WL22)에 대하여 판독 동작을 행하는 경우에, 순방향의 전압 공급 순서로 전압을 공급한다고 설명했지만, 드레인 보강 배선(DAW)의 커플링 노이즈를 받을 워드선(WL19, WL23 등)에 대하여 판독 동작을 행하는 경우에도, 순방향의 전압 공급 순서로 전압을 공급하도록 하여도 된다.
또한, 본 실시 형태에 있어서도, 전술한 제1 실시 형태와 마찬가지로, 소스측 선택 게이트선(SGS)에 인접한 워드선(WL0)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우나, 소스 보강 배선(SAW)의 아래에 설치되어 있는 워드선(WL)에 접속되어 있는 메모리 셀(MC)의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS)을 승압한 후에, 드레인측 선택 게이트선(SGD)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다.
마찬가지로, 드레인측 선택 게이트선(SGD)에 인접한 워드선(WLi)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우나, 드레인 보강 배선(DAW)의 아래에 설치되어 있는 워드선(WL)에 접속된 메모리 셀(MC)의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다.
[제3 실시 형태]
전술한 제1 및 제2 실시 형태에 있어서의 NAND형 비휘발성 반도체 기억 장치에서는, 비선택의 NAND셀 유닛과 비트선(BL)과의 사이, 혹은, 셀 소스선(CELSRC)과의 사이를 분리하기 위해, 선택 트랜지스터(S1, S2)는 메모리 셀(MC)을 구성하는 트랜지스터보다도 높은 컷오프 특성이 요구된다. 이 때문에, 도 9로부터도 알 수 있는 바와 같이, 선택 트랜지스터(S1, S2)의 폭(W1, W2)은 워드선(WL)의 폭(W)보다 넓게 되도록 형성되어 있다.
그러나, 미세 가공 기술이 진보하여, 예를 들면, 최소선폭이 70nm 미만이 되면, 레이아웃 패턴에 주기성이 요구되어, 선택 트랜지스터(S1, S2)의 폭(W1, W2)과 워드선(WL)의 폭(W)이 크게 상이하면 리소그래피가 곤란하게 된다.
따라서, 제3 실시 형태에서는, 도 12 및 도 13에 도시한 바와 같이 워드선(WL)의 폭(W)과, 소스측 선택 게이트선(SGS1, SGS2)의 폭(W1)과, 드레인측 선택 게이트선(SGD1, SGD2)의 폭(W2)을 각각 같은 정도로 하고, 선택 트랜지스터로서 2개의 트랜지스터를 직렬로 접속함으로써, 컷오프 특성을 만족시키도록 하고 있다. 또한, 도 12의 예에서는, 선택 게이트선의 폭(W1, W2)이 워드선(WL)의 폭(W)과 실질적으로 동일한 경우를 나타내고 있지만, 선택 게이트선의 폭(W1, W2)이 워드선(WL)의 폭(W)의 약 3배 이하(즉, 3배에서 1배의 사이)로 되면, 이러한 구성이 바람직하게 되리라고 생각된다.
구체적으로는, 소스측 선택 게이트선(SGS1)에 게이트 전극이 접속된 소스측 선택 트랜지스터(S11)와, 소스측 선택 게이트선(SGS2)에 게이트 전극이 접속된 소스측 선택 트랜지스터(S12)에 의해, 소스측 선택 게이트를 구성한다. 또한, 드레인측 선택 게이트선(SGD1)에 게이트 전극이 접속된 드레인측 선택 트랜지스터(S21)와, 드레인측 선택 게이트선(SGD2)에 게이트 전극이 접속된 드레인측 선택 트랜지스터(S22)에 의해, 드레인측 선택 게이트를 구성한다. 또한, 이 이외의 점은 전술한 제1 실시 형태와 마찬가지의 구성이다.
또한, 여기에서는, 소스측 선택 게이트선(SGS1)이, 본 실시 형태에 있어서의 제1 선택 게이트선에 상당하고, 소스측 선택 게이트선(SGS2)이, 본 실시 형태에 있어서의 제1 선택 게이트선을 사이에 두고, 제1 인접 워드선(WLO)과 반대측의 위치에 설치된 제3 선택 게이트선에 상당한다. 드레인측 선택 게이트선(SGD2)이, 본 실시 형태에 있어서의 제2 선택 게이트선에 상당하고, 드레인측 선택 게이트선(SGD1)이, 본 실시 형태에 있어서의 제2 선택 게이트선을 사이에 두고, 제2 인접 워드선(WLi)과 반대측의 위치에 설치된 제4 선택 게이트선에 상당한다.
소스측 선택 트랜지스터(S11)가, 본 실시 형태에 있어서의 제1 선택 트랜지스터에 상당하고, 소스측 선택 트랜지스터(S12)가, 본 실시 형태에 있어서의 제3 선택 트랜지스터에 상당하고, 드레인측 선택 트랜지스터(S22)가, 본 실시 형태에 있어서의 제2 선택 트랜지스터에 상당하고, 드레인측 선택 트랜지스터(S21)가, 본 실시 형태에 있어서의 제4 선택 트랜지스터에 상당한다.
도 14는 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 워드선(WL0)에 접속되어 있는 메모리 셀(MC0)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다.
이 도 14에 나타낸 바와 같이 메모리 셀(MC0)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 소스측 선택 게이트선(SGS1, SGS2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MC0)에 접속된 선택 워드선(WL0)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WL1∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 드레인측 선택 게이트선(SGD1, SGD2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD1, SGD2)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS1, SGS2)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 여기에서는, 이 도 14에 나타낸 전압 공급 순서를 역방향의 전압 공급 순서라고 하기로 한다.
도 15는 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 워드선(WLi)에 접속되어 있는 메모리 셀(MCi)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다.
이 도 15에 나타낸 바와 같이 메모리 셀(MCi)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 드레인측 선택 게이트선(SGD1, SGD2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MCi)에 접속된 선택 워드선(WLi)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WL1∼WLi-1)에는 4V 정도 의 전압을 공급한다. 계속해서, 시각(t4)에서, 소스측 선택 게이트선(SGS1, SGS2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD1, SGD2)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS1, SGS2)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 여기에서는, 이 도 15에 나타낸 전압 공급 순서를 순방향의 전압 공급 순서라고 하기로 한다.
이상과 같이, 본 실시 형태에 따른 비휘발성 반도체 기억 장치에 따르면, 소스측 선택 게이트선(SGS1)에 인접한 워드선(WL0)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS1)의 전압을 승압한 후에, 드레인측 선택 게이트선(SGD1, SGD2)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MC0)에 공급된 후에, 메모리 셀(MC0)이 접속된 워드선(WL0)의 전압이, 소스측 선택 게이트선(SGS1)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 소스측 선택 게이트선(SGS1)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MC0)의 데이터를 판독할 수 있다.
한편, 드레인측 선택 게이트선(SGD2)에 인접한 워드선(WLi)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD2)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS1, SGS2)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MCi)에 공급된 후에, 메모리 셀(MCi)이 접속된 워드선(WLi)의 전압이, 드레인측 선택 게이트선(SGD2)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 드레인측 선택 게이트선(SGD2)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MCi)의 데이터를 판독할 수 있다.
또한, 본 실시 형태에 있어서도, 전술한 제1 실시 형태와 마찬가지로, 워드선(WL1∼WLi-1)에 접속되어 있는 메모리 셀(MC1∼MCi-1)의 데이터를 판독할 때에, 순방향의 전압 공급 순서로 데이터 판독 동작을 행할지, 그렇지 않으면, 역방향의 전압 공급 순서로 데이터 판독을 행할지는 임의로 설정할 수 있다.
또한, 소스측 선택 게이트선(SGS1)에 인접한 워드선(WL0)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS1, SGS2)을 승압한 후에, 드레인측 선택 게이트선(SGD1, SGD2)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다. 마찬가지로, 드레인측 선택 게이트선(SGD2)에 인접한 워드선(WLi)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD1, SGD2)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS1, SGS2)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다.
[제4 실시 형태]
전술한 제3 실시 형태에서는, 소스측 선택 게이트선(SGS1, SGS2)이나 드레인 측 선택 게이트선(SGD1, SGD2)에 보강 배선을 설치하지 않는 경우, 혹은, 보강 배선이 설치되어 있다고 해도, 이 보강 배선으로부터의 커플링 노이즈의 영향을 무시한 경우를 설명하였지만, 제4 실시 형태에서는, 전술한 제2 실시 형태와 마찬가지로, 이들의 보강 배선이 설치되어 있고, 일부의 워드선에 대해서는 보강 배선으로부터의 커플링 노이즈의 영향을 받는 경우를 상정한 비휘발성 반도체 기억 장치를 설명한다.
도 16은 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 NAND셀 유닛의 단면도이다. 전술한 제2 실시 형태와 상이한 점을 설명하면, 소스측 선택 게이트선(SGS1)은 미도시 부분에서, 소스 보강 배선(SAW1)에 전기적으로 접속되어 있고, 소스측 선택 게이트선(SGS2)은 미도시 부분에서, 소스 보강 배선(SAW2)에 전기적으로 접속되어 있다. 또한, 드레인측 선택 게이트선(SGD1)은 도시하지 않은 부분에서, 드레인 보강 배선(DAW1)에 전기적으로 접속되어 있고, 드레인측 선택 게이트선(SGD2)은 미도시 부분에서, 드레인 보강 배선(DAW2)에 전기적으로 접속되어 있다. 즉, 각 선택 게이트선에 대응한 보강 배선이 설치되어 있다.
또한, 소스 보강 배선(SAW1)은 본 실시 형태에 있어서의 제1 선택 게이트선(SGS1)에 전기적으로 접속되고, 그 하부에 일부의 워드선이 위치하고 있는 제1 보강 배선에 상당하며, 드레인 보강 배선(DAW2)은 본 실시 형태에 있어서의 제2 선택 게이트선(SGD2)에 전기적으로 접속되고, 그 하부에 일부의 워드선이 위치하고 있는 제2 보강 배선에 상당한다.
소스 보강 배선(SAW2)은 본 실시 형태에 있어서의 제3 선택 게이트선(SGS2) 에 전기적으로 접속되고, 그 하부에 일부의 워드선이 위치하고 있는 제3 보강 배선에 상당하고, 드레인 보강 배선(DAW1)은 본 실시 형태에 있어서의 제4 선택 게이트선(SGDl)에 전기적으로 접속되고, 그 하부에 일부의 워드선이 위치하고 있는 제4 보강 배선에 상당한다.
전술한 제2 실시 형태와 마찬가지로, 이들의 보강 배선(SAW1, SAW2, DAW1, DAW2)은 배선의 저저항화를 도모하기 위해 형성되는 것이다. 따라서, 소스측 선택 게이트선(SGS1)의 전압을 승압할 때에는, 소스 보강 배선(SAW1)도 승압되고, 소스측 선택 게이트선(SGS2)의 전압을 승압할 때에는, 소스 보강 배선(SAW2)도 승압된다. 또한, 드레인측 선택 게이트선(SGD1)의 전압을 승압할 때에는, 드레인 보강 배선(DAW1)도 승압되고, 드레인측 선택 게이트선(SGD2)의 전압을 승압할 때에는, 드레인 보강 배선(DAW2)도 승압된다.
소스 보강 배선(SAW1)의 전압이 승압되면, 이 소스 보강 배선(SAW1)의 아래에 설치되어 있는, 예를 들면, 워드선(WL10, WL11)도 소스 보강 배선(SAW1)으로부터의 커플링 노이즈를 받아, 전압이 오버슈트해 버린다. 또한, 소스 보강 배선(SAW2)의 전압이 승압되면, 이 소스 보강 배선(SAW2)의 아래에 설치되어 있는, 예를 들면, 워드선(WL13, WL14)도 소스 보강 배선(SAW2)으로부터의 커플링 노이즈를 받아, 전압이 오버슈트해 버린다.
따라서, 본 실시 형태에서는, 워드선(WL10, WL11, WL13, WL14)에 접속되어 있는 메모리 셀(MC)의 데이터를 판독할 때에도, 제3 실시 형태에서 진술한 역방향의 전압 공급 순서로 각 선택 게이트선(SGS1, SGS2, SGD1, SGD2), 워드선(WL) 및 비트선(BL)에 전압을 공급한다.
마찬가지로, 드레인 보강 배선(DAW1)의 전압이 승압되면, 이 드레인 보강 배선(DAW1)의 아래에 설치되어 있는, 예를 들면, 워드선(WL20, WL21)도 드레인 보강 배선(DAW1)으로부터의 커플링 노이즈를 받아, 전압이 오버슈트해 버린다. 또한, 드레인 보강 배선(DAW2)의 전압이 승압되면, 이 드레인 보강 배선(DAW2)의 아래에 설치되어 있는, 예를 들면, 워드선(WL23, WL24)도 드레인 보강 배선(DAW2)으로부터의 커플링 노이즈를 받아, 전압이 오버슈트해 버린다.
따라서, 본 실시 형태에서는, 워드선(WL20, WL21, WL23, WL24)에 접속되어 있는 메모리 셀(MC)의 데이터를 판독할 때에도, 제3 실시 형태에서 진술한 순방향의 전압 공급 순서로 각 게이트선 및 비트선(BL)에 전압을 공급한다.
이 역방향의 전압 공급 순서, 및 순방향의 전압 공급 순서를 보다 자세히 설명하면, 다음과 같이 된다.
도 17은 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 예를 들면, 워드선(WL10)에 접속되어 있는 메모리 셀(MC10)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다.
이 도 17에 나타낸 바와 같이 메모리 셀(MC10)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 소스측 선택 게이트선(SGS1, SGS2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구 체적으로는, 판독할 메모리 셀(MC10)에 접속된 선택 워드선(WL10)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WL0∼WL9, WL11∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 드레인측 선택 게이트선(SGD1, SGD2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD1, SGD2)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS1, SGS2)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 본 실시 형태에서는, 워드선(WL0)에 접속된 메모리 셀(MC0)의 데이터를 판독하는 경우도, 전술한 제3 실시 형태에서 설명한 바와 같이, 이 도 17과 마찬가지의 역방향의 전압 공급 순서로 전압을 공급한다.
도 18은 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 예를 들면, 워드선(WL20)에 접속되어 있는 메모리 셀(MC20)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다.
이 도 18에 나타낸 바와 같이 메모리 셀(MC20)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 드레인측 선택 게이트선(SGD1, SGD2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구 체적으로는, 판독할 메모리 셀(MC20)에 접속된 선택 워드선(WL20)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WLO∼WL19, WL21∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 소스측 선택 게이트선(SGS1, SGS2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD1, SGD2)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS1, SGS2)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 본 실시 형태에서는, 워드선(WLi)에 접속된 메모리 셀(MCi)의 데이터를 판독하는 경우도, 전술한 제3 실시 형태에서 설명한 바와 같이, 이 도 18과 마찬가지의 순방향의 전압 공급 순서로 전압을 공급한다. 또한, 이 이외의 구성은, 전술한 제3 실시 형태와 마찬가지이다.
이상과 같이, 본 실시 형태에 따른 비휘발성 반도체 기억 장치에 따르면, 소스 보강 배선(SAW1 또는 SAW2)의 아래에 설치된 워드선(WL10, WL11, WL13 또는 WL14) 중 어느 하나에 접속되어 있는 메모리 셀(MC)의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS1, SGS2)의 전압을 승압한 후에, 드레인측 선택 게이트선(SGD1, SGD2)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MC)에 공급된 후에, 메모리 셀(MC)이 접속된 워드선(WL10, WL11, WL13 또는 WL14)의 전압이 소스 보강 배선(SAW1, SAW2)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 소스 보강 배선(SAW1, SAW2)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MC)의 데이터를 판독할 수 있다.
한편, 드레인 보강 배선(DAW1 또는 DAW2)의 아래에 설치된 워드선(WL20, WL21, WL23 또는 WL24) 중 어느 하나에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD1, SGD2)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS1, SGS2)을 승압하는 것으로 했다. 이 때문에, 비트선(BL)으로부터의 전압이 메모리 셀(MC)에 공급된 후에, 메모리 셀(MC)의 접속된 워드선(WL20, WL21, WL23 또는 WL24)의 전압이 드레인 보강 배선(DAW1, DAW2)으로부터의 커플링 노이즈에 의해 오버슈트해 버리는 것을 회피할 수 있다. 바꾸어 말하면, 시각(t4)에서는, 드레인 보강 배선(DAW1, DAW2)으로부터의 커플링 노이즈에 의한 영향을 받지 않고, 메모리 셀(MC)의 데이터를 판독할 수 있다.
또한, 본 실시 형태에 있어서도, 전술한 제3 실시 형태에서 진술한 것과 마찬가지로, 워드선(WL0)과, 워드선(WLi)과, 소스 보강 배선(SAW1, SAW2)의 아래에 설치되어 있는 워드선(WL10, WL11, WL13 및 WL14)과, 드레인 보강 배선(DAW1, DAW2)의 아래에 설치되어 있는 워드선(WL20, WL21, WL23 및 WL24)을 제외한, 워드선(WL)에 접속되어 있는 메모리 셀(MC)의 데이터를 판독할 때에, 순방향의 전압 공급 순서로 데이터 판독 동작을 행할지, 그렇지 않으면, 역방향의 전압 공급 순서로 데이터 판독을 행할지는, 임의로 설정할 수 있다. 예를 들면, 제3 실시 형태에서 진술한 것과 마찬가지로, 소스측 선택 게이트선(SGS1)에 인접하는 워드선(WL0) 뿐 만 아니라, 2개 이웃의 워드선(WL1)에 대해서도, 역방향의 전압 공급 순서로 판독 동작을 행하도록 하여도 된다. 또한, 드레인측 선택 게이트선(SGD2)에 인접하는 워드선(WLi) 뿐만 아니라, 2개 이웃의 워드선(WLi-1)에 대해서도, 순방향의 전압 공급 순서로 판독 동작을 행하도록 하여도 된다.
또한, 본 실시 형태에서는, 소스 보강 배선(SAW1, SAW2)의 바로 아래에 설치되어 있는 워드선(WL10, WL11, WL13, WL14)에 대하여 판독 동작을 행하는 경우에, 역방향의 전압 공급 순서로 전압을 공급한다고 설명했지만, 소스 보강 배선(SAW1, SAW2)의 커플링 노이즈를 받을 워드선(WL9, WL12, WL15)에 대하여 판독 동작을 행하는 경우에도, 역방향의 전압 공급 순서로 전압을 공급하도록 하여도 된다.
마찬가지 생각으로, 본 실시 형태에서는, 드레인 보강 배선(DAW1, DAW2)의 바로 아래에 설치되어 있는 워드선(WL20, WL21, WL23, WL24)에 대하여 판독 동작을 행하는 경우에, 순방향의 전압 공급 순서로 전압을 공급한다고 설명했지만, 드레인 보강 배선(DAW1, DAW2)의 커플링 노이즈를 받을 워드선(WL19, WL22, WL25)에 대하여 판독 동작을 행하는 경우에도, 순방향의 전압 공급 순서로 전압을 공급하도록 하여도 된다.
또한, 본 실시 형태에 있어서도, 전술한 제3 실시 형태와 마찬가지로, 소스측 선택 게이트선(SGS1)에 인접한 워드선(WL0)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우나, 소스 보강 배선(SAW1, SAW2)의 아래에 설치되어 있는 워드선(WL)에 접속되어 있는 메모리 셀(MC)의 데이터를 판독하는 경우에는, 소스측 선택 게이트선(SGS1, SGS2)을 승압한 후에, 드레인측 선택 게이트선(SGD1, SGD2)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다.
마찬가지로, 드레인측 선택 게이트선(SGD2)에 인접한 워드선(WLi)에 접속되어 있는 메모리 셀의 데이터를 판독하는 경우나, 드레인 보강 배선(DAW1, DAW2)의 아래에 설치되어 있는 워드선(WL)에 접속된 메모리 셀(MC)의 데이터를 판독하는 경우에는, 드레인측 선택 게이트선(SGD1, SGD2)의 전압을 승압한 후에, 소스측 선택 게이트선(SGS1, SGS2)을 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다.
[제5 실시 형태]
제5 실시 형태는, 전술한 제3 실시 형태의 변형예로서, 판독 동작시에는, 어떤 워드선(WL)에 접속되어 있는 메모리 셀(MC)을 판독하는 경우라도, 전술한 순방향의 전압 공급 순서로 전압을 공급하지만, 소스측 선택 게이트선(SGS1)과 소스측 선택 게이트선(SGS2)에 전압을 공급하는 타이밍을 어긋나게 하여, 우선 소스측 선택 게이트선(SGS1)에 전압을 공급한 후에, 소스측 선택 게이트선(SGS2)에 전압을 공급하도록 한 것이다. 그 이외의 구성은, 전술한 제3 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는, 도 13에 있어서의 소스측 선택 게이트선(SGS1)이 제1 선택 게이트선에 상당하고, 소스측 선택 게이트선(SGS2)이 본 실시 형태에 있어서의 제1 선택 게이트선을 사이에 두고, 제1 인접 워드선(WLO)과 반대측의 위치에 설치된 제2 선택 게이트선에 상당한다. 드레인측 선택 게이트선(SGD2)이 제1 인접 워드선과 반대측의 위치에 있는 워드선인 제2 인접 워드선(WLi)과 인접하는 제3 선택 게이트선에 상당한다. 드레인측 선택 게이트선(SGD1)이 본 실시 형태에 있어서의 제3 선택 게이트선을 사이에 두고, 제2 인접 워드선(WLi)과 반대측의 위치에 설치된 제4 선택 게이트선에 상당한다.
소스측 선택 트랜지스터(S11)가 본 실시 형태에 있어서의 제1 선택 트랜지스터에 상당하고, 소스측 선택 트랜지스터(S12)가 본 실시 형태에 있어서의 제2 선택 트랜지스터에 상당하고, 드레인측 선택 트랜지스터(S22)가 본 실시 형태에 있어서의 제3 선택 트랜지스터에 상당하고, 드레인측 선택 트랜지스터(S21)가 본 실시 형태에 있어서의 제4 선택 트랜지스터에 상당한다.
도 19는 본 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 워드선(WL0)에 접속되어 있는 메모리 셀(MC0)의 데이터를 판독하는 경우의 타이밍차트를 나타내는 도면이다. 또한, 이 이외의 워드선(WL1∼WLi)에 접속되어 있는 메모리 셀(MC)의 데이터를 판독하는 경우라도, 이 도 19와 마찬가지의 전압 공급 순서로 전압을 공급한다.
이 도 19에 나타낸 바와 같이 메모리 셀(MC0)의 데이터를 판독하는 경우에는, 우선, 시각(t1)에서, 드레인측 선택 게이트선(SGD1, SGD2)을 동일한 타이밍에서 0V에서 4V 정도로 승압한다. 계속해서, 시각(t2)에서, 비트선(BL)에 1V 정도의 전압을 공급한다.
다음으로, 시각(t3)에서, 워드선(WL0∼WLi)에 소정의 전압을 공급한다. 구체적으로는, 판독할 메모리 셀(MC0)에 접속된 선택 워드선(WL0)에는 판독 전압을 공급하고, 그 이외의 메모리 셀이 접속된 비선택 워드선(WL1∼WLi)에는 4V 정도의 전압을 공급한다. 계속해서, 시각(t4)에서, 소스측 선택 게이트선(SGS1)을 0V에서 4V 정도로 승압한다. 계속해서, 시각(t4’)에서, 소스측 선택 게이트선(SGS2)을 0V에서 4V 정도로 승압한다. 그리고, 비트선(BL)의 전압이 낮아지는지의 여부로, 메모리 셀의 데이터 판독을 행한다.
이 판독이 종료한 후, 시각(t5)에서, 드레인측 선택 게이트선(SGD1, SGD2)과, 워드선(WL0∼WLi)과, 소스측 선택 게이트선(SGS1, SGS2)의 전압을 0V로 방전함과 동시에, 모든 비트선(BL0∼BLj)을 쇼트한다. 시각(t6)에서, 전부 동전위로 된 비트선(BL0∼BLj)을 0V로 방전한다.
또한, 여기에서는, 이 도 19에 나타낸 전압 공급 순서를, 순방향의 전압 공급 순서라고 하기로 한다.
이상과 같이, 본 실시 형태에 따른 비휘발성 반도체 기억 장치에 따르면, 판독 동작을 순방향의 전압 공급 순서로 행할 뿐만 아니라, 워드선(WL0)과 인접하는 소스측 선택 게이트선(SGS1)을 승압한 후에, 그 외측에 있는 소스측 선택 게이트선(SGS2)을 승압하는 것으로 했다. 이 때문에, 시각(t4’)에서 소스측 선택 게이트선(SGS2)을 승압하였다고 해도, 워드선(WL0)으로의 커플링 노이즈를 최대한 억제할 수 있다.
즉, 시각(t4)에서, 소스측 선택 게이트선(SGS1)을 0V에서 4V 정도로 승압하지만, 그 때에는, 워드선(WL0)은 소스측 선택 게이트선(SGS1)으로부터의 커플링 노이즈에 의해 전압이 오버슈트한다. 그러나, 소스측 선택 게이트선(SGS2)이 아직 0V이기 때문에, 소스측 선택 게이트 트랜지스터(SG12)가 컷오프 상태이고, 이 때문에 비트선(BL)의 전압을 방전하는 메모리 셀로 되어있는 경우라도, 비트선(BL)으로 부터의 방전은 개시되지 않는다. 따라서, 워드선(WL0)의 전압의 오버슈트가 회복할 때까지 대기할 수 있어, 워드선(WL)이 원하는 판독 전압으로 된 후에, 판독 동작(비트선 방전)을 행할 수 있다.
여기에서, 본 실시 형태에서는, 도 20에 나타낸 바와 같이 소스측 선택 게이트선(SGS2)의 승압 속도를, 소스측 선택 게이트선(SGS1)의 승압 속도보다 느리게 하여도 된다. 또한, 도 21에 나타낸 바와 같이 소스측 선택 게이트선(SGS2)에 공급하는 전압을, 소스측 선택 게이트선(SGS1)에 공급하는 전압보다 낮게 하여도 된다. 또한, 도 22에 나타낸 바와 같이 소스측 선택 게이트선(SGS2)의 승압 속도를, 소스측 선택 게이트선(SGS1)의 승압 속도보다 느리게 하고, 또한, 소스측 선택 게이트선(SGS2)에 공급하는 전압을, 소스측 선택 게이트선(SGS1)에 공급하는 전압보다 낮게 하여도 된다. 이와 같이 함으로써, 소스측 선택 게이트선(SGS2)으로부터 워드선(WL0)에 부여하는 커플링 노이즈의 영향을, 더욱 억제할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되지 않고 여러 가지 변형이 가능하다. 예를 들면, 전술한 제3 실시 형태 내지 제5 실시 형태에서는, 소스측 선택 트랜지스터가 2개이고, 드레인측 선택 트랜지스터도 2개인 경우를 예로 설명했지만, 이들 선택 트랜지스터의 수는 임의로서, 3개, 4개라도 무방하며, 또한 소스측 선택 트랜지스터와 드레인측 선택 트랜지스터의 수가 상이하여도 무방하다.
또한, 전술한 제1 실시 형태 내지 제5 실시 형태에 따른 비휘발성 반도체 기억 장치는, 도 23에 도시한 바와 같이 메모리 카드(10)에 탑재하는 것이 가능하다. 즉, 비휘발성 반도체 기억 장치(20)와, 이 비휘발성 반도체 기억 장치(20)를 콘트 롤하는 컨트롤러(30)를 탑재하여, 메모리 카드(10)를 구성할 수도 있다.
또한, 전술한 실시 형태에서는, 비휘발성 반도체 기억 장치를 예로 설명했지만, 복수의 워드선과 선택 게이트선을 갖는 다른 형식의 반도체 기억 장치에 대하여도, 본 발명을 적용할 수 있다.
본 발명에 따르면, 워드선에 접속된 메모리 셀의 데이터를 판독하는 경우에 있어서의, 선택 게이트선으로의 신호 공급 순서에 변형을 가한, 반도체 기억 장치, 및 그와 같은 반도체 기억 장치를 탑재한 메모리 카드를 제공할 수 있다.

Claims (21)

  1. 제1 방향을 따라 설치되고, 제1 선택 트랜지스터의 게이트 전극이 접속되는 제1 선택 게이트선과,
    상기 제1 방향을 따라 설치되고, 제2 선택 트랜지스터의 게이트 전극이 접속되는 제2 선택 게이트선과,
    상기 제1 선택 게이트선과 상기 제2 선택 게이트선 사이에 상기 제1 방향을 따라 설치되고, 각각에 메모리 셀의 게이트 전극이 접속되는 복수의 워드선으로서, 상기 제1 선택 게이트선에 인접하는 워드선인 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 워드선이 승압되고 상기 워드선의 승압 후에 상기 제2 선택 워드선이 승압되고, 상기 제2 선택 게이트선에 인접하는 워드선인 제2 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에 상기 워드선이 승압되고 상기 워드 선이 승압된 후에 상기 제1 선택 워드선이 승압되는 복수의 워드선을 구비하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 인접 워드선에 인접하는 워드선인 제3 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 제2 선택 게이트선이 승압되고, 상기 제2 인접 워드선에 인접하는 워드선인 제4 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에 상기 제1 선택 게이트선이 승압되는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 선택 게이트선에 전기적으로 접속되고, 그 하부에 상기 워드선의 일부가 위치하고 있는 제1 보강 배선과,
    상기 제2 선택 게이트선에 전기적으로 접속되고, 그 하부에 상기 워드선의 일부가 위치하고 있는 제2 보강 배선을 더 구비하고 있으며,
    상기 제1 보강 배선의 하부에 설치되어 있는 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 제2 선택 게이트선이 승압되고, 상기 제2 보강 배선의 하부에 설치되어 있는 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에 상기 제1 선택 게이트선이 승압되는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제1 인접 워드선에 인접하는 워드선인 제3 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 제2 선택 게이트선이 승압되고, 상기 제2 인접 워드선에 인접하는 워드선인 제4 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에 상기 제1 선택 게이트선이 승압되는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제1 방향과 교차하는 방향인 제2 방향으로 배열되는 상기 메모리 셀은 소스/드레인 영역을 공유하며 직렬로 접속되어 NAND셀 유닛을 구성하고 있고,
    상기 NAND셀 유닛은 상기 제1 선택 트랜지스터를 통하여 셀 소스선에 접속되어 있고, 상기 제2 선택 트랜지스터를 통하여 비트선에 접속되어 있는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제1 방향을 따라 설치되고, 제3 선택 트랜지스터의 게이트 전극이 접속되며, 상기 제1 선택 게이트선을 사이에 두고, 상기 제1 인접 워드선과 반대측의 위치하는 제3 선택 게이트선과,
    상기 제1 방향을 따라 설치되고, 제4 선택 트랜지스터의 게이트 전극이 접속되며, 상기 제2 선택 게이트선을 사이에 두고, 상기 제2 인접 워드선과 반대측에 위치하는 제4 선택 게이트선을 더 구비하고 있으며,
    상기 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제3 선택 게이트선이 승압된 후에 상기 제4 선택 게이트선이 승압되고, 상기 제2 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제4 선택 게이트선이 승압된 후에 상기 제3 선택 게이트선이 승압되는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 워드선에 접속된 메모리 셀 내의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선 및 상기 제3 선택 게이트선이 동일한 타이밍으 로 승압되고 상기 제2 선택 게이트선 및 상기 제4 선택 게이트선이 동일한 타이밍으로 승압되는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 제1 선택 게이트선에 전기적으로 접속되고, 그 하부에 상기 워드선의 일부가 위치하고 있는 제1 보강 배선과,
    상기 제2 선택 게이트선에 전기적으로 접속되고, 그 하부에 상기 워드선의 일부가 위치하고 있는 제2 보강 배선과,
    상기 제3 선택 게이트선에 전기적으로 접속되고, 그 하부에 상기 워드선의 일부가 위치하고 있는 제3 보강 배선과,
    상기 제4 선택 게이트선에 전기적으로 접속되고, 그 하부에 상기 워드선의 일부가 위치하고 있는 제4 보강 배선을 더 구비하고 있으며,
    상기 제1 보강 배선 또는 상기 제3 보강 배선의 하부에 설치되어 있는 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선 및 상기 제3 선택 게이트선이 승압된 후에 상기 제2 선택 게이트선 및 상기 제4 선택 게이트선이 승압되고, 상기 제2 보강 배선 또는 상기 제4 보강 배선의 하부에 설치되어 있는 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선 및 상기 제4 게이트선이 승압된 후에 상기 제1 선택 게이트선 및 상기 제3 선택 게이트선이 승압되는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 워드선에 접속된 메모리 셀 내의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선 및 상기 제3 선택 게이트선이 동일한 타이밍으로 승압되고 상기 제2 선택 게이트선 및 상기 제4 선택 게이트선이 동일한 타이밍으로 승압되는 반도체 기억 장치.
  10. 제6항에 있어서, 상기 제1 내지 제4 선택 게이트선의 폭은 상기 워드선의 폭의 3배 이하인 반도체 기억 장치.
  11. 제6항에 있어서, 상기 제1 내지 제4 선택 게이트선의 폭은 상기 워드선의 폭과 실질적으로 동일한 반도체 기억 장치.
  12. 제6항에 있어서, 상기 제1 방향과 교차하는 방향인 제2 방향으로 배열되는 상기 메모리 셀은 소스/드레인 영역을 공유하며 직렬로 접속되어 NAND셀 유닛을 구성하고 있고,
    상기 NAND셀 유닛은 상기 제1 선택 트랜지스터 및 상기 제3 선택 트랜지스터를 통하여 셀 소스선에 접속되어 있고, 상기 제2 선택 트랜지스터 및 상기 제4 선택 트랜지스터를 통하여 비트선에 접속되어 있는 반도체 기억 장치.
  13. 제1 방향을 따라서 설치되고, 각각에 메모리 셀의 게이트 전극이 접속되는 복수의 워드선과,
    상기 제1 방향을 따라 설치되고, 제1 선택 트랜지스터의 게이트 전극이 접속 되는 제1 선택 게이트선과,
    상기 제1 방향을 따라 설치되고, 제2 선택 트랜지스터의 게이트 전극이 접속되며, 상기 제1 선택 게이트선을 사이에 두고, 상기 제1 선택 게이트선에 인접한 워드라인인 제1 인접 워드선과 반대측에 위치하는 제2 선택 게이트선을 구비하고,
    상기 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 워드선이 승압되고 상기 워드선이 승압된 후에 상기 제2 선택 워드선이 승압되는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 제2 선택 게이트선의 승압 속도가 상기 제1 선택 게이트선의 승압 속도에 비해 느린 반도체 기억 장치.
  15. 제13항에 있어서, 상기 제2 선택 게이트선에 제공되는 전압이 상기 제1 선택 게이트선에 제공되는 전압에 비해 낮은 반도체 기억 장치.
  16. 제13항에 있어서, 상기 제2 선택 게이트선의 승압 속도가 상기 제1 선택 게이트선의 승압 속도에 비해 느리고,
    상기 제2 선택 게이트선에 제공되는 전압이 상기 제1 선택 게이트선에 제공되는 전압에 비해 낮은 반도체 기억 장치.
  17. 제13항에 있어서, 상기 제1 방향을 따라 설치되고, 제3 선택 트랜지스터의 게이트 전극이 접속되며, 상기 제1 인접 워드선과 반대측에 위치하는 워드선인 제2 인접 워드선에 인접하는 제3 선택 게이트선과,
    상기 제1 방향을 따라 설치되고, 제4 선택 트랜지스터의 게이트 전극이 접속되며, 상기 제3 선택 게이트선을 사이에 두고, 상기 제2 인접 워드선과 반대측에 위치하는 제4 선택 게이트선을 더 구비하고 있으며,
    상기 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제3 선택 게이트선 및 상기 제4 선택 게이트선이 승압된 후에 상기 제1 선택 게이트선이 승압되고, 그 이후에 상기 제2 선택 게이트선이 승압되는 반도체 기억 장치.
  18. 제1 방향을 따라 설치되고, 제1 선택 트랜지스터의 게이트 전극이 접속되는 제1 선택 게이트선과,
    상기 제1 방향을 따라 설치되고, 제2 선택 트랜지스터의 게이트 전극이 접속되는 제2 선택 게이트선과,
    상기 제1 선택 게이트선과 상기 제2 선택 게이트선 사이에 상기 제1 방향을 따라 설치되고, 각각에 메모리 셀의 게이트 전극이 접속되는 복수의 워드선을 포함하고,
    상기 제1 선택 게이트선에 인접하는 워드선인 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 워드선이 승압되고 상기 워드선의 승압 후에 상기 제2 선택 워드선이 승압되고, 상기 제2 선택 게이트선에 인접하는 워드선인 제2 인접 워드선에 접속된 메모리 셀 의 데이터가 판독되는 경우에는, 상기 제2 선택 게이트선이 승압된 후에 상기 워드선이 승압되고 상기 워드 선이 승압된 후에 상기 제1 선택 워드선이 승압되는 반도체 기억 장치를 포함하는 메모리 카드.
  19. 제1 방향을 따라서 설치되고, 각각에 메모리 셀의 게이트 전극이 접속되는 복수의 워드선과,
    상기 제1 방향을 따라 설치되고, 제1 선택 트랜지스터의 게이트 전극이 접속되는 제1 선택 게이트선과,
    상기 제1 방향을 따라 설치되고, 제2 선택 트랜지스터의 게이트 전극이 접속되며, 상기 제1 선택 게이트선을 사이에 두고, 상기 제1 선택 게이트선에 인접한 워드라인인 제1 인접 워드선과 반대측에 위치하는 제2 선택 게이트선을 구비하고,
    상기 메모리 셀의 데이터가 판독되는 경우에는, 상기 제1 선택 게이트선이 승압된 후에 상기 워드선이 승압되고 상기 워드선이 승압된 후에 상기 제2 선택 워드선이 승압되는 반도체 기억 장치를 구비하는 메모리 카드.
  20. 제1항에 있어서, 상기 제2 선택 트랜지스터에 접속된 비트선을 더 구비하고,
    상기 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에, 상기 제1 선택 게이트선이 승압된 후, 상기 워드선이 승압되기 전에 상기 비트선이 승압되고,
    상기 제2 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에, 상 기 제2 선택 게이트선이 승압된 후, 상기 워드선이 승압되기 전에 상기 비트선이 승압되는 반도체 기억 장치.
  21. 제13항에 있어서, 상기 제2 선택 트랜지스터에 접속된 비트선을 더 구비하고,
    상기 제1 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에, 상기 제1 선택 게이트선이 승압된 후, 상기 워드선이 승압되기 전에 상기 비트선이 승압되고,
    상기 제2 인접 워드선에 접속된 메모리 셀의 데이터가 판독되는 경우에, 상기 제2 선택 게이트선이 승압된 후, 상기 워드선이 승압되기 전에 상기 비트선이 승압되는 반도체 기억 장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4417813B2 (ja) 2004-10-01 2010-02-17 株式会社東芝 半導体記憶装置及びメモリカード
JP4761872B2 (ja) * 2005-08-01 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
KR100795634B1 (ko) 2005-11-11 2008-01-17 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및메모리 카드
US7499326B2 (en) 2006-04-12 2009-03-03 Sandisk Corporation Apparatus for reducing the impact of program disturb
JP4995264B2 (ja) * 2006-04-12 2012-08-08 サンディスク コーポレイション 読み出し中におけるプログラム外乱による影響の軽減
JP2008052808A (ja) * 2006-08-24 2008-03-06 Toshiba Corp 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード
KR100851547B1 (ko) * 2006-09-29 2008-08-11 삼성전자주식회사 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치
JP4956218B2 (ja) 2007-02-15 2012-06-20 株式会社東芝 不揮発性半導体記憶装置
KR100875538B1 (ko) 2007-02-27 2008-12-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
JP2010129125A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 多値不揮発性半導体メモリ
US9111620B2 (en) 2012-03-30 2015-08-18 Micron Technology, Inc. Memory having memory cell string and coupling components
US8976594B2 (en) 2012-05-15 2015-03-10 Micron Technology, Inc. Memory read apparatus and methods
US9064551B2 (en) 2012-05-15 2015-06-23 Micron Technology, Inc. Apparatuses and methods for coupling load current to a common source
US9064577B2 (en) 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
US9865311B1 (en) 2016-07-08 2018-01-09 Micron Technology, Inc. Memory device including current generator plate
US9728266B1 (en) 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
US10176880B1 (en) 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469399A (en) * 1993-03-16 1995-11-21 Kabushiki Kaisha Toshiba Semiconductor memory, memory card, and method of driving power supply for EEPROM
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP4157269B2 (ja) * 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP3829088B2 (ja) * 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
JP4170604B2 (ja) * 2001-04-18 2008-10-22 株式会社東芝 不揮発性半導体メモリ
US6925008B2 (en) * 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
JP4417813B2 (ja) 2004-10-01 2010-02-17 株式会社東芝 半導体記憶装置及びメモリカード

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US05469339, US06044017

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Publication number Publication date
US7352625B2 (en) 2008-04-01
JP2006107577A (ja) 2006-04-20
JP4417813B2 (ja) 2010-02-17
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KR20070061508A (ko) 2007-06-13
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US20060072359A1 (en) 2006-04-06

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