KR0170708B1 - 비휘발성 메모리 소자 및 구동방법 - Google Patents

비휘발성 메모리 소자 및 구동방법 Download PDF

Info

Publication number
KR0170708B1
KR0170708B1 KR1019950044895A KR19950044895A KR0170708B1 KR 0170708 B1 KR0170708 B1 KR 0170708B1 KR 1019950044895 A KR1019950044895 A KR 1019950044895A KR 19950044895 A KR19950044895 A KR 19950044895A KR 0170708 B1 KR0170708 B1 KR 0170708B1
Authority
KR
South Korea
Prior art keywords
string
select transistor
line
select
transistor
Prior art date
Application number
KR1019950044895A
Other languages
English (en)
Other versions
KR970029871A (ko
Inventor
주경중
최정달
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950044895A priority Critical patent/KR0170708B1/ko
Publication of KR970029871A publication Critical patent/KR970029871A/ko
Application granted granted Critical
Publication of KR0170708B1 publication Critical patent/KR0170708B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 비휘발성 메모리 소자 및 그 구동 방법에 관한 것이다.
본 발명은 종래 기술의 비휘발성 메모리 소자가 모든 스트링이 하나의 소오스라인을 공통으로 사용하는데 비해 본 발명은 각각의 홀수칼럼 스트링 및 짝수칼럼 스트링으로 구분하여 소오스라인이 연결됨으로서 소오스라인의 노이즈를 감소시켜 동작의 정확성을 향상시킬 수 있으며, 2개의 스트링 마다 하나의 비트라인을 구성하기 때문에 공정마진이 크게 되고, 비트라인의 부하용량이 줄어 고집적화를 구현할 수 있다.

Description

비휘발성 메모리 소자 및 그 구동 방법
제1도는 종래 기술에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
제2도는 본 발명에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 스트링 B/L1 : 비트라인
W/L1,W/L2,W/L3,W/Ln-1,W/Ln : 워드라인
SSL1,SSL2,SSL3 : 스트링 선택라인
11,12,13,21,22,23 : 선택트랜지스터
C1,C2,C3,Cn-1,Cn : 셀트랜지스터
본 발명은 비휘발성 메모리 소자 및 그 구동 방법에 관한 것으로서 특히, 소오스라인을 금속배선으로 형성하고 홀수칼럼 및 짝수칼럼으로 구분하여 연결함으로서 노이즈를 제거한 비휘발성 메모리 소자 및 그 구동 방법에 관한 것이다.
최근 전기적으로 데이타의 소거 및 개서가 가능한 비휘발성 메모리 소자(Electrically Erasable and Programmable Read Only Memory : EEPROM)는 점점 고집적화되고 대용량화되는 추세이다. 일반적으로 비휘발성 메모리 소자를 이루는 셀트랜지스터는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)를 가지며, 연결형태에 따라 크게 NOR형과 NAND형으로 나누어진다.
상기 NOR형 비휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 메모리 셀이 마주보며 공유하여 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결되도록 구성된다. 상기의 NOR형 비휘발성 메모리 소자는 데이타를 저장시키는 경우에는 채널 핫 일렉트론(channel hot electron) 방식을 사용하고, 데이타를 소거시키는 경우에는 F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용한다. 상기와 같은 NOR형의 구조는 고집적화에 불리한 단점이 있으나 큰 셀전류로 고속화에 용이하게 대응할 수 있는 장점이 있다.
한편, 상기 NAND형 비휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 셀 스트링(cell string)이 공유하며, 하나의 셀 스트링은 복수개의 셀트랜지스터가 비트라인과 직렬로 연결되도록 구성된다. 상기 NAND형 비휘발성 메모리 소자는 콘트롤 게이트 또는 기판에 인가되는 전압에 따라 기판과 플로팅 게이트 사이에 F-N 터널링이 발생되어 데이타의 저장과 소거가 실시된다. 상기의 동작에서는 적은 셀전류를 사용하게 되어 고속화에 불리한 점이 있으나 고집적화에 유리한 장점이 있다.
결론적으로, NAND형 메모리 셀은 NOR형에 비해 집적도가 높기 때문에 메모리 소자의 대용량화를 위해서는 NAND형 메모리가 바람직하다.
이하, 종래 기술에 의한 비휘발성 메모리 소자를 첨부도면을 참조하여 상세히 설명한다.
제1도는 종래 기술에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
제1도를 참조하면, 종래 기술에 의한 비휘발성 메모리 소자는 다수의 스트링(110,120)이 동일 방향으로 2차원적으로 배열되어 이루어진다.
상기 각각의 스트링(110,120)은 스트링 선택트랜지스터(S1), 다수의 셀트랜지스터(C1, ...Cn), 소오스 선택트랜지스터(S2)가 비트라인(B/L)과 소오스라인(S/L) 사이에 직렬로 연결되어 구성된다. 상기 각 스트링(110,120)의 스트링 선택트랜지스터(S1)의 게이트는 스트링 선택라인(SSL1)에 의해 연결되고, 상기 각 스트링(110,120)을 구성하는 셀트랜지스터(C1, ...Cn)의 콘트롤 게이트는 각각 수평단위로 복수개의 워드라인(W/L1,...W/Ln)에 의해 연결되고, 상기 각 스트링(110,120)의 소오스 선택트랜지스터(S2)의 게이트는 소오스 선택라인(SSL2)에 의해 연결된다.
상기 각 스트링(110,120)의 스트링 선택트랜지스터(S1) 및 소오스 선택트랜지스터(S2)는 채널증가형(Enhancement mode) NMOS로 구성된다.
상기와 같은 종래의 비휘발성 메모리 소자는 하나의 바디(BODY)상에 형성되어 모든 스트링(110,120이 상기 바디(BODY)를 공통으로 사용하고, 모든 스트링(110,120)은 N+ 확산(diffusion)으로 된 공통 소오스라인(S/L)에 상호 연결되고, 상기 공통 소오스라인(S/L)은 비트라인과 평행하게 배치된 바이패스라인(bypass line)으로 상호 연결된다.
이하, 상기와 같이 이루어지는 종래의 NAND형 비휘발성 메모리 소자의 동작을 상세히 설명한다.
종래 기술의 프로그램(program) 동작은 상기 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 동시에 연결된 제1 셀트랜지스터(C1)를 프로그램 시키는 경우는 먼저 선택된 제1 비트라인(B/L1)에 0[V]를 인가하고, 상기 스트링 선택라인(SSL1)에 Vcc를 인가하여 상기 각 스트링(110,120)의 스트링 선택트랜지스터(S1)를 온(on) 시키고, 상기 소오스 선택라인(SSL2)에는 0[V]를 인가하여 상기 각 스트링(110,120)의 소오스 선택트랜지스터(S2)를 오프(off)시킨다.
그후, 상기 공통된 바디(BODY)에는 0[V]를 인가하고, 상기 선택된 제1 워드라인(W/L1)에는 18[V]의 프로그램 전압(Vpgm)을 인가하여 상기 제1 셀트랜지스터(C1)의 기판(substrate)에서 플로팅 게이트로 전자가 이동하도록 F-N 터널링을 발생시킨다.
여기서, 비선택된, 워드라인(W/L2,W/Ln)에는 패스전압(Vpass)을 인가하여 비선택된 셀트랜지스터(C2,Cn)에서 터널링이 발생하지 않도록 한다.
한편, 비선택된 제2 비트라인(B/L2)에는 Vcc를 인가한다. 그 이유는 상기 비선택된 제2 비트라인(B/L2) 및 제1 워드라인(W/L1)에 연결되는 셀트랜지스터(C1)의 콘트롤 게이트에 프로그램 전압(Vpgm)이 인가됨에 따라 채널전압 및 소오스/드레인전압은 비선택된 워드라인(W/L2,W/Ln)의 패스전압(Vpass)과 선택된 워드라인(W/L1)의 프로그램 전압(Vpgm)에 의해 유발되는 용량성 결합(capacitance coupling)으로 인해 Vcc - 스트링 선택트랜지스터(S1)의 문턱전압으로 상승(boosting)되기 때문에 비선택된 셀트랜지스터(C1)에서 터널링이 발생하지 않도록 하기 위함이다.
상기 패스전압(Vpass)은 10[V]를 사용한다.
종래 기술의 읽기(READ) 동작은 상기 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 동시에 연결된 제1 셀트랜지스터(C1)가 프로그램되어 있는지를 읽기 위해서는, 먼저 스트링 선택라인(SSL1) 및 소오스 선택라인(SSL2)에는 Vcc를 인가하여 상기 스트링 선택트랜지스터(S1) 및 소오스 선택트랜지스터(S2)를 온(on) 시키고, 상기 선택된 제1 비트라인(B/L1)에는 특정한 읽기전압(Vread)을 인가한 후 상기 소오스라인(S/L)에 0[V]를 인가한다.
그후, 상기 바디(BODY)에는 0[V]를 인가하고, 선택된 제1 워드라인(W/L1)에 0[V]를 인가하고, 비선택된 워드라인(W/L2,W/Ln)에는 Vcc를 인가하여 비선택된 셀트랜지스터(C2,Cn)를 턴온(turn-on)시킨다. 이때, 상기 제1 셀트랜지스터(C1)가 온(on)되는지에 따라 즉, 전류의 흐름이 발생되는지에 따라 1 또는 0의 상태를 구별한다.
종래 기술의 소거(ERASE) 동작은 상기 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 동시에 연결된 제1 셀트랜지스터(C1)의 프로그램 된 상태를 소거하는 경우에 상기 선택된 제1 셀트랜지스터(C1)가 연결되는 제1 워드라인(W/L1)에는 0[V]를 인가하고, 상기 바디(BODY)에는 20V의 소거전압(Verase)을 인가함으로서 상기 제1 셀트랜지스터(C1)의 플로팅 게이트에서 전자가 방출되어 정공(hole)이 모이는 F-N 터널링이 발생되어 소거가 수행된다. 이때, 그 외의 제어라인은 플로팅(floasting) 시킨다.
한편, 종래 기술의 스탠바이(STANDBY) 동작은, 상기 바디(BODY)에 0[V]를 인가하고, 그 외의 제어라인은 플로팅시킴으로서 현재의 상태를 유지한다.
상기와 같은 종래 기술의 비휘발성 메모리 소자는 이미 앞에서 설명한 N+ 확산된 공통 소오스라인(S/L)이 비트라인(B/L)과 평행하게 배치된 바이패스라인으로 다른 낸드 유니트(NAND unit)들과 연결되어 상기 바이패스라인의 피치(pitch)가 증가할수록 공통 소오스라인(S/L)의 저항이 증가하여 프로그램 실시 후 비트 바이 비트(bit-by-bit)로 프로그램 검증(verify) 동작시 상기 공통 소오스라인(S/L)의 노이즈(noise)를 유발하여 프로그램된 셀트랜지스터의 문턱전압 산포가 커지는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 각 스트링의 소오스라인을 금속으로 배선하고 짝수칼럼 끼리 및 홀수칼럼 끼리 구분하여 연결시킴으로서 노이지를 제거하는 비휘발성 메모리 소자를 제공함에 있다.
본 발명의 다른 목적은 상기와 같은 비휘발성 메모리 소자의 동작이 정확하게 수행되도록 하는 데 적합한 비휘발성 메모리 소자의 구동방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치하여 구성되는 스트링블록이 하나의 바디(BODY)에 2차원적으로 배열된 비휘발성 메모리 소자에 있어서;
상기 각각의 스트링블록은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인이 순차로 직렬연결된 제1 스트링과; 상기 제1 스트링의 비트라인을 공유하여 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차로 직렬연결된 제2 스트링과; 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과; 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인을 포함하여 구성되고,
각 스트링블록의 제1 스트링의 일단을 공통으로 접속하는 제1 공통소오스라인과, 각 스트링블록의 제2 스트링의 일단을 공통으로 접속하는 제2 공통소오스라인이 구비된 것을 특징으로 하는 비휘발성 메모리 소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 스트링의 제1 선택트랜지스터와 제2 스트링의 제4 선택트랜지스터는 채널증가형(enhancement mode) NMOS로 구성된다.
또한, 상기 제3 선택트랜지스터 및 제5 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제2 선택트랜지스터 및 제6 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성된다. 이때, 상기 제2 선택트랜지스터 및 제6 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제3 선택트랜지스터 및 제5 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성될 수도 있다.
상기 제1 공통소오스라인 및 제2 공통소오스라인은 N형이고, 상기 바디는 P형을 사용한다. 상기 비트라인 및 제1,2 공통소오스라인은 금속(metal)으로 형성된다. 이때, 상기 비트라인은 폴리사이드(polycide)등의 내열성 금속(refractory metal)으로 형성되고, 상기 제1,2 공통소오스라인은 알루미늄(aluminum)으로 형성된다.
또한, 본 발명의 다른 목적을 달성하기 위한 상기의 구성을 갖는 비휘발성 메모리 소자의 구동방법은,
선택된 스트링블록의 비트라인에 0V를 인가하는 동시에 비선택된 스트링블록의 비트라인에는 프로그램 방지전압을 인가한 후 제1 스트링 또는 제2 스트링을 선택하고, 바디(BODY)에는 0V를 인가하는 동시에 선택된 셀트랜지스터에 연결된 워드라인에는 셀트랜지스터의 채널에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하고, 비선택된 워드라인에는 패스전압을 인가시킴으로서 프로그램 동작을 수행하고,
선택된 셀트랜지스터에 연결된 워드라인에는 0V를 인가하는 동시에 바디(BODY)에는 셀트랜지스터의 플로팅 게이트에서 채널영역으로 터널링이 발생하도록 소거전압을 인가하고, 그외의 제어라인은 플로팅시킴으로서 소거동작을 수행하고,
선택된 스트링블록의 비트라인에 Vcc를 인가하는 동시에 비선택된 스트링블록의 비트라인은 플로팅시킨 후 제1 스트링 또는 제2 스트링을 선택하고, 바디(BODY) 및 선택된 워드라인에는 0[V]를 인가하고, 비선택된 워드라인에는 소정의 읽기전압을 인가하고, 상기 제1 공통소오스라인 및 제2 공통소오스라인에는 0[V]를 인가시킴으로서 읽기동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 프로그램 동작시 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제2 스트링선택라인에는 0[V]를 인가하는 동시에 상기 제3 스트링선택라인에는 Vcc를 인가하고, 상기 제1 공통소오스라인과 제2 공통소오스라인에는 0[V]를 인가하거나 플로팅시키고; 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인에는 Vcc를 인가하는 동시에 상기 제2 스트링선택라인 및 제3 스트링선택라인에는 0[V]를 인가하고, 상기 제1 공통소오스라인과 제2 공통소오스라인에는 0[V]를 인가하거나 플로팅시킨다.
상기 프로그램 방지전압으로 Vcc를 사용하고, 상기 패스전압으로 10[V]를 사용한다.
상기 읽기동작시 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제3 스트링선택라인에는 읽기전압(Vread)을 인가하는 동시에 상기 제2 스트링선택라인에는 0[V]를 인가하고, 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제2 스트링선택라인에는 읽기전압(Vread)을 인가하는 동시에 상기 제3 스트링선택라인에는 0[V]를 인가한다.
결국, 상기와 같이 종래 기술의 비휘발성 메모리 소자가 모든 스트링이 하나의 소오스라인을 공통으로 사용하는데 비해 본 발명은 각각의 홀수칼럼 스트링 및 짝수칼럼 스트링으로 구분하여 소오스라인이 연결됨으로서 소오스라인의 노이즈를 감소시켜 동작의 정확성을 향상시킬 수 있는 효과가 있다.
또한, 2개의 스트링 마다 하나의 비트라인을 구성하기 때문에 공정마진이 크게 되고, 비트라인의 부하용량이 줄어 고집적화를 구현할 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 의한 비휘발성 메모리 소자의 일부를 나타내는 등가회로도이다.
제2도를 참조하면, 본 발명의 비휘발성 메모리 소자는 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치하여 구성되는 스트링블록(A)이 하나의 바디(BODY)에 2차원적으로 배열되어 이루어진다.
상기 각 스트링블록(A)은 하나의 비트라인(B/L1)에 연결되어 서로 반대방향으로 나란히 위치하는 제1 스트링(10) 및 제2 스트링(20)을 포함한다.
상기 제1 스트링(10)은 제1 소오스라인(S/L1)과, 제1 선택트랜지스터(11), 다수의 셀트랜지스터(C1,C2,...Cn), 제2 선택트랜지스터(12), 제3 선택트랜지스터(13), 비트라인(B/L1)이 순차적으로 직렬 연결되어 구성된다.
상기 제2 스트링(20)은 상기 제1 스트링(10)과 비트라인(B/L1)을 공유하여 제4 선택트랜지스터(21), 다수의 셀트랜지스터(C1,C2,...Cn), 제5 선택트랜지스터(22), 제6 선택트랜지스터(23), 제2 소오스라인(S/L2)이 순차적으로 직렬 연결되어 구성된다.
상기 제1 선택트랜지스터(11)의 게이트와 제4 선택트랜지스터(21)의 게이트는 제1 스트링선택라인(SSL1)에 의해 연결되고, 상기 제2 선택트랜지스터(12)의 게이트와 제5 선택트랜지스터(22)의 게이트는 제2 스트링선택라인(SSL2)에 의해 연결되고, 상기 제3 선택트랜지스터(13)의 게이트와 제6 선택트랜지스터(23)의 게이트는 제3 스트링선택라인(23)에 의해 연결되고, 상기 제1 스트링(10) 및 제2 스트링(20)의 각 셀트랜지스터(C1,C2,...Cn)의 콘트롤 게이트는 수평단위로 워드라인(W/L1,...W/Ln)에 의해 수평단위로 연결된다.
상기 각 스트링블록(A)의 제1 스트링(10)의 제1 소오스라인(S/L1)은 제1 공통소오스라인(CBL1)에 의해 공통으로 접속되고, 상기 각 스트링블록(A)의 제2 스트링(20)의 제2 소오스라인(S/L2)은 제2 공통소오스라인(CBL2)에 의해 공통으로 접속된다.
상기 제1 스트링(10)의 제1 선택트랜지스터(11)와 제2 스트링(20)의 제4 선택트랜지스터(21)는 채널증가형(enhancement mode) NMOS로 구성된다.
상기 제1 스트링(10)의 제3 선택트랜지스터(13)는 채널증가형(enhancement mode) NMOS, 제2 선택트랜지스터(12)는 채널공핍형(depletion mode) NMOS로 구성되고, 그와 동시에 상기 제2 스트링(20)의 제5 선택트랜지스터(22)는 채널증가형(enhancement mode) NMOS, 제6 선택트랜지스터(23)는 채널공핍형(depletion mode) NMOS로 구성된다.
상기 제1,2 공통소오스라인(CBL1,CBL2)은 비트라인(B/L1)과 다른 배선층에서 상기 비트라인(B/L)과 직교하고, 워드라인과 평행하게 확장되어 형성된다. 이때, 상기 제1,2 공통소오스라인(CBL1,CBL2)은 N형이고, 바디(BODY)는 P형이다.
상기 비트라인(B/L)은 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성되고, 상기 소오스라인(S/L1,S/L2)은 알루미늄(aluminum)으로 형성된다.
상기 셀트랜지스터들을 플로팅 게이트와 콘트롤 게이트를 갖는 플래시 메모리 셀트랜지스터 또는 마스크 롬(MASK ROM) 셀트랜지스터가 사용된다.
이하, 상기와 같은 구성을 갖는 본 발명에 의한 비휘발성 메모리 소자의 구동방법을 상세히 설명한다.
1. 프로그램(program) 동작
본 발명의 프로그램 동작은 상기 제1 스트링선택라인(SSL1) 및 제2 스트링선택라인(SSL2) 및 제3 스트링선택라인(SSL3)에 특정의 전압을 인가시켜 원하는 스트링을 선택한 후 선택된 비트라인에는 0V를 인가하고, 선택된 워드라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하도록 프로그램 전압(Vpgm)을 인가하여 프로그램 동작을 수행한다. 이때, 비선택된 비트라인에는 Vcc 또는 프로그램 방지전압(Vpi)을 인가하고, 비선택된 워드라인에는 패스전압(Vpass)을 인가하고, 바디(BODY)에는 0V를 인가한다.
상기 프로그램 동작에서 스트링의 선택시 예를 들어 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인(SSL1) 및 제2 스트링선택라인(SSL2)에 0[V]를 인가하고, 제3 스트링선택라인(SSL3)에 Vcc를 인가시켜 상기 제1 스트링의 제1 선택트랜지스터는 턴온시키는 동시에 제2 선택트랜지스터 및 제3 선택트랜지스터는 턴오프시킨다. 또한, 제1 공통소오스라인과 제2 공통소오스라인에는 0[V]를 인가하거나 플로팅시킨다.
또한, 제2 스트링을 선택하는 경우는 제1 스트링선택라인에 Vcc를 인가하고, 제2 스트링선택라인 및 제3 스트링선택라인에는 0[V]를 인가시킨다.
예를 들어 설명하면, 상기 제1 스트링(10)의 제1 셀트랜지스터(C1)를 프로그램 시키는 경우, 먼저 선택된 비트라인(B/L1)에는 0[V]를 인가하고, 상기 제1 스트링 선택라인(SSL1)에는 0[V]를 인가하여 상기 제1 선택트랜지스터(11) 및 제4 선택트랜지스터(21)를 오프(off)시킨다. 이때, 상기 제2 스트링 선택라인(SSL2)에는 0[V]를 인가하는 동시에 상기 제3 스트링 선택라인(SSL3)에 Vcc를 인가하여 상기 제2 선택트랜지스터(12) 및 제3 선택트랜지스터(13)를 온(on) 시키는 동시에 상기 제5 선택트랜지스터(22) 및 제6 선택트랜지스터(23)를 오프(off) 시킨다.
그후, 제1 워드라인(W/L1)을 통해 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에 약 18[V]의 프로그램 전압(Vpgm)을 인가하는 동시에 상기 바디(BODY)에는 0[V]를 인가하여 상기 제1 셀트랜지스터(C1)에서 채널영역에서 플로팅 게이트로 전자가 이동하는 F-N 터널링을 발생시킨다. 이때, 상기 제1 워드라인(W/L1)에 인가되는 프로그램 전압(Vpgm)에 의해 다른 스트링블록(A)에서 프로그램 동작이 수행되는 것을 방지하기 위하여 비선택된 비트라인에는 Vcc나 약 7[V]의 프로그램 방지전압(Vpi)을 인가한다.
상기와 같은 프로그램 전압조건하에서 선택된 비트라인(B/L1)에 종속되고 비선택된 워드라인(W/L2,....W/Ln)에 연결된 셀트랜지스터는 채널전압이 0[V]가 되나 상기 비선택된 워드라인(W/L2,....W/Ln)에 F-N 터널링이 발생하지 않을 정도의 비교적 낮은 전압(10V)이 인가되므로 프로그램이 방지되고,
상기 비선택된 비트라인(B/L2)에 종속되고 선택된 워드라인(W/L1)에 연결된 셀트랜지스터는 스트링 양단의 선택트랜지스터가 오프(off) 상태가 되고 비선택된 워드라인(W/L2,....W/n)에 인가된 패스전압(Vpass)과 선택된 워드라인(W/L1)에 인가된 프로그램 전압(Vpgm)에 의해 유발되는 용량성 결합(capacitive coupling)으로 인해 비선택된 셀트랜지스터의 채널전압과 소오스/드레인 전압이 Vcc-스트링 선택트랜지스터의 문턱전압 이상의 전압으로 승압(boosting) 됨으로서 프로그램이 방지된다.
2. 소거(erase) 동작
본 발명의 소거동작은 블록단위로 행하며, 하나의 블록은 제1 스트링 선택라인(SSL1)과 제2 스트링 선택라인(SSL2) 및 제3 스트링 선택라인(SSL3) 사이의 모든 셀 트랜지스터를 포함하여 구성된다. 상기 소거동작은 선택된 블록의 스트링 내 모든 워드라인에는 0[V]를 인가하고, 그 이외의 모든 제어라인은 플로팅시키고, 바디(BODY)에는 20[V]의 소거전압(Verase)을 인가한다. 그에 따라 선택된 블록 내의 모든 셀트랜지스터의 플로팅 게이트에서 채널영역으로 전자가 이동되는 F-N 터널링이 발생되어 수행된다.
3. 읽기(read) 동작
본 발명의 읽기 동작은 선택된 스트링블록의 비트라인에 Vcc를 인가하는 동시에 비선택된 스트링블록의 비트라인은 플로팅시킨 후 제1 스트링 또는 제2 스트링을 선택하고, 바디(BODY) 및 선택된 워드라인에는 0[V]를 인가하고, 비선택된 워드라인에는 소정의 읽기전압을 인가하고, 상기 제1 공통소오스라인 및 제2 공통소오스라인에는 0[V]를 인가시킴으로서 수행된다.
예를 들어 제1 스트링(10)의 제1 셀트랜지스터(C1)에 저장된 정보를 읽기 위해서는, 먼저 제1 스트링 선택라인(SSL1) 및 제3 스트링 선택라인(SSL3)에는 읽기전압(Vread)을 인가하고, 제2 스트링 선택라인(SSL2)에는 0[V]를 인가한다. 그후 비트라인(B/L1)에는 Vcc를 인가하고, 제1 워드라인(W/L1)에는 0[V]를 인가하고, 그외의 나머지 워드라인(W/L2,...W/Ln)에는 읽기전압(Vreas)을 인가하고, 바디(BODY)에는 0[V]를 인가한다.
상기 제1 공통소오스라인(CBL1) 및 제2 공통소오스라인(CBL2)에는 0[V]를 인가한다.
4. 스탠바이(standby) 동작
본 발명의 스탠바이 동작은, 바디(BODY)에 0[V]를 인가하고, 그외의 제어라인은 플로팅시킴으로서 현재의 상태를 유지한다.
상기와 같은 본 발명의 동작은 하기의 표 1로 요약할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 메모리 소자 및 그 구동방법은 소오스라인이 금속배선으로 이루어지고 홀수칼럼 및 짝수칼럼을 구분하여 연결되기 때문에 상기 소오스라인의 저항이 감소하여 소오스라인의 노이즈에 의한 오동작을 방지할 수 있으며 고집적화된 셀트랜지스터의 문턱전압 산포를 방지할 수 있는 효과가 있다.
또한, 2개의 스트링 마다 하나의 비트라인을 구성하기 때문에 공정마진이 크게 되고, 비트라인의 부하용량이 줄어 고집적화를 용이하게 구현할 수 있는 효과가 있다.

Claims (19)

  1. 하나의 비트라인(bit line)에 연결된 2개의 스트링이 서로 반대방향으로 나란히 위치하여 구성되는 스트링블록이 하나의 바디(BODY)에 2차원적으로 배열된 비휘발성 메모리 소자에 있어서; 상기 각각의 스트링블록은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인이 순차로 직렬연결된 제1 스트링과; 상기 제1 스트링의 비트라인을 공유하여 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차로 직렬연결된 제2 스트링과; 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과; 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인을 포함하여 구성되고, 각 스트링블록의 제1 스트링의 일단을 공통으로 접속하는 제1 공통소오스라인과, 각 스트링블록의 제2 스트링의 일단을 공통으로 접속하는 제2 공통소오스라인이 구비된 것을 특징으로 하느 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 제1 스트링의 제1 선택트랜지스터와 제2 스트링의 제4 선택트랜지스터는 채널증가형(enhancement mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 제1 스트링의 제3 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제2 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성되고, 그와 동시에 상기 제2 스트링의 제5 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제6 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 제1 스트링의 제2 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제3 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성되고, 그와 동시에 상기 제2 스트링의 제6 선택트랜지스터는 채널증가형(enhancement mode) NMOS, 제5 선택트랜지스터는 채널공핍형(depletion mode) NMOS로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1항에 있어서, 상기 제1 공통소오스라인 및 제2 공통소오스라인은 N형이고, 상기 바디는 P형인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1항에 있어서, 상기 비트라인 및 제1,2 공통소오스라인은 금속(metal)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 비트라인은 폴리사이드(polycide) 등의 내열성 금속(refractory metal)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제6항에 있어서, 상기 제1,2 공통소오스라인은 알루미늄(aluminum)으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제1항에 있어서, 상기 셀트랜지스터들은 플로팅 게이트와 콘트롤 게이트를 갖는 플래시 메모리 셀트랜지스터를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제1항에 있어서, 상기 셀트랜지스터들은 마스크 롬(MASK ROM) 셀트랜지스터를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되는 제1 스트링과; 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결되는 제2 스트링과; 상기 제1 선택트랜지스터 및 제4 선택트랜지스어의 게이트를 연결하는 제1 스트링선택라인과; 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인으로 구성되는 스트링블록이 2차원적으로 배열되고, 각 스트링블록의 제1 스트링의 일단을 연결하는 제1 공통소오스라인과, 각 스트링블록의 제2 스트링의 일단을 연결하는 제2 공통소오스라인을 포함하여 이루어지는 비휘발성 메모리 소자의 구동방법에 있어서; 선택된 스트링블록의 비트라인에 0V를 인가하는 동시에 비선택된 스트링블록의 비트라인에는 프로그램 방지전압을 인가한 후 제1 스트링 또는 제2 스트링을 선택하고, 바디(BODY)에는 0V를 인가하는 동시에 선택된 셀트랜지스터에 연결된 워드라인에는 셀트랜지스터의 채널에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하고, 비선택된 워드라인에는 패스전압이 인가됨으로서 프로그램 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  12. 제11항에 있어서, 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제2 스트링선택라인에는 0[V]를 인가하는 동시에 상기 제3 스트링선택라인에는 Vcc를 인가하고, 상기 제1 공통소오스라인과 제2 공통소오스라인에는 0[V]를 인가하거나 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  13. 제11항에 있어서, 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인에는 Vcc를 인가하는 동시에 상기 제2 스트링선택라인 및 제3 스트링선택라인에는 0[V]를 인가하고, 상기 제1 공통소오스라인과 제2 공통소오스라인에는 0[V]를 인가하거나 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  14. 제11항에 있어서, 상기 프로그램 방지전압으로 Vcc를 사용하는 것을 특징으로 하느 비휘발성 메모리 소자의 구동방법.
  15. 제11항에 있어서, 상기 패스전압으로 10[V]를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  16. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되는 제1 스트링과; 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결되는 제2 스트링과; 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과; 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인으로 구성되는 스트링블록이 2차원적으로 배열되고, 각 스트링블록의 제1 스트링의 일단을 연결하는 제1 공통소오스라인과, 각 스트링블록의 제2 스트링의 일단을 연결하는 제2 공통소오스라인을 포함하여 이루어지는 비휘발성 메모리 소자의 구동방법에 있어서; 선택된 스트링블록내의 워드라인에는 0V를 인가하는 동시에 바디(BODY)에는 셀트랜지스터의 플로팅 게이트에서 채널영역으로 터널링이 발생하도록 소거전압을 인가하고, 그외의 제어라인은 플로팅시킴으로서 소거동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  17. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터, 제3 선택트랜지스터, 비트라인(bit line)이 순차적으로 직렬 연결되는 제1 스트링과; 상기 제1 스트링과 공유되는 비트라인, 제4 선택트랜지스터, 다수의 셀트랜지스터, 제5 선택트랜지스터, 제6 선택트랜지스터가 순차적으로 직렬 연결하는 제2 스트링과; 상기 제1 선택트랜지스터 및 제4 선택트랜지스터의 게이트를 연결하는 제1 스트링선택라인과; 상기 제2 선택트랜지스터 및 제5 선택트랜지스터의 게이트를 연결하는 제2 스트링선택라인과; 상기 제3 선택트랜지스터 및 제6 선택트랜지스터의 게이트를 연결하는 제3 스트링선택라인과; 상기 제1 스트링 및 제2 스트링의 각 셀트랜지스터의 콘트롤 게이트를 수평단위로 연결하는 다수의 워드라인으로 구성되는 스트링블록이 2차원적으로 배열되고, 각 스트링블록의 제1 스트링의 일단을 연결하는 제1 공통소오스라인과, 각 스트링블록의 제2 스트링의 일단을 연결하는 제2 공통소오스라인을 포함하여 이루어지는 비휘발성 메모리 소자의 구동방법에 있어서; 선택된 스트링블록의 비트라인에 Vcc를 인가하는 동시에 비선택된 스트링블록의 비트라인은 플로팅시킨 후 제1 스트링 또는 제2 스트링을 선택하고, 바디(BODY) 및 선택된 워드라인에는 0[V]를 인가하고, 비선택된 워드라인에는 소정의 읽기전압을 인가하고, 상기 제1 공통소오스라인 및 제2 공통소오스라인에는 0[V]를 인가시킴으로서 읽기동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  18. 제17항에 있어서, 제1 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제3 스트링선택라인에는 읽기전압(Vread)을 인가하는 동시에 상기 제2 스트링선택라인에는 0[V]를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
  19. 제17항에 있어서, 제2 스트링을 선택하는 경우는 상기 제1 스트링선택라인 및 제2 스트링선택라인에는 읽기전압(Vread)을 인가하는 동시에 상기 제3 스트링선택라인에는 0[V]를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
KR1019950044895A 1995-11-29 1995-11-29 비휘발성 메모리 소자 및 구동방법 KR0170708B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950044895A KR0170708B1 (ko) 1995-11-29 1995-11-29 비휘발성 메모리 소자 및 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950044895A KR0170708B1 (ko) 1995-11-29 1995-11-29 비휘발성 메모리 소자 및 구동방법

Publications (2)

Publication Number Publication Date
KR970029871A KR970029871A (ko) 1997-06-26
KR0170708B1 true KR0170708B1 (ko) 1999-03-30

Family

ID=19436532

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950044895A KR0170708B1 (ko) 1995-11-29 1995-11-29 비휘발성 메모리 소자 및 구동방법

Country Status (1)

Country Link
KR (1) KR0170708B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100449953B1 (ko) * 2002-05-16 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 장치의 셀어레이
US8154924B2 (en) 2008-08-14 2012-04-10 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method
KR101469106B1 (ko) * 2008-07-02 2014-12-05 삼성전자주식회사 3차원 반도체 장치, 그 동작 방법 및 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4113211B2 (ja) * 2005-07-27 2008-07-09 株式会社東芝 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100449953B1 (ko) * 2002-05-16 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 장치의 셀어레이
KR101469106B1 (ko) * 2008-07-02 2014-12-05 삼성전자주식회사 3차원 반도체 장치, 그 동작 방법 및 제조 방법
US8154924B2 (en) 2008-08-14 2012-04-10 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method

Also Published As

Publication number Publication date
KR970029871A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
KR0170707B1 (ko) 비휘발성 메모리 소자 및 그 구동 방법
US6999363B2 (en) Non-volatile memory with test rows for disturb detection
US7263000B2 (en) NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase
KR0170714B1 (ko) 낸드형 플래쉬 메모리 소자 및 그 구동방법
US5457652A (en) Low voltage EEPROM
US7269063B2 (en) Floating gate memory with split-gate read transistor and split gate program transistor memory cells and method for making the same
JP3843187B2 (ja) ナンドタイプセルアレーを含む不揮発性メモリ装置のプログラム方法
US7457160B2 (en) Methods of applying read voltages in NAND flash memory arrays
JP3652453B2 (ja) 半導体メモリ装置
JP2001176284A (ja) ナンド型フラッシュメモリ素子及びその駆動方法
US6205059B1 (en) Method for erasing flash electrically erasable programmable read-only memory (EEPROM)
JP2004303396A (ja) Ｎａｎｄフラッシュメモリテスト構造及びｎａｎｄフラッシュメモリチャネル電圧測定方法
US6141255A (en) 1 transistor cell for EEPROM application
KR100276653B1 (ko) 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법
KR0170708B1 (ko) 비휘발성 메모리 소자 및 구동방법
US6178117B1 (en) Background correction for charge gain and loss
KR100193449B1 (ko) 분리된 소오스 라인을 가지는 비휘발성 기억소자
KR0165468B1 (ko) 반도체 메모리소자 및 그 제조방법 및 그 구동방법
US5920509A (en) Nonvolatile semiconductor memory device capable of conditioning over-erased memory cells
JPH0770627B2 (ja) 不揮発性半導体メモリ
JPH04205894A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050909

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee