KR0170714B1 - 낸드형 플래쉬 메모리 소자 및 그 구동방법 - Google Patents

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KR0170714B1 KR1019950052706A KR19950052706A KR0170714B1 KR 0170714 B1 KR0170714 B1 KR 0170714B1 KR 1019950052706 A KR1019950052706 A KR 1019950052706A KR 19950052706 A KR19950052706 A KR 19950052706A KR 0170714 B1 KR0170714 B1 KR 0170714B1
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Abstract

본 발명은 NAND형 플래쉬 메모리소자 및 그 구동방법에 관해 개시한다. 본 발명에 의한 NAND형 플래쉬 메모리 소자는 비트라인 콘택과 소오스 라인사이에 제1 스트링과 제2 스트링, 제1 스트링 선택라인과 제2 스트링 선택라인, 복수개의 워드라인들 및 제1 소오스 선택라인과 제2 소오스 선택라인을 구비한다. 이에 따라 제1 소오스 선택 트랜지스터의 게이트 전극 및 제3 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 소오스 선택라인과 제2 소오스 선택 트랜지스터의 게이트 전극 및 제4 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 소오스 선택라인 각각의 소정의 전압을 인가함으로써 선택된 셀 트랜지스터를 프로그램시킬 때 이와 이웃한 비선택된 셀 트랜지스터가 함께 프로그램되는 현상을 방지할 수 있다.

Description

낸드형 플래쉬 메모리 소자 및 그 구동방법
제1도는 종래 기술에 의한 NAND형 플래쉬 메모리소자의 셀 레이아웃(layout)도이다.
제2도는 제1도의 등가회로도이다.
제3도는 본 발명의 실시예에 의한 NAND형 플래쉬 메모리소자의 셀 레이아웃도이다.
제4도는 제3도의 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
40a, 41a : 제2 및 제3 스트링 선택트랜지스터
40b, 41b : 제2 및 제3 소오스 선택트랜지스터
42 : 비트콘택 B/L : 비트라인
S/L : 소오스 라인 S1, S2 : 제1 및 제2 활성영역
본 발명은 비휘발성 메모리 소자 및 그 구동방법에 관한 것으로, 특히 NAND형 플래쉬 메모리소자 및 그 구동방법에 관한 것이다.
여러 가지의 ROM 소자들 중에 메모리 셀에 정보를 전기적으로 프로그램시키거나 지울 수 있는 비휘발성 메모리 소자, 즉 플래쉬 메모리 소자(flash memory device)는 컴퓨터 또는 메모리 카드 등에 널리 사용되고 있다.
일반적으로 플래쉬 메모리 소자의 셀에 해당하는 셀 트랜지스터는 전하는 저장시키는 플로팅 게이트(floating gate)와 상기 플로팅 게이트에 소정의 전압을 유기시키는(inducing) 콘트롤 게이트(control gate)를 가지며, 정보를 전송시키는 수단인 비트라인과 연결된다. 상기 플래쉬 메모리 소자는 비트라인의 연결형태에 따라 크게 NOR형과 NAND형으로 나누어진다.
상기 NOR형 플래쉬 메모리 소자는 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결된 구조를 가지며, 메모리 셀에 정보를 저장(program)시키는 경우에는 채널 핫 일렉트론(channel hot electron) 현상을 이용하고, 정보를 소거(erase)시키는 경우네느 F-N 터널링(Flowler-Nordheim tunneling) 현상을 이용한다. 이와 같이 NOR 형 플래쉬 메모리 소자의 비트라인은 각각의 메모리 셀과 병렬로 연결되어 있으므로 큰 셀 전류를 얻을 수 있는 반면에 셀 어레이 영역이 차지하는 면적이 크다. 따라서, NOR형 플래쉬 메모리 소자는 동작속도가 빠른 반면에 고집적 플래쉬 메모리 소자에 적합하지 않은 문제점이 있다.
한편, 상기 NAND형 플래쉬 메모리 소자는 비트라인 콘택홀을 통하여 하나의 비트라인에 복수의 셀 스트링이 연결되며, 하나의 셀 스트링은 복수개의 셀 트랜지스터가 직렬로 연결된다. 상기 NAND형 플래쉬 메모리 소자는 셀 트랜지스터의 콘트롤 게이트 및 셀 트랜지스터의 드레인 영역에 인가되는 전압의 극성에 따라 전하가 기판 및 플로팅 게이트 사이에 개재된 터널 산화막을 통과하는 F-N 터널링 현상을 이용하여 정보를 저장하거나 소거시킨다.
상기 NAND형 플래쉬 메모리 소자는 비트라인에 복수의 셀 트랜지스터가 직렬로 연결되어 있으므로 NOR형 플래쉬 메모리 소자에 비하여 셀 전류가 작다. 따라서, NOR형 플래쉬 메모리 소자에 비하여 동작속도가 느린 반면에, 집적도를 향상시킬 수 있는 장점이 있다.
결론적으로, NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자에 비해 집적도를 증가시킬 수 있기 때문에 고집적 플래쉬 메모리 소자에 적합하다. 이러한 NAND형 플래쉬 메모리소자의 동작속도를 개선시키기 위한 방법중의 하나로 비트라인의 저항을 감소시키어 비트라인에 의한 전기적인 신호의 지연시간(delay time)을 감소시키는 방법을 들 수 있다. 그러나, 상기한 일반적인 NAND형 플래쉬 메모리소자의 비트라인의 피치는 스트링의 피치와 동일하다. 따라서, 비트라인의 선폭은 스트링의 피치에 따라 제약을 받으므로 비트라인의 저항을 개선시키는 데 한계가 있다. 따라서, 이러한 문제점을 개선시키기 위한 NAND형 플래쉬 메모리소자가 미국특허 제4,962,481호에 개시되었다.
제1도 및 제2도는 각각 상기 미국특허 제4,962,481호에 개시된 NAND형 플래쉬 메모리소자의 스트링의 레이아웃도 및 그 등가회로도이다.
제1도 및 제2도를 참조하면, 종래 기술에 의한 NAND형 플래쉬 메모리소자의 셀 어레이 영역은 제1 스트링이 형성되는 제1 활성영역(S1)과, 상기 제1 활성영역과 평행하게 배치되고 제2 스트링이 형성되는 제2 활성영역(S2)과, 상기 제1 및 제2 활성영역(S1, S2)과 수직한 방향으로 배치된 소오스라인(SL)과, 상기 소오스 라인(SL) 반대편의 제1 및 제2 활성영역(S1, S2)을 가로지르는 제1 스트링 선택라인(SSL1), 제2 스트링 선택라인(SSL2), 및 복수의 워드라인(W/L1,...,W/Ln)과, 상기 제3 활성영역 상에 배치되어 제3 활성영역의 소정영역을 노출시키기 위한 비트라인 콘택(12)과, 상기 비트라인 콘택(12)을 덮으면서 제1 및 제2 활성영역(S1, S2)과 평행하게 배치된 비트라인(B/L)을 구비한다.
여기서, 상기 제1 및 제2 스트링 선택라인(SSL1, SSL2)은 상기 비트 콘택(12)과 인접한 제1 및 제2 활성영역(S1, S2)을 가로지르도록 배치되고, 복수의 워드라인(W/L1,...,W/Ln)은 상기 제2 스트링 선택라인(SSL2)과 상기 소오스 라인(SL) 사이의 제1 및 제2 활성영역(S1, S2)을 가로지르도록 배치된다. 그리고, 상기 제1 스트링 선택라인(SSL1)과 제2 활성영역(S2)이 서로 교차하는 부분 및 상기 제2 스트링 선택라인(SSL2)과 제1 활성영역(S1)이 서로 교차하는 부분에 형성되는 스트링 선택 트랜지스터(10)는 문턱전압이 음(-)의 값을 갖는 공핍형 트랜지스터(depletion type transistor)이고, 상기 제1 스트링 선택라인(SSL1)과 제1 활성영역(S1)이 서로 교차하는 부분 및 상기 제2 스트링 선택라인(SS2)과 제2 활성영역(S2)이 서로 교차하는 부분에 형성되는 스트링 선택 트랜지스터는 문턱전압이 양(+)의 값을 갖는 증가형 트랜지스터(enhancement type transistor)이다.
또한, 상기 복수의 워드라인(W/L1,...,W/Ln)과 제1 활성영역(S1)이 교차하는 부분 및 상기 복수의 워드라인(W/L1,...,W/Ln)과 제2 활성영역(S2)이 교차하는 부분에 전하가 축적시킬 수 있는 플로팅 게이트(F.G)가 배치되어 각각의 셀을 프로그램시키거나 소거시킬 수 있다.
이와 같이 구성된 종래의 NAND형 플래쉬 메모리소자에 있어서 제1 스트링은 제1 활성영역(S1) 상에 서로 다른 문턱전압을 갖도록 형성된 2개의 스트링 선택 트랜지스터 및 복수의 셀 트랜지스터로 구성되고, 제2 스트링은 제2 활성영역(S2) 상에 서로 다른 문턱전압을 갖도록 형성된 2개의 스트링 선택 트랜지스터 및 복수의 셀 트랜지스터로 구성된다.
상술한 미국특허 제4,962,481호에 개시된 바와같은 종래의 NAND형 플래쉬 메모리소자의 셀을 구동시키는 방법을 살펴보기로 한다.
제2도를 참조하면, 소정의 셀, 예컨대 제2 워드라인(W/L2)과 제1 활성영역(S1)이 교차하는 위치에 형성되는 셀(A)을 프로그램시키는 동작은 선택된 비트라인(B/L)에 접지전위, 즉 0V를 인가하고, 제1 스트링 선택라인(SSL1) 및 제2 스트링 선택라인(SSL2)에 각각 전원전압(Vcc)인 5V를 인가하고, 선택된 워드라인인 제2 워드라인(W/L2)에 18V의 프로그램 전압을 인가하고, 비선택된 워드라인(W/L1, W/L3,...,W/Ln)에 5V를 인가하고, 소오스 라인(SL)은 플로팅시킴으로써 이루어진다.
이와 같이 제1 스트링의 셀(A)을 프로그램시키면, 상기 선택된 제2 워드라인(W/L2)과 제2 활성영역(S2)이 교차하는 위치에 형성되는 셀(B) 역시 프로그램된다. 이는, 제1 스트링 선택라인(SSL1) 및 제2 스트링 선택라인(SSL2)에 모두 전원전압이 인가되므로 모든 스트링 선택 트랜지스터들이 턴온(turn on)되어 선택된 비트라인(B/L)에 인가된 접지전위가 제2 스트링을 구성하는 셀(B)의 드레인 영역에 전달되기 때문이다. 만일, 상기 제1 스트링 선택라인(SSL1) 및 제2 스트링 선택라인(SSL2)에 각각 5V 및 0V를 인가하면, 제1 스트링의 스트링 선택 트랜지스터는 모두 턴온(turn on)되는 반면에 제2 스트링의 증가형 스트링 선택 트랜지스터는 턴오프(turn off)된다. 이에 따라, 선택된 비트라인(B/L)에 인가된 0V가 셀(B)의 드레인 영역에 전달되는 현상을 방지할 수 있다. 그러나, 비선택된 워드라인(W/L1, W/L3,...,W/Ln)에 모두 전원전압이 인가되어 비선택된 셀들이 모두 턴온되므로, 비트라인(B/L)에 인가된 접지전위가 소오스 라인(SL)을 통하여 제2 스트링을 구헝하는 셀(B)의 소오스 영역에 전달된다. 이에 따라, 셀(B)이 프로그램되는 현상을 피할 수 없다.
또한, 종래의 NAND형 플래쉬 메모리소자의 셀, 예컨대 제1 스트링의 셀(A)에 저장된 정보를 소거시키는 동작은 선택된 비트라인(B/L)에 13V에 전압을 인가하고, 비선택된 비트라인(도시하지 않음)에 4V의 소거방지전압(Vei)을 인가하고, 제1 스트링 선택라인(SSL1) 및 제2 스트링 선택라인(SSL2)에 13V보다 높은 패스전압(Vpass)을 인가하고, 선택된 워드라인인 제2 워드라인(W/L2)에 0V를 인가하고, 제2 스트링 선택라인(SSL2) 및 선택된 제2 워드라인(W/L2) 사이의 비선택된 제1 워드라인(W/L1)에 패스전압(Vpass)을 인가하고, 선택된 제2 워드라인(W/L2) 및 소오스라인(S/L) 사이의 비선택된 워드라인(W/L3,...,W/Ln)에 전원전압인 5V를 인가하고, 소오스 라인(SL)은 플로팅시킴으로써 이루어진다. 이와 같이 종래의 NAND형 플래쉬 메모리 소자는 선택된 셀(A)을 소거시키기 위하여 선택된 비트라인(B/L)에 13V의 높은 전압을 인가하여야 하므로, 서로 이웃한 비트 콘택 사이의 소자분리 특성을 향상시키기 어려운 문제점이 있다.
상술한 바와 같이 종래의 NAND형 플래쉬 메모리소자는 하나의 스트링 내의 하나의 셀만을 선택적으로 프로그램시키기가 어려울 뿐만 아니라, 소거동작시 비트 콘택 사이의 소자분리 특성을 향상시키기가 어려운 문제점이 있다.
따라서, 본 발명의 목적은 복수의 워드라인과 소오스라인 사이에 소오스 선택라인을 구비하여 하나의 스트링 내의 하나의 셀을 선택적으로 프로그램시키는 것을 물론, 비트콘택 사이의 소자분리 특성을 향상시킬 수 있는 NAND형 플래쉬 메모리소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 NAND형 플래쉬 메모리소자의 구동방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 NAND형 플래쉬 메모리소자는
하나의 비트라인 및 하나의 소오스 라인을 공유하고 제1 및 제2 스트링 선택라인, 복수의 워드라인, 및 제1 및 제2 소오스 선택라인을 갖는 한 쌍의 스트링이 매트릭스 형태로 반복적으로 배치된 셀 어레이 영역을 갖는(having) NAND형 플래쉬 메모리소자에 있어서,
상기 한 쌍의 스트링중 제1 스트링은,
상기 비트라인과 상기 소오스 라인 사이에 순차적으로 직렬 연결된 증가형 트랜지스터로 이루어진 제1 스트링 선택 트랜지스터, 공핍형 트랜지스터로 이루어진 제2 스트링 선택 트랜지스터, 플로팅 게이트 및 제어 게이트를 구비하는 복수의 셀 트랜지스터, 증가형 트랜지스터로 이루어진 제1 소오스 선택 트랜지스터, 및 공핍형 트랜지스터로 이루어진 제2 소오스 선택 트랜지스터로 구성되고,
상기 한 쌍의 스트링중 제2 스트링은,
상기 비트라인과 상기 소오스 라인 사이에 순차적으로 직렬 연결된 공핍형 트랜지스터로 이루어진 제3 스트링 선택 트랜지스터, 증가형 트랜지스터로 이루어진 제4 스트링 선택 트랜지스터, 플로팅 게이트 및 제어 게이트를 구비하는 복수의 셀 트랜지스터, 공핍형 트랜지스터로 이루어진 제3 소오스 선택 트랜지스터, 및 증가형 트랜지스터로 이루어진 제4 소오스 선택 트랜지스터로 구성되고,
상기 제1 스트링 선택라인은 상기 제1 스트링 선택 트랜지스터의 게이트 전극 및 상기 제3 스트링 선택 트랜지스터의 게이트 전극과 연결되고,
상기 제2 스트링 선택라인은 상기 제3 스트링 선택 트랜지스터의 게이트 전극 및 상기 제4 스트링 선택 트랜지스터의 게이트 전극과 연결되고,
상기 복수의 워드라인은 각각 상기 제1 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트와 상기 제2 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트를 서로 1:1로 연결시켜주고,
상기 제1 소오스 선택라인은 상기 제1 소오스 선택 트랜지스터의 게이트 전극 및 상기 제3 소오스 선택 트랜지스터의 게이트 전극에 연결되고,
상기 제2 소오스 선택라인은 상기 제2 소오스 선택 트랜지스터의 게이트 전극 및 상기 제4 소오스 선택 트랜지스터의 게이트 전극에 연결되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 NAND형 플래쉬 메모리소자의 구동방법은,
하나의 비트라인 및 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 증가형의 제1 스트링 선택 트랜지스터, 공핍형의 제2 스트링 선택 트랜지스터, 플로팅 게이트와 제어게이트를 갖는 복수의 셀 트랜지스터, 증가형의 제1 소오스 선택 트랜지스터, 및 공핍형의 제2 소오스 선택 트랜지스터로 구성된 제1 스트링; 상기 하나의 비트라인 및 상기 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 공핍형의 제3 스트링 선택 트랜지스터, 증가형의 제4 스트링 선택 트랜지스터, 플로팅 게이트와 제어 게이트를 갖는 복수의 셀 트랜지스터, 공핍형의 제3 소오스 선택 트랜지스터, 및 증가형의 소오스 선택 트랜지스터로 구성된 제2 스트링; 상기 제1 스트링 선택 트랜지스터의 게이트 전극과 상기 제3 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 스트링 선택라인; 상기 제2 스트링 선택 트랜지스터의 게이트 전극과 상기 제4 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 스트링 선택라인; 상기 제1 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트와 상기 제2 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트를 1:1로 연결시키는 복수의 워드라인; 상기 제1 소오스 선택 트랜지스터의 게이트 전극과 상기 제3 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 소오스 선택라인; 상기 제2 소오스 선택 트랜지스터의 게이트 전극과 상기 제4 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 소오스 선택라인이 매트릭스 형태로 반복적으로 배열된 셀 어레이 영역을 구비하는 NAND형 플래쉬 메모리소자의 구동방법에 있어서,
선택된 비트라인 및 선택된 소오스 라인에 각가 0V 및 프로그램 방지전압(Vpi)를 인가하고, 상기 선택된 비트라인과 상기 선택된 소오스 라인 사이를 지나는 제1 스트링 선택라인 및 제2 소오스 선택라인에 제1 전압을 인가하고 상기 선택된 비트라인과 상기 선택된 소오스 라인 사이를 지나는 제2 스트링 선택라인 및 제1 소오스 선택라인에 상기 제1 전압과 다른 제2 전압을 인가함으로써 하나의 스트링을 선택하고, 상기 선택된 스트링을 지나는 복수의 워드라인중에 선택된 워드라인 및 비선택된 워드라인에 각각 프로그램 전압(Vpgm) 및 패스전압(Vpass)을 인가함으로써, 상기 선택된 스트링과 상기 선택된 워드라인이 교차하는 부분의 셀 트랜지스터를 선택적으로 프로그램시키는 것을 특징으로 하고,
상기 선택된 워드라인에는 0V를 인가하고, 비선택된 워드라인, 상기 제1 및 제2 스트링 선택라인, 상기 제1 및 제2 소오스 선택라인, 상기 비트라인, 및 상기 소오스 라인은 플로팅시키고, 상기 바디에 소거전압(Ve)을 인가함으로써, 상기 선택된 워드라인에 연결된 셀 트랜지스터를 선택적으로 소거시키는 것을 특징으로 하며, 상기 선택된 비트라인 및 선택된 소오스 라인에 각각 0V 내지 전원전압의 읽기 비트전압(Vrb) 및 0V를 인가하고, 상기 선택된 비트라인 및 상기 선택된 소오스라인 사이의 제1 스트링 선택라인 및 제1 소오스 선택라인에 제3 전압을 인가하고 상기 선택된 비트라인 및 상기 선택된 소오스 라인 사이의 제2 스트링 선택라인 및 제2 소오스 선택라인에 상기 제3 전압과 다른 제4 전압을 인가함으로써 하나의 스트링을 선택하고, 상기 선택된 스트링을 지나는 워드라인중 선택된 워드라인 및 비선택된 워드라인에 각각 읽기전압(Vread) 및 0V를 인가함으로써, 상기 선택된 스트링과 상기 선택된 워드라인이 교차하는 부분의 셀 트랜지스터에 저장된 정보를 선택적으로 읽어내는 것을 특징으로 한다.
상기 프로그램 방지전압은 전원전압 내지 전원전압의 2배에 해당하는 전압이다.
상기 제1 전압 및 사이 제2 전압이 각각 0V 및 전원전압 내지 전원전압의 2배에 해당하는 전압일 때 상기 제2 스트링이 선택되는 것을 특징으로 한다.
상기 제1 전압 및 상기 제2 전압이 각각 전원전압 내지 전원전압의 2배에 해당하는 전압 및 0V일 때 상기 제1 스트링이 선택되는 것을 특징으로 한다.
상기 프로그램 전압은 12V 내지 20V정도가 인가된다.
상기 패스전압은 상기 프로그램 전압보다는 낮고 프로그램된 셀의 문턱전압보다는 높은 것을 특징으로 한다.
상기 소거전압은 15V 내지 20V이다.
상기 제3 전압 및 제4 전압이 각각 0V 및 읽기 전압(Vread)일 때, 상기 제2 스트링이 선택되고 상기 제3 전압 및 제4 전압이 각각 읽기전압 및 0V일 때, 제1 스트링이 선택된다.
상기 읽기 전압은 전원전압 내지 전원전압의 2배에 해당하는 전압이다.
본 발명에 의하면, 각각의 스트링에 있어서 복수의 셀 트랜지스터와 소오스 라인 사이에 서로 다른 문턱전압을 갖는 제1 소오스 선택 트랜지스터 및 제2 소오스 선택 트랜지스터를 구비하여, 선택된 하나의 셀 트랜지스터를 프로그램시킬 때 선택된 셀 트랜지스터와 이웃하고 동일한 워드라인을 공유하는 셀 트랜지스터가 함께 프로그램되는 현상을 억제시킬 수 있다. 또한, 프로그램 동작, 소거동작, 또는 읽기동작시 서로 이웃한 비트라인 사이에 전원전압보다 높은 전압이 인가되지 않으므로 서로 이웃한 비트라인 사이의 소자분리 특성을 유지시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 NAND형 플래쉬 메모리소자 및 그 구동방법을 상세히 설명한다.
제3 및 제4도를 참조하면, 본 발명의 실시예에 의한 NAND형 플래쉬 메모리소자는 서로 평행하게 배치된 제1 활성영역(S1) 및 제2 활성영역(S2)과, 상기 제1 활성영역(S1) 및 제2 활성영역(S2)의 한 쪽 끝부분을 서로 연결시키고 제1 및 제2 활성영역(S1, S2)과 수직한 방향으로 배치된 소오스 라인(SL)과, 상기 소오스 라인(SL)의 반대쪽 끝 부분의 제1 활성영역(S1) 및 제2 활성영역(S2)을 서로 연결시키는 제3 활성영역과, 상기 제3 활성영역의 소정영역을 노출시키기 위하여 제3 활성영역 내에 배치된 비트콘택(42)과, 상기 비트콘택(42)을 통하여 제3 활성영역과 연결되고 제1 및 제2 활성영역(S1, S2)과 평행하게 배치된 비트라인(B/L)과, 상기 비트콘택(42)과 가까운 제1 활성영역(S1) 및 제2 활성영역(S2)을 가로지르는 상기 제1 스트링 선택라인(SSL1)과 상기 소오스 라인(SL) 사이의 제1 활성영역(S1) 및 제2 활성영역(S2)을 가로지르도록 순차적으로 배치된 제2 스트링 선택라인(SSL2), 복수의 워드라인(W/L1,...,W/Ln), 제1 소오스 선택라인(SL1), 및 제2 소오스 선택라인(SL2)을 구비한다. 여기서, 상기 복수의 워드라인(W/L1,...,W/Ln)과 제1 및 제2 활성영역이 교차하는 모든 부분에 셀 트랜지스터가 각각 형성되며, 이러한 각각의 셀 트랜지스터는 전하를 저장시키기 위한 플로팅 게이트(FG) 및 플로팅 게이트(FG)에 소정의 전압을 유기시키기 위한 제어 게이트를 구비한다. 이러한 제어 게이트는 셀 트랜지스터가 워드라인에게 가해지는 전압에 의해 동작하도록 워드라인과 연결된다.
그리고, 제1 스트링 선택라인(SSL1)과 제1 활성영역(S1)이 교차하는 부분에 제1 스트링 선택 트랜지스터가 형성되고, 제2 스트링 선택라인(SSL2)과 제1 활성영역(S1)이 교차하는 부분에 제2 스트링 선택 트랜지스터(40a)가 형성된다. 또한, 제1 스트링 선택라인(SSL1)과 제2 활성영역(S2)이 교차하는 부분에 제3 스트링 선택 트랜지스터(41a)가 형성되고, 제2 스트링 선택라인(SSL2)과 제2 활성영역(S2)이 교차하는 부분에 제4 스트링 선택 트랜지스터가 형성된다. 여기서, 제2 및 제3 스트링 선택 트랜지스터(40a, 41a)는 모두 문턱전압(Vth)이 음(-)의 값을 갖는 공핍형 트랜지스터로 이루어지고, 제1 및 제4 스트링 선택 트랜지스터는 모두 문턱전압(Vth)이 양(+)의 값, 예컨대 0V 내지 1V의 문턱전압을 갖는 증가형 트랜지스터로 이루어진다.
계속해서, 상기 제1 소오스 선택라인(SL1)과 제1 활성영역(S1)이 교차하는 부분에 증가형의 제1 소오스 선택 트랜지스터가 형성되고, 제2 소오스 선택라인(SL2)과 제1 활성영역(S1)이 교차하는 부분에 공핍형의 제2 소오스 선택 트랜지스터(40b)가 형성된다. 그리고, 제1 소오스 선택라인(SL1)과 제2 활성영역(S2)이 교차하는 부분에 공핍형의 제3 소오스 선택 트랜지스터(41b)가 형성되고, 제2 소오스 선택라인(SL2)과 제2 활성영역(S2)이 교차하는 부분에 증가형의 제4 소오스 선택 트랜지스터가 형성된다.
상기 제1 스트링 선택히 트랜지스터, 제2 스트링 선택 트랜지스터(40a), 제1 활성영역(S1) 상에 형성된 복수의 셀 트랜지스터, 제1 소오스 선택 트랜지스터, 및 제2 소오스 선택 트랜지스터(40b)는 제1 스트링을 구성하고, 상기 제3 스트링 선택 트랜지스터(41a), 제4 스트링 선택 트랜지스터, 제2 활성영역(S2) 상에 형성된 복수의 셀 트랜지스터, 제3 소오스 선택 트랜지스터(41b), 및 제4 소오스 선택 트랜지스터는 제2 스트링을 구성한다. 이러한 제1 스트링 및 제2 스트링으로 구성되는 한쌍의 스트링은 하나의 바디(body), 예컨대 P형 웰(well) 내에 매트릭스 형태로 반복적으로 배열되어 셀 어레이 영역을 이룬다.
상기 제1 및 제4 스트링 선택 트랜지스터와 상기 제1 및 제4 소오스 선택 트랜지스터는 모두 동일한 양(+)의 문턱전압을 갖도록 형성하는 것이 바람직하고, 상기 제2 및 제3 스트링 선택 트랜지스와 상기 제2 및 제3 소오스 선택 트랜지스터는 모두 동일한 음(-)의 문턱전압을 갖도록 형성하는 것이 바람직하다.
다음에, 상술한 본 발명의 NAND형 플래쉬 메모리소자를 구동시키는 방법, 예컨대 프로그램 동작, 소거동작, 및 읽기동작을 살펴보기로 한다.
먼저, 본 발명에 따른 NAND형 플래쉬 메모리소자의 소정의 셀 트랜지스터, 예컨대 제2 워드라인(W/L2)과 제2 활성영역(S2)이 교차하는 부분에 형성된 셀 트랜지스터(a)를 프로그램시키는 동작은 셀 트랜지스터(a)가 포함된 제2 스트링과 연결된 비트라인(B/L)에 선택적으로 0V를 인가하고, 비선택된 비트라인(도시하지 않음)에 전원전압(Vcc) 내지 전원전압의 2배에 해당하는 전압(Vcc to 2×Vcc)을 인가하고, 상기 소오스 라인(SL)에 프로그램 방지전압(program inhibition voltage; Vpi), 예컨대 Vcc 내지 2×Vcc을 인가하고, 상기 바디에는 0V를 인가하고, 선택된 워드라인인 제2 워드라인(W/L2) 및 비선택된 워드라인(W/L1, W/L3,...,W/Ln)에 각각 12V 내지 20V의 프로그램 전압(Vpgm) 및 프로그램된 셀 트랜지스터의 문턱전압보다는 높고 프로그램 전압(Vpgm) 전압보다는 낮은 패스전압(Vpass)을 인가하고, 상기 선택된 셀 트랜지스터(a)를 포함하는 스트링을 지나는 제1 스트링 선택라인(SSL1) 및 제2 소오스 선택라인(SL2)에 제1 전압을 인가하고, 제2 스트링 선택라인(SSL2) 및 제1 소오스 선택라인(SL1)에 상기 제1 전압과 다른 제2 전압을 인가함으로써 이루어진다.
여기서, 제2 스트링을 선택하기 위한 제1 전압 및 제2 전압은 각각 0V 및 전원전압(Vcc) 내지 전원전압의 2배에 해당하는 전압(Vcc to 2×Vcc)인 것이 바람직하다. 만일 제1 스트링을 선택하고자 할 경우에는 제1 전압 및 제2 전압이 각각 Vcc 내지 2×Vcc 및 0V이어야 한다.
이와 같이 각각의 비트라인, 각각의 선택라인, 및 각각의 워드라인으로 구성된 제어라인들에 소정의 전압을 인가하면, 제3 스트링 선택 트랜지스터 및 제4 스트링 선택 트랜지스터가 턴온되어 선택된 비트라인(B/L)에 인가된 0V가 선택된 셀 트랜지스터(a)의 드레인 영역에 전달되고, 상기 선택된 셀 트랜지스터(a)의 제어게이트와 연결된 제2워드라인(W/L2)에 12V 내지 20V의 높은 전압이 인가되어 선택된 셀 트랜지스터(a)의 플로팅 게이트에 전자들이 주입된다. 이에 따라, 셀 트랜지스터(a)는 약 2V 내지 3V의 문턱전압을 갖게 된다. 이때, 상기 제1 스트링에 형성된 제1 스트링 선택 트랜지스터는 턴오프되고 제1 소오스 선택 트랜지스터 및 제2 소오스 선택 트랜지스터(40b)는 모두 턴온되므로 제1 활성영역(S1)과 선택된 제2 워드라인(W/L2)이 교차하는 셀 트랜지스터(b)의 드레인 영역은 플로팅되고 그 소오스 영역은 프로그램 방지전압(Vpi)이 인가된다. 이에 따라, 셀 트랜지스터(b)는 프로그램되지 않는다. 결과적으로, 셀 트랜지스터(b)에 영향을 주지않으면서 셀 트랜지스터(a)를 선택적으로 프로그램시킬 수 있다.
이어서, 본 발명에 따른 NAND형 플래쉬 메모리소자의 셀 트랜지스터를 소거시키는 방법을 살펴보기로 한다.
본 발명에 따른 NAND형 플래쉬 메모리소자에 있어서, 셀 트랜지스터를 소거시키는 방법은 일반적인 NAND형 플래쉬 메모리소자의 소거방법과 동일하다. 이를 간단히 언급하면, 선택된 워드라인, 예컨대 제2 워드라인(W/L2)에 0V를 인가하고, 상기 바디에는 15V 내지 20V의 소거전압(Ve)을 인가하고, 모든 비트라인, 모든 선택라인, 비선택된 워드라인 및 모든 소오스 라인은 플로팅시킴으로써 이루어진다.
이와 같이 각각의 선택된 워드라인(W/L2) 및 바디에 각각 0V 및 소거전압(Ve)을 인가하면, 선택된 제2 워드라인(W/L2)과 연결된 셀 트랜지스터들이 모두 소거된다. 이는, 선택된 워드라인(W/L2)과 연결된 셀 트랜지스터의 플로팅 게이트에 저장된 전자들이 바디로 터널링되어 선택된 셀 트랜지스터가 음(-)의 문턱전압을 갖기 때문이다.
다음에, 본 발명에 따른 NAND형 플래쉬 메모리소자의 소정의 셀 트랜지스터에 저장된 정보를 읽어내는(read out) 방법을 설명하기로 한다.
본 발명에 따른 NAND형 플래쉬 메모리소자의 소정의 셀 트랜지스터, 예컨대 제2 워드라인(W/L2)과 제2 활성영역(S2)이 교차하는 부분에 형성된 셀 트랜지스터(a)에 저장된 정보를 읽어내는 동작은 선택된 비트라인(B/L)에 읽기 비트전압(bit line voltage for reading; Vrb), 예컨대 0V 내지 전원전압(Vcc)에 해당하는 전압을 인가하고, 비선택된 비트라인(도시하지 않음)은 플로팅시키고, 소오스 라인(SL) 및 바디에 0V를 인가하고, 제1 스트링 선택라인(SSL1) 및 제1 소오스 선택라인(SL1)에 0V를 인가하고 제2 스트링 선택라인(SSL2) 및 제2 소오스 선택라인(SL2)에 Vcc 내지 2×Vcc에 해당하는 읽기전압(Vread)을 인가하여 제2 스트링을 선택하고, 상기 셀 트랜지스터(a)를 지나는 제2 워드라인(W/L2)에 0V를 인가하여 제2 워드라인(W/L2)을 선택하고, 상기 선택된 제2 워드라인(W/L2)과 이웃한 비선택된 워드라인(W/L1,W/L3,...,W/Ln)에 읽기전압(Vread)을 인가함으로써 이루어진다.
이와 같이 제어라인들에 각각 소정의 전압을 인가하면, 제1 스트링을 구성하는 제1 스트링 선택 트랜지스터 및 제1 소오스 선택 트랜지스터가 턴오프되어 제1 스트링이 비선택되고, 제2 스트링을 구성하는 제3 스트링 선택 트랜지스터(41a), 제4 스트링 선택 트랜지스터, 제3 소오스 선택 트랜지스터, 및 제4 소오스 선택 트랜지스터가 모두 턴온되어 제2 스트링이 선택된다. 이와 같이 제2 스트링이 선택된 상태에서 비선택된 워드라인(W/L1,W2/L3,...,W/Ln)에 읽기전압을 인가하여 제2 스트링의 비선택된 셀 트랜지스터들을 모두 턴온시키고 선택된 셀 트랜지스터(a)를 지나는 제2 워드라인(W/L2)에 0V를 인가하면, 선택된 셀 트랜지스터(a)에 저장된 정보에 따라 선택된 비트라인(B/L)과 소오스 라인(SL) 사이에 셀 전류가 흐르거나 또는 흐르지 않는다. 즉, 선택된 셀 트랜지스터(a)까 프로그램되어 2V 내지 3V의 문턱전압을 가지면, 셀 전류가 흐르지 않고, 선택된 셀 트랜지스터(a)가 소거되어 음(-)의 문턱전압을 가지면, 셀 전류가 흐른다. 따라서, 선택된 비트라인(B/L)에 연결된 주변회로 영역의 감지증폭기(sense amplifier; 도시하지 않음)를 통하여 셀 전류를 감지함으로써 선택된 셀 트랜지스터에 저장된 정보를 판단한다.
상술한 본 발명에 따른 NAND형 플래쉬 메모리소자의 구동방법을 요약하면 알의 표와 같다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 프로그램 동작시 선택된 셀 트랜지스터와 이웃한 셀 트랜지스터가 함께 프로그램되는 현상을 방지할 수 있다. 또한, 프로그램 동작, 소거동작, 또는 읽기동작시 비트라인에 인가되는 전압이 전원전압(Vcc)보다 높지 않으므로 서로 이웃한 비트콘택 사이의 소자분리 특성이 열화되는 현상을 개선시킬 수 있다. 따라서, 고집적 NAND형 플래쉬 메모리소자에 적합한 셀 어레이 영역을 구현할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (14)

  1. 하나의 비트라인 및 하나의 소오스 라인을 공유하고 제1 및 제2 스트링 선택라인, 복수의 워드라인, 및 제1 및 제2 소오스 선택라인을 갖는 한 쌍의 스트링이 매트릭스 형태로 반복적으로 배치된 셀 어레이 영역을 갖는(having) NAND형 플래쉬 메모리소자에 있어서, 상기 한쌍의 스트링중 제1 스트링은, 상기 비트라인과 상기 소오스 라인 사이에 순차적으로 직렬 연결된 증가형 제1 스트링 선택 트랜지스터, 공핍형 제2 스트링 선택 트랜지스터, 플로팅 게이트 및 제어 게이트를 구비하는 복수의 셀 트랜지스터, 증가형 제1 소오스 선택 트랜지스터, 및 공핍형 제2 소오스 선택 트랜지스터로 구성되고, 상기 한쌍의 스트링중 제2 스트링은, 상기 비트라인과 상기 소오스 라인 사이에 순차적으로 직렬 연결된 공핍형 제3 스트링 선택 트랜지스터, 증가형 제4 스트링 선택 트랜지스터, 플로팅 게이트 및 제어 게이트를 구비하는 복수의 셀 트랜지스터, 공핍형 제3 소오스 선택 트랜지스터, 및 증가형 제4 소오스 선택 트랜지스터로 구성되고, 상기 제1 스트링 선택라인은 상기 제1 스트링 선택 트랜지스터의 게이트 전극 및 상기 제3 스트링 선택 트랜지스터의 게이트 전극과 연결되고, 상기 제2 스트링 선택라인은 상기 제2 스트링 선택 트랜지스터의 게이트 전극 및 상기 제4 스트링 선택 트랜지스터의 게이트 전극과 연결되고, 상기 복수의 워드라인은 각각 상기 제1 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트와 상기 제2 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트를 서로 1:1로 연결시켜 주고, 상기 제1 소오스 선택라인은 상기 제1 소오스 선택 트랜지스터의 게이트 전극 및 상기 제3 소오스 선택 트랜지스터의 게이트 전극에 연결되고, 상기 제2 소오스 선택라인은 상기 제2 소오스 선택 트랜지스터의 게이트 전극 및 상기 제4 소오스 선택 트랜지스터의 게이트 전극에 연결되는 것을 특징으로 하는 NAND형 플래쉬 메모리소자.
  2. 하나의 비트라인 및 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 증가형의 제1 스트링 선택 트랜지스터, 공핍형의 제2 스트링 선택 트랜지스터, 플로팅 게이트와 제어게이트를 갖는 복수의 셀 트랜지스터, 증가형의 제1 소오스 선택 트랜지스터, 및 공핍형의 제2 소오스 선택 트랜지스터로 구성된 제1 스트링; 상기 하나의 비트라인 및 상기 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 공핍형의 제3 스트링 선택 트랜지스터, 증가형의 제4 스트링 선택 트랜지스터, 플로팅 게이트와 제어 게이트를 갖는 복수의 셀 트랜지스터, 공핍형의 제3 소오스 선택 트랜지스터, 및 증가형의 소오스 선택 트랜지스터로 구성된 제2 스트링; 상기 제1 스트링 선택 트랜지스터의 게이트 전극과 상기 제3 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 스트링 선택라인; 상기 제2 스트링 선택 트랜지스터의 게이트 전극과 상기 제4 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 스트링 선택라인; 상기 제1 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트와 상기 제2 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트를 1:1로 연결시키는 복수의 워드라인; 상기 제1 소오스 선택 트랜지스터와 게이트 전극과 상기 제3 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 소오스 선택라인; 상기 제2 소오스 선택 트랜지스터의 게이트 전극과 상기 제4 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 소오스 선택라인이 매트릭스 형태로 반복적으로 배열된 셀 어레이 영역을 구비하는 NAND형 플래쉬 메모리소자의 구동방법에 있어서, 선택된 비트라인 및 선택된 소오스 라인에 각각 0V 및 프로그램 방지전압(Vpi)를 인가하고, 상기 선택된 비트라인과 상기 선택된 소오스 라인 사이를 지나는 제1 스트링 선택라인 및 제2 소오스 선택라인에 제1 전압을 인가하고 상기 선택된 비트라인과 상기 선택된 소오스 라인 사이를 지나는 제2 스트링 선택라인 및 제1 소오스 선택라인에 상기 제1 전압과 다른 제2 전압을 인가함으로써 하나의 스트링을 선택하고, 상기 선택된 스트링을 지나는 복수의 워드라인중에 선택된 워드라인 및 비선택된 워드라인에 각각 프로그램 전압(Vpgm) 및 패스전압(Vpass)을 인가함으로써, 상기 선택된 스트링과 상기 선택된 워드라인이 교차하는 부분의 셀 트랜지스터를 선택적으로 프로그램시키는 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  3. 제2항에 있어서, 상기 프로그램 방지전압은 전원전압 내지 전원전압의 2배에 해당하는 전압인 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  4. 제2항에 있어서, 상기 제1 전압 및 상기 제2 전압이 각각 0V 및 전원전압 내지 전원전압의 2배에 해당하는 전압일 때 제2 스트링이 선택되는 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  5. 제2항에 있어서, 상기 제1 전압 및 상기 제2 전압이 각각 전원전압 내지 전원전압의 2배에 해당하는 전압 및 0V일 때 제1 스트링이 선택되는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 구동방법.
  6. 제3항에 있어서, 상기 프로그램 전압은 전압은 12V 내지 20V인 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  7. 제6항에 있어서, 상기 패스전압은 상기 프로그램 전압보다는 낮고 프로그램된 셀의 문턱전압보다는 높은 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  8. 하나의 비트라인 및 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 증가형의 제1 스트링 선택 트랜지스터, 공핍형의 제2 스트링 선택 트랜지스터, 플로팅 게이트와 제어게이트를 갖는 복수의 셀 트랜지스터, 증가형의 제1 소오스 선택 트랜지스터, 및 공핍형의 제2 소오스 선택 트랜지스터로 구성된 제1 스트링; 상기 하나의 비트라인 및 상기 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 공핍형의 제3 스트링 선택 트랜지스터, 증가형의 제4 스트링 선택 트랜지스터, 플로팅 게이트와 제어 게이트를 갖는 복수의 셀 트랜지스터, 공핍형의 제3 소오스 선택 트랜지스터, 및 증가형의 소오스 선택 트랜지스터로 구성된 제2 스트링; 상기 제1 스트링 선택 트랜지스터의 게이트 전극과 상기 제3 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 스트링 선택라인; 상기 제2 스트링 선택 트랜지스터의 게이트 전극과 상기 제4 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 스트링 선택라인; 상기 제1 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트와 상기 제2 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트를 1:1로 연결시키는 복수의 워드라인; 상기 제1 소오스 선택 트랜지스터의 게이트 전극과 상기 제3 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 소오스 선택라인; 및 상기 제2 소오스 선택 트랜지스터의 게이트 전극과 상기 제4 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 소오스 선택라인이 하나의 바디(body) 상에 매트릭스 형태로 반복적으로 배열된 셀 어레이 영역을 구비하는 NAND형 플래쉬 메모리소자의 구동방법에 있어서, 선택된 워드라인에 0V를 인가하고, 비선택된 워드라인, 상기 제1 및 제2 스트링 선택라인, 상기 제1 및 제2 소오스 선택라인, 상기 비트라인, 및 상기 소오스 라인은 플로팅시키고, 상기 바디에 소거전압(Ve)을 인가함으로써, 상기 선택된 워드라인에 연결된 셀 트랜지스터를 선택적으로 소거시키는 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  9. 제8항에 있어서, 상기 소거전압은 15V 내지 20V인 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  10. 하나의 비트라인 및 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 증가형의 제1 스트링 선택 트랜지스터, 공핍형의 제2 스트링 선택 트랜지스터, 플로팅 게이트와 제어게이트를 갖는 복수의 셀 트랜지스터, 증가형의 제1 소오스 선택 트랜지스터, 및 공핍형의 제2 소오스 선택 트랜지스터로 구성된 제1 스트링; 상기 하나의 비트라인 및 상기 하나의 소오스 라인 사이에 순차적으로 직렬 연결된 공핍형의 제3 스트링 선택 트랜지스터, 증가형의 제4 스트링 선택 트랜지스터, 플로팅 게이트와 제어 게이트를 갖는 복수의 셀 트랜지스터, 공핍형의 제3 소오스 선택 트랜지스터, 및 증가형의 소오스 선택 트랜지스터로 구성된 제2 스트링; 상기 제1 스트링 선택 트랜지스터의 게이트 전극과 상기 제3 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 스트링 선택라인; 상기 제2 스트링 선택 트랜지스터의 게이트 전극과 상기 제4 스트링 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 스트링 선택라인; 상기 제1 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트와 상기 제2 스트링을 구성하는 복수의 셀 트랜지스터의 제어 게이트를 1:1로 연결시키는 복수의 워드라인; 상기 제1 소오스 선택 트랜지스터의 게이트 전극과 상기 제3 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제1 소오스 선택라인; 및 상기 제2 소오스 선택 트랜지스터의 게이트 전극과 상기 제4 소오스 선택 트랜지스터의 게이트 전극을 서로 연결시키는 제2 소오스 선택라인이 하나의 바디 상에 매트릭스 형태로 반복적으로 배열된 셀 어레이 영역을 구비하는 NAND형 플래쉬 메모리소자의 구동방법에 있어서, 선택된 비트라인 및 선택된 소오스 라인에 각각 0V 내지 전원전압의 읽기 비트전압(Vrb) 및 0V를 인가하고, 상기 선택된 비트라인 및 상기 선택된 소오스라인 사이의 제1 스트링 선택라인 및 제1 소오스 선택라인에 제3 전압을 인가하고 상기 선택된 비트라인 및 상기 선택된 소오스 라인 사이의 제2 스트링 선택라인 및 제2 소오스 선택라인에 상기 제3 전압과 다른 제4 전압을 인가함으로써 하나의 스트링을 선택하고, 상기 선택된 스트링을 지나는 워드라인중 선택된 워드라인 및 비선택된 워드라인에 각각 읽기전압(Vread) 및 0V를 인가함으로써, 상기 선택된 스트링과 상기 선택된 워드라인이 교차하는 부분의 셀 트랜지스터에 저장된 정보를 선택적으로 읽어내는 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  11. 제10항에 있어서, 상기 제3 전압 및 제4 전압이 각각 0V 및 읽기 전압(Vread)일 때, 제2 스트링이 선택되는 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  12. 제10항에 있어서, 상기 제3 전압 및 제4 전압이 각각 읽기전압 및 0V일 때, 제1 스트링이 선택되는 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  13. 제11항에 있어서, 상기 읽기 전압은 전원전압 내지 전원전압의 2배에 해당하는 전압인 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
  14. 제12항에 있어서, 상기 읽기 전압은 전원전압 내지 전원전압의 2배에 해당하는 전압인 것을 특징으로 하는 NAND형 플래쉬 메모리소자의 구동방법.
KR1019950052706A 1995-12-20 1995-12-20 낸드형 플래쉬 메모리 소자 및 그 구동방법 KR0170714B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507690B1 (ko) * 1998-12-23 2005-10-26 주식회사 하이닉스반도체 플래쉬 이이피롬 셀 어레이 구조
KR100776900B1 (ko) * 2006-10-31 2007-11-19 주식회사 하이닉스반도체 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
KR100295150B1 (ko) * 1997-12-31 2001-07-12 윤종용 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법
EP1137011B1 (en) 2000-03-21 2008-12-10 STMicroelectronics S.r.l. String programmable nonvolatile memory with NOR architecture
DE10058524A1 (de) * 2000-11-24 2002-06-13 Siemens Ag System und Verfahren zur parallelen Übertragung von echtzeitkritischen und nicht echtzeitkritischen Daten über schaltbare Datennetze, insbesondere Ethernet
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
JP4455017B2 (ja) 2003-11-10 2010-04-21 株式会社東芝 不揮発性半導体記憶装置
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
KR100666174B1 (ko) 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
EP1814123A1 (en) * 2006-01-26 2007-08-01 Samsung Electronics Co.,Ltd. Nand-type nonvolatile memory device having common bit lines and methods of operating the same
US7433231B2 (en) * 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells
KR100790823B1 (ko) * 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
JP2008187051A (ja) * 2007-01-30 2008-08-14 Toshiba Corp 半導体記憶装置
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
US7830713B2 (en) * 2007-03-14 2010-11-09 Aplus Flash Technology, Inc. Bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array
KR101391881B1 (ko) * 2007-10-23 2014-05-07 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
US8335108B2 (en) * 2008-11-14 2012-12-18 Aplus Flash Technology, Inc. Bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array
KR101635502B1 (ko) * 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
US8755227B2 (en) * 2012-01-30 2014-06-17 Phison Electronics Corp. NAND flash memory unit, NAND flash memory array, and methods for operating them
KR101370509B1 (ko) * 2012-02-24 2014-03-06 서울대학교산학협력단 Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
US9251907B2 (en) 2012-04-03 2016-02-02 Micron Technology, Inc. Memory devices and methods of operating memory devices including applying a potential to a source and a select gate between the source and a string of memory cells while performing a program operation on a memory cell in the string
KR20140136691A (ko) * 2013-05-21 2014-12-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US8953380B1 (en) * 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9875801B2 (en) 2014-02-03 2018-01-23 Micron Technology, Inc. Methods and apparatuses including an asymmetric assist device
US10014061B1 (en) * 2017-04-11 2018-07-03 Micron Technology, Inc. Methods and apparatus having multiple select gates of different ranges of threshold voltages connected in series with memory cells

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
KR940005694B1 (ko) * 1990-09-19 1994-06-22 삼성전자 주식회사 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 프로그램 최적화회로 및 방법
KR960016803B1 (ko) * 1994-05-07 1996-12-21 삼성전자 주식회사 불휘발성 반도체 메모리장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507690B1 (ko) * 1998-12-23 2005-10-26 주식회사 하이닉스반도체 플래쉬 이이피롬 셀 어레이 구조
KR100776900B1 (ko) * 2006-10-31 2007-11-19 주식회사 하이닉스반도체 플래시 메모리 소자 및 이를 이용한 프로그램/독출 방법

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JPH09190696A (ja) 1997-07-22

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