KR100507690B1 - 플래쉬 이이피롬 셀 어레이 구조 - Google Patents

플래쉬 이이피롬 셀 어레이 구조 Download PDF

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Abstract

본 발명은 플래쉬 이이피롬 셀 어레이 구조에 관한 것으로, 워드 라인, 프로그램 게이트 및 소오스 라인을 같은 방향이 되도록 형성하고, 비트 라인을 워드 라인과 수직 방향이 되도록 형성하여 플래쉬 이이피롬 셀 어레이를 구성시키므로써, 선택 셀에 독출 및 프로그램 동작을 시킬 경우, 선택 셀의 워드 라인과 다른 워드 라인을 갖는 제1 비선택 셀(주변 셀)에서 제1 비선택 셀에 걸리는 워드 라인의 바이어스 조건이 다르게 되며, 선택 셀과 동일한 워드 라인을 갖는 제2 비선택 셀(주변 셀)에서 제2 비선택 셀의 비트 라인쪽의 바이어스가 걸리지 않게되어, 선택 셀 주변의 셀들(제1 및 제2 비선택 셀)이 받는 스트레스가 감소되어 소자의 신뢰성을 향상시킬 수 있다.

Description

플래쉬 이이피롬 셀 어레이 구조
본 발명은 플래쉬 이이피롬 셀 어레이 구조에 관한 것으로, 특히 선택 셀에 독출 및 프로그램 동작시 선택 셀 주변의 비선택 셀들이 전기적 영향을 받아 교란(disturb)이 발생되는 것을 방지할 수 있는 플래쉬 이이피롬 셀 어레이 구조에 관한 것이다.
일반적으로, 플래쉬 메모리 소자에서 가장 문제가 되는 것은 신뢰성(reliability)이다. 이 신뢰성을 결정하는 가장 중요한 요소는 셀의 교란(disturb) 특성이다.
도 1은 종래 메모리 셀 어레이의 레이아웃이고, 도 2(a) 및 도 2(b)는 도 1에 도시된 메모리 셀 어레이의 독출 및 프로그램 동작을 설명하기 위한 회로도로서, 이들 도면을 참조하여 종래 셀 어레이 구조와 그 동작을 설명하기로 한다.
도 1을 참조하면, 반도체 기판에 고립 형태로 종방향 및 횡방향으로 일정한 규칙에 따라 다수개 배열된 필드 산화막(11)에 의해 액티브 영역이 정의되는데, 이 액티브 영역은 단위 셀의 채널, 단위 셀의 소오스를 잇는 소오스 라인 및 단위 셀의 드레인을 잇는 드레인 라인이 형성될 부분을 포함한다. 플로팅 게이트(12)는 필드 산화막(11)과 이웃하는 필드 산화막(11) 사이의 액티브 영역에 형성되며, 이러한 플로팅 게이트(12)는 전체 셀 어레이 영역에 종방향 및 횡방향으로 다수개 배열된다. 각각의 플로팅 게이트(12)는 터널 산화막에 의해 반도체 기판과 전기적으로 절연된다.
프로그램 게이트(13)는 다수의 플로팅 게이트(12)중 종방향으로 배열된 플로팅 게이트들(12)과 필드 산화막들(11)의 상부를 지나도록 라인으로 형성되고, 이러한 라인 형태의 프로그램 게이트(13)는 전체 셀 어레이 영역에 다수개 배열된다. 프로그램 게이트(13)는 유전체막에 의해 플로팅 게이트들(12)과 전기적으로 절연된다.
비트 라인(14)은 불순물 이온 확산에 의해 프로그램 게이트(13) 일측부에 프로그램 게이트(13)와 동일 방향으로 형성되며, 이러한 비트 라인(14)은 단위 셀의 플로팅 게이트(12)에 인접되어 그 부분이 단위 셀의 드레인(14A) 역할을 하게 된다.
소오스 라인(15)은 불순물 이온 확산에 의해 프로그램 게이트(13) 다른 측부에 프로그램 게이트(13)와 동일 방향으로 형성되며, 이러한 소오스 라인(15)은 단위 셀의 플로팅 게이트(12)로부터 일정 거리 이격되어 그 부분이 단위 셀의 소오스(15A) 역할을 하게 된다.
상기한 비트 라인(14) 및 소오스 라인(15)은 프로그램 게이트(13)를 사이에 두고 전체 셀 어레이 영역에 교호적으로 다수개 배열된다.
워드 라인(16)은 다수의 플로팅 게이트(12)중 횡방향으로 배열된 플로팅 게이트들(12) 각각의 윗부분을 지나는 프로그램 게이트들(13)과 단위 셀의 드레인 및 소오스(14A 및 15A) 상부를 지나도록 형성되며, 이러한 워드 라인(16)은 전체 셀 어레이 영역에 다수개 배열된다. 워드 라인(16)은 절연막에 의해 플로팅 게이트(12), 프로그램 게이트(13), 드레인(14A), 소오스(15A) 및 소오스(15A)와 플로팅 게이트(12) 사이의 반도체 기판 각각과 전기적으로 절연된다.
워드 라인(16)을 포함한 전체 구조상에 층간 절연막을 형성한 후, 콘택 공정을 실시하여 비트 라인(14)의 선택된 부분들에 드레인 콘택들(17)을, 소오스 라인(15)의 선택된 부분들에 소오스 콘택들(18)을 각각 형성한다. 이후, 금속 배선 형성 공정을 실시한다.
상기한 공정으로 형성된 종래 플래쉬 이이피롬 셀 어레이에 대한 등가 회로가 도 2에 도시된다.
도 1 및 도 2(a)를 참조하여, 종래 플래쉬 이이피롬 셀의 독출 동작을 간단히 설명하면 다음과 같다.
여러 셀들 중에 선택 셀(A)을 독출하고자 할 때의 전압 인가 조건은, 선택 셀(A)의 워드 라인(16)에 5V를 인가하고, 선택 셀(A)의 프로그램 게이트(13)에 독출 바이어스를 인가하고, 선택 셀(A)의 비트 라인(14)을 접지(ground)시키고, 선택 셀(A)의 소오스 라인(15)에 2V를 인가한다. 이때, 선택 셀(A)과 같은 워드 라인(16)을 갖는 주변의 제1 비선택 셀(B)은 선택 셀(A)과 비교해서, 워드 라인(16), 프로그램 게이트(13) 및 비트 라인(14)에 인가되는 전압 조건이 같고, 단지 제1 비선택 셀(B)의 소오스 라인(15)을 접지시키는 것이 다르다. 그리고, 선택 셀(A)과 다른 워드 라인(16)을 갖는 주변의 제2 비선택 셀(C)은 선택 셀(A)과 비교해서, 프로그램 게이트(13), 비트 라인(14) 및 소오스 라인(15)에 인가되는 전압 조건이 같고, 단지 제2 비선택 셀(C)의 워드 라인(16)에 0V를 인가하는 것이 다르다.
도 1 및 도 2(b)를 참조하여, 종래 플래쉬 이이피롬 셀의 프로그램 동작을 간단히 설명하면 다음과 같다.
여러 셀들 중에 선택 셀(A)을 프로그램하고자 할 때의 전압 인가 조건은, 선택 셀(A)의 워드 라인(16)에 1.8V를 인가하고, 선택 셀(A)의 프로그램 게이트(13)에 12V를 인가하고, 선택 셀(A)의 비트 라인(14)에 5V를 인가하고, 선택 셀(A)의 소오스 라인(15)을 접지시킨다. 이때, 선택 셀(A)과 같은 워드 라인(16)을 갖는 주변의 제1 비선택 셀(B)은 선택 셀(A)과 비교해서, 워드 라인(16), 프로그램 게이트(13) 및 비트 라인(14)에 인가되는 전압 조건이 같고, 단지 제1 비선택 셀(B)의 소오스 라인(15)에 5V를 인가하는 것이 다르다. 그리고, 선택 셀(A)과 다른 워드 라인(16)을 갖는 주변의 제2 비선택 셀(C)은 선택 셀(A)과 비교해서, 프로그램 게이트(13), 비트 라인(14) 및 소오스 라인(15)에 인가되는 전압 조건이 같고, 단지 제2 비선택 셀(C)의 워드 라인(16)에 0V를 인가하는 것이 다르다.
상기한 바와 같이, 종래 플래쉬 이이피롬 셀 어레이 구조에서, 선택 셀(A)의 독출 및 프로그램 동작시에 제1 비선택 셀(B)은 소오스 라인(15)에 걸리는 전압 조건만 다르고, 제2 비선택 셀(C)은 워드 라인(16)에 걸리는 전압 조건만이 다르다. 결국, 선택 셀(A) 주변의 제1 및 제2 비선택 셀(B 및 C)은 비트 라인(14)을 공유하고 있기 때문에 비트 라인(14)의 바이어스에 의한 교란(disturb)이 발생될 가능성이 커지게 되어 소자의 신뢰성을 저하시키는 요인으로 작용하는 문제가 있다.
따라서, 본 발명은 선택 셀에 독출 및 프로그램 동작시 선택 셀 주변의 비선택 셀들에 교란이 발생되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 이이피롬 셀 어레이 구조를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀 어레이 구조는 필드 산화막이 형성된 반도체 기판의 액티브 영역에 종방향 및 횡방향으로 다수개 배열된 플로팅 게이트; 종방향으로 배열된 상기 플로팅 게이트들 상부를 지나도록 형성된 다수의 프로그램 게이트; 불순물 이온 확산에 의해 상기 프로그램 게이트로부터 일정 거리 이격되며, 상기 프로그램 게이트와 동일 방향으로 불순물 이온 확산에 의해 형성된 다수의 소오스 라인; 상기 프로그램 게이트와 동일한 방향으로 상기 프로그램 게이트의 상부에 일부가 중첩되면서 상기 소오스 라인에 인접되도록 형성된 다수의 워드 라인; 및 불순물 이온 확산에 의해 상기 플로팅 게이트 각각에 인접되어 개별적으로 형성된 드레인중 횡방향으로 배열된 상기 플로팅 게이트들에 인접된 드레인 각각을 메탈 라인으로 이어 상기 워드 라인에 수직 방향으로 형성된 다수의 비트 라인을 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 메모리 셀 어레이의 레이아웃이고, 도 4(a), 도 4(b) 및 도 4(c)는 도 3에 도시된 메모리 셀 어레이의 독출, 프로그램 및 소거 동작을 설명하기 위한 회로도로서, 이들 도면을 참조하여 본 발명에 따른 셀 어레이 구조와 그 동작을 설명하기로 한다.
도 3을 참조하면, 반도체 기판에 고립 형태로 종방향 및 횡방향으로 일정한 규칙에 따라 다수개 배열된 필드 산화막(21)에 의해 액티브 영역이 정의되는데, 이 액티브 영역은 단위 셀의 채널, 단위 셀의 소오스를 잇는 소오스 라인 및 단위 셀의 드레인이 개별적으로 형성될 각 부분을 포함한다. 플로팅 게이트(22)는 필드 산화막(21)과 이웃하는 필드 산화막(21) 사이의 액티브 영역에 형성되며, 이러한 플로팅 게이트(22)는 전체 셀 어레이 영역에 종방향 및 횡방향으로 다수개 배열된다. 각각의 플로팅 게이트(22)는 터널 산화막에 의해 반도체 기판과 전기적으로 절연된다.
프로그램 게이트(23)는 다수의 플로팅 게이트(22)중 종방향으로 배열된 플로팅 게이트들(22)과 필드 산화막들(21)의 상부를 지나도록 라인으로 형성되고, 이러한 라인 형태의 프로그램 게이트(23)는 전체 셀 어레이 영역에 다수개 배열된다. 프로그램 게이트(23)는 유전체막에 의해 플로팅 게이트들(22)과 전기적으로 절연된다.
각 단위 셀의 드레인(24A)과 각 단위 셀의 소오스(25A)를 잇는 소오스 라인(25)은 불순물 이온 확산에 의해 형성된다. 각 단위 셀의 드레인(24A)은 플로팅 게이트(22)의 일측부에 인접되어 각각 형성되며, 각 단위 셀의 소오스(25A)는 플로팅 게이트(22)의 다른 측부에서 일정 거리 이격되어 각각 형성되되, 이들 소오스(25A)는 불순물 이온 확산에 의해 상호 연결되어 소오스 라인(25)을 이룬다. 소오스 라인(25)은 프로그램 게이트(23)와 동일 방향으로 형성되며, 전체 셀 어레이 영역에 다수개 배열된다.
워드 라인(26)은 프로그램 게이트(23)와 동일한 방향으로 프로그램 게이트(23)의 상부에 일부가 중첩되면서 소오스 라인(25)에 인접되도록 형성된다. 이러한 워드 라인(26)은 전체 셀 어레이 영역에 다수개 배열된다. 워드 라인(26)은 절연막에 의해 플로팅 게이트(22), 프로그램 게이트(23) 및 소오스(25A)와 플로팅 게이트(22) 사이의 반도체 기판 각각과 전기적으로 절연된다.
워드 라인(26)을 포함한 전체 구조상에 제1 층간 절연막을 형성한 후, 콘택 공정을 실시하여 각 단위 셀의 드레인(24A) 각각에 드레인 콘택(27)을, 소오스 라인(25)의 선택된 부분들에 패드 콘택들(270)을 각각 형성한다. 이후, 제1 금속 배선 형성 공정을 실시하여 다수의 플로팅 게이트(22)중 횡방향으로 배열된 플로팅 게이트들(22)에 인접된 드레인(24A) 각각을 잇는 제1 메탈 라인(24)을 형성하고, 이때 패드 콘택(270) 각 부분에 소오스 라인(25)과 연결되는 메탈 패드(240)도 동시에 형성한다. 제 1 메탈 라인(24)은 비트 라인으로 작용되며, 이 비트 라인(24)은 워드 라인(26)과 수직 방향으로 형성되어 전체 셀 어레이 영역에 다수개 배열된다.
비트 라인(24) 및 메탈 패드(240)를 포함한 전체 구조상에 제2 층간 절연막을 형성한 후, 콘택 공정을 실시하여 메탈 패드(240) 각각에 소오스 콘택(28)을 형성한다. 이후, 제2 금속 배선 형성 공정을 실시하여 소오스 라인(25) 각각의 윗부분을 따라 제2 메탈 라인(250)을 각각 형성한다. 제2 메탈 라인(250)은 소오스 콘택(28) 및 패드 콘택(270)에 의해 소오스 라인(25)과 전기적으로 연결된다.
이러한 공정에 의해 형성된 본 발명의 플래쉬 이이피롬 셀 어레이는 워드 라인(26), 프로그램 게이트(23) 및 소오스 라인(25)이 같은 방향을 이루고, 비트 라인(24)이 워드 라인(26)과 수직 방향을 이루는 구조를 갖는다.
상기한 공정으로 형성된 본 발명의 플래쉬 이이피롬 셀 어레이에 대한 등가 회로가 도 4에 도시된다.
도 3 및 도 4(a)를 참조하여, 본 발명의 플래쉬 이이피롬 셀의 독출 동작을 간단히 설명하면 다음과 같다.
여러 셀들 중에 선택 셀(A)을 독출하고자 할 때의 전압 인가 조건은, 선택 셀(A)의 워드 라인(26)에 5V를 인가하고, 선택 셀(A)의 프로그램 게이트(23)에 독출 바이어스를 인가하고, 선택 셀(A)의 비트 라인(24)에 1V를 인가하고, 선택 셀(A)의 소오스 라인(25)을 접지시킨다. 이때, 선택 셀(A)과 다른 워드 라인(26)을 갖는 주변의 제1 비선택 셀(B)은 선택 셀(A)과 비교해서, 프로그램 게이트(23), 비트 라인(24) 및 소오스 라인(25)에 인가되는 전압 조건이 같고, 제1 비선택 셀(B)의 워드 라인(26)에 0V를 인가하는 것이 다르다. 그리고, 선택 셀(A)과 같은 워드 라인(26)을 갖는 주변의 제2 비선택 셀(C)은 선택 셀(A)과 비교해서, 워드 라인(26), 프로그램 게이트(23) 및 소오스 라인(25)에 인가되는 전압 조건이 같고, 제2 비선택 셀(C)의 비트 라인(24)을 플로트(float)시키는 것이 다르다.
도 3 및 도 4(b)를 참조하여, 본 발명의 플래쉬 이이피롬 셀의 프로그램 동작을 간단히 설명하면 다음과 같다.
여러 셀들 중에 선택 셀(A)을 프로그램하고자 할 때의 전압 인가 조건은, 선택 셀(A)의 워드 라인(26)에 1.8V를 인가하고, 선택 셀(A)의 프로그램 게이트(23)에 12V를 인가하고, 선택 셀(A)의 비트 라인(24)에 5V를 인가하고, 선택 셀(A)의 소오스 라인(25)을 접지시킨다. 이때, 선택 셀(A)과 다른 워드 라인(26)을 갖는 주변의 제1 비선택 셀(B)은 선택 셀(A)과 비교해서, 프로그램 게이트(23), 비트 라인(24) 및 소오스 라인(25)에 인가되는 전압 조건이 같고, 제1 비선택 셀(B)의 워드 라인(26)에 0V를 인가하는 것이 다르다. 그리고, 선택 셀(A)과 같은 워드 라인(26)을 갖는 주변의 제2 비선택 셀(C)은 선택 셀(A)과 비교해서, 워드 라인(26), 프로그램 게이트(23) 및 소오스 라인(25)에 인가되는 전압 조건이 같고, 제2 비선택 셀(C)의 비트 라인(24)을 접지시키는 것이 다르다.
도 3 및 도 4(c)를 참조하여, 본 발명의 플래쉬 이이피롬 셀의 소거 동작을 간단히 설명하면 다음과 같다.
소거시키고자 하는 모든 셀의 전압 인가 조건은, 워드 라인(26)에 0V를 인가하고, 프로그램 게이트(23)에 -12V를 인가하고, 비트 라인(24)에 5V를 인가하고, 소오스 라인(25)을 플로트시킨다.
상기에서, 만약 선택 셀(A)을 프로그램 하고자 할 때, 제1 비선택 셀(B)에 걸리는 조건은 기존에 비해 워드 라인의 바이어스 조건이 틀림을 알 수 있으며, 제2 비선택 셀(C)을 비교해 보면 비트 라인쪽의 바이어스가 걸리지 않게 된 것을 알 수 있다. 한편, 상기 각각의 바이어스 조건은 전원전압(Vcc)에 맞게 변할 수 있다.
상술한 바와 같이, 본 발명은 워드 라인, 프로그램 게이트 및 소오스 라인을 같은 방향이 되도록 형성하고, 비트 라인을 워드 라인과 수직 방향이 되도록 형성하여 플래쉬 이이피롬 셀 어레이를 구성시켜 비트 라인이 기존처럼 다른 셀들과 공유되지 않게 하므로써, 선택 셀 주변의 비선택 셀들이 비트 라인의 바이어스에 의해 교란되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
도 1은 종래 플래쉬 이이피롬 셀 어레이의 레이아웃.
도 2(a) 및 도 2(b)는 도 1에 도시된 플래쉬 이이피롬 셀 어레이의 독출 및 프로그램 동작을 설명하기 위한 회로도.
도 3은 본 발명에 따른 플래쉬 이이피롬 셀 어레이의 레이아웃.
도 4(a), 도 4(b) 및 도 4(c)는 도 3에 도시된 플래쉬 이이피롬 셀 어레이의 독출, 프로그램 및 소거 동작을 설명하기 위한 회로도.
〈도면의 주요 부분에 대한 부호 설명〉
11, 21: 필드 산화막 12, 22: 플로팅 게이트
13, 23: 프로그램 게이트 14, 24: 비트 라인 (제1 메탈 라인)
14A, 24A: 드레인 15, 25: 소오스 라인
15A, 25A: 소오스 16, 26: 워드 라인
17, 27: 드레인 콘택 18, 28: 소오스 콘택
240: 메탈 패드 250: 제2 메탈 라인
270: 패드 콘택 A: 선택 셀
B: 제1 비선택 셀 C: 제2 비선택 셀

Claims (2)

  1. 필드 산화막이 형성된 반도체 기판의 액티브 영역에 종방향 및 횡방향으로 다수개 배열된 플로팅 게이트;
    종방향으로 배열된 상기 플로팅 게이트들 상부를 지나도록 형성된 다수의 프로그램 게이트;
    불순물 이온 확산에 의해 상기 프로그램 게이트로부터 일정 거리 이격되며, 상기 프로그램 게이트와 동일 방향으로 불순물 이온 확산에 의해 형성된 다수의 소오스 라인;
    상기 프로그램 게이트와 동일한 방향으로 상기 프로그램 게이트의 상부에 일부가 중첩되면서 상기 소오스 라인에 인접되도록 형성된 다수의 워드 라인; 및
    불순물 이온 확산에 의해 상기 플로팅 게이트 각각에 인접되어 개별적으로 형성된 드레인중 횡방향으로 배열된 상기 플로팅 게이트들에 인접된 드레인 각각을 메탈 라인으로 이어 상기 워드 라인에 수직 방향으로 형성된 다수의 비트 라인을 포함하여 구성된 것을 특징으로 하는 플래쉬 이이피롬 셀 어레이 구조.
  2. 제 1 항에 있어서,
    상기 비트 라인용 메탈 라인을 형성할 때, 상기 소오스 라인의 선택된 부분이 연결되도록 동시에 형성된 메탈 패드와, 콘택 공정 및 금속 배선 공정으로 상기 메탈 패드에 의해 소오스 라인과 연결되며, 상기 소오스 라인과 동일한 방향으로 형성된 메탈 라인을 추가로 포함하는 것을 특징으로 하는 플래쉬 이이피롬 셀 어레이 구조.
KR10-1998-0057712A 1998-12-23 1998-12-23 플래쉬 이이피롬 셀 어레이 구조 KR100507690B1 (ko)

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KR0170714B1 (ko) * 1995-12-20 1999-03-30 김광호 낸드형 플래쉬 메모리 소자 및 그 구동방법
KR19990045036A (ko) * 1997-11-05 1999-06-25 이데이 노부유끼 불휘발성 반도체 기억장치 및 그 독출 방법
KR19990060302A (ko) * 1997-12-31 1999-07-26 윤종용 비휘발성 메모리 장치의 동작방법, 그리고 상기 동작을 구현할수 있는 장치 및 그 제조방법

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