KR20010060549A - 플래쉬 메모리의 소오스 콘택 모니터링 방법 - Google Patents

플래쉬 메모리의 소오스 콘택 모니터링 방법 Download PDF

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Abstract

본 발명은 소오스 라인을 국부적 연결(local interconnection) 방법을 적용하여 형성하는 플래쉬 메모리 소자에서, 소오스 콘택에서의 접촉 여부를 플래쉬 셀의 과도 소거 셀(over erase cell) 특성을 이용하여 모니터링(monitoring) 하는 방법에 관하여 기술된다. 본 발명은 소오스 콘택에서의 접촉 상태를 모니터링하기 위하여, 먼저 셀의 소거 조건과 같은 전압을 각 단자(VG 단자, VD 단자, VS 단자, VSS 단자)에 인가하되, VS 단자 및 VSS 단자에 연결된 모든 셀들의 플로팅 게이트에 존재하는 전자들이 과도하게 소거되도록 하므로 정상적인 턴-온(normally turn-on) 상태가 되는데, 접촉 불량인 소오스 콘택을 공유하는 두 개의 셀에서는 플로팅 게이트에 존재하는 전자들이 소거되지 않아 턴-오프(turn-off) 상태로 남아있게 되며, 이러한 상태에서 테스트 전압(VG=OV, VD<5V, VS=플로트, VSS=접지)을 인가하면, 접촉이 불량한 부분에서는 VD 단자에서 VSS 단자로의 전류 흐름이 끊기게 되어 소오스 콘택의 접촉 상태를 모니터링할 수 있다.

Description

플래쉬 메모리의 소오스 콘택 모니터링 방법 {Method of monitoring a source contact in a flash memory}
본 발명은 플래쉬 메모리의 소오스 콘택 모니터링 방법에 관한 것으로, 특히 소오스 라인을 국부적 연결(local interconnection) 방법을 적용하여 형성하는 플래쉬 메모리 소자에서, 접촉 면적이 좁은 소오스 콘택의 접촉 여부를 플래쉬 셀의 과도 소거 셀(over erase cell) 특성을 이용하여 용이하게 모니터링(monitoring) 하는 방법에 관한 것이다.
일반적으로, 플래쉬 메모리의 소오스 라인은 각 셀의 소오스 사이에 불순물 이온 주입에 의한 확산 라인(diffusion line)을 형성하여 반도체 기판 내에 소오스 라인을 형성하거나, 국부적 연결 방법을 적용하여 형성한다. 국부적 연결 방법으로 소오스 라인을 형성할 경우, 16개의 셀마다 형성되는 소오스 콘택을 형성하지 않아도 되므로 유효 셀 사이즈(effective cell size)가 확산 라인 방법을 적용할 때보다 약 86% 정도 감소할 뿐만 아니라 확산 저항에 의해 생기는 전위차가 0.1V에서 0.01V로 감소하는 백 바이어스(back bias) 효과가 1/10로 감소하는 장점이 있다.그러나, 국부적 연결 방법에 의한 소오스 라인을 갖는 플래쉬 메모리 소자는 각 셀의 소오스 콘택 접촉 면적이 좁아 콘택 불량을 유발시킬 가능성이 있다.
도 1a는 종래 국부적 연결 방법이 적용된 플래쉬 메모리의 셀 어레이 평면도이고, 도 1b는 도 1a의 X-X'를 따라 절단한 플래쉬 메모리의 단면도이며, 도 1c는 도 1a의 Y-Y'를 따라 절단한 플래쉬 메모리의 단면도이다.
종래 국부적 연결 방법이 적용된 플래쉬 메모리는 필드 산화막(12)을 형성하여 액티브 영역이 정의된 반도체 기판(11)에 플로팅 게이트(13), 컨트롤 게이트(14), 드레인(15) 및 공통 소오스(16)로 이루어진 다수의 단위 셀을 형성하고, 각 단위 셀의 컨트롤 게이트(14)가 연결되어 워드라인을 이루고, 각 단위 셀의 드레인(15)에 드레인 콘택(17)이 형성되고, 각 드레인 콘택(17)을 연결하여 비트라인(170)을 형성하고, 각 단위 셀의 공통 소오스(16)에 소오스 콘택(18)이 형성되며, 각 소오스 콘택(18)을 연결하여 공통 소오스 연결 라인(180)을 형성하여 이루어 진다.
도 1a의 평면도에서 볼 수 있듯이 소오스 콘택(18)이 병렬로 1024개가 연결되어 확산 라인 방법으로 연결된 경우보다 저항 값이 작아 메모리 특성을 향상시킬 수 있다. 그러나, 도 1c의 비트라인(170) 방향의 단면도에서 볼 수 있듯이 소오스 콘택(18)의 접촉 면적이 좁아서 콘택 불량이 일어날 수 있다. 따라서, 소오스 콘택(18)의 접촉 상태를 주의 깊게 관찰해야 하는데, 기존의 방법으로는 이를 정확하게 파악할 수 없었다. 도 1b의 단면도에서 볼 수 있듯이 기존의 방법으로는 1024개의 콘택중 불량 상태의 콘택이 존재하여도 이를 확인할 방법이 없는데, 이는 공통 소오스 연결 라인이 연결되어 있는 상태이므로 공통 소오스 연결 라인의 일단에서 어떤 전압을 인가하더라도 불량 콘택에 관계없이 전류가 흐르기 때문이다.
따라서, 본 발명은 소오스 라인을 국부적 연결 방법을 적용하여 형성하는 플래쉬 메모리 소자에서, 접촉 면적이 좁은 소오스 콘택의 접촉 여부를 플래쉬 셀의 과도 소거 셀 특성을 이용하여 용이하게 모니터링하는 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리의 소오스 콘택 모니터링 방법은 소오스 라인이 국부적 연결 방법으로 형성된 플래쉬 메모리 소자가 제공되는 단계; 워드라인들에는 공통 VG 단자를 연결하고, 첫번째 드레인 콘택에는 VD 단자를 연결하되, 나머지 드레인 콘택들은 플로팅하고 , 마지막 공통 소오스 콘택에는 VSS 단자를 연결하되, 나머지 소오스 콘택들에는 VS 단자를 연결하는 단계; 모든 셀들이 정상적인 턴-온 상태가 되도록 상기 각 단자에 과도 소거 전압을 인가하는 단계; 및 상기 VD 단자에서 상기 VSS 단자로의 전류가 흐를 수 있도록 상기 각 단자에 테스트 전압을 인가하여 전류 흐름을 확인하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a는 종래 플래쉬 메모리의 셀 어레이 평면도.
도 1b는 도 1a의 X-X'를 따라 절단한 플래쉬 메모리의 단면도.
도 1c는 도 1a의 Y-Y'를 따라 절단한 플래쉬 메모리의 단면도.
도 2a는 본 발명의 실시예에 따른 플래쉬 메모리의 소오스 콘택 모니터링 방법을 설명하기 위한 셀 어레이 평면도.
도 2b는 본 발명의 소오스 콘택 모니터링 방법의 원리를 설명하기 위한 개념도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 필드 산화막
13, 23: 플로팅 게이트 14, 24: 컨트롤 게이트(워드라인)
15, 25: 드레인 16, 26: 공통 소오스
17, 27: 드레인 콘택 170, 270: 비트 라인
18, 28: 소오스 콘택 180, 280: 공통 소오스 연결 라인
300: 드레인 콘택 연결 금속 배선 400: VG 단자
500: VD 단자 600: VS 단자
700: VSS 단자
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 플래쉬 메모리의 소오스 콘택 모니터링 방법을 설명하기 위한 셀 어레이 평면도이다.
본 발명에 따른 국부적 연결 방법이 적용된 플래쉬 메모리는 필드 산화막(22)을 형성하여 액티브 영역이 정의된 반도체 기판(21)에 플로팅 게이트(23), 컨트롤 게이트(24), 드레인(25) 및 공통 소오스(26)로 이루어진 다수의 단위 셀을 형성하고, 각 단위 셀의 컨트롤 게이트(24)가 연결되어 워드라인을 이루고, 각 단위 셀의 드레인(25)에 드레인 콘택(27)이 형성되고, 각 드레인 콘택(27)을 연결하여 비트라인(270)을 형성하고, 각 단위 셀의 공통 소오스(26)에 소오스 콘택(28)이 형성되며, 각 소오스 콘택(28)을 연결하여 공통 소오스 연결 라인(280)을 형성하여 이루어 진다. 도 2a에 도시된 바와 같이, 이러한 구조의 플래쉬 메모리에서 소오스 콘택 모니터링을 위하여, 워드라인들(24)에는 공통 VG 단자(400)를 연결하고, 첫번째 드레인 콘택(27)에는 VD 단자(500)를 연결하되, 나머지 드레인 콘택들(27)은 플로팅(floating) 하고 , 마지막 공통 소오스 콘택(28)에는 VSS 단자(500)를 연결하되, 나머지 소오스 콘택들(28)에는 VS 단자(600)를 연결한다. 만약 공간 문제로 인하여 패턴이 꺾여 이웃하는 드레인 콘택(27)이 분리될 경우에는 이들 드레인 콘택(27)을 드레인 콘택 연결 금속 배선(300)으로 연결하여 VD 단자(500)로부터 VSS 단자(700)까지 전류가 흐를 수 있도록 한다.
도 2b는 본 발명의 소오스 콘택 모니터링 방법의 원리를 설명하기 위한 개념도로서, 도 2a와 함께 본 발명의 소오스 콘택 모니터링 원리를 설명하면 다음과 같다.
본 발명은 소오스 콘택(28)에서의 접촉 상태를 모니터링하기 위하여, 먼저 셀의 소거 조건과 같은 전압을 각 단자 예를 들어, VG 단자(400)에는 -9V의 음의 고전압을 인가하고, VD 단자(500)는 플로트(float) 시키고, VS 단자(600) 및 VSS 단자(700)에는 5V의 양의 고전압을 각각 인가하되, 소거 시간을 충분히 길게 하여 VS 단자 및 VSS 단자(600 및 700) 각각에 연결된 소오스 콘택(28)에 인접하는 모든 셀들의 플로팅 게이트(23)에 존재하는 전자들이 과도하게 소거되도록 하므로 모든 셀들은 정상적인 턴-온(normally turn-on) 상태가 되는데, 만약 도 2b의 원으로 표시한 부분과 같이 접촉 불량인 소오스 콘택(28)이 존재할 경우 이 소오스 콘택(28)에 공유된 두 개의 셀에서는 플로팅 게이트(23)에 존재하는 전자들이 소거되지 않아 턴-오프(turn-off) 상태로 남아있게 된다. 턴-오프 상태의 셀은 게이트에 전압을 인가하지 않았을 때 도통 상태가 될 수 없다. 이러한 상태에서 VG 단자(400)에는 OV의 전압을 인가하고, VD 단자(500)에는 5V 이하의 전압을 인가하고, VS 단자(600)는 플로트 시키고, VSS 단자(700)는 접지 시키는 테스트 전압을 인가하면, 접촉이 불량한 소오스 콘택(28)에 공유된 두 개의 셀에서는 VD 단자(500)에서 VSS 단자(700)로의 전류 흐름이 끊기게 되어 소오스 콘택(28)의 접촉 상태를 모니터링할 수 있다. VD 단자(500)에 인가되는 전압은 디자인된 셀들의 전류 또는 연결된 셀의 개수에 따라 조절될 수 있다.
상술한 바와 같이, 본 발명은 소오스 라인을 국부적 연결 방법을 적용하여형성하는 플래쉬 메모리 소자에서, 소오스 콘택에서의 접촉 여부를 효과적으로 모니터링하여 이를 공정에 반영하여 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 소오스 라인이 국부적 연결 방법으로 형성된 플래쉬 메모리 소자가 제공되는 단계;
    워드라인들에는 공통 VG 단자를 연결하고, 첫번째 드레인 콘택에는 VD 단자를 연결하되, 나머지 드레인 콘택들은 플로팅하고 , 마지막 공통 소오스 콘택에는 VSS 단자를 연결하되, 나머지 소오스 콘택들에는 VS 단자를 연결하는 단계;
    모든 셀들이 정상적인 턴-온 상태가 되도록 상기 각 단자에 과도 소거 전압을 인가하는 단계; 및
    상기 VD 단자에서 상기 VSS 단자로의 전류가 흐를 수 있도록 상기 각 단자에 테스트 전압을 인가하여 전류 흐름을 확인하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리의 소오스 콘택 모니터링 방법.
  2. 제 1 항에 있어서,
    패턴이 꺾여 이웃하는 드레인 콘택이 분리될 경우에는 이들 드레인 콘택을 드레인 콘택 연결 금속 배선으로 연결하여 상기 VD 단자로부터 VSS 단자까지 전류가 흐를 수 있도록 하는 것을 특징으로 하는 플래쉬 메모리의 소오스 콘택 모니터링 방법.
  3. 제 1 항에 있어서,
    상기 과도 소거 전압 조건은 상기 VG 단자에는 -9V의 음의 고전압을 인가하고, 상기 VD 단자는 플로트 시키고, 상기 VS 단자 및 VSS 단자에는 5V의 양의 고전압을 각각 인가하는 것을 특징으로 하는 플래쉬 메모리의 소오스 콘택 모니터링 방법.
  4. 제 1 항에 있어서,
    상기 과도 소거 전압 인가시 접촉 불량인 소오스 콘택에 공유된 두 개의 셀에서는 플로팅 게이트에 존재하는 전자들이 소거되지 않아 턴-오프 상태로 존재하는 것을 특징으로 하는 플래쉬 메모리의 소오스 콘택 모니터링 방법.
  5. 제 1 항에 있어서,
    상기 테스트 전압 조건은 상기 VG 단자에는 OV의 전압을 인가하고, 상기 VD 단자에는 5V 이하의 전압을 인가하고, 상기 VS 단자는 플로트 시키고, 상기 VSS 단자는 접지 시키는 것을 특징으로 하는 플래쉬 메모리의 소오스 콘택 모니터링 방법.
  6. 제 1 항에 있어서,
    상기 테스트 전압 인가시 접촉 불량인 소오스 콘택이 존재할 경우 상기 VD 단자에서 상기 VSS 단자로의 전류 흐름이 끊기게되는 것을 특징으로 하는 플래쉬 메모리의 소오스 콘택 모니터링 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008485A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체소자의 테스트 패턴 형성방법
US7679122B2 (en) 2005-09-16 2010-03-16 Samsung Electronics Co., Ltd. Semiconductor device including source strapping line

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357185B1 (ko) * 2000-02-03 2002-10-19 주식회사 하이닉스반도체 비휘발성 메모리소자 및 그의 제조방법
JP4331070B2 (ja) 2004-08-06 2009-09-16 株式会社東芝 半導体記憶装置
JP2009158590A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 半導体装置及びその製造方法
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
CN110854092A (zh) * 2019-11-13 2020-02-28 上海华力集成电路制造有限公司 共享接触孔及其刻蚀缺陷检测方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03237699A (ja) * 1989-12-01 1991-10-23 Fujitsu Ltd 半導体記憶装置
EP0594920B1 (en) * 1992-10-29 1999-07-28 STMicroelectronics S.r.l. Method of evaluating the gate oxide of non-volatile EPROM, EEPROM and flash-EEPROM memories
JPH0774326A (ja) * 1993-09-01 1995-03-17 Seiko Epson Corp 半導体装置及びその製造方法
JP2848223B2 (ja) * 1993-12-01 1999-01-20 日本電気株式会社 不揮発性半導体記憶装置の消去方法及び製造方法
KR100256322B1 (ko) * 1994-03-03 2000-05-15 제니 필더 파울러-노드하임 프로그래밍 및 이레이즈를 이용한 저전압 단일트랜지스터 플래쉬 이이피롬셀
JPH1131394A (ja) * 1997-07-09 1999-02-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置の制御方法
JP3159153B2 (ja) * 1997-12-26 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008485A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체소자의 테스트 패턴 형성방법
US7679122B2 (en) 2005-09-16 2010-03-16 Samsung Electronics Co., Ltd. Semiconductor device including source strapping line

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Publication number Publication date
JP4651185B2 (ja) 2011-03-16
US6391665B1 (en) 2002-05-21
JP2001196482A (ja) 2001-07-19
KR100363842B1 (ko) 2002-12-06

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