KR102268296B1 - 불휘발성 메모리 장치 - Google Patents

불휘발성 메모리 장치 Download PDF

Info

Publication number
KR102268296B1
KR102268296B1 KR1020140122067A KR20140122067A KR102268296B1 KR 102268296 B1 KR102268296 B1 KR 102268296B1 KR 1020140122067 A KR1020140122067 A KR 1020140122067A KR 20140122067 A KR20140122067 A KR 20140122067A KR 102268296 B1 KR102268296 B1 KR 102268296B1
Authority
KR
South Korea
Prior art keywords
contact plugs
substrate
source
plugs
drain
Prior art date
Application number
KR1020140122067A
Other languages
English (en)
Other versions
KR20160032347A (ko
Inventor
손재익
김성훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140122067A priority Critical patent/KR102268296B1/ko
Priority to US14/678,526 priority patent/US9318502B2/en
Publication of KR20160032347A publication Critical patent/KR20160032347A/ko
Application granted granted Critical
Publication of KR102268296B1 publication Critical patent/KR102268296B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및 복수의 도전 라인을 통해 메모리 셀 어레이와 연결되며 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되, 복수의 트랜지스터들 각각은 기판상에 형성되고, 기판과 다른 도전 물질로 도핑된 제1 및 제2 영역들 및 제1 및 제2 영역들 사이에 배치된 게이트 전극을 포함하고, 복수의 트랜지스터들 중 적어도 하나의 제1 영역은 기판과 수직한 방향으로 신장된 복수의 제1 컨택 플러그들 및 복수의 제1 컨택 플러그들 상에서 기판과 수직한 방향으로 신장된 복수의 제2 컨택 플러그들을 통해 복수의 도전 라인들 중 적어도 하나의 도전 라인과 연결되고, 복수의 제1 컨택 플러그들 각각의 컨택 면적은 복수의 제2 컨택 플러그들 각각의 컨택 면적과 다르다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불 휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
최근 반도체 제조 기술이 발달함에 따라 반도체 메모리 장치의 집적도를 향상시키기 위하여 3차원 적층 구조의 플래시 메모리가 개발되고 있다.
본 발명의 목적은 불휘발성 메모리 장치에 포함된 주변 회로(peripheral circuit)의 저항 및 캐패시턴스 성분을 감소시켜 전파 지연(propagation delay)를 감소시키는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및 복수의 도전 라인을 통해 상기 메모리 셀 어레이와 연결되며 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되, 상기 복수의 트랜지스터들 각각은 상기 기판상에 형성되고, 상기 기판과 다른 도전 물질로 도핑된 제1 및 제2 영역들 및 상기 제1 및 제2 영역들 사이에 배치된 게이트 전극을 포함하고, 상기 복수의 트랜지스터들 중 적어도 하나의 상기 제1 영역은 상기 기판과 수직한 방향으로 신장된 복수의 제1 컨택 플러그들 및 상기 복수의 제1 컨택 플러그들 상에서 상기 기판과 수직한 방향으로 신장된 복수의 제2 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 적어도 하나의 도전 라인과 연결되고, 상기 복수의 제1 컨택 플러그들 각각의 컨택 면적은 상기 복수의 제2 컨택 플러그들 각각의 컨택 면적과 다르다.
실시 예로서, 상기 컨택 면적은 컨택 플러그들 각각의 상기 기판과 평행한 상부면을 가리킨다.
실시 예로서, 상기 복수의 제2 컨택 플러그들 각각의 일면은 상기 적어도 하나의 도전 라인과 연결되고, 다른 일면은 상기 복수의 제1 컨택 플러그들 각각의 일면과 연결되고, 상기 복수의 제1 컨택 플러그들 각각의 다른 일면은 상기 제1 영역과 연결된다.
실시 예로서, 상기 복수의 제2 컨택 플러그들 각각의 상기 기판과 수직한 방향에 따른 길이는 상기 복수의 제1 컨택 플러그들 각각의 상기 기판과 수직한 방향에 따른 길이보다 짧다.
실시 예로서, 상기 제1 복수의 상부 컨택 플러그들 각각의 컨택 면적은 상기 복수의 제1 하부 컨택 플러그들 각각의 컨택 면적보다 작다.
실시 예로서, 상기 복수의 제2 컨택 플러그들의 개수는 상기 복수의 제1 컨택 플러그들의 개수보다 많고, 상기 복수의 제1 컨택 플러그들 중 하나의 일면에 상기 복수의 제2 컨택 플러그들 중 적어도 두 개의 일면들과 연결된다.
실시 예로서, 상기 복수의 제2 컨택 플러그들 각각의 상기 제1 영역이 신장된 방향과 평행한 방향에 따른 길이는 상기 복수의 제1 컨택 플러그들 각각의 상기 제1 영역이 신장된 방향과 평행한 방향에 따른 길이보다 짧다.
실시 예로서, 상기 적어도 하나의 트랜지스터의 상기 제2 영역은 복수의 제3 컨택 플러그들 및 상기 복수의 제3 컨택 플러그 상에서 상기 기판과 수직한 방향으로 신장된 복수의 제4 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 적어도 하나의 도전 라인과 연결된다.
실시 예로서, 상기 복수의 제4 컨택 플러그들 각각의 일면은 상기 드레인 영역과 연결되고, 다른 일면은 상기 복수의 제3 컨택 플러그들 각각의 일면과 연결되고, 상기 복수의 제3 컨택 플러그들 각각의 다른 일면은 상기 복수의 도전 라인들 중 상기 적어도 하나의 도전 라인과 연결된다.
실시 예로서, 상기 복수의 제2 소스 컨택 플러그들 각각의 컨택 면적은 상기 복수의 제4 컨택 플러그들 각각의 컨택 면적보다 넓다.
실시 예로서, 상기 복수의 제2 컨택 플러그들의 개수는 상기 복수의 제4 컨택 플러그들의 개수보다 적다.
실시 예로서, 상기 메모리 셀 어레이 및 상기 주변 회로 상부에 금속층이 제공되고, 상기 금속층은 상기 복수의 도전 라인들을 포함한다.
실시 예로서, 상기 주변 회로의 상기 기판과 수직한 방향에 따른 길이는 상기 메모리 셀 어레이의 상기 기판과 수직한 방향에 따른 길이보다 짧다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및 복수의 도전 라인을 통해 상기 메모리 셀 어레이와 연결되고 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되, 상기 복수의 트랜지스터들 중 적어도 하나의 트랜지스터는 소스 영역 및 드레인 영역을 포함하고, 상기 적어도 하나의 트랜지스터의 상기 소스 영역은 상기 기판과 수직한 방향으로 신장된 복수의 소스 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 제1 도전 라인과 연결되고, 상기 드레인 영역은 상기 기판과 수직한 방향으로 신장된 복수의 드레인 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 제2 도전 라인과 연결되되, 상기 복수의 소스 컨택 플러그들 각각의 컨택 면적은 상기 복수의 드레인 컨택 플러그들 각각의 컨택 면적과 다르다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 각각은 일면이 상기 소스 영역과 연결된 하부 소스 컨택 플러그; 및 일면이 상기 하부 소스 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 상기 제1 도전 라인과 연결된 상부 소스 컨택 플러그를 포함하고, 상기 복수의 드레인 컨택 플러그들 각각은 일면이 상기 드레인 영역과 연결된 하부 드레인 컨택 플러그; 및 일면이 상기 하부 드레인 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 상기 제2 도전 라인과 연결되는 상부 드레인 컨택 플러그를 포함한다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 각각의 상기 하부 소스 컨택 플러그의 컨택 면적은 상기 복수의 소스 컨택 플러그들 각각의 상기 상부 소스 컨택 플러그의 컨택 면적보다 넓다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 각각의 상기 하부 소스 컨택 플러그들의 컨택 면적은 상기 복수의 드레인 컨택 플러그들 각각의 상기 상부 소스 컨택 플러그들의 컨택 면적보다 넓다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 개수는 상기 복수의 드레인 컨택 플러그들의 개수보다 많다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 각각은 일면이 상기 소스 영역과 연결된 하부 소스 컨택 플러그; 일면이 상기 하부 소스 컨택 플러그의 다른 일면과 연결되는 중간 소스 컨택 플러그; 및 일면이 상기 중간 소스 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 상기 제1 도전 라인과 연결된 상부 소스 컨택 플러그를 포함하고, 상기 복수의 드레인 컨택 플러그들 각각은 일면이 상기 드레인 영역과 연결된 하부 드레인 컨택 플러그; 일면이 상기 하부 드레인 컨택 플러그의 다른 일면과 연결되는 중간 드레인 컨택 플러그; 및 일면이 상기 중간 드레인 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 상기 제2 도전 라인과 연결된 상부 드레인 컨택 플러그를 포함한다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 각각의 하부 소스 컨택 플러그의 컨택 면적은 상기 복수의 소스 컨택 플러그들 각각의 상기 중간 소스 컨택 플러그의 컨택 면적 및 상기 복수의 소스 컨택 플러그들 각각의 상기 상부 소스 컨택 플러그의 컨택 면적보다 넓다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 각각의 하부 소스 컨택 플러그의 컨택 면적 및 상기 복수의 소스 컨택 플러그들 각각의 상기 중간 소스 컨택 플러그의 컨택 면적은 상기 복수의 소스 컨택 플러그들 각각의 상기 상부 소스 컨택 플러그의 컨택 면적보다 넓다.
실시 예로서, 상기 복수의 소스 컨택 플러그들 각각의 하부 소스 컨택 플러그의 컨택 면적은 상기 복수의 드레인 컨택 플러그들 각각의 상기 하부 드레인 컨택 플러그들의 컨택 면적, 상기 복수의 드레인 컨택 플러그들 각각의 상기 중간 드레인 컨택 플러그들의 컨택 면적, 및 상기 복수의 드레인 컨택 플러그들 각각의 상기 상부 드레인 컨택 플러그들의 컨택 면적보다 넓다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및 복수의 도전 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되, 상기 복수의 트랜지스터들 중 제1 트랜지스터 및 상기 제1 트랜지스터와 인접한 제2 트랜지스터 각각의 소스 영역은 복수의 소스 컨택 플러그들을 통해 상기 복수의 도전 라인들과 각각 연결되고, 상기 복수의 트랜지스터들 각각의 드레인 영역은 상기 복수의 소스 컨택 플러그들의 컨택 면적보다 좁은 컨택 면적을 갖는 복수의 드레인 컨택 플러그들을 통해 상기 복수의 도전 라인들과 각각 연결되고, 상기 제1 트랜지스터는 상기 제1 트랜지스터의 상기 복수의 소스 컨택 플러그들이 상기 제2 트랜지스터의 상기 복수의 드레인 컨택 플러그들과 인접하도록 배치된다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및 복수의 도전 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되, 상기 복수의 트랜지스터들 중 적어도 하나의 트랜지스터의 소스 영역은 복수의 소스 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 제1 도전 라인과 연결되고, 상기 적어도 하나의 트랜지스터의 드레인 영역은 복수의 드레인 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 제2 도전 라인과 연결되고, 상기 복수의 소스 컨택 플러그들 각각은 제1 내지 제n(n은 자연수) 서브 소스 컨택 플러그들을 포함하고, 상기 제1 내지 제n 서브 소스 컨택 플러그들 각각은 상기 기판과 수직한 방향으로 신장되며, 상기 기판과 수직한 방향으로 적층되고, 상기 제1 내지 제n 서브 소스 컨택 플러그들 중 적어도 두 개는 컨택 면적이 서로 다르다.
실시 예로서, 상기 복수의 드레인 컨택 플러그들 각각은 제1 내지 제n(n은 자연수) 서브 드레인 컨택 플러그들을 포함하고, 상기 제1 내지 제n 서브 드레인 컨택 플러그들 각각은 상기 기판과 수직한 방향으로 신장되며, 상기 기판과 수직한 방향으로 적층되고, 상기 제1 내지 제n 서브 소스 컨택 플러그들 중 적어도 적어도 하나의 서브 소스 컨택 플러그의 컨택 면적은 상기 제1 내지 제n 드레인 컨택 플러그들 중 상기 적어도 하나의 서브 소스 컨택 플러그와 동일한 높이에 위치한 적어도 하나의 드레인 컨택 플러그의 컨택 면적보다 넓다.
본 발명에 따르면, 불휘발성 메모리 장치에 포함된 주변 회로(peripheral circuit)의 트랜지스터들의 소스 영역 및 드레인 영역 사이의 캐패시턴스 성분이 감소된다. 따라서, 주변 회로의 전파 지연(peripheral circuit)이 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 더욱 상세하게 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치를 간략하게 보여주는 사시도이다.
도 4는 도 1의 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 평면도이다.
도 5는 도 3의 AA-AA' 선에 따른 제1 메모리 블록의 사시단면도이다.
도 6은 도 3의 AA-AA' 선에 따른 제1 메모리 블록의 단면도이다.
도 7은 도 4 내지 도 6의 제1 메모리 블록의 등가 회로도이다.
도 8은 도 3의 불휘발성 메모리 장치를 더욱 상세하게 보여주는 단면도이다.
도 9는 도 8의 주변 회로의 예시적인 평면도이다.
도 10은 본 발명의 실시 예에 따른 도 9의 복수의 트랜지스터들 중 제1 트랜지스터를 보여주는 사시도이다.
도 11은 도 10의 BA-BA' 선에 따른 단면도이다.
도 12는 도 11의 BB-BB' 선 및 BC-BC' 선 각각에 따른 단면도들이다.
도 13은 도 11의 BD-BD' 선 및 BE-BE' 선 각각에 따른 단면도들이다.
도 14는 본 발명의 다른 실시 예에 따른 제2 트랜지스터를 예시적으로 보여주는 사시도이다.
도 15는 도 14의 CA-CA' 선 및 CB-CB`선에 따른 단면도들이다.
도 16은 도 15의 CC-CC' 선 및 CD-CD' 선 각각에 따른 단면도들이다.
도 17은 도 15의 CE-CE'선 및 CF-CF' 선 각각에 따른 단면도들이다.
도 18은 본 발명의 또 다른 실시 예에 따른 제3 트랜지스터를 간략하게 보여주는 사시도이다.
도 19는 도 18의 DA-DA' 선에 따른 단면도이다.
도 20은 도 19의 DB-DB' 선 및 DC-DC' 선 각각에 따른 단면도들이다.
도 21은 도 19의 DD-DD' 선 및 DE-DE' 선 각각에 따른 단면도들이다.
도 22는 본 발명의 또 다른 실시 예에 따른 제4 트랜지스터(TR4)를 예시적으로 보여주는 사시도이다.
도 23은 도 22의 EA-EA' 선 각각에 따른 단면도이다.
도 24는 도 23의 EB-EB' 선, EC-EC' 선, ED-ED' 선 각각에 따른 단면도들이다.
도 25는 EE-EE' 선 및 EF-EF' 선 각각에 따른 단면도들이다.
도 26은 본 발명의 또 다른 실시 예에 따른 제5 트랜지스터를 보여주는 사시도이다.
도 27은 도 26의 FA-FA' 선에 따른 단면도이다.
도 28은 도 27의 FB-FB' 선, FC-FC' 선, 및 FD-FD' 선 각각에 따른 단면도들이다.
도 29는 FE-FE' 선 및 FF-FF' 선 각각에 따른 단면도들이다.
도 30은 본 발명의 또 다른 실시 예에 따른 제6 트랜지스터(TR6)를 보여주는 사시도이다.
도 31은 도 30의 GA-GA' 선에 따른 단면도이다.
도 32는 도 31의 GB-GB' 선, GC-GC' 선, 및 GD-GD' 선 각각에 따른 단면도들이다.
도 33은 GE-GE' 선 및 GF-GF' 선 각각에 따른 단면도들이다.
도 34는 본 발명의 또 다른 실시 예에 따른 주변 회로를 예시적으로 보여주는 도면이다.
도 35는 본 발명의 또 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 사시도이다.
도 36은 도 35에 도시된 어느 하나의 스트링(NS)에 대한 회로도를 예시적으로 보여주는 도면이다.
도 37은 본 발명에 따른 불휘발성 메모리 장치가 적용된 불휘발성 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 38은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 39는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 40은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 3차원 적층 구조를 갖는 메모리 셀 어레이 및 메모리 셀 어레이와 금속층을 통해 연결되는 주변 회로를 포함한다. 주변 회로는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 컨택 플러그들을 통해 금속층의 도전 라인들과 연결된다. 이 때, 컨택 플러그들을 비대칭 구조(예를 들어, 컨택 개수 또는 컨택 면적 등)로 형성함으로써 컨택 플러그들로 인한 저항 및 캐패시턴스 성분을 감소시킨다. 따라서, 저항 및 캐패시턴스로 인한 전파 지연이 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKn) 각각은 복수의 스트링들을 포함하고, 복수의 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC; single level cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; multi-level cell)로 제공될 수 있다. 예시적으로, 복수의 메모리 블록들 각각은 3차원 수직 적층 구조(three-dimension vertical stacked structure)를 가질 수 있다. 3차원 수직 적층 구조를 갖는 메모리 블록은 도 4 및 도 5를 참조하여 더욱 상세하게 설명된다.
주변 회로(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 접지 선택 라인 또는 접지 선택 라인들(GSL), 그리고 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 주변 회로(120)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, 애플리케이션 프로세서 등)로부터 각종 신호들을 수신하고, 수신된 신호에 응답하여 메모리 셀 어레이(110)에 데이터를 기입하거나 또는 메모리 셀 어레이(110)에 저장된 데이터를 독출할 수 있다.
도 2는 도 1의 불휘발성 메모리 장치를 더욱 상세하게 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 주변 회로(120)는 어드레스 디코더(121), 제어 로직 및 전압 발생기(122), 및 입출력 회로(123)를 포함할 수 있다.
어드레스 디코더(121)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, 애플리케이션 프로세서(AP), 등)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스를 디코딩하여 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택할 수 있다. 어드레스 디코더(121)는 제어 로직 및 전압 발생기(122)의 제어에 따라 선택된 워드 라인을 구동할 수 있다.
제어 로직 및 전압 발생기(122)는 외부 장치로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(121) 및 입출력 회로(123)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(122)는 수신된 신호들에 응답하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)가 독출되도록 어드레스 디코더(121) 및 입출력 회로(123)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(122)는 수신된 신호들에 응답하여 메모리 셀 어레이(110)에 데이터(DATA)가 저장되도록 어드레스 디코더(121) 및 입출력 회로(123)를 제어할 수 있다.
제어 로직 및 전압 발생기(122)는 불휘발성 메모리 장치(100)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생기(122)는 복수의 비선택 읽기 전압들, 복수의 선택 읽기 전압들, 복수의 패스 전압들, 복수의 프로그램 전압들, 복수의 검증 전압들, 복수의 소거 전압들 등과 같은 다양한 전압들을 생성할 수 있다. 생성된 전압들은 어드레스 디코더(121)를 통해 메모리 셀 어레이(110)로 제공될 수 있다.
입출력 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결되고, 외부 장치와 데이터(DATA)를 교환할 수 있다. 예를 들어, 입출력 회로(123)는 외부 장치로부터 데이터(DATA)를 수신하고, 제어 로직 및 전압 발생기(122)의 제어에 따라 데이터(DATA)가 메모리 셀 어레이(110)에 기입되도록 비트 라인들(BL)을 제어할 수 있다. 또는 입출력 회로(123)는 제어 로직 및 전압 발생기(122)의 제어에 따라 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽고, 읽은 데이터(DATA)를 외부 장치로 전달할 수 있다.
예시적으로, 입출력 회로(123)는 읽기 드라이버 또는 쓰기 드라이버로서 동작할 수 있다. 비록 도면에 도시되지는 않았으나, 입출력 회로(123)는 페이지 버퍼, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 입출력 회로(123)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
예시적으로, 주변 회로(120)는 복수의 트랜지스터들, 복수의 저항들, 복수의 캐패시터들 등과 같은 소자들을 포함할 수 있다. 복수의 트랜지스터들, 복수의 저항들, 복수의 캐패시터들 등과 같은 소자들을 기반으로 주변 회로(120)에 포함된 구성 요소들이 구현될 수 있다.
도 3은 도 1의 불휘발성 메모리 장치를 간략하게 보여주는 사시도이다. 도 3을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다. 메모리 셀 어레이(110) 및 주변 회로(120)는 금속층(ML; Metal Layer)을 통해 서로 연결될 수 있다. 예를 들어, 금속층(ML)은 복수의 도전 라인들을 포함할 수 있다. 메모리 셀 어레이(110) 및 주변 회로(120)는 복수의 도전 라인들 중 적어도 하나를 통해 서로 전기적으로 연결될 수 있다. 복수의 도전 라인은 비트 라인과 동일한 물질로 형성될 수 있다.
금속층(ML)은 메모리 셀 어레이(110) 및 주변 회로(120) 상부에 형성될 수 있다. 메모리 셀 어레이(110)는 셀 컨택 플러그들(CCP; Cell Contact Plug)을 통해 금속층(ML)과 연결될 수 있다. 주변 회로(120)는 주변 컨택 플러그들(PCP; Peripheral Contact Plug)을 통해 금속층(ML)과 연결될 수 있다. 예를 들어, 메모리 셀 어레이(110)는 셀 컨택 플러그들(CCP)을 통해 복수의 도전 라인들 중 적어도 하나와 연결될 수 있다. 주변 회로(120)는 주변 컨택 플러그들(PCP)을 통해 복수의 도전 라인들 중 적어도 하나와 연결될 수 있다.
예시적으로, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함하고, 복수의 메모리 블록들 각각은 3차원 수직 적층 구조를 가질 수 있다. 예를 들어, 메모리 블록들(BLK1~BLKn)은 제1 및 제3 방향들을 따라 신장된 평면 상에서 제2 방향을 따라 적층된 구조물을 포함할 수 있다.
반면에, 주변 회로(120)는 평면 구조를 가질 수 있다. 예를 들어, 주변 회로(120)는 제1 및 제2 방향을 따라 신장된 평면 상에 배치된 복수의 트랜지스터들을 포함할 수 있다. 즉, 메모리 셀 어레이(110)의 높이(즉, 제2 방향에 따른 길이) 및 주변 회로(120)의 높이는 서로 다를 수 있다. 예시적으로, 메모리 셀 어레이(110)의 높이는 주변 회로(120)의 높이보다 높을 수 있다.
상술된 바와 같이 메모리 셀 어레이(110)의 높이 및 주변 회로(120)의 높이가 서로 다르기 때문에, 셀 컨택 플러그들(CCP)의 길이 및 주변 컨택 플러그들(PCP)의 높이 또한 다를 것이다. 예를 들어, 주변 컨택 플러그들(PCP)은 제1 길이(L1)를 갖고, 셀 플러그들(CCP)은 제1 길이(L1)보다 짧은 제2 길이(L2)를 가질 수 있다.
예시적으로, 주변 컨택 플러그(PCP)는 제2 방향을 따라 신장된 제1 주변 컨택 플러그 및 제1 주변 컨택 플러그 상부로부터 제2 방향을 따라 신장된 제2 주변 컨택 플러그들 포함할 수 있다. 즉, 주변 컨택 플러그(PCP)는 다중 적층 구조를 가질 수 있다.
상술된 바와 같이, 메모리 셀 어레이(110)의 높이가 증가할수록, 주변 플러그들(PCP)의 높이(즉, 제1 길이(L1)) 또한 증가할 것이다. 주변 플러그들(PCP)의 길이가 증가함에 따라 주변 플러그들(PCP)의 저항 값 및 주변 플러그들(PCP) 사이의 기생 캐피시턴스 값이 증가하기 때문에, 금속층(ML) 및 주변 플러그들(PCP)를 통해 주변 회로(120)로 전달되는 신호들 또는 금속층(ML) 및 주변 플러그들(PCP)를 통해 주변 회로(120)로부터 전송되는 신호들의 전파 지연(propagation delay)가 증가한다.
도 4는 도 1의 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 평면도이다. 도 5는 도 3의 AA-AA' 선에 따른 제1 메모리 블록의 사시단면도이다. 도 6은 도 3의 AA-AA' 선에 따른 제1 메모리 블록의 단면도이다.
도 4 내지 도 6을 참조하면, 제1 메모리 블록(BLK1)은 제1, 제2, 및 제3 방향들을 따라 신장된 구조물들을 포함한다.
제1 및 제3 방향들에 의해 형성된 평면 상에 기판(111)이 제공된다. 기판(111)은 제1 도전형(conductive type)을 갖는 웰(well)일 수 있다. 예를 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111)은 제1 방향을 따라 신장된 복수의 도핑 영역들(111a~111c)을 포함한다. 예시적으로, 기판(111)에 기판(111)과 상이한 제 2 도전형(conductive type) 물질을 도핑함으로써 복수의 도핑 영역들(111a~111c)이 형성될 수 있다.
기판(111) 상에서 복수의 도핑 영역들(111a~111c) 각각은 제3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 4 내지 도 6에 도시된 복수의 도핑 영역들(111a~111c)은 순차적으로 제 1 도핑 영역(111a), 제 2 도핑 영역(111b), 그리고 제 3 도핑 영역(111c)로 정의된다.
예시적으로, 제 1 내지 제 3 도핑 영역들(111a~111c)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(111a~111c)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(111a~111c)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(111a~111c) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 적층된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정 거리만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(111a~111c) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(111a~111c) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(113)이 제공된다. 예시적으로, 정보 저장막들(113)의 두께는 절연 물질들(112, 112a) 사이의 거리보다 작을 수 있다.
제 1 내지 제 3 도핑 영역들(111a~111c) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(113)의 노출된 표면들 상에 도전 물질들(SSL, WL1~WL6, GSL)이 각각 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부 면에 제공된 정보 저장막과 하층의 절연 물질의 상부 면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(SSL, WL1~WL6, GSL)이 각각 제공된다. 예시적으로, 도전 물질들(SSL, WL1~WL6, GSL) 각각은 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1~WL6), 및 접지 선택 라인(GSL)으로 사용될 수 있다.
복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(116)이 제공된다. 예시적으로, 드레인들(116)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(116)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(116)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(116)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(116)은 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(116) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(116)과 연결된다. 예시적으로, 드레인들(116) 및 비트 라인들(BL1, BL2)은 비트 라인 컨택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLKa)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 예시적으로, 도전 물질들(SSL, WL1~WL6, GSL)의 분리 여부에 따라, 필라들(PL11, PL12, PL21, PL22)의 행들이 정의된다. 도 4 내지 도 6에서, 도전 물질들(SSL, WL1~WL6, GSL)은 제 2 도핑 영역(312)을 중심으로 워드 라인 컷(WL cut)에 의해 분리되어 있다. 비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다.
필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(113), 그리고 인접한 도전 물질들(SSL, WL1~WL6, GSL)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(113) 및 복수의 도전 물질들(SSL, WL1~WL6, GSL)과 함께 복수의 셀 스트링들을 형성한다.
도 7은 도 4 내지 도 6의 제1 메모리 블록의 등가 회로도이다. 도 7을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향을 따라 배열되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC6), 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)로 분리된다. 복수의 메모리 셀들(MC1~MC8)은 각각 워드 라인들(WL1~WL6)에 연결된다. 동일 높이의 워드 라인은 공통으로 연결되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링은 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 연결된다. 즉, 스트링 선택 트랜지스터(SST)는 비트 라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.
동일한 열에 배치된 셀 스트링들은 동일한 비트 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)과 연결된다. 셀 스트링들(CS12, CS22)은 제 2 비트 라인(BL2)과 연결된다.
동일한 행에 배치된 셀 스트링들은 동일한 스트링 선택 라인과 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)은 제 1 스트링 선택 라인(SSL1)과 연결된다. 셀 스트링들(CS21, CS22)은 제 2 스트링 선택 라인(SSL2)과 연결된다.
예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111, 도 4 참조)과 수직한 방향으로 적층된다. 예를 들어, 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC11~MC6), 및 스트링 선택 트랜지스터(SST)는 기판(미도시)과 수직한 방향으로 적층되어 형성된다. 예시적으로, 복수의 메모리 셀들은 전하 포획 플래시(CTF; Charge Trap Flash) 메모리 셀들로 구성될 수 있다.
도 4 내지 도 7을 참조하여 설명된 제 1 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4 내지 도 7에 도시된 제 1 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11, CS21, CS12, CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 의해 셀 스트링들(CS11, CS21, CS12, CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL6)에 의해 페이지의 단위로 선택될 수 있다.
도 8은 도 3의 불휘발성 메모리 장치를 더욱 상세하게 보여주는 단면도이다. 예시적으로, 도 8은 제1 및 제2 방향에 따라 형성된 평면에 따른 단면도이다. 도 8을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이 영역(CAR), 주변 회로 영역(PERI), 및 이들 사이에 형성된 컨택 영역(CTR; contact region)을 포함할 수 있다.
셀 어레이 영역(CAR)의 기판(111) 상에는 셀 어레이 구조체(예를 들어, 메모리 셀 어레이(110) 또는 복수의 메모리 블록들(BLK1~BLKn))가 배치될 수 있다. 주변 회로 영역(PERI)의 기판(111) 상에는 주변 로직 구조체(예를 들어, 주변 회로(120) 또는 주변 회로(120)에 포함된 구성 요소들)가 배치될 수 있다. 셀 어레이 구조체는 제1 높이(H1)를 가질 수 있고, 셀 어레이 구조체의 일부 구성들(예를 들어, 워드 라인들(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 등)은 컨택 영역(CTR)으로 연장될 수 있다. 주변 로직 구조체는 제1 높이(H1)보다 낮은 제2 높이(H2)를 가질 수 있다.
설 어레이 구조체는 기판(111) 상에 수직적으로 적층된 메모리 블록들을 포함할 수 있다. 메모리 블록은 도 4 내지 도 7을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
복수의 필라들(PL1, PL2, PL3)은 제2 방향을 따라 신장된 드레인들(116) 및 비트 라인 컨택 플러그(BCP)를 통해 비트 라인들(BL)과 각각 연결될 수 있다. 비트 라인들(BL)은 금속층(ML) 내에 제공될 수 있다. 예시적으로, 비트 라인 컨택 플러그들(BCP)은 제2 절연층(20) 내에 포함될 수 있다. 셀 어레이 구조체는 제1 절연층(10) 내에 포함될 수 있다.
셀 어레이 영역(CAR)의 셀 어레이 구조체 및 주변 회로 영역(PERI)의 주변 회로(120)를 연결하기 위하여 컨택 영역(CTR)에 배선 구조체가 배치될 수 있다. 예를 들어, 셀 어레이 영역(CAR)의 셀 어레이 구조체의 일부 구성들(예를 들어, 워드 라인들(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 등)은 컨택 영역(CTR)으로 연장될 수 있다. 셀 컨택 플러그(CCP; CCP1, CCP2)는 제1 절연층(10)을 관통하여 컨택 영역(CTR)으로 연장된 셀 어레이 영역(CAR)의 셀 어레이 구조체의 일부 구성들(예를 들어, 워드 라인들(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 등) 및 셀 도전 라인(CML)을 서로 전기적으로 연결할 수 있다. 예시적으로, 셀 컨택 플러그(CCP)는 일면이 도전 라인과 연결된 상부 셀 컨택 플러그(CCP2) 및 일면이 셀 어레이 구조체의 일부 구성들(예를 들어, 워드 라인들(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 등) 중 어느 하나와 연결된 하부 셀 컨택 플러그(CCP1)를 포함할 수 있다. 상부 셀 컨택 플러그(CCP2)는 제2 절연층(20) 내에 제공될 수 있고, 하부 셀 컨택 플러그(CCP1)는 제1 절연층(10) 내에 제공될 수 있다.
주변 회로 영역(PERI)의 기판(111) 상에는 주변 로직 구조체(예를 들어, 주변 회로(120))가 제공될 수 있다. 주변 로직 구조체는 복수의 트랜지스터들(TR), 저항, 캐패시터와 같은 소자들을 포함할 수 있다.
상세하게, 주변 회로 영역(PERI)의 기판(111)에는 활성 영역을 정의하는 소자 분리막(11)이 형성될 수 있다. 주변 회로 영역(PERI)의 주변 로직 구조체는 활성 영역을 가로질러 제 3 방향으로 연장되는 게이트 전극(GT), 게이트 전극(GT) 양측의 활성 영역 내에 형성된 소스 및 드레인 영역들(SR, DR), 및 주변 회로들을 덮는 주변 절연 패턴(30)을 포함할 수 있다. 이에 더하여, 주변 로직 구조체는 저항 패턴(25)을 포함할 수 있으며, 주변 절연 패턴(30)은 게이트 전극(GT) 및 저항 패턴(25)을 덮을 수 있다. 주변 절연 패턴(30)의 상부 면은 셀 어레이 구조체의 상부 면보다 아래에 위치할 수 있다.
셀 어레이 영역(CAR), 컨택 영역(CTR), 및 주변 회로 영역(PERI)은 제1 절연층(10)에 포함될 수 있다. 제1 절연층(10)은 평탄화된 상부면을 가지며, 셀 어레이 영역(CAR)의 메모리 블록들의 끝단 부분을 덮도록 형성될 수 있다.
제1 절연층(10) 상부에는 제2 절연층(20)이 제공될 수 있다. 제2 절연층(20)은 제1 절연층(10)보다 낮은 높이(즉, 제2 방향에 따른 높이)를 갖는다. 제2 절연층(20)은 제1 절연층(10)내에 제공되는 컨택 플러그들 및 금속층(ML) 내에 제공되는 도전 라인들을 연결하는 컨택 플러그들을 포함할 수 있다.
주변 회로 영역(PERI)의 제2 절연층(20) 상부에는 주변 도전 라인들(PCL; peripheral conductive line)이 제공될 수 있다. 주변 도전 라인들(PCL)은 주변 회로 영역(PERI)에서 셀 어레이 영역(CAR)으로 연장될 수 있다. 또는 주변 도전 라인들(PCL)은 제 1 방향에 수직한 제 3 방향으로 나란히 연장될 수 있다. 주변 도전 라인들(PCL)은 셀 어레이 영역(CAR)의 비트 라인들과 동일한 도전 물질로 형성될 수 있다.
수직적 관점에서, 소스 영역(SR)과 금속층(ML) 사이에 소스 컨택 플러그(SCP)가 배치될 수 있다. 소스 컨택 플러그(SCP)는 주변 도전 라인(PCL1) 및 소스 영역(SR)을 전기적으로 연결할 수 있다. 예시적으로, 소스 컨택 플러그(SCP)는 일면이 소스 영역(SR)과 연결된 하부 소스 컨택 플러그(SCP1) 및 일면이 주변 도전 라인(PCL)과 연결된 상부 소스 컨택 플러그(SCP2)를 포함할 수 있다. 하부 소스 컨택 플러그(SCP1)는 제1 절연층(10) 내에 제공되고, 상부 소스 컨택 플러그(SCP2)는 제2 절연층(20) 내에 제공될 수 있다.
드레인 영역(DR)과 금속층(ML) 사이에 드레인 컨택 플러그(DCP)가 배치될 수 있다. 드레인 컨택 플러그(DCP)는 주변 도전 라인(PCL1) 및 드레인 영역(DR)을 전기적으로 연결할 수 있다. 예시적으로, 드레인 컨택 플러그(DCP)는 일면이 드레인 영역(DR)과 연결된 하부 드레인 컨택 플러그(DCP1) 및 일면이 주변 도전 라인(PCL)과 연결된 상부 드레인 컨택 플러그(DCP2)를 포함할 수 있다. 하부 드레인 컨택 플러그(DCP1)는 제1 절연층(10) 내에 제공되고, 상부 드레인 컨택 플러그(DCP2)는 제2 절연층(20) 내에 제공될 수 있다.
게이트 전극(GT)과 금속층(ML) 사이에 게이트 컨택 플러그(GCP)가 배치될 수 있다. 게이트 컨택 플러그(GCP) 또한 마찬가지로, 상부 게이트 컨택 플러그(GCP2) 및 하부 게이트 컨택 플러그(GCP1)를 포함할 수 있다.
상술된 바와 같이, 금속층(ML) 및 주변 회로(120)를 연결하기 위하여 제공되는 컨택 플러그들은 다중 적층 구조를 가질 수 있다.
도 9는 도 8의 주변 회로의 예시적인 평면도이다. 도 8 및 도 9를 참조하면, 주변 회로(120)는 복수의 트랜지스터들(TR)을 포함한다. 복수의 트랜지스터들(TR)은 주변 회로 영역(PERI)의 기판(111) 상에 제공되고, 복수의 트랜지스터들(TR) 각각은 주변 컨택 플러그들(PCP)을 통해 금속층(ML)의 주변 도전 라인들(PCL)과 연결될 수 있다.
예시적으로, 도 9에서 복수의 트랜지스터들(TR)은 제 1 방향 또는 제 3 방향으로 일렬로 배치되도록 도시되어 있으나, 복수의 트랜지스터들(TR)의 배치는 이것에 한정되지 않는다. 복수의 트랜지스터들(TR)은 주변 회로 영역(PERI)의 기판(111)상의 어느 위치에도 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 도 9의 복수의 트랜지스터들 중 제1 트랜지스터를 보여주는 사시도이다. 도 11은 도 10의 BA-BA' 선에 따른 단면도이다. 도 12는 도 11의 BB-BB' 선 및 BC-BC' 선 각각에 따른 단면도들이다. 도 13은 도 11의 BD-BD' 선 및 BE-BE' 선 각각에 따른 단면도들이다. 이하에서, 도면의 간결성 및 간결한 설명을 위하여, 본 발명의 기술적 특징을 설명하는데 불필요한 구성 요소들은 생략된다.
도 9 내지 도 13을 참조하면, 제1 트랜지스터(TR1)는 기판(111) 상에 제공된다. 제1 트랜지스터(TR1)는 기판(111) 내에 형성된 소스 영역(SR) 및 드레인 영역(DR)을 포함한다. 소스 영역(SR) 및 드레인 영역(DR)은 기판(111)과 상이한 도전 물질을 도핑함으로써 형성될 수 있다.
소스 영역(SR) 및 드레인 영역(DR)은 제3 방향을 따라 소정의 거리만큼 이격되고, 제1 방향을 따라 신장될 수 있다. 소스 영역(SR) 및 드레인 영역(DR) 사이에 제1 방향을 따라 신장된 게이트 전극(GT)이 제공된다.
소스 영역(SR)은 복수의 소스 컨택 플러그들(SCP11~SCP14, SCP21~SCP28; source contact plug)를 통해 제1 주변 도전 라인(PCL1)과 전기적으로 연결된다. 소스 컨택 플러그들(SCP11~SCP14)의 일면은 소스 영역(SR)과 연결되고, 소스 컨택 플러그들(SCP21~SCP28)의 일면은 제1 주변 도전 라인(PCL1)과 연결된다. 예시적으로, 소스 컨택 플러그들(SCP11~SCP14, SCP21~SCP28)은 제2 방향을 따라 신장될 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이 제1 주변 도전 라인(PCL1)은 금속 층(ML) 내에 포함될 수 있다. 소스 컨택 플러그들(SCP11~SCP14)은 제1 절연층(10) 내에 제공될 수 있고, 소스 컨택 플러그들(SCP21~SCP28)은 제2 절연층(20) 내에 제공될 수 있다.
드레인 영역(DR)은 복수의 드레인 컨택 플러그들(DCP11~DCP18, DCP21~DCP28)를 통해 주변 도전 라인(PCL2)과 전기적으로 연결된다. 드레인 컨택 플러그들(DCP11~DCP18)의 일면은 소스 영역(SR)과 연결되고, 소스 컨택 플러그들(DCP21~DCP28)의 일면은 제2 주변 도전 라인(PCL2)과 연결된다. 예시적으로, 드레인 컨택 플러그들(DCP11~DCP18, DCP21~DCP28)은 제2 방향을 따라 신장될 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이 제2 주변 도전 라인(PCL2)은 금속 층(ML) 내에 포함될 수 있다. 드레인 컨택 플러그들(DCP11~DCP18)은 제1 절연층(10) 내에 제공될 수 있고, 드레인 컨택 플러그들(SCP21~SCP28)은 제2 절연층(20) 내에 제공될 수 있다.
이하에서, 제1 절연층(10) 내에 제공되는 소스 컨택 플러그들(SCP11~SCP14) 및 드레인 컨택 플러그들(DCP11~DCP18)은 각각 '하부 소스 컨택 플러그' 및 '하부 드레인 컨택 플러그'라 칭한다. 제2 절연층(20) 내에 제공되는 소스 컨택 플러그들(SCP21~SCP28) 및 소스 컨택 플러그들(DCP21~DCP28)는 각각 '상부 소스 컨택 플러그' 및 '상부 드레인 컨택 플러그'라 칭한다. 또한, 하부 소스 컨택 플러그들(SCP11~SCP14), 상부 소스 컨택 플러그들(SCP21~SCP28), 하부 드레인 컨택 플러그들(DCP11~DCP18) 및 상부 드레인 컨택 플러그들(DCP21~DCP28)은 각각 각 참조번호들에 따라 '제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14)', 제1 내지 제8 상부 소스 컨택 플러그들(SCP21~SCP28)', '제1 내지 제8 하부 드레인 컨택 플러그들(DCP11~DCP18)' 및 제1 내지 제8 상부 드레인 컨택 플러그들(DCP21~DCP28)'이라 칭한다.
도 12 및 도 13의 단면도들에 도시된 바와 같이, 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SPL14) 각각의 컨택 면적은 제1 내지 제8 상부 소스 컨택 플러그들(SCP21~SCP21), 제1 내지 제8 하부 드레인 컨택 플러그들(DCP11~DCP18), 및 제1 내지 제8 상부 드레인 컨택 플러그들(DCP21~DCP28) 각각의 컨택 면적과 서로 다르다. 예시적으로, 컨택 면적(contact area)은 기판(111)과 평행한 평면상에 의한 컨택 플러그들의 단면적을 가리킨다. 또는 컨택 면적은 기판(111)과 평행한 컨택 플러그들의 상부면의 면적을 가리킨다.
예시적으로, 제1 내지 제8 상부 소스 컨택 플러그들(SCP21~SCP28) 각각의 제1 방향에 따른 길이는 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14) 각각의 제1 방향에 따른 길이보다 짧을 수 있다.
또한, 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SPL14)의 개수 및 제1 내지 제8 상부 소스 컨택 플러그들(SCP21~SCP21), 제1 내지 제8 하부 드레인 컨택 플러그들(DCP11~DCP18), 및 제1 내지 제8 상부 드레인 컨택 플러그들(DCP21~DCP28)의 개수들과 서로 다를 수 있다. 예시적으로, 하부 소스 컨택 플러그들의 개수는 상부 소스 컨택 플러그들의 개수보다 적을 수 있다.
좀 더 상세한 예로서, 도 13의 BD-BD' 선에 따른 단면도를 참조하면, 제1 하부 소스 컨택 플러그(SCP11)의 일 측면은 소스 영역(SR)과 연결되고, 다른 일 측면은 제1 및 제2 상부 소스 컨택 플러그들(SCP21, SCP22)의 일 측면들과 연결된다. 즉, 도 13의 BD-BD' 선에 따른 단면도에 도시된 바와 같이 하나의 하부 소스 컨택 플러그(예를 들어, SCP11)와 두 개의 상부 소스 컨택 플러그들(예를 들어, SCP21, SCP22)이 서로 전기적으로 연결된다.
반면에, 제1 내지 제8 하부 드레인 컨택 플러그들(DCP11~DCP18) 각각은 제1 내지 제8 상부 드레인 컨택 플러그들(DCP21~DCP28) 각각과 연결된다.
상술된 바와 같이, 하부 소스 컨택 플러그들(SCP11~SCP14)의 컨택 면적이 증가됨에 따라 소스 컨택 플러그에 의한 전체 저항 값이 감소한다. 따라서, 컨택 플러그들을 통해 교환되는 신호의 전파 지연(propagation delay)이 감소된다.
도 14는 본 발명의 다른 실시 예에 따른 제2 트랜지스터를 예시적으로 보여주는 사시도이다. 도 15는 도 14의 CA-CA' 선 및 CB-CB'선에 따른 단면도들이다. 도 16은 도 15의 CC-CC' 선 및 CD-CD' 선 각각에 따른 단면도들이다. 도 17은 CE-CE' 선 및 CF-CF' 선 각각에 따른 단면도들이다.
도 14 내지 도 17을 참조하면, 제2 트랜지스터(TR2)는 기판(111) 상에 형성되며, 소스 영역(SR), 드레인 영역(DR), 및 게이트 전극(GT)을 포함한다.
제2 트랜지스터(TR2)의 소스 영역(SR)은 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14) 및 제1 내지 제8 상부 소스 컨택 플러그들(SCP21~SCP28)을 통해 제1 주변 도전 라인(PCL1)과 연결된다. 제2 트랜지스터(TR2)의 드레인 영역(DR)은 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14) 및 제1 내지 제4 상부 드레인 컨택 플러그들(DCP21~DCP24)를 통해 제2 주변 도전 라인(PCL2)과 연결된다. 도 14 내지 도 17의 제2 트랜지스터(TR2)는 도 10 내지 도 13의 제1 트랜지스터(TR1)보다 적은 개수의 드레인 컨택 플러그들 통해 제2 주변 도전 라인(PCL2)과 연결된다.
즉, 본 발명의 다른 실시 예에 따른 제2 트랜지스터(TR2)의 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14) 각각의 컨택 면적은 제1 내지 제8 상부 소스 컨택 플러그들(SCP21~SCP28), 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14), 및 제1 내지 제4 상부 드레인 컨택 플러그들(DCP21~DCP24) 각각의 컨택 면적과 다르다. 또한, 제2 트랜지스터(TR2)의 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14)의 개수, 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14)의 개수, 및 제1 내지 제4 상부 드레인 컨택 플러그들(DCP21~DCP24)의 개수는 서로 동일하며, 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14)의 개수는 제1 내지 제8 상부 소스 컨택 플러그들(SCP21~SCP28)의 개수와 다르다.
좀더 상세한 예로서, 도 15 및 도 16의 단면도들에 도시된 바와 같이, 제1 내지 제4 상부 드레인 컨택 플러그들(DCP21~DCP24) 및 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14)은 제1 내지 제4 상부 소스 컨택 플러그들(SCP21~SCP24)에 대하여 교차되게 배치될 수 있다.
또한, 좀 더 상세한 예로서, 도 17의 CE-CE' 선에 따른 단면도에 도시된 바와 같이, 하나의 하부 소스 컨택 플러그(예를 들어, SCP11)의 일면에 두 개의 상부 소스 컨택 플러그들(예를 들어, SCP21, SCP22)의 일면들이 연결된다.
또한, 도 16의 CD-CD' 선에 따른 단면도에 도시된 바와 같이 하나의 하부 소스 컨택 플러그 및 하나의 하부 드레인 컨택 플러그가 서로 대응되고, 이 때 서로 마주보는 면적은 'a'일 것이다. 반면에 도 12에 도시된 제1 트랜지스터(TR1)의 BC-BC' 선에 따른 단면도를 참조하면, 제1 트랜지스터(TR1)의 하나의 하부 소스 컨택 플러그(예를 들어, SCP11)는 두 개의 하부 드레인 컨택 플러그(예를 들어, DCP11, DCP12)와 대응되며, 서로 마주보는 면적은 '2a'가 될 것이다.
예시적으로, 제2 트랜지스터(TR2)의 드레인 컨택 플러그들(DCP) 사이의 이격 거리는 제1 트랜지스터(TR1)의 드레인 컨택 플러그들(DCP) 사이의 이격 거리보다 길 것이다.
즉, 제2 트랜지스터(TR2)에서 하부 소스 컨택 플러그들 및 하부 드레인 컨택 플러그들 사이의 마주보는 면적은 도 10 내지 도 13의 제1 트랜지스터(TR1)의 하부 소스 컨택 플러그들 및 하부 드레인 컨택 플러그들 사이의 마주보는 면적의 1/2배일 것이다. 따라서, 제2 트랜지스터(TR2)는 컨택 플러그들간 마주 보는 면적이 감소되므로, 소스 컨택 플러그들 및 드레인 컨택 플러그들 사이의 기생 캐패시턴스가 감소된다. 따라서, 컨택 플러그들을 통해 전송 및 수신되는 신호들의 전파 지연이 감소된다.
즉, 소스 컨택 플러그들 및 드레인 컨택 플러그들 각각의 컨택 면적 및 개수를 서로 다르게(또는 비대칭적으로) 형성함으로써, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 18은 본 발명의 또 다른 실시 예에 따른 제3 트랜지스터를 간략하게 보여주는 사시도이다. 도 19는 도 18의 DA-DA' 선에 따른 단면도이다. 도 20은 도 19의 DB-DB' 선 및 DC-DC' 선 각각에 따른 단면도들이다. 도 21은 도 19의 DD-DD' 선 및 DE-DE' 선 각각에 따른 단면도들이다.
도 18 내지 도 21을 참조하면, 제3 트랜지스터(TR3)는 기판(111) 상에 형성될 수 있다. 제3 트랜지스터(TR3)는 소스 영역(SR), 드레인 영역(DR), 및 게이트 전극(GT)을 포함할 수 있다.
제3 트랜지스터(TR3)의 소스 영역(SR)은 하부 소스 컨택 플러그들(SCP11~SCP14) 및 상부 소스 컨택 플러그들(SCP21~SCP24)을 통해 제1 주변 도전 라인(PCL1)과 연결된다. 제3 트랜지스터(TR3)의 드레인 영역(DR)은 하부 드레인 컨택 플러그들(DCP11~DCP14) 및 상부 드레인 컨택 플러그들(DCP21~DCP24)를 통해 제2 주변 도전 라인(PCL2)과 연결된다.
예시적으로, 하부 소스 컨택 플러그들(SCP11~SCP14) 각각의 컨택 면적은 상부 소스 컨택 플러그들(SCP21~SCP24), 하부 드레인 컨택 플러그들(DCP11~DCP14), 및 상부 드레인 컨택 플러그들(DCP21~DCP24) 각각의 컨택 면적과 다를 수 있다. 하부 소스 컨택 플러그들(SCP11~SCP14)의 개수, 상부 소스 컨택 플러그들(SCP21~SCP24)의 개수, 하부 드레인 컨택 플러그들(DCP11~DCP14)의 개수, 및 상부 드레인 컨택 플러그들(DCP21~DCP24)의 개수는 서로 동일할 수 있다.
좀 더 상세한 예로서, 도 20 및 도 21에 도시된 단면도들과 같이 제1 상부 소스 컨택 플러그(SCP21)는 제1 하부 소스 컨택 플러그(SCP11)와 연결된다. 단, 제1 하부 소스 컨택 플러그(SCP11)는 제1 상부 소스 컨택 플러그(SCP21)보다 넓은 컨택 면적을 갖는다. 따라서, 소스 컨택 플러그로 인한 저항값이 감소된다.
예시적으로, 제3 트랜지스터(TR3)의 소스 컨택 플러그들(SCP) 사이의 이격 거리는 제1 트랜지스터(TR1)의 소스 컨택 플러그들(SCP) 사이의 이격 거리보다 길 것이다.
상술된 바와 같이, 상부 및 하부 소스 컨택 플러그들을 비대칭적으로 형성함으로써 소스 컨택 플러그들의 저항을 감소시킬 수 있다. 또한, 하부 소스 컨택 플러그들 및 하부 드레인 컨택 플러그들을 비대칭적으로 형성함으로써 캐패시턴스 성분을 감소시킬 수 있다. 또한, 상부 소스 컨택 플러그들, 상부 드레인 컨택 플러그들, 및 하부 드레인 컨택 플러그들을 실질적으로 동일한 형태를 갖도록 형성함으로써 공정상의 오버헤드(예를 들어, 추가 마스크 형성)를 감소시킬 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
예시적으로, 도 9 내지 도 21을 참조하여 설명된 트랜지스터들(TR1~TR3)은 본 발명의 기술적 사상에 따른 예시적인 실시 예이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 상부 소스 컨택 플러그들, 하부 소스 컨택 플러그들, 상부 드레인 컨택 플러그들, 하부 드레인 컨택 플러그들 각각은 서로 다른 개수를 가질 수 있다. 또한, 복수의 상부 소스 컨택 플러그들의 일면들이 하나의 하부 소스 컨택 플러그들의 일면에 연결될 수 있다.
또한, 도 9 내지 도 21을 참조하여 설명된 컨택 플러그들은 예시적인 것이며, 소스 및 드레인 컨택 플러그들의 수는 증가 또는 감소될 수 있다. 예를 들어, 하부 드레인 컨택 플러그들의 개수는 하부 소스 컨택 플러그들의 개수보다 적을 수 있다.
또한, 도 9에 도시된 주변 회로(120)에 포함된 복수의 트랜지스터들 중 적어도 하나는 도 10 내지 도 21을 참조하여 설명된 제1 내지 제3 트랜지스터들(TR1~TR3) 중 어느 하나를 기반으로 제공될 수 있다.
도 22는 본 발명의 또 다른 실시 예에 따른 제4 트랜지스터(TR4)를 예시적으로, 보여주는 사시도이다. 도 23은 도 22의 EA-EA' 선 각각에 따른 단면도이다. 도 24는 도 23의 EB-EB' 선, EC-EC' 선, ED-ED' 선 각각에 따른 단면도들이다. 도 25는 EE-EE' 선 및 EF-EF' 선 각각에 따른 단면도들이다.
도 22 내지 도 25를 참조하면, 제4 트랜지스터(TR4)는 기판(111) 상에 형성될 수 있다. 제4 트랜지스터(TR4)는 소스 영역(SR), 드레인 영역(DR), 및 게이트 전극(GT)을 포함할 수 있다.
제4 트랜지스터(TR4)의 소스 영역(SR)은 소스 컨택 플러그들(SCP11~SCP14, SCP21~SCP28, SCP31~SCP38)을 통해 제1 주변 도전 라인(PCL1)과 연결될 수 있다. 제4 트랜지스터(TR4)의 드레인 영역(DR)은 드레인 컨택 플러그들(DCP11~DCP18, DCP21~DCP28, DCP31~SCP38)을 통해 제2 주변 도전 라인(PCL2)과 연결될 수 있다.
예시적으로, 소스 컨택 플러그들(SCP11~SCP14, SCP21~SCP28, SCP31~SCP38) 및 드레인 컨택 플러그들(DCP11~DCP18, DCP21~DCP28, DCP31~SCP38)은 도 10 내지 도 21을 참조하여 설명된 소스 플러그들과 다른 다중 적층 구조를 가질 수 있다. 예를 들어, 도 23에 도시된 바와 같이 소스 컨택 플러그(SCP11)의 일면은 소스 영역과 연결되고 다른 일면은 소스 컨택 플러그(SCP31)의 일면과 연결될 수 있다. 소스 컨택 플러그(SCP31)의 다른 일면은 소스 컨택 플러그(SCP21)의 일면과 연결될 수 있다. 소스 컨택 플러그(SCP21)의 다른 일면은 제1 주변 도전 라인(PCL1)과 연결될 수 있다. 소스 컨택 플러그들(SCP11, SCP31, SCP21)은 제2 방향을 따라 적층된 구조를 가질 수 있다.
마찬가지로, 드레인 컨택 플러그(DCP11)의 일면은 드레인 영역과 연결되고 다른 일면은 드레인 컨택 플러그(DCP31)의 일면과 연결될 수 있다. 드레인 컨택 플러그(DCP31)의 다른 일면은 드레인 컨택 플러그(DCP21)의 일면과 연결될 수 있다. 드레인 컨택 플러그(DCP21)의 다른 일면은 제1 주변 도전 라인(PCL1)과 연결될 수 있다. 드레인 컨택 플러그들(DCP11, DCP31, DCP21)은 제2 방향을 따라 적층된 구조를 가질 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 소스 컨택 플러그들(SCP31~SCP38) 및 드레인 컨택 플러그들(DCP31~DCP38)은 제1 절연층(10) 내에 형성되거나 또는 제1 및 제2 절연층들(10, 20) 사이의 다른 절연층 내에 형성될 수 있다.
간결한 설명을 위하여, 소스 컨택 플러그들(SCP11~SCP14) 및 드레인 컨택 플러그들(DCP11~DCP18)은 각각 '하부 소스 컨택 플러그들' 및 '하부 드레인 컨택 플러그들'이라 칭하고, 소스 컨택 플러그들(SCP21~SCP28) 및 드레인 컨택 플러그들(DCP21~DCP28)은 각각 '상부 소스 컨택 플러그들' 및 '상부 드레인 컨택 플러그들'이라 칭하고, 소스 컨택 플러그들(SCP31~SCP38) 및 드레인 컨택 플러그들(DCP31~DCP38)은 각각 '중간 소스 컨택 플러그들' 및 '중간 드레인 컨택 플러그들'이라 칭한다.
도 24의 단면도들에 도시된 바와 같이, 하부 소스 컨택 플러그들(SCP11~SCP14) 각각의 컨택 면적은 다른 컨택 플러그들 각각의 컨택 면적과 다르다. 예를 들어, 하부 소스 컨택 플러그들(SCP11~SCP14) 각각의 컨택 면적은 다른 컨택 플러그들 각각의 컨택 면적보다 넓다.
좀 더 상세한 예로서, 도 25의 EE-EE' 선에 따른 단면도에 도시된 바와 같이 하나의 하부 소스 컨택 플러그(예를 들어, SCP11)의 일면에 두 개의 중간 소스 컨택 플러그들(예를 들어, SCP31, SCP32)의 일면들이 연결된다. 두 개의 중간 소스 컨택 플러그들(예를 들어, SCP31, SCP32) 각각의 다른 일면은 두 개의 상부 소스 컨택 플러그들(예를 들어, SCP21, SCP22) 각각의 일면과 연결된다.
즉, 하부 소스 컨택 플러그들(SCP11~SCP14)의 컨택 면적을 넓힘으로서 소스 컨택 플러그에 의한 저항이 감소한다. 따라서, 컨택 플러그들을 통해 전송 및 수신되는 신호들의 전파 지연이 감소된다.
도 26은 본 발명의 또 다른 실시 예에 따른 제5 트랜지스터를 보여주는 사시도이다. 도 27은 도 26의 FA-FA' 선에 따른 단면도이다. 도 28은 도 27의 FB-FB' 선, FC-FC' 선, 및 FD-FD' 선 각각에 따른 단면도들이다. 도 29는 FE-FE' 선 및 FF-FF' 선 각각에 따른 단면도들이다.
도 26 내지 도 29를 참조하면, 제5 트랜지스터(TR5)는 기판(111) 상에 형성될 수 있다. 제5 트랜지스터(TR5)는 소스 영역(SR), 드레인 영역(DR), 및 게이트 전극(GT)을 포함할 수 있다.
제5 트랜지스터(TR5)의 소스 영역(SR)은 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14), 제1 내지 제4 중간 소스 컨택 플러그들(SCP31~SCP34), 및 제1 내지 제4 상부 소스 컨택 플러그들(SCP21~SCP24)을 통해 제1 주변 도전 라인(PCL1)과 연결될 수 있다.
제5 트랜지스터(TR5)의 드레인 영역(DR)은 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14), 제1 내지 제4 중간 드레인 컨택 플러그들(DCP31~DCP34), 및 제1 내지 제4 상부 드레인 컨택 플러그들(DCP21~DCP24)을 통해 제1 주변 도전 라인(PCL1)과 연결될 수 있다.
도 26 내지 도 29에 도시된 소스 컨택 플러그들(SCP) 및 드레인 컨택 플러그들(DCP)은 각각 서로 동일한 개수를 가질 수 있다. 예를 들어, 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14)의 개수, 제1 내지 제4 중간 소스 컨택 플러그들(SCP31~SCP34)의 개수, 제1 내지 제4 상부 소스 컨택 플러그들(SCP31~SCP34)의 개수, 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14)의 개수, 제1 내지 제4 중간 드레인 컨택 플러그들(DCP31~DCP34)의 개수, 및 제1 내지 제4 상부 드레인 컨택 플러그들(DCP31~DCP34)의 개수는 서로 동일할 수 있다.
좀더 상세한 예로서, 도 29의 FE-FE' 선에 따른 단면도에 도시된 바와 같이 하나의 하부 소스 컨택 플러그(예를 들어, SCP11)의 일면에 하나의 중간 소스 플러그(예를 들어, SCP31)의 일면이 연결되고, 하나의 중간 소스 플러그(예를 들어, SCP31)의 다른 일면에 하나의 상부 소스 플러그(예를 들어, SCP21)의 일면과 연결될 수 있다. 이 때, 하부 소스 컨택 플러그들(SCP11~SCP14) 각각의 컨택 면적들은 상부 소스 컨택 플러그들(SCP21~SCP24) 및 중간 소스 컨택 프러그들(SCP31~SCP34) 각각의 컨택 면적보다 넓을 수 있다. 즉, 소스 컨택 플러그들은 비대칭적으로 형성될 수 있다.
또한, 제4 트랜지스터(TR4)와 비교하여 제5 트랜지스터(TR5)의 컨택 플러그들(CP) 사이의 이격 거리는 길어질 수 있다. 좀 더 상세한 예로서, 도 28의 FD-FD' 선에 따른 단면도에 도시된 바와 같이 하나의 하부 소스 컨택 플러그(예를 들어, SCP11)와 마주보는 드레인 컨택 플러그(예를 들어, DCP11)의 면적은 'a'일 것이다.
반면에 도 24의 ED-ED' 선에 따른 단면도에 도시된 바와 같이 제4 트랜지스터(TR4)와 연결된 하나의 하부 소스 컨택 플러그(예를 들어, SCP11)와 마주보는 하부 드레인 컨택 플러그들(예를 들어, DCP11, DCP12) 사이의 마주보는 면적은 '2a'일 것이다.
즉, 제 5 트랜지스터(TR5)와 연결된 하부 드레인 컨택 플러그들(DCP1)의 개수를 감소시킴으로써 소스 컨택 플러그들 및 드레인 컨택 플러그들 사이의 기생 캐패시턴스 성분이 감소된다. 따라서, 컨택 플러그들을 통해 전송 및 수신되는 신호들의 전파 지연이 감소된다.
도 30은 본 발명의 또 다른 실시 예에 따른 제6 트랜지스터(TR6)를 보여주는 사시도이다. 도 31은 도 30의 GA-GA' 선에 따른 단면도이다. 도 32는 도 31의 GB-GB' 선, GC-GC' 선, 및 GD-GD' 선 각각에 따른 단면도들이다. 도 33은 GE-GE' 선 및 GF-GF' 선 각각에 따른 단면도들이다.
도 30 내지 도 33을 참조하면, 제6 트랜지스터(TR6)의 소스 영역(SR)은 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14), 제1 내지 제4 중간 소스 컨택 플러그들(SCP31~SCP34), 및 제1 내지 제4 상부 소스 컨택 플러그들(SCP31~SCP34)을 통해 제1 주변 도전 라인(PCL1)과 연결될 수 있다.
제6 트랜지스터(TR6)의 드레인 영역(DR)은 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14), 제1 내지 제4 중간 드레인 컨택 플러그들(DCP31~DCP34), 및 제1 내지 제4 상부 드레인 컨택 플러그들(DCP31~DCP34)을 통해 제1 주변 도전 라인(PCL1)과 연결될 수 있다.
이 때, 소스 컨택 플러그들(SCP) 및 드레인 컨택 플러그들(DCP)은 각각 서로 동일한 개수를 가질 수 있다. 예를 들어, 제1 내지 제4 하부 소스 컨택 플러그들(SCP11~SCP14)의 개수, 제1 내지 제4 중간 소스 컨택 플러그들(SCP31~SCP34)의 개수, 제1 내지 제4 상부 소스 컨택 플러그들(SCP31~SCP34)의 개수, 제1 내지 제4 하부 드레인 컨택 플러그들(DCP11~DCP14)의 개수, 제1 내지 제4 중간 드레인 컨택 플러그들(DCP31~DCP34)의 개수, 및 제1 내지 제4 상부 드레인 컨택 플러그들(DCP31~DCP34)의 개수는 서로 동일할 수 있다.
예시적으로, 제5 트랜지스터(TR5)와 연결된 중간 소스 컨택 플러그들(SCP31~SCP34)과 달리 제6 트랜지스터(TR6)와 연결된 중간 소스 컨택 플러그들(SCP31~SCP34)은 넓은 컨택 면적을 가질 수 있다.
좀 더 상세한 예로서, 도 32의 GC-GC' 선에 따른 단면도 및 GE-GE' 선에 따른 단면도에 도시된 바와 같이 제1 내지 제4 하부 소스 컨택 플러그들(SPC11~SCP14) 각각의 컨택 면적은 제1 내지 제4 중간 소스 컨택 플러그들(SPC31~SCP34) 각각의 컨택 면적들과 실질적으로 동일할 수 있다. 제1 내지 제4 하부 소스 컨택 플러그들(SPC11~SCP14) 각각의 컨택 면적 및 제1 내지 제4 중간 소스 컨택 플러그들(SPC31~SCP34) 각각의 컨택 면적은 다른 컨택 플러그들의 컨택 면적보다 클 수 있다.
상술된 바와 같이 중간 소스 컨택 플러그들 및 하부 소스 컨택 플러그들의 컨택 면적을 증가시킴으로써, 소스 컨택 플러그에 따른 저항 값을 감소시킬 수 있다. 따라서, 컨택 플러그들을 통해 전송 및 수신되는 신호들의 전파 지연을 감소시킬 수 있다.
상술된 본 발명의 실시 예들에 따르면, 주변 회로(120)에 포함된 복수의 트랜지스터들 중 적어도 하나는 다중 적층 구조의 소스 컨택 플러그들을 통해 제1 주변 배선과 연결되고, 다중 적층 구조의 드레인 컨택 플러그들을 통해 제2 주변 배선과 연결된다. 이 때, 다중 적층 구조의 소스 컨택 플러그들은 비대칭 구조(예를 들어, 각 계층 사이의 소스 컨택 플러그들의 개수가 서로 다른 구조, 또는 각 계층 사이의 소스 컨택 플러그들의 컨택 면적이 서로 다른 구조)를 갖는다. 또는 다중 적층 구조의 소스 컨택 플러그들은 다중 적층 구조의 드레인 컨택 플러그들과 서로 비대칭 구조(예를 들어, 소스 컨택 플러그들의 컨택 개수 및 드레인 컨택 플러그들의 개수가 다른 구조, 또는 동일 계층에서 소스 컨택 플러그 및 드레인 컨택 플러그가 서로 다른 컨택 면적을 갖는 구조)를 가질 수 있다. 상술된 비대칭 구조에 따라 소스 컨택 플러그 및 드레인 컨택 플러그 사이의 기생 캐패시턴스 및 소스 컨택 플러그의 저항값이 감소되므로, 컨택 플러그들을 통해 전송 또는 수신되는 신호들의 전파 지연이 감소된다.
예시적으로, 상술된 트랜지스터들 및 컨택 플러그들은 예시적인 것이며 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 하부, 중간, 또는 상부 소스 컨택 플러그들, 하부, 중간, 또는 상부 드레인 컨택 플러그들의 개수들은 서로 비대칭 구조를 갖도록 증가 또는 감소될 수 있다. 또한, 소스 컨택 플러그들 및 드레인 컨택 플러그들은 3단 이상의 적층 구조를 가질 수 있다. 예를 들어, 트랜지스터의 소스 영역 및 금속층의 도전 라인을 연결하는 소스 컨택 플러그는 n 개의 서브 소스 컨택 플러그들을 포함할 수 있고, n(n은 3보다 큰 자연수) 개의 서브 소스 컨택 플러그들은 기판(111)과 수직한 방향으로 적층된 구조를 가질 수 있다. 즉, 소스 컨택 플러그는 n단 적층 구조를 가질 수 있다.
또한, 각 컨택 플러그들 각각은 기판(111)과 평행한 방향으로 신장되어 인접 트랜지스터와 연결될 수 있다. 또는 각 컨택 플러그들 사이에 기판(111)과 평행한 방향으로 신장되는 도전 라인이 추가되어 주변 회로(120) 내의 복수의 트랜지스터들이 연결될 수 있다.
도 34는 본 발명의 또 다른 실시 예에 따른 주변 회로를 예시적으로 보여주는 도면이다. 간결한 설명을 위하여, 복수의 트랜스터들(TRa~TRz) 각각은 도 18 내지 도 21을 참조하여 설명된 제3 트랜지스터(TR3)이며, 소스 컨택 플러그들(SCPa~SCPz) 및 드레인 컨택 플러그들(DCPa~DCPz) 각각은 2단 적층 구조인 것으로 가정한다. 또한, 도면의 간결성을 위하여, 소스 컨택 플러그들(SCPa~SCPz) 및 드레인 컨택 플러그들(DCPa~DCPz) 각각의 상부 및 하부 컨택 플러그들이 도 34에 함께 도시된다.
도 34를 참조하면, 주변 회로(120)는 복수의 트랜지스터들(TRa~TRz)을 포함한다. 복수의 트랜지스터들(TRa~TRz)은 기판(111, 도 3 참조)과 평행한 방향으로 정렬되어 배치될 수 있다.
이 때, 복수의 트랜지스터들(TRa~TRz) 각각과 연결된 소스 컨택 플러그들(SCPa~SCPz) 및 드레인 컨택 플러그들(DCPa~DCPz)은 도 18 내지 도 21을 참조하여 설명된 상부 및 하부 소스 컨택 플러그들 그리고 상부 및 하부 드레인 컨택 플러그들일 수 있다.
이 경우, 도 18 내지 도 21을 참조하여 설명된 바와 같이 복수의 트랜지스터들(TRa~TRz) 각각에 대한 저항 값 및 기생 캐패시턴스 성분이 감소될 것이다. 뿐만 아니라, 인접한 트랜지스터의 컨택 플러그에 의한 기생 캐패시턴스 성분 또한 감소될 것이다.
좀 더 상세한 예로서, 트랜지스터들(TRa, TRb)은 서로 인접한 트랜지스터들이다. 트랜지스터(TRb)의 소스 컨택 플러그(SCPb)는 드레인 컨택 플러그(DCPb)에 의한 영향(즉, 기생 캐패시턴스)을 받을 뿐만 아니라, 트랜지스터(TRa)의 드레인 컨택 플러그(DCPa)에 의한 영향 또한 받을 수 있다. 이 경우, 도 34에 도시된 바와 같이 소스 컨택 플러그(SCPb) 및 드레인 컨택 플러그(DCPa)가 서로 마주보는 면적은 작을 것이다. 즉, 비대칭 구조를 갖는 소스 컨택 플러그 및 드레인 컨택 플러그를 반복 배치함으로써 트랜지스터(TRa)의 드레인 컨택 플러그(DCPa)에 의한 영향을 감소시킬 수 있다.
상술된 본 발명의 실시 예에 따르면, 비대칭 구조의 컨택 플러그들을 반복 배치함으로써, 인접 트랜지스터에 의한 기생 캐패시턴스 성분을 감소시킬 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 35는 본 발명의 또 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 사시도이다. 설명의 편의를 위하여 도 35에서는 워드 라인의 층수가 4라고 가정한다. 도 35를 참조하면, 메모리 블록은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현될 수 있다. 메모리 블록(BLK)은 m×n(m, n은 자연수)의 스트링들(NS)를 포함한다. 도 35에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.
스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함한다. 제 1 필라(PL11)는 비트 라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드 라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제 2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드 라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 2에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현된다.
실시 예에 있어서, 백-게이트(BG)는 기판(101) 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLK)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
도 36은 도 35에 도시된 어느 하나의 스트링(NS)에 대한 회로도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 스트링(NS)은 비트 라인(BL)과 공통소스라인(CSL) 사이에 직렬 연결된 스트링 선택 트랜지스터(SST), 복수의 제 1 메모리 셀들(MCs), 백-게이트 트랜지스터(BGT), 복수의 제 2 메모리 셀들(MCs) 및 접지 선택 트랜지스터(GST)로 구성된다. 여기서 백-게이트 트랜지스터(BGT)는 백-게이트(BG)에 연결된 게이트를 포함할 수 있다.
예시적으로, 도 35 및 도 36을 참조하여 설명된 메모리 블록은 3차원 적층 구조를 갖는 메모리 블록이다. 즉, 도 35 및 도 36의 메모리 블록 상부에 금속층(ML)이 형성되고, 금속층(ML)을 통해 주변 회로와 연결될 수 있다. 이 때, 주변 회로는 도 9 내지 도 34를 참조하여 설명된 컨택 플러그들을 통해 금속층(ML)과 연결될 수 있다.
예시적으로, 도 4 내지 도 7, 도 35, 및 도 36을 참조하여 메모리 블록이 설명되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀 어레이는 2차원 또는 3차원 구조를 갖는 메모리 블록들을 포함할 수 있고,주변 회로는 메모리 셀 어레이보다 낮은 높이를 가질 수 있다. 메모리 셀 어레이 및 주변 회로 상부에 배치된 금속층을 통해 메모리 셀 어레이 및 주변 회로가 서로 연결될 경우, 주변 회로와 연결되는 컨택 플러그들은 도 8 내지 도 34를 참조하여 설명된 컨택 플러그들을 기반으로 형성될 수 있다.
도 37은 본 발명에 따른 불휘발성 메모리 장치가 적용된 불휘발성 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 37을 참조하면, 불휘발성 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)를 포함한다.
메모리 컨트롤러(1100)는 외부 장치(예를 들어, 호스트, AP 등)의 요청에 따라 불휘발성 메모리 장치(1200)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)에 저장된 데이터(DATA)를 읽기 위하여 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 불휘발성 메모리 장치(1200)로 전송할 수 있다. 불휘발성 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 수신된 신호들에 응답하여 데이터(DATA)를 메모리 컨트롤러(1100)로 전달할 수 있다.
메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)에 데이터(DATA)를 저장하기 위하여 어드레스(ADDR), 커맨드(CMD), 제어 신호(CTRL), 및 데이터(DATA)를 불휘발성 메모리 장치(1200)로 전송할 수 있다. 불휘발성 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 수신된 신호들에 응답하여 수신된 데이터(DATA)를 저장할 수 있다.
불휘발성 메모리 장치(1200)는 도 1 내지 도 36을 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 불휘발성 메모리 장치(1200)는 3차원 수직 적층 구조의 메모리 셀 어레이를 포함하고, 메모리 셀 어레이와 연결된 주변회로를 포함할 수 있다. 이 때, 주변 회로에 포함된 트랜지스터들 중 적어도 하나는 비대칭 구조를 갖는 컨택 플러그들을 통해 메모리 셀 어레이 또는 메모리 셀 어레이 상부에 형성된 금속층과 연결될 수 있다.
도 38은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 38을 참조하면, 메모리 카드 시스템(2000)은 컨트롤러(2100), 불휘발성 메모리(2200), 및 커넥터(2300)를 포함한다.
컨트롤러(2100)는 불휘발성 메모리(2200)와 연결된다. 컨트롤러(2100)는 불휘발성 메모리(2200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(2100)는 불휘발성 메모리(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 불휘발성 메모리(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 불휘발성 메모리(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(2100)는 커넥터(2200)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 불휘발성 메모리(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 컨트롤러(2100) 또는 불휘발성 메모리(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 불휘발성 메모리(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
예시적으로, 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 불휘발성 메모리(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 불휘발성 메모리(2200)는 도 1 내지 도 36을 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 불휘발성 메모리 장치(2200)는 3차원 수직 적층 구조의 메모리 셀 어레이를 포함하고, 메모리 셀 어레이와 연결된 주변회로를 포함할 수 있다. 이 때, 주변 회로에 포함된 트랜지스터들 중 적어도 하나는 비대칭 구조를 갖는 컨택 플러그들을 통해 메모리 셀 어레이 또는 메모리 셀 어레이 상부에 형성된 금속층과 연결될 수 있다.
도 39는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 39를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, 불휘발성 메모리들(3221~322n)은 불휘발성 메모리 장치(1200)는 도 1 내지 도 36을 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 불휘발성 메모리들(3221~322n)은 3차원 수직 적층 구조의 메모리 셀 어레이를 포함하고, 메모리 셀 어레이와 연결된 주변회로를 포함할 수 있다. 이 때, 주변 회로에 포함된 트랜지스터들 중 적어도 하나는 비대칭 구조를 갖는 컨택 플러그들을 통해 메모리 셀 어레이 또는 메모리 셀 어레이 상부에 형성된 금속층과 연결될 수 있다.
도 40은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 40을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(3100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(30000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 36을 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 즉, 스토리지 모듈(4400)은 3차원 수직 적층 구조의 메모리 셀 어레이를 포함하고, 메모리 셀 어레이와 연결된 주변회로를 포함할 수 있다. 이 때, 주변 회로에 포함된 트랜지스터들 중 적어도 하나는 비대칭 구조를 갖는 컨택 플러그들을 통해 메모리 셀 어레이 또는 메모리 셀 어레이 상부에 형성된 금속층과 연결될 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 3차원 적층 구조를 갖는 메모리 셀 어레이 및 메모리 셀 어레이와 금속층을 통해 연결되는 주변 회로를 포함한다. 주변 회로는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 컨택 플러그들을 통해 금속층의 도전 라인들과 연결된다. 이 때, 컨택 플러그들을 비대칭 구조(예를 들어, 컨택 개수 또는 컨택 면적 등)로 형성함으로써 컨택 플러그들로 인한 저항 및 캐패시턴스 성분을 감소시킨다. 따라서, 저항 및 캐패시턴스로 인한 전파 지연이 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 주변 회로
ML : 금속층
111 : 기판
SR : 소스 영역
DR : 드레인 영역
GT : 게이트 전극
PCL : 주변 도전 라인
SCP11~SCP14 : 하부 소스 컨택 플러그
SCP21~SCP28 : 상부 소스 컨택 플러그
SCP31~SCP38 : 중간 소스 컨택 플러그
DCP11~DCP14 : 하부 드레인 컨택 플러그
DCP21~DCP28 : 상부 드레인 컨택 플러그
DCP31~DCP38 : 중간 드레인 컨택 플러그

Claims (20)

  1. 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    복수의 도전 라인을 통해 상기 메모리 셀 어레이와 연결되며 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되,
    상기 복수의 트랜지스터들 각각은 상기 기판상에 형성되고, 상기 기판과 다른 도전 물질로 도핑된 제1 및 제2 영역들 및 상기 제1 및 제2 영역들 사이에 배치된 게이트 전극을 포함하고,
    상기 복수의 트랜지스터들 중 적어도 하나의 트랜지스터의 상기 제1 영역은 상기 기판과 수직한 방향으로 신장된 복수의 제1 컨택 플러그들 및 상기 복수의 제1 컨택 플러그들 상에서 상기 기판과 수직한 방향으로 신장된 복수의 제2 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 적어도 하나의 도전 라인과 연결되고,
    상기 적어도 하나의 트랜지스터의 상기 제2 영역은 복수의 제3 컨택 플러그들 및 상기 복수의 제3 컨택 플러그 상에서 상기 기판과 수직한 방향으로 신장된 복수의 제4 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 적어도 하나의 다른 도전 라인과 연결되고,
    상기 복수의 제1 컨택 플러그들 각각의 제1 컨택 면적은 상기 복수의 제3 컨택 플러그들 각각의 제3 컨택 면적보다 넓고,
    상기 제1 컨택 면적은 상기 기판과 평행한 상기 복수의 제1 컨택 플러그들 각각의 상부면을 가리키고, 상기 제3 컨택 면적은 상기 기판과 평행한 상기 복수의 제3 컨택 플러그들 각각의 상부면을 가리키는 불휘발성 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 제2 컨택 플러그들 각각의 일면은 상기 적어도 하나의 도전 라인과 연결되고, 다른 일면은 상기 복수의 제1 컨택 플러그들 각각의 일면과 연결되고,
    상기 복수의 제1 컨택 플러그들 각각의 다른 일면은 상기 제1 영역과 연결되는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수의 제2 컨택 플러그들 각각의 상기 기판과 수직한 방향에 따른 길이는 상기 복수의 제1 컨택 플러그들 각각의 상기 기판과 수직한 방향에 따른 길이보다 짧은 불휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 복수의 제2 컨택 플러그들 각각의 컨택 면적은 상기 복수의 제1 컨택 플러그들 각각의 컨택 면적보다 작은 불휘발성 메모리 장치.
  6. 제 3 항에 있어서,
    상기 복수의 제2 컨택 플러그들의 개수는 상기 복수의 제1 컨택 플러그들의 개수보다 많고,
    상기 복수의 제1 컨택 플러그들 중 하나의 일면에 상기 복수의 제2 컨택 플러그들 중 적어도 두 개의 일면들과 연결되는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 제3 컨택 플러그들 각각의 상기 제1 영역이 신장된 방향과 평행한 방향에 따른 길이는 상기 복수의 제1 컨택 플러그들 각각의 상기 제1 영역이 신장된 방향과 평행한 방향에 따른 길이보다 짧은 불휘발성 메모리 장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 복수의 제3 컨택 플러그들 각각의 일면은 상기 제2 영역과 연결되고, 다른 일면은 상기 복수의 제4 컨택 플러그들 각각의 일면과 연결되고,
    상기 복수의 제4 컨택 플러그들 각각의 다른 일면은 상기 복수의 도전 라인들 중 상기 적어도 하나의 다른 도전 라인과 연결되는 불휘발성 메모리 장치.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 복수의 제1 컨택 플러그들의 개수는 상기 복수의 제3 컨택 플러그들의 개수보다 적은 불휘발성 메모리 장치.
  12. 제 1 항에 있어서,
    상기 메모리 셀 어레이 및 상기 주변 회로 상부에 금속층이 제공되고,
    상기 금속층은 상기 복수의 도전 라인들을 포함하는 불휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 주변 회로의 상기 기판과 수직한 방향에 따른 길이는 상기 메모리 셀 어레이의 상기 기판과 수직한 방향에 따른 길이보다 짧은 불휘발성 메모리 장치.
  14. 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    복수의 도전 라인을 통해 상기 메모리 셀 어레이와 연결되며, 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되,
    상기 복수의 트랜지스터들 중 적어도 하나의 트랜지스터는 소스 영역 및 드레인 영역을 포함하고,
    상기 적어도 하나의 트랜지스터의 상기 소스 영역은 상기 기판과 수직한 방향으로 신장된 복수의 소스 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 제1 도전 라인과 연결되고, 상기 드레인 영역은 상기 기판과 수직한 방향으로 신장된 복수의 드레인 컨택 플러그들을 통해 상기 복수의 도전 라인들 중 제2 도전 라인과 연결되되,
    상기 복수의 소스 컨택 플러그들 각각은
    일면이 상기 소스 영역과 연결된 하부 소스 컨택 플러그; 및
    일면이 상기 하부 소스 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 상기 제1 도전 라인과 연결된 상부 소스 컨택 플러그를 포함하고,
    상기 복수의 드레인 컨택 플러그들 각각은
    일면이 상기 드레인 영역과 연결된 하부 드레인 컨택 플러그; 및
    일면이 상기 하부 드레인 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 상기 제2 도전 라인과 연결되는 상부 드레인 컨택 플러그를 포함하고,
    상기 복수의 소스 컨택 플러그들 각각의 상기 하부 소스 컨택 플러그의 컨택 면적은 상기 복수의 드레인 컨택 플러그들 각각의 상기 하부 드레인 컨택 플러그의 컨택 면적보다 넓고,
    상기 컨택 면적은 대응하는 컨택 플러그의 상기 기판과 평행한 상부면의 면적을 가리키는 불휘발성 메모리 장치.
  15. 삭제
  16. 삭제
  17. 제 14 항에 있어서,
    상기 복수의 소스 컨택 플러그들 각각의 상기 하부 소스 컨택 플러그들의 컨택 면적은 상기 복수의 소스 컨택 플러그들 각각의 상기 상부 소스 컨택 플러그들의 컨택 면적보다 넓은 불휘발성 메모리 장치.
  18. 제 14 항에 있어서,
    상기 복수의 소스 컨택 플러그들의 개수는 상기 복수의 드레인 컨택 플러그들의 개수보다 많은 불휘발성 메모리 장치.
  19. 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    복수의 도전 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 복수의 트랜지스터들을 포함하는 주변 회로를 포함하되,
    상기 복수의 트랜지스터들 중 제1 트랜지스터 및 상기 제1 트랜지스터와 인접한 제2 트랜지스터 각각의 소스 영역은 복수의 소스 컨택 플러그들을 통해 상기 복수의 도전 라인들과 각각 연결되고, 상기 복수의 트랜지스터들 각각의 드레인 영역은 복수의 드레인 컨택 플러그들을 통해 상기 복수의 도전 라인들과 각각 연결되고,
    상기 제1 트랜지스터는 상기 제1 트랜지스터의 상기 복수의 소스 컨택 플러그들이 상기 제2 트랜지스터의 상기 복수의 드레인 컨택 플러그들과 인접하도록 배치되고,
    상기 복수의 소스 컨택 플러그들 각각은
    일면이 상기 소스 영역과 연결된 하부 소스 컨택 플러그; 및
    일면이 상기 하부 소스 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 제1 도전 라인과 연결된 상부 소스 컨택 플러그를 포함하고,
    상기 복수의 드레인 컨택 플러그들 각각은
    일면이 상기 드레인 영역과 연결된 하부 드레인 컨택 플러그; 및
    일면이 상기 하부 드레인 컨택 플러그의 다른 일면과 연결되고, 다른 일면이 제2 도전 라인과 연결되는 상부 드레인 컨택 플러그를 포함하고,
    상기 복수의 소스 컨택 플러그들 각각의 상기 하부 소스 컨택 플러그의 컨택 면적은 상기 복수의 드레인 컨택 플러그들 각각의 상기 하부 드레인 컨택 플러그의 컨택 면적보다 넓고,
    상기 컨택 면적은 대응하는 컨택 플러그의 상기 기판과 평행한 상부면의 면적을 가리키는 불휘발성 메모리 장치.
  20. 삭제
KR1020140122067A 2014-09-15 2014-09-15 불휘발성 메모리 장치 KR102268296B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140122067A KR102268296B1 (ko) 2014-09-15 2014-09-15 불휘발성 메모리 장치
US14/678,526 US9318502B2 (en) 2014-09-15 2015-04-03 Nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140122067A KR102268296B1 (ko) 2014-09-15 2014-09-15 불휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20160032347A KR20160032347A (ko) 2016-03-24
KR102268296B1 true KR102268296B1 (ko) 2021-06-24

Family

ID=55455527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140122067A KR102268296B1 (ko) 2014-09-15 2014-09-15 불휘발성 메모리 장치

Country Status (2)

Country Link
US (1) US9318502B2 (ko)
KR (1) KR102268296B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
JP6523197B2 (ja) * 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法
TWI605575B (zh) * 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法
US10522423B2 (en) * 2017-08-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for fin-like field effect transistor
KR102460070B1 (ko) * 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
JP7214835B2 (ja) * 2019-03-19 2023-01-30 キオクシア株式会社 半導体記憶装置
KR20210002773A (ko) * 2019-06-25 2021-01-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20210040645A (ko) 2019-10-04 2021-04-14 삼성전자주식회사 투명 전도성 산화물층을 포함하는 반도체 소자
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210093085A (ko) 2020-01-17 2021-07-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US20220208777A1 (en) * 2020-12-26 2022-06-30 Intel Corporation Metal replacement plate line process for 3d-ferroelectric random (3d-fram)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099414A1 (en) * 2005-10-31 2007-05-03 Kai Frohberg Semiconductor device comprising a contact structure based on copper and tungsten
JP2012164730A (ja) * 2011-02-04 2012-08-30 Renesas Electronics Corp 半導体装置
US20130187212A1 (en) * 2006-04-07 2013-07-25 Micron Technology, Inc. Hybrid electrical contacts
US20140085979A1 (en) * 2012-09-27 2014-03-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980053431A (ko) 1996-12-26 1998-09-25 김주용 반도체 소자의 트랜지스터
US6051870A (en) * 1997-12-17 2000-04-18 Advanced Micro Devices Process for fabricating semiconductor device including improved phosphorous-doped silicon dioxide dielectric film
US6146978A (en) * 1998-05-06 2000-11-14 Advanced Micro Devices, Inc. Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance
KR100363842B1 (ko) * 1999-12-27 2002-12-06 주식회사 하이닉스반도체 플래쉬 메모리의 소오스 콘택 모니터링 방법
KR20020049125A (ko) 2000-12-19 2002-06-26 박종섭 반도체 디바이스의 정전기 보호 소자
JP2004319722A (ja) * 2003-04-16 2004-11-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
US8164141B2 (en) * 2005-10-06 2012-04-24 United Microelectronics Corp. Opening structure with sidewall of an opening covered with a dielectric thin film
JP2008166330A (ja) * 2006-12-27 2008-07-17 Elpida Memory Inc 半導体装置
JP2008218564A (ja) 2007-03-01 2008-09-18 Matsushita Electric Ind Co Ltd 半導体装置
US7629182B2 (en) * 2007-04-17 2009-12-08 Freescale Semiconductor, Inc. Space and process efficient MRAM and method
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR20090065395A (ko) 2007-12-17 2009-06-22 주식회사 유니온 메디칼 공기압을 이용하여 피부조직과의 접촉면적을 확인하는고주파 자극기
KR20090070465A (ko) 2007-12-27 2009-07-01 주식회사 동부하이텍 반도체 소자의 컨택 레이 아웃
KR20090109353A (ko) 2008-04-15 2009-10-20 주식회사 하이닉스반도체 플래시 메모리 소자의 드레인 콘택 홀 형성 방법
US8716779B2 (en) 2009-07-30 2014-05-06 Hynix Semiconductor Inc. Flash memory device and mask for fabricating the same
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8749067B2 (en) * 2010-08-18 2014-06-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for forming the same
JP2012059945A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体装置およびその製造方法
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US20130069170A1 (en) * 2011-09-19 2013-03-21 Texas Instruments Incorporated Illumination and design rule method for double patterned slotted contacts
KR101926027B1 (ko) 2012-08-31 2018-12-06 에스케이하이닉스 주식회사 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법
KR101936039B1 (ko) 2012-10-30 2019-01-08 삼성전자 주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099414A1 (en) * 2005-10-31 2007-05-03 Kai Frohberg Semiconductor device comprising a contact structure based on copper and tungsten
US20130187212A1 (en) * 2006-04-07 2013-07-25 Micron Technology, Inc. Hybrid electrical contacts
JP2012164730A (ja) * 2011-02-04 2012-08-30 Renesas Electronics Corp 半導体装置
US20140085979A1 (en) * 2012-09-27 2014-03-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
KR20160032347A (ko) 2016-03-24
US20160079259A1 (en) 2016-03-17
US9318502B2 (en) 2016-04-19

Similar Documents

Publication Publication Date Title
KR102268296B1 (ko) 불휘발성 메모리 장치
US9589643B2 (en) Nonvolatile memory device including multi-plane
US9899409B2 (en) Nonvolatile memory device having pad structure for high speed operation
US9142297B2 (en) Nonvolatile memory device and method of driving the same
US9318202B2 (en) Nonvolatile memory device and method of operating the same
KR101751950B1 (ko) 비휘발성 메모리 장치 및 그것의 읽기 방법
US8593865B2 (en) Nonvolatile memory device having stacked transistor configuration
KR101736454B1 (ko) 불휘발성 메모리 장치
US9679659B2 (en) Methods of operating a nonvolatile memory device
KR101751506B1 (ko) 불휘발성 메모리 장치 및 그것의 배드 영역 관리 방법
US9082492B2 (en) Nonvolatile memory device and memory management method thereof
KR101917192B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
US20150294977A1 (en) Nonvolatile memory device
KR20120091686A (ko) 불휘발성 메모리 장치 및 그것의 구동 방법
US9837160B1 (en) Nonvolatile memory device including sub common sources
KR20130037554A (ko) 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법
US9478290B1 (en) Memory device and memory system including the same
KR20130047400A (ko) 불휘발성 메모리 및 그것의 제어 방법
KR20150004215A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102601537B1 (ko) 자외선 보조 소거 가능한 비휘발성 메모리 장치
US9601207B2 (en) Semiconductor memory device and method of operating the same
KR102242037B1 (ko) 불 휘발성 메모리 장치
US20130138869A1 (en) Nonvolatile memory and memory device including the same
US9685211B2 (en) Nonvolatile memory devices and storage devices including nonvolatile memory devices

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant