JP7214835B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
近年では、半導体記憶装置の微細化が進行し、積層構造のメモリセルを有する３次元不揮発性メモリが提案されている。３次元不揮発性メモリでは、高さ方向に配置されるメモリセルの各層におけるワード線を引き出すため、階段状の構造が採られることがある。
米国特許第１０，１４１，３７２号明細書
一つの実施形態は、１つのコンタクトに複数のワード線を接続させてワード線を引き出すことができる半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、基板上に積層される複数の第１の導電層と、前記第１の導電層の間にそれぞれ積層される複数の第２の導電層と、前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において、前記複数の第１の導電層および前記複数の第２の導電層を、前記複数の第１の導電層および前記複数の第２の導電層の積層方向に貫通し、前記複数の第１の導電層および前記複数の第２の導電層との交差部に複数のメモリセルを形成するピラーと、前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において前記複数の第１の導電層および前記複数の第２の導電層を前記積層方向に貫通し、前記複数の第１の導電層と接続される第１のコンタクトプラグと、前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において前記複数の第１の導電層および前記複数の第２の導電層を前記積層方向に貫通し、前記複数の第２の導電層と接続される第２のコンタクトプラグと、を備える。
図１は、実施形態１にかかる半導体記憶装置の構成の一例を模式的に示す横断面図である。 図２は、実施形態１にかかる半導体記憶装置の構成の一例を模式的に示す縦断面図である。 図３は、実施形態１にかかる半導体記憶装置が備えるコンタクトプラグの構成の一例を模式的に示す図である。 図４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図８は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図９は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１０は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１１は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１２は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１３は、実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１４は、実施形態１の変形例２にかかる半導体記憶装置が備えるコンタクトプラグの構成の一例を模式的に示す図である。 図１５は、実施形態２にかかる半導体記憶装置が備えるコンタクトプラグの構成の一例を模式的に示す図である。 図１６は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１７は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１８は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１９は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２０は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２１は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２２は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２３は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２４は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２５は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２６は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２７は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図２８は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。
実施形態
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
［実施形態１］
図１～図１４を用いて、実施形態１の半導体記憶装置について説明する。
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の構成の一例を模式的に示す横断面図である。図１右図は、半導体記憶装置１が備える選択ゲート線ＳＧ０における断面図であり、図１左図は、半導体記憶装置１が備えるいずれかのワード線ＷＬにおける断面図である。
図２は、実施形態１にかかる半導体記憶装置１の構成の一例を模式的に示す縦断面図である。図２は、半導体記憶装置１のＹ方向における断面図である。
図１及び図２に示すように、半導体記憶装置１は、シリコン基板等の基板ＳＵＢの上方に絶縁層ＵＮＤを介して積層される複数のワード線ＷＬ、複数の選択ゲート線ＳＧ、コントロールゲート線ＣＧ、及びセルソース線ＣＳＬを備える。これらのワード線ＷＬ、選択ゲート線ＳＧ、コントロールゲート線ＣＧ、及びセルソース線ＣＳＬの間には、それぞれ絶縁層ＯＬが介在される。ワード線ＷＬ、選択ゲート線ＳＧ、コントロールゲート線ＣＧ、及びセルソース線ＣＳＬは、例えばタングステン層等である。絶縁層ＯＬは例えばＳｉＯ２層等である。
より具体的には、基板ＳＵＢ上には絶縁層ＵＮＤが配置される。絶縁層ＵＮＤ上には、それぞれ絶縁層ＯＬを介して、導電層としての複数のワード線ＷＬが配置される。ワード線ＷＬ上には、ドレイン側の選択ゲート線ＳＧＤが配置される。選択ゲート線ＳＧＤ上には、それぞれ絶縁層ＯＬを介して複数の選択ゲート線ＳＧが配置される。ただし、これらの選択ゲート線ＳＧは、後述する分割層ＭＴでＹ方向に分割され、少なくともＹ方向の片側にはセルソース線ＣＳＬが配置されている。また、セルソース線ＣＳＬとＹ方向反対側には、例えば１つのコントロールゲート線ＣＧが、選択ゲート線ＳＧ１ａ，ＳＧ２ａ間に配置される。
なお、ワード線ＷＬ、選択ゲート線ＳＧ、コントロールゲート線ＣＧ、及びセルソース線ＣＳＬのそれぞれの積層数は任意である。
ワード線ＷＬ、選択ゲート線ＳＧ、コントロールゲート線ＣＧ、及びセルソース線ＣＳＬが配置される領域は、Ｘ方向に延びる複数のスリットＳＴにより、Ｙ方向に分割されている。スリットＳＴは、最上層の選択ゲート線ＳＧから最下層のワード線ＷＬまでを貫通して基板ＳＵＢに到達する溝状の構成である。スリットＳＴ内には、例えば絶縁層をライナとして導電材料が充填されており、スリットＳＴは例えばソース線コンタクトとして機能する。
ワード線ＷＬ、選択ゲート線ＳＧＤが配置され、２つのスリットＳＴに挟まれた領域には、これらの積層方向に延び、基板ＳＵＢ上の絶縁層ＵＮＤに到達する複数のピラーＰＬがマトリクス状に配置されている。ピラーＰＬは、ピラーＰＬの中心軸側から順に、コア層ＣＲ、酸化物半導体層ＭＥ、及び絶縁層ＢＫを備える。コア層ＣＲは例えばＳｉＯ２層等である。酸化物半導体層ＭＥは、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）等の少なくともいずれかを含む酸化物半導体層である。より具体的には、酸化物半導体層ＭＥは、例えばＩｎＧａＺｎＯ層、またはＩｎＧａＳｎＯ層等であってよい。絶縁層ＢＫは、例えば、ＳｉＯ２層、ＳｉＯＮ層、高誘電率材料から構成される層等である。高誘電率材料としては、例えば酸化アルミニウム、酸化ハフニウム、及び酸化ジルコニウム等が挙げられる。
ピラーＰＬの上端には、キャップ層ＣＰｍを介して半導体層ＳＭが配置される。キャップ層ＣＰｍは、上述の酸化物半導体層ＭＥと同様の材料から構成され得る。半導体層ＳＭは例えばポリシリコン層等である。
これらのような構成により、各々のワード線ＷＬとピラーＰＬとの交差部には、それぞれメモリセルＭＣが形成される。基板ＳＵＢの他の領域に配置される図示しないワード線ドライバ等からワード線ＷＬを介して所定の電圧をメモリセルＭＣに印加することで、メモリセルＭＣの電荷蓄積層ＣＨに電荷が蓄積され、メモリセルＭＣにデータが不揮発に記憶される。ワード線ドライバ等からワード線ＷＬを介して所定の電圧をメモリセルＭＣに印加することで、メモリセルＭＣに記憶されるデータを読み出すことができる。
このように、半導体記憶装置１は、例えばメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成されている。複数のメモリセルＭＣが配置された領域はセルアレイ領域と称される。
選択ゲート線ＳＧＤとピラーＰＬとの交差部には選択ゲートＳＴＤが形成される。選択ゲート線ＳＧＤから所定の電圧を選択ゲートＳＴＤに印加することで、選択ゲートＳＴＤがオンまたはオフし、その選択ゲートＳＴＤが属するピラーＰＬにおける全メモリセルＭＣを選択状態または非選択状態とすることができる。
複数の選択ゲート線ＳＧが配置される高さ位置では、ピラーＰＬ上方の選択ゲート線ＳＧは、分割層ＭＴとそのＹ方向両側に配置される半導体層ＭＴｍと更にそれらのＹ方向両側に配置される絶縁層ＭＴｓによりＹ方向に分割されている。また、分割層ＭＴ，半導体層ＭＴｍ、及び絶縁層ＭＴｓは、ＳｉＯ２層等の絶縁層が充填されたホールＡＨによりＸ方向に分割されている。分割層ＭＴおよび絶縁層Ｍｓは例えばＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、高誘電率材料から構成される層等である。半導体層ＭＴｍは、例えばポリシリコン層、ポリゲルマニウム層、ポリシリコン・ポリゲルマニウム層、酸化物半導体層、及び２次元半導体材料層等である。２次元半導体材料としてはＭｏＳ２，ＷＳｅ２等が挙げられる。これにより、これらの分割層ＭＴ、半導体層ＭＴｍ、及び絶縁層ＭＴｓにはＹ方向の両側から選択ゲート線ＳＧが接続され、Ｙ方向両側に５つのトランジスタＴＲが形成される。
セルソース線ＣＳＬは、絶縁層ＭＴｓを貫通し、半導体層ＭＴｍに接続される。
コントロールゲート線ＣＧは、Ｙ方向のセルソース線ＣＳＬとは反対側から、分割層ＭＴ、半導体層ＭＴｍ、及び絶縁層ＭＴｓに接続される。これにより、Ｙ方向の片側に１つのトランジスタＴＲＣが形成される。
これらの５つのトランジスタＴＲ及び１つのトランジスタＴＲＣにより、読み出し回路ユニットＲＣＵが形成される。読み出し回路ユニットＲＣＵ上には、例えば上層のビット線（不図示）に接続されるプラグＣＰｔが配置される。
読み出し回路ＲＣＵにより、半導体記憶装置１は、例えばシフトレジスタ型メモリとして動作することができる。シフトレジスタ型メモリとは、この場合、例えば所定のピラーＰＬにおけるメモリセルＭＣ間でデータを順送りしていくよう構成されたメモリである。
シフトレジスタ型メモリとしての半導体記憶装置１においては、書き込み時、読み出し回路ユニットＲＣＵに図示しないビット線から電荷が送り込まれる。読み出し回路ユニットＲＣＵは、各トランジスタＴＲ，ＴＲＣのゲート電位を制御することにより、メモリセルＭＣが配置されるセルアレイ領域の上部に電荷を順次転送する。転送された電荷は、セルアレイ領域のワード線ＷＬの電位を順に変位させることにより、下方のメモリセルＭＣに向けて電荷を順次転送する。このような書き込み動作によって、ピラーＰＬの垂直方向に配列された複数のメモリセルＭＣのうち、電荷が保持されたメモリセルＭＣには１が書き込まれ、電荷が保持されていないメモリセルＭＣには０が書き込まれた状態となる。なお、書き込み時に電荷を転送する向きは、上下方向に逆であってもよい。
上記のように各メモリセルＭＣに書き込まれたデータの読み出し時には、セルアレイ領域のワード線ＷＬの電位を順に変位させる。これにより、セルアレイ領域上方の読み出し回路ユニットＲＣＵに向けて、メモリセルＭＣ間の電荷を順次転送する。読み出し回路ユニットＲＣＵに向けて転送された電荷は、半導体層ＳＭを介して選択ゲート線ＳＧ０ａ，ＳＧ１ａ等に引き込まれ、コントロールゲートＣＧ直下の半導体層ＭＴｍまで転送される。このとき、書き込みデータが１であった場合と０であった場合とで、半導体層ＭＴｍの電位が変わるため、その電位に応じて、絶縁層ＭＴｓを介してセルソース線ＣＳＬと選択ゲート線ＳＧ２ｂ間の半導体層ＭＴｍの電位が変化する。この電位の変化を、セルソース線ＣＳＬとビット線間との電気抵抗として読み出すことができ、転送された少ない電荷量を比較的大きな電流変化に増幅することができる。
このように、個々のピラーＰＬ上に読み出し回路ユニットＲＣＵを配置することにより、微弱な電荷の転送と、その電荷の読み出しが可能となる。また、シフトレジスタ型メモリにおけるワード線ＷＬは、通常のＮＡＮＤメモリ等のように、１ビットごとの書き込み及び読み出しの制御は行わず、隣り合うメモリセルＭＣ間での電荷転送を行う。このため、隣り合うワード線ＷＬ間で電位変調ができればよく、例えば、互いに隣り合わない複数のワード線ＷＬを幾つかの組に束ねて１つのワード線ドライバに接続することができる。なお、選択ゲートＳＴＤに接続される選択ゲート線ＳＧＤは、個別に図示しないロウデコーダに接続される。
図３に、ワード線ドライバからの電圧をワード線ＷＬに印加するコンタクトプラグＣＣ１～ＣＣ３の構成を示す。
図３は、実施形態１にかかる半導体記憶装置１が備えるコンタクトプラグＣＣ１～ＣＣ３の構成の一例を模式的に示す図である。図３（ａ）は、半導体記憶装置１が備えるいずれかのワード線ＷＬにおける横断面図であり、（ｂ）は、コンタクトプラグＣＣ１～ＣＣ３のＸ方向における縦断面図である。なお、図３（ｂ）においては、ワード線ＷＬ上下の構成が省略されている。また、図３（ｂ）においては、便宜上、基板ＳＵＢに最も近いワード線ＷＬから順に、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３・・・としている。
図３に示すように、コンタクトプラグＣＣ１～ＣＣ３は、複数のピラーＰＬによりメモリセルＭＣが配置されたセルアレイ領域ＣＡの外側に、例えばＸ方向に並んで配置される。
コンタクトプラグＣＣ１～ＣＣ３は、ワード線ＷＬ１～ＷＬ６及びそれらの間の絶縁層ＯＬを貫通し、ワード線ＷＬ１～ＷＬ６の積層方向に延びる。コンタクトプラグＣＣ１～ＣＣ３の上端は、図示しないプラグ及び上層配線等を介してワード線ドライバに接続される。コンタクトプラグＣＣ１～ＣＣ３は例えば円形の断面形状を有する。コンタクトプラグＣＣ１～ＣＣ３の径は互いに略等しい。コンタクトプラグＣＣ１～ＣＣ３は例えばタングステン等から構成される。
コンタクトプラグＣＣ１は、各々のワード線ＷＬ１～ＷＬ６の高さ位置に、コンタクトプラグＣＣ１の側面から突出する突出部としてのフランジＦ１を備える。フランジＦ１は、コンタクトプラグＣＣ１の径よりも大きな径の円形の断面形状を有する。フランジＦ１の半径は距離Ｄ１である。換言すれば、コンタクトプラグＣＣ１側面からのフランジＦ１の突出量は距離Ｄ１’である。
コンタクトプラグＣＣ１の周囲を取り巻くワード線ＷＬ１～ＷＬ６は、それぞれがコンタクトプラグＣＣ１の中心軸から所定距離、離間している。例えば、ワード線ＷＬ３，ＷＬ６は、コンタクトプラグＣＣ１の中心軸から距離Ｄ１、離間している。ワード線ＷＬ２，ＷＬ５は、コンタクトプラグＣＣ１の中心軸から、距離Ｄ１より長い距離Ｄ２、離間している。ワード線ＷＬ１，ＷＬ４は、コンタクトプラグＣＣ１の中心軸から、距離Ｄ２より長い距離Ｄ３、離間している。換言すれば、ワード線ＷＬ３，ＷＬ６は、コンタクトプラグＣＣ１側面から距離Ｄ１’、離間している。ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５はいずれも、コンタクトプラグＣＣ１側面から距離Ｄ１’より長い距離、離間している。
これにより、コンタクトプラグＣＣ１が有する各々のフランジＦ１は、上面視で、コンタクトプラグＣＣ１を取り巻くワード線ＷＬ３，ＷＬ６の端部の位置にまで到達する。よって、コンタクトプラグＣＣ１は、ワード線ＷＬ３，ＷＬ６の高さ位置にあるフランジＦ１を介してワード線ＷＬ３，ＷＬ６と接続される。
コンタクトプラグＣＣ１が有する各々のフランジＦ１は、上面視で、コンタクトプラグＣＣ１を取り巻くワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５の端部の位置にまで到達していない。つまり、ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５の高さ位置にあるフランジＦ１は、ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５と接していない。これらのフランジＦ１と、ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５の端部との間隙には絶縁層ＦＬが充填されている。絶縁層ＦＬは例えばＳｉＯ２層等である。
コンタクトプラグＣＣ２は、各々のワード線ＷＬ１～ＷＬ６の高さ位置に、コンタクトプラグＣＣ２の側面から突出する突出部としてのフランジＦ２を備える。フランジＦ２は、コンタクトプラグＣＣ２の径よりも大きな径の円形の断面形状を有する。フランジＦ２の半径は距離Ｄ２である。換言すれば、コンタクトプラグＣＣ２側面からのフランジＦ２の突出量は．距離Ｄ１’より長い距離Ｄ２’である。
コンタクトプラグＣＣ２の周囲を取り巻くワード線ＷＬ１～ＷＬ６は、それぞれがコンタクトプラグＣＣ２の中心軸から所定距離、離間している。例えば、ワード線ＷＬ２，ＷＬ５は、コンタクトプラグＣＣ２の中心軸から距離Ｄ２、離間している。ワード線ＷＬ１，ＷＬ４は、コンタクトプラグＣＣ２の中心軸から距離Ｄ３、離間している。ワード線ＷＬ３，ＷＬ６は、コンタクトプラグＣＣ２の中心軸から、距離Ｄ３より長い距離Ｄ４、離間している。換言すれば、ワード線ＷＬ２，ＷＬ５は、コンタクトプラグＣＣ２側面から距離Ｄ２’、離間している。ワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ６はいずれも、コンタクトプラグＣＣ２側面から距離Ｄ２’より長い距離、離間している。
これにより、コンタクトプラグＣＣ２が有する各々のフランジＦ２は、上面視で、コンタクトプラグＣＣ２を取り巻くワード線ＷＬ２，ＷＬ５の端部の位置にまで到達する。よって、コンタクトプラグＣＣ２は、ワード線ＷＬ２，ＷＬ５の高さ位置にあるフランジＦ２を介してワード線ＷＬ２，ＷＬ５と接続される。
コンタクトプラグＣＣ２が有する各々のフランジＦ２フランジＦ２は、上面視で、コンタクトプラグＣＣ２を取り巻くワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ６の端部の位置にまで到達していない。つまり、ワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ６の高さ位置にあるフランジＦ２は、ワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ６と接していない。これらのフランジＦ２と、ワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ６の端部との間隙には絶縁層ＦＬが充填されている。
コンタクトプラグＣＣ３は、各々のワード線ＷＬ１～ＷＬ６の高さ位置に、コンタクトプラグＣＣ３の側面から突出する突出部としてのフランジＦ３を備える。フランジＦ３は、コンタクトプラグＣＣ３の径よりも大きな径の円形の断面形状を有する。フランジＦ３の半径は距離Ｄ３である。換言すれば、コンタクトプラグＣＣ３側面からのフランジＦ３の突出量は．距離Ｄ２’より長い距離Ｄ３’である。
コンタクトプラグＣＣ３の周囲を取り巻くワード線ＷＬ１～ＷＬ６は、それぞれがコンタクトプラグＣＣ３の中心軸から所定距離、離間している。例えば、ワード線ＷＬ１，ＷＬ４は、コンタクトプラグＣＣ３の中心軸から距離Ｄ３、離間している。ワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６は、コンタクトプラグＣＣ３の中心軸から距離Ｄ４、離間している。換言すれば、ワード線ＷＬ１，ＷＬ４は、コンタクトプラグＣＣ３側面から距離Ｄ３’、離間している。ワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６はいずれも、コンタクトプラグＣＣ３側面から距離Ｄ３’より長い距離、離間している。
これにより、コンタクトプラグＣＣ３が有する各々のフランジＦ３は、上面視で、コンタクトプラグＣＣ３を取り巻くワード線ＷＬ１，ＷＬ４の端部の位置にまで到達する。よって、コンタクトプラグＣＣ３は、ワード線ＷＬ１，ＷＬ４の高さ位置にあるフランジＦ３を介してワード線ＷＬ１，ＷＬ４と接続される。
コンタクトプラグＣＣ３が有するフランジＦ３は、上面視で、コンタクトプラグＣＣ３を取り巻くワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６の端部の位置にまで到達していない。つまり、ワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６の高さ位置にあるフランジＦ３は、ワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６と接していない。これらのフランジＦ３と、ワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６の端部との間隙には絶縁層ＦＬが充填されている。
以上のように、３つのコンタクトプラグＣＣ１～ＣＣ３のいずれかに、全てのワード線ＷＬ１～ＷＬ６が接続される。また、積層方向に隣接するワード線ＷＬ同士は、３つのコンタクトプラグＣＣ１～ＣＣ３のうち、互いに異なるコンタクトプラグＣＣ１～ＣＣ３に接続される。すなわち、コンタクトプラグＣＣ１には、基板ＳＵＢ側から数えて（３ｎ＋３）番目（ｎは０以上の整数）のワード線ＷＬが接続される。コンタクトプラグＣＣ２には、基板ＳＵＢ側から数えて（３ｎ＋２）番目のワード線ＷＬが接続される。コンタクトプラグＣＣ３には、基板ＳＵＢ側から数えて（３ｎ＋１）番目のワード線ＷＬが接続される。
なお、ワード線ＷＬの上方、つまり、ピラーＰＬの上端付近に配置される選択ゲート線ＳＧＤは、コンタクトプラグＣＣ１～ＣＣ３とは異なるコンタクトに接続され、上述のように、個別に設けられたロウデコーダに接続される。
（半導体記憶装置の製造方法の例）
次に、図４～図１２を用いて、半導体記憶装置１の製造方法の例について説明する。図４～図１２は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一例を示すフロー図である。
図４（ａ）に示すように、シリコン基板等の基板ＳＵＢ上に、絶縁層ＯＬと絶縁層ＮＬとを交互に複数積層する。絶縁層ＮＬは、この後の処理で、タングステン等の導電材料に置き換えられて、ワード線ＷＬ及び選択ゲート線ＳＧＤとなる犠牲層であって、例えばＳｉＮ層等である。
なお、ワード線ＷＬとなる絶縁層ＮＬ１～ＮＬ６としては、組成および密度の少なくともいずれかを変化させることにより、後述するウェットエッチング液に対するエッチングレートが異なる層を形成する。絶縁層ＮＬ１～ＮＬ６のうち、例えば絶縁層ＮＬ１，ＮＬ４はエッチングレートが最も速くなるよう構成されている。絶縁層ＮＬ１～ＮＬ６のうち、例えば絶縁層ＮＬ３，ＮＬ６はエッチングレートが最も遅くなるよう構成されている。例えば絶縁層ＮＬ２，ＮＬ５は、絶縁層ＮＬ１，ＮＬ４と絶縁層ＮＬ３，ＮＬ６との間のエッチングレートを有するよう構成されている。
これらのような絶縁層ＮＬ１～ＮＬ６は、例えばプラズマ化学気層成長（Ｐ－ＣＶＤ：Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、成膜時の基板ＳＵＢの温度、圧力、成膜ガスの種類ならびに流量、及び絶縁層ＮＬ１～ＮＬ６中に混在させる不純物濃度の少なくともいずれかを調整することにより、形成することができる。
図４（ｂ）に示すように、セルアレイ領域ＣＡ（図３（ａ）参照）となる領域に、分割層ＭＴを含む複数の絶縁層ＯＬ，ＮＬを貫通して基板ＳＵＢに到達する複数のメモリホールＭＨを形成する。
図５（ａ）に示すように、個々のメモリホールＭＨ内に、メモリホールＭＨの内壁側から順に、絶縁層ＢＫ、酸化物半導体層ＭＥを形成する。酸化物半導体層ＭＥの内側の間隙にコア層ＣＲを充填することで、複数のピラーＰＬが形成される。
図５（ｂ）に示すように、ピラーＰＬの上端部にキャップ層ＣＰｍを形成する。その後、ピラーＰＬ及びキャップＣＰｍ全体を覆って、例えば絶縁層ＯＬと同じ材料からなる絶縁層（不図示）が形成される。
また、以下のように、コンタクトプラグＣＣ１～ＣＣ３を形成する。
図６（ａ）に示すように、セルアレイ領域ＣＡとなる領域の外側に、ワード線ＷＬとなる絶縁層ＮＬ１～ＮＬ６及びそれらの間の絶縁層ＯＬを貫通する複数のコンタクトホールＨＬ１～ＨＬ３を、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等により形成する。コンタクトホールＨＬ１～ＨＬ３は、後に形成されるコンタクトプラグＣＣ１～ＣＣ３と略等しい径を有するよう形成される。
図６（ｂ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ１～ＨＬ３内壁に露出した部位から所定距離、絶縁層ＮＬ１～ＮＬ６を後退させる。絶縁層ＮＬ１～ＮＬ６は、コンタクトホールＨＬ１～ＨＬ３の周方向に等方的にエッチング除去されるので、上面視で円形状に後退する。
このとき、絶縁層ＮＬ１～ＮＬ６のそれぞれのエッチングレートが異なるため、絶縁層ＮＬ１～ＮＬ６の露出部からの後退距離も異なる。最もエッチングレートの遅い絶縁層ＮＬ３，ＷＬ６は、コンタクトホールＨＬ１～ＨＬ３の中心軸から例えば距離Ｄ１後退する。最もエッチングレートの速い絶縁層ＮＬ１，ＷＬ４は、コンタクトホールＨＬ１～ＨＬ３の中心軸から例えば距離Ｄ３後退する。両者の間のエッチングレートである絶縁層ＮＬ２，ＮＬ５は、コンタクトホールＨＬ１～ＨＬ３の中心軸から例えば距離Ｄ２後退する。
図６（ｃ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ１～ＨＬ３の内壁および底面を覆う絶縁層ＦＬを形成する。絶縁層ＦＬは、例えば絶縁層ＯＬよりもエッチング除去されやすい、つまり、高エッチングレートを有する層として成膜されることが好ましい。また、このとき、絶縁層ＦＬの層厚が各々の絶縁層ＮＬ１～ＮＬ６の層厚の半分以上となるように絶縁層ＦＬを形成する。これにより、コンタクトホールＨＬ１～ＨＬ３の内壁から絶縁層ＮＬ１～ＮＬ６が後退して生じた間隙を絶縁層ＦＬで充填することができる。ただし、コンタクトホールＨＬ１～ＨＬ３が絶縁層ＦＬで完全に充填されてしまわないよう絶縁層ＦＬの層厚を調整する。
図７（ａ）に示すように、例えばフッ化水素酸の水溶液等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ１～ＨＬ３内に形成された絶縁層ＦＬをエッチング除去する。これにより、絶縁層ＮＬ３，ＮＬ６の端部をコンタクトホールＨＬ１～ＨＬ３内に露出させる。
このとき、ウェットエッチングの時間等を調整して、他の絶縁層ＮＬ１，ＮＬ２，ＮＬ４，ＮＬ５が露出しないようにする。これにより、絶縁層ＮＬ１，ＮＬ２，ＮＬ４，ＮＬ５の高さ位置において、コンタクトホールＨＬ１～ＨＬ３の内壁からの絶縁層ＦＬの後退量が、絶縁層ＮＬ３，ＮＬ６の後退量、つまり、距離Ｄ１と略等しくなる。
図７（ｂ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ１～ＨＬ３内にシリコン層等の犠牲層ＳＣ１～ＳＣ３を充填する。
また、犠牲層ＳＣ１をＳｉＯ２層等の図示しないマスクパターンで覆う。このようなマスクパターンは、犠牲層ＳＣ１～ＳＣ３の全体を覆うマスク層を形成した後、フォトリソグラフィ法等により、犠牲層ＳＣ１上の領域を覆うレジストパターンを形成し、レジストパターンをマスクに、フッ化水素酸の水溶液等によりマスク層をウェットエッチングすることで得られる。マスクパターンの形成後、硫酸と過酸化水素との混合液による処理、または酸素プラズマによるアッシング処理等によりレジストパターンを除去する。
図７（ｃ）に示すように、アルカリ水溶液に基板ＳＵＢを浸漬して、マスクパターンで覆われていない犠牲層ＳＣ２，ＳＣ３を除去し、コンタクトホールＨＬ２，ＨＬ３を開口させる。
図８（ａ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ２，ＨＬ３内壁に露出した部位から所定距離、絶縁層ＮＬ３，ＮＬ６を後退させる。絶縁層ＮＬ３，ＷＬ６は、コンタクトホールＨＬ２，ＨＬ３の中心軸から例えば距離Ｄ４後退する。
図８（ｂ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ２，ＨＬ３の内壁および底面を覆う絶縁層ＦＬを形成する。このとき、コンタクトホールＨＬ２，ＨＬ３の内壁から絶縁層ＮＬ３，ＮＬ６が後退して生じた間隙を充填し、かつ、コンタクトホールＨＬ２，ＨＬ３自体が完全に埋まらないよう、絶縁層ＦＬを形成する。
図８（ｃ）に示すように、例えばフッ化水素酸の水溶液等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ２，ＨＬ３内に形成された絶縁層ＦＬをエッチング除去し、絶縁層ＮＬ２，ＮＬ５の端部をコンタクトホールＨＬ２，ＨＬ３内に露出させる。このとき、絶縁層ＮＬ１，ＮＬ３，ＮＬ４，ＮＬ６の高さ位置において、コンタクトホールＨＬ２，ＨＬ３の内壁からの絶縁層ＦＬの後退量が、絶縁層ＮＬ２，ＮＬ５の後退量、つまり、距離Ｄ２と略等しくなる。
図９（ａ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ２，ＨＬ３内にシリコン層等の犠牲層ＳＣ２，ＳＣ３を充填する。
また、犠牲層ＳＣ１，ＳＣ２をＳｉＯ２層等の図示しないマスクパターンで覆う。
図９（ｂ）に示すように、アルカリ水溶液に基板ＳＵＢを浸漬して、マスクパターンで覆われていない犠牲層ＳＣ３を除去し、コンタクトホールＨＬ３を開口させる。
図９（ｃ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ３内壁に露出した部位から所定距離、絶縁層ＮＬ２，ＮＬ５を後退させる。絶縁層ＮＬ２，ＷＬ５は、コンタクトホールＨＬ３の中心軸から例えば距離Ｄ４後退する。
図１０（ａ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３の内壁および底面を覆う絶縁層ＦＬを形成する。このとき、コンタクトホールＨＬ３の内壁から絶縁層ＮＬ２，ＮＬ５が後退して生じた間隙を充填し、かつ、コンタクトホールＨＬ３自体が完全に埋まらないよう、絶縁層ＦＬを形成する。
図１０（ｂ）に示すように、例えばフッ化水素酸の水溶液等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ３内に形成された絶縁層ＦＬをエッチング除去し、絶縁層ＮＬ１，ＮＬ４の端部をコンタクトホールＨＬ３内に露出させる。このとき、絶縁層ＮＬ２，ＮＬ３，ＮＬ５，ＮＬ６の高さ位置において、コンタクトホールＨＬ３の内壁からの絶縁層ＦＬの後退量が、絶縁層ＮＬ１，ＮＬ４の後退量、つまり、距離Ｄ３と略等しくなる。
図１０（ｃ）に示すように、アルカリ水溶液に基板ＳＵＢを浸漬して、犠牲層ＳＣ１，ＳＣ２を除去し、コンタクトホールＨＬ１，ＨＬ２を開口させる。
図１１（ａ）に示すように、コンタクトホールＨＬ１～ＨＬ３内に、タングステン等の導電材料を充填する。このとき、コンタクトホールＨＬ１～ＨＬ３において、絶縁層ＮＬ１～ＮＬ６のそれぞれの高さ位置における間隙も導電材料で充填される。コンタクトホールＨＬ１は、コンタクトホールＨＬ１の中心軸からの距離Ｄ１の間隙を有する。よって、フランジＦ１を有するコンタクトプラグＣＣ１が形成される。コンタクトホールＨＬ２は、コンタクトホールＨＬ２の中心軸からの距離Ｄ２の間隙を有する。よって、フランジＦ２を有するコンタクトプラグＣＣ２が形成される。コンタクトホールＨＬ３は、コンタクトホールＨＬ３の中心軸からの距離Ｄ３の間隙を有する。よって、フランジＦ３を有するコンタクトプラグＣＣ３が形成される。
Ｘ方向に延び、絶縁層ＮＬ１～ＮＬ６を含む積層構造の最上層から最下層までを貫通して基板ＳＵＢに到達する溝状のスリットＳＴ（図１、図３（ａ）参照）を形成する。この時点では、スリットＳＴ内には何も充填しない。
図１１（ｂ）に示すように、スリットＳＴを介して絶縁層ＯＬ間の絶縁層ＮＬ１～ＮＬ６を除去する。これにより、絶縁層ＯＬ間には間隙が生じる。
図１１（ｃ）に示すように、スリットＳＴを介して絶縁層ＯＬ間に生じた間隙にタングステン等の導電材料を充填する。これにより、絶縁層ＯＬ間にワード線ＷＬが形成される。このように、絶縁層ＮＬを除去して導電材料に置き換える処理をリプレース処理とも称する。
リプレース処理は、セルアレイ領域ＣＡにおいても並行して実施される。
図１２（ａ）に示すように、絶縁層ＯＬ間の絶縁層ＮＬが除去され、絶縁層ＯＬ間に間隙が生じる。
図１２（ｂ）に示すように、絶縁層ＯＬ間に生じた間隙にタングステン等の導電材料が充填される。これにより、絶縁層ＯＬ間にワード線ＷＬ及び選択ゲート線ＳＧＤが形成される。これ以降、上方の読み出し回路ユニットＲＣＵが順次形成される。
以上により、実施形態１の半導体記憶装置１の製造が終了する。
（比較例）
比較例の半導体記憶装置においては、複数積層されるワード線のそれぞれとコンタクトを取るため、セルアレイ領域外において、ワード線の端部が階段状となって終端する階段構造を形成する。１つ１つのワード線が各段を構成するよう階段構造を形成することで、階段構造の各段にコンタクトプラグを配置して、ワード線と接続させることができる。
しかしながら、このような階段構造が占める面積はワード線の層数が増すとともに増大していき、セルアレイ領域を圧迫してしまう。また、ワード線が１段１段に配置された階段構造を形成するには煩雑な製造方法を経なければならず、スループット及びコストが増大してしまう。
また、比較例の半導体記憶装置においては、個々のワード線がそれぞれ個別に設けられたワード線ドライバに接続される。ワード線ドライバは、例えば半導体基板等の基板上に配置されるトランジスタを含んでおり、このようなワード線ドライバが占める面積も、セルアレイ領域を圧迫する一因となっている。
実施形態１の半導体記憶装置１によれば、基板ＳＵＢに対して直列に配置されたメモリセルＭＣのデータをワード線ＷＬの電界によって移動させるシフトレジスタ型の書き込み動作および読み出し動作が採用されている。これにより、１つ１つのワード線ＷＬに個別に電圧を印加するのではなく、複数のワード線ＷＬを３つの組、すなわち、（３ｎ＋１）番目、（３ｎ＋２）番目、及び（３ｎ＋３）番目のワード線ＷＬに束ねて動作させることができる。また、これにより、個々のワード線ＷＬに対して別個にワード線ドライバを設ける必要が無く、ワード線ドライバの占める面積を縮小することができる。
実施形態１の半導体記憶装置１によれば、シフトレジスタ型の動作が採用されているので、３つのコンタクトプラグＣＣ１～ＣＣ３を用いて、複数のワード線ＷＬを３つの組に束ねることができる。（３ｎ＋３）番目のワード線ＷＬはコンタクトプラグＣＣ１に束ねられ、（３ｎ＋２）番目のワード線はコンタクトプラグＣＣ２に束ねられ、（３ｎ＋１）番目のワード線ＷＬはコンタクトプラグＣＣ３に束ねられる。これにより、階段構造を廃することができ、コンタクトプラグＣＣ１～ＣＣ３によってワード線ＷＬの引き出し領域を縮小することができる。よって、例えばセルアレイ領域を拡張したり、半導体記憶装置１を縮小したりすることができる。また、比較的簡便なコンタクトプラグＣＣ１～ＣＣ３の形成処理により、ワード線ＷＬとのコンタクトを実現することができる。
実施形態１の半導体記憶装置１によれば、コンタクトプラグＣＣ１～ＣＣ３は例えば互いに略等しい径を有しており、フランジＦ１～Ｆ３の径により接続先のワード線ＷＬが選択される。これにより、コンタクトプラグＣＣ１～ＣＣ３間でのコンタクト抵抗を略同等に揃えることができる。
なお、上述の実施形態１では、ワード線ＷＬを３つの組に束ねることとしたが、これに限られない。ワード線を２つの組、または４つ以上の組に束ねてもよい。この場合、積層方向に対してエッチングレートに周期性を有する絶縁層の種類を、ワード線の組数に合わせて変化させればよい。例えば、ワード線を４つの組に束ねる場合、絶縁層の種類を４種類とすればよい。このとき、４つのコンタクトプラグがそれぞれ、基板ＳＵＳ側から数えて（４ｎ＋１）番目、（４ｎ＋２）番目、（４ｎ＋３）番目、及び（４ｎ＋４）番目のワード線に接続されることとなる。
（変形例１）
次に、図１３を用いて、実施形態１の変形例１の半導体記憶装置について説明する。図１３は、実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。変形例１の半導体記憶装置は、リプレースの手法が上述の実施形態１とは異なる。
図１３（ａ）に示すように、上述の実施形態１の図１０（ｂ）の処理の後、犠牲層ＳＣ１，ＳＣ２を除去するのではなく、コンタクトホールＨＬ３に犠牲層ＳＣ３を充填する。また、絶縁層ＮＬ１～ＮＬ６を含む積層構造の最上層から最下層までを貫通して基板ＳＵＢに到達する溝状のスリットＳＴを形成する。
図１３（ｂ）に示すように、スリットＳＴを介して絶縁層ＯＬ間の絶縁層ＮＬ１～ＮＬ６を除去する。これにより、絶縁層ＯＬ間には間隙が生じる。また、これと並行して、スリットＳＴを介して犠牲層ＳＣ１～ＳＣ３を除去する。これにより、コンタクトホールＨＬ１～ＨＬ３が開口する。
図１３（ｃ）に示すように、スリットＳＴを介して絶縁層ＯＬ間に生じた間隙、及びコンタクトホールＨＬ１～ＨＬ３に、タングステン等の導電材料を充填する。これにより、絶縁層ＯＬ間にワード線ＷＬが形成され、コンタクトホールＨＬ１～ＨＬ３内にコンタクトプラグＣＣ１ａ～ＣＣ３ａが形成される。
変形例１の半導体記憶装置によれば、コンタクトホールＨＬ１～ＨＬ３の犠牲層ＳＣ１～ＳＣ３と、絶縁層ＯＬ間の絶縁層ＮＬ１～ＮＬ６とが一括してタングステン等の導電材料にリプレースされる。これにより、例えば上述の実施形態１の例よりも、いっそう製造コストを下げることができる。
なお、上述の実施形態１においては、読み出し回路ユニットＲＣＵを、ワード線ＷＬ等のリプレース後に別途、形成するものとしたが、これに限られない。読み出し回路ユニットＲＣＵを構成するコントロールゲート線ＣＧ等のうち、いずれか１つ以上のゲート線（ゲート電極配線）も犠牲層で構成し、上記のコンタクトプラグＣＣ１ａ～ＣＣ３ａ及びワード線ＷＬと並行してリプレース処理してもよい。
（変形例２）
次に、図１４を用いて、実施形態１の変形例２の半導体記憶装置について説明する。図１４は、実施形態１の変形例２にかかる半導体記憶装置が備えるコンタクトプラグの構成の一例を模式的に示す図である。変形例２の半導体記憶装置は、コンタクトプラグＣＣ１ｂ～ＣＣｃの配置が、上述の実施形態１とは異なる。
図１４に示すように、変形例２の半導体記憶装置は、セルアレイ領域ＣＡｂ内に配置されるコンタクトプラグＣＣ１ｂ～ＣＣ３ｂを備える。このように、コンタクトプラグＣＣ１ｂ～ＣＣ３ｂは、階段構造と異なり、セルアレイ領域ＣＡｂ内に配置することも可能である。
また、コンタクトプラグＣＣ１ｂ～ＣＣ３ｂを複数セット、セルアレイ領域ＣＡｂ内の所望の箇所に配置してもよい。
また、実施形態１のコンタクトプラグＣＣ１～ＣＣ３をセルアレイ領域外に配置したうえで、コンタクトプラグＣＣ１ｂ～ＣＣ３ｂをセルアレイ領域内に配置してもよい。
変形例２の半導体記憶装置によれば、コンタクトプラグＣＣ１ｂ～ＣＣ３ｂをセルアレイ領域ＣＡｂ内に配置することとした。このように、コンタクトプラグＣＣ１ｂ～ＣＣ３ｂをセルアレイ領域ＣＡｂ内に配置した方が、ワード線ＷＬの抵抗を抑制できる場合があり、また、半導体記憶装置内の面積使用効率の点で優れる場合がある。
変形例２の半導体記憶装置によれば、コンタクトプラグＣＣ１ｂ～ＣＣ３ｂの複数セットをセルアレイ領域ＣＡｂ内の複数の箇所に配置することとした。これにより、ワード線ＷＬとコンタクトプラグＣＣ１ｂ～ＣＣ３ｂとの抵抗を下げることができる。
変形例２の半導体記憶装置によれば、コンタクトプラグＣＣ１～ＣＣ３，ＣＣ１ｂ～ＣＣ３ｂを様々に組み合わせて配置できるので、半導体記憶装置の設計の自由度が上がる。
［実施形態２］
次に、図１５～図２８を用いて、実施形態２の半導体記憶装置２について説明する。実施形態２の半導体記憶装置２は、コンタクトプラグの構成が上述の実施形態１とは異なる。
（コンタクトプラグの構成例）
ワード線ＷＬを複数の組に束ねるコンタクトプラグの構成は、上述の実施形態１のコンタクトプラグＣＣ１～ＣＣ３に限られない。図１５に、他の例のコンタクトプラグＣＣ２１～ＣＣ２３を示す。
図１５は、実施形態２にかかる半導体記憶装置２が備えるコンタクトプラグＣＣ２１～ＣＣ２３の構成の一例を模式的に示す図である。図１５（ａ）は、半導体記憶装置２が備えるいずれかのワード線ＷＬにおける横断面図であり、（ｂ）は、コンタクトプラグＣＣ２１～ＣＣ２３のＸ方向における縦断面図である。なお、図１５（ｂ）においては、ワード線ＷＬ上下の構成が省略されている。また、図１５（ｂ）においては、便宜上、基板ＳＵＢに最も近いワード線ＷＬから順に、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３・・・としている。
図１５に示すように、コンタクトプラグＣＣ２１～ＣＣ２３は互いに異なる径を有する。つまり、コンタクトプラグＣＣ２１～ＣＣ２３は、コンタクトプラグＣＣ２１～ＣＣ２３自体の径が拡張されることによって、所定のワード線ＷＬと接続される。
コンタクトプラグＣＣ２１の半径は例えば距離Ｄ１である。つまり、コンタクトプラグＣＣ２１の中心軸から、コンタクトプラグＣＣ２１の側面までの距離は距離Ｄ１である。
これにより、コンタクトプラグＣＣ２１の側面は、コンタクトプラグＣＣ２１の中心軸から距離Ｄ１、離間しているワード線ＷＬ３，ＷＬ６の端部の位置にまで到達する。換言すれば、コンタクトプラグＣＣ２１の側面とワード線ＷＬ３，ＷＬ６の端部とは距離Ｄ１’（＝０）離間している。よって、コンタクトプラグＣＣ２１は、コンタクトプラグＣＣ２１の側面でワード線ＷＬ３，ＷＬ６と接続される。
コンタクトプラグＣＣ２１の側面は、コンタクトプラグＣＣ２１の中心軸から距離Ｄ２、離間しているワード線ＷＬ２，ＷＬ５の端部、及びコンタクトプラグＣＣ２１の中心軸から距離Ｄ３、離間しているワード線ＷＬ１，ＷＬ４の端部の位置にまで到達していない。換言すれば、コンタクトプラグＣＣ２１の側面とワード線ＷＬ２，ＷＬ５の端部とは距離Ｄ１’（＝０）より離間している。また、コンタクトプラグＣＣ２１の側面とワード線ＷＬ１，ＷＬ４の端部とは距離Ｄ１’（＝０）より更に離間している。よって、コンタクトプラグＣＣ２１は、ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５とは接していない。コンタクトプラグＣＣ２１の側面と、ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５との間隙には絶縁層ＦＬが充填されている。
コンタクトプラグＣＣ２２の半径は例えば距離Ｄ２である。つまり、コンタクトプラグＣＣ２２の中心軸から、コンタクトプラグＣＣ２２の側面までの距離は距離Ｄ２である。
これにより、コンタクトプラグＣＣ２２の側面は、コンタクトプラグＣＣ２２の中心軸から距離Ｄ２、離間しているワード線ＷＬ２，ＷＬ５の端部の位置にまで到達する。換言すれば、コンタクトプラグＣＣ２２の側面とワード線ＷＬ２，ＷＬ５の端部とは距離Ｄ２’（＝０）離間している。よって、コンタクトプラグＣＣ２２は、コンタクトプラグＣＣ２２の側面でワード線ＷＬ２，ＷＬ５と接続される。
コンタクトプラグＣＣ２２の側面は、コンタクトプラグＣＣ２２の中心軸から距離Ｄ３、離間しているワード線ＷＬ１，ＷＬ４の端部、及びコンタクトプラグＣＣ２２の中心軸から距離Ｄ４、離間しているワード線ＷＬ３，ＷＬ６の端部の位置にまで到達していない。換言すれば、コンタクトプラグＣＣ２２の側面とワード線ＷＬ１，ＷＬ４の端部とは距離Ｄ２’（＝０）より離間している。また、コンタクトプラグＣＣ２２の側面とワード線ＷＬ３，ＷＬ６の端部とは距離Ｄ２’（＝０）より更に離間している。よって、コンタクトプラグＣＣ２２は、ワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ６とは接していない。コンタクトプラグＣＣ２２の側面と、ワード線ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ６との間隙には絶縁層ＦＬが充填されている。
コンタクトプラグＣＣ２３の半径は例えば距離Ｄ３である。つまり、コンタクトプラグＣＣ２３の中心軸から、コンタクトプラグＣＣ２３の側面までの距離は距離Ｄ３である。
これにより、コンタクトプラグＣＣ２３の側面は、コンタクトプラグＣＣ２３の中心軸から距離Ｄ３、離間しているワード線ＷＬ１，ＷＬ４の端部の位置にまで到達する。換言すれば、コンタクトプラグＣＣ２３の側面とワード線ＷＬ１，ＷＬ４の端部とは距離Ｄ３’（＝０）離間している。よって、コンタクトプラグＣＣ２３は、コンタクトプラグＣＣ２３の側面でワード線ＷＬ１，ＷＬ４と接続される。
コンタクトプラグＣＣ２３の側面は、コンタクトプラグＣＣ２３の中心軸から距離Ｄ４、離間しているワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６の端部の位置にまで到達していない。換言すれば、コンタクトプラグＣＣ２３の側面とワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６の端部とは距離Ｄ３’（＝０）より離間している。よって、コンタクトプラグＣＣ２３は、ワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６とは接していない。コンタクトプラグＣＣ２３の側面と、ワード線ＷＬ２，ＷＬ３，ＷＬ５，ＷＬ６との間隙には絶縁層ＦＬが充填されている。
以上のように、ワード線ＷＬの階層位置が等しいとき、つまり、それぞれのコンタクトプラグＣＣ２１～ＣＣ２３の同じ高さ位置において、距離Ｄ１＜Ｄ２＜Ｄ３であり、コンタクトプラグＣＣ２１よりもコンタクトプラグＣＣ２２の径が大きく、コンタクトプラグＣＣ２２よりもコンタクトプラグＣＣ２３の径が大きい。
（半導体記憶装置の製造方法の例）
次に、図１６～図２１を用いて、半導体記憶装置２の製造方法の例について説明する。図１６～図２１は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一例を示すフロー図である。
図１６（ａ）に示すように、シリコン基板等の基板ＳＵＢ上に、絶縁層ＯＬと絶縁層ＮＬとを交互に複数積層する。この後のリプレース処理でワード線ＷＬとなる絶縁層ＮＬ１～ＮＬ６は、上述の実施形態１と同様、積層方向にエッチングレートの周期性を有する。エッチングレートは、絶縁層ＮＬ３，ＮＬ６、絶縁層ＮＬ２，ＮＬ５、絶縁層ＮＬ１，ＮＬ４の順に速くなっていく。
絶縁層ＮＬ１～ＮＬ６及びそれらの間の絶縁層ＯＬを貫通する複数のコンタクトホールＨＬ１～ＨＬ３をＲＩＥ法等により形成する。コンタクトホールＨＬ１～ＨＬ３は互いに略等しい径を有する。
図１６（ｂ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ１～ＨＬ３内壁に露出した部位から所定距離、絶縁層ＮＬ１～ＮＬ６を後退させる。絶縁層ＮＬ３，ＮＬ６は、コンタクトホールＨＬ１～ＨＬ３の中心軸から例えば距離Ｄ１後退する。絶縁層ＮＬ２，ＮＬ５は、コンタクトホールＨＬ１～ＨＬ３の中心軸から例えば距離Ｄ２後退する。絶縁層ＮＬ１，ＮＬ４は、コンタクトホールＨＬ１～ＨＬ３の中心軸から例えば距離Ｄ３後退する。
図１６（ｃ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ１～ＨＬ３内に絶縁層ＦＬを充填する。このとき、絶縁層ＦＬは、コンタクトホールＨＬ１～ＨＬ３が略完全に充填されるよう形成される。
図１７（ａ）に示すように、ＲＩＥ法等により主に絶縁層ＦＬを貫通させて、例えば半径が距離Ｄ１であるコンタクトホールＨＬ２１ａ～ＨＬ２３ａを形成する。このとき、コンタクトホールＨＬ２１ａ～ＨＬ２３ａの中心軸から距離Ｄ１以内にある絶縁層ＯＬ等も除去される。コンタクトホールＨＬ２１ａ～ＨＬ２３ａの中心軸から距離Ｄ１の範囲の外側にある絶縁層ＦＬは除去されずに残る。コンタクトホールＨＬ２１ａ～ＨＬ２３ａの内壁には絶縁層ＮＬ３，ＮＬ６が露出する。
図１７（ｂ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ２１ａ～ＨＬ２３ａ内にシリコン層等の犠牲層ＳＣ２１ａ～ＳＣ２３ａを充填する。
図１７（ｃ）に示すように、犠牲層ＳＣ２１ａをＳｉＯ２層等の図示しないマスクパターンで覆い、アルカリ水溶液に基板ＳＵＢを浸漬して、マスクパターンで覆われていない犠牲層ＳＣ２２ａ，ＳＣ２３ａを除去してコンタクトホールＨＬ２２ａ，ＨＬ２３ａを開口させる。
図１８（ａ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ２２ａ，ＨＬ２３ａ内壁に露出した部位から所定距離、絶縁層ＮＬ３，ＮＬ６を後退させる。絶縁層ＮＬ３，ＮＬ６は、コンタクトホールＨＬ２２ａ，ＨＬ２３ａの中心軸から例えば距離Ｄ４後退する。
図１８（ｂ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ２２ａ，ＨＬ２３ａ内に絶縁層ＦＬをほぼ完全に充填する。
図１８（ｃ）に示すように、ＲＩＥ法等により主に絶縁層ＦＬを貫通させて、例えば半径が距離Ｄ２であるコンタクトホールＨＬ２２ｂ，ＨＬ２３ｂを形成する。このとき、コンタクトホールＨＬ２２ｂ，ＨＬ２３ｂの中心軸から距離Ｄ２以内にある絶縁層ＯＬ等も除去される。コンタクトホールＨＬ２２ｂ，ＨＬ２３ｂの中心軸から距離Ｄ２の範囲の外側にある絶縁層ＦＬは除去されずに残る。コンタクトホールＨＬ２２ｂ，ＨＬ２３ｂの内壁には絶縁層ＮＬ２，ＮＬ５が露出する。
図１９（ａ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ２２ｂ，ＨＬ２３ｂ内にシリコン層等の犠牲層ＳＣ２２ｂ，ＳＣ２３ｂを充填する。
図１９（ｂ）に示すように、犠牲層ＳＣ２１ａ，ＳＣ２２ｂをＳｉＯ２層等の図示しないマスクパターンで覆い、アルカリ水溶液に基板ＳＵＢを浸漬して、マスクパターンで覆われていない犠牲層ＳＣ２３ｂを除去してコンタクトホールＨＬＨＬ２３ｂを開口させる。
図１９（ｃ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ２３ｂ内壁に露出した部位から所定距離、絶縁層ＮＬ２，ＮＬ５を後退させる。絶縁層ＮＬ２，ＮＬ５は、コンタクトホールＨＬ２３ｂの中心軸から例えば距離Ｄ４後退する。
図２０（ａ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ２３ｂ内に絶縁層ＦＬをほぼ完全に充填する。
図２０（ｂ）に示すように、ＲＩＥ法等により主に絶縁層ＦＬを貫通させて、例えば半径が距離Ｄ３であるコンタクトホールＨＬ２３ｃを形成する。このとき、コンタクトホールＨＬ２３ｃの中心軸から距離Ｄ３以内にある絶縁層ＯＬ等も除去される。コンタクトホールＨＬ２３ｃの中心軸から距離Ｄ３の範囲の外側にある絶縁層ＦＬは除去されずに残る。コンタクトホールＨＬ２３ｃの内壁には絶縁層ＮＬ１，ＮＬ４が露出する。
図２０（ｃ）に示すように、アルカリ水溶液に基板ＳＵＢを浸漬して、犠牲層ＳＣ２１ａ，ＳＣ２２ｂを除去し、コンタクトホールＨＬ２１ａ，ＨＬ２２ｂを開口させる。
図２１（ａ）に示すように、コンタクトホールＨＬ２１ａ，ＨＬ２２ｂ，ＨＬ２３ｃ内に、タングステン等の導電材料を充填する。これにより、半径が距離Ｄ１のコンタクトプラグＣＣ２１、半径が距離Ｄ２のコンタクトプラグＣＣ２２、及び半径が距離Ｄ３のコンタクトプラグＣＣ２３が形成される。
Ｘ方向に延び、絶縁層ＮＬ１～ＮＬ６を含む積層構造の最上層から最下層までを貫通して基板ＳＵＢに到達する溝状のスリットＳＴを形成する。
図２１（ｂ）に示すように、スリットＳＴを介して絶縁層ＯＬ間の絶縁層ＮＬ１～ＮＬ６を除去する。これにより、絶縁層ＯＬ間には間隙が生じる。
図２１（ｃ）に示すように、スリットＳＴを介して絶縁層ＯＬ間に生じた間隙にタングステン等の導電材料を充填する。これにより、絶縁層ＯＬ間にワード線ＷＬ１～ＷＬ６が形成される。
実施形態２の半導体記憶装置２によれば、実施形態１の半導体記憶装置１と同様の効果を奏する。
実施形態２の半導体記憶装置２によれば、より少ない処理で、ワード線ＷＬを３つの組に束ねるコンタクトプラグＣＣ２１～ＣＣ２３が得られる。
なお、実施形態２の半導体記憶装置２においても、上述の実施形態１の変形例１に相当する手順によってリプレース処理を行ってもよい。
また、実施形態２の半導体記憶装置２においても、３つのコンタクトプラグをセルアレイ領域外のみならず、セルアレイ領域内に配置してもよい。
（変形例）
上述の実施形態２の手法を用いれば、例えばワード線ＷＬを束ねる組数を簡便に増やすことができる。変形例２においては、図２２～図２８を用いて、ワード線ＷＬを４つの組に束ねる場合の手法について説明する。図２２～図２８は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。
図２２（ａ）に示すように、シリコン基板等の基板ＳＵＢ上に、絶縁層ＯＬと絶縁層ＮＬとを交互に複数積層する。この後のリプレース処理でワード線ＷＬとなる絶縁層ＮＬ１～ＮＬ４は、積層方向に２種類のエッチングレートの周期性を有する。絶縁層ＮＬ１，ＮＬ３が高エッチングレートの絶縁層ＮＬであり、絶縁層ＮＬ２，ＮＬ４が低エッチングレートの絶縁層ＮＬである。
また、絶縁層ＮＬ１～ＮＬ４とともに積層される絶縁層ＯＬ１～ＯＬ４も積層方向に２種類のエッチングレートの周期性を有する。絶縁層ＯＬ１，ＯＬ３，ＯＬ４が低エッチングレートの絶縁層ＯＬであり、絶縁層ＯＬ２が高エッチングレートの絶縁層ＯＬである。
これらのような絶縁層ＯＬ１～ＯＬ４は、例えばＰ－ＣＶＤ法等により、成膜時の基板ＳＵＢの温度、圧力、成膜ガスの種類ならびに流量、及び絶縁層ＯＬ１～ＯＬ４中に混在させる不純物濃度の少なくともいずれかを調整することにより、形成することができる。
なお、絶縁層ＯＬ１～ＯＬ４，ＮＬ１～ＮＬ４の下地層である絶縁層ＯＬ０は、極めてエッチングレートが低く、ウェットエッチング液による影響をほとんど受けないものとする。ただし、絶縁層ＯＬ０は、絶縁層ＯＬ１，ＯＬ３，ＯＬ４と同種の層であってもよい。
絶縁層ＯＬ１～ＯＬ４，ＮＬ１～ＮＬ４を貫通する複数のコンタクトホールＨＬ３１ａ～ＨＬ３４ａをＲＩＥ法等により形成する。ここでは、ワード線ＷＬを４つの組に束ねることを想定しているので、４つのコンタクトホールＨＬ３１ａ～ＨＬ３４ａから形成される４つのコンタクトプラグで１セットとなる。コンタクトホールＨＬ３１ａ～ＨＬ３４ａは互いに略等しい径を有する。
図２２（ｂ）に示すように、例えばフッ化水素酸の水溶液等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ３１ａ～ＨＬ３４ａ内壁に露出した部位から所定距離、絶縁層ＯＬ１～ＯＬ４を後退させる。絶縁層ＯＬ１，ＯＬ３，ＯＬ４は、エッチングレートが低く、ほとんど後退しない。一方、絶縁層ＯＬ２は、エッチングレートが高く、大きく後退する。
図２２（ｃ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ３１ａ～ＨＬ３４ａ内壁に露出した部位から所定距離、絶縁層ＮＬ１～ＮＬ４を後退させる。ここで、絶縁層ＮＬ１～ＮＬ４の後退量は、それぞれの層質のみならず、周囲の環境によっても影響を受ける。
例えば、絶縁層ＮＬ１，ＮＬ４は、積層方向の両側をほとんど後退していない絶縁層ＯＬ０，ＯＬ１，ＯＬ３，ＯＬ４で囲まれている。このため、絶縁層ＮＬ１，ＮＬ４におけるウェットエッチングは、専ら絶縁層ＮＬ１，ＮＬ４のコンタクトホールＨＬ３１ａ～ＨＬ３４ａ内壁に露出した端部からのみ進行する。
一方、絶縁層ＮＬ２，ＮＬ３は、積層方向の片側に大きく後退した絶縁層ＯＬ２を有する。このため、絶縁層ＮＬ２，ＮＬ３におけるウェットエッチングは、コンタクトホールＨＬ３１ａ～ＨＬ３４ａ内壁に露出した端部からのみならず、絶縁層ＯＬ２が後退して露出した絶縁層ＮＬ２，ＮＬ３の表面からも進行する。
これにより、絶縁層ＮＬ１～ＮＬ４自体のウェットエッチング特性に関わらず、絶縁層ＮＬ１，ＮＬ４は共に、絶縁層ＮＬ２，ＮＬ３に比べて後退量が小さくなる。絶縁層ＮＬ２，ＮＬ３は共に、絶縁層ＮＬ１，ＮＬ４に比べて大きく後退する。そして、絶縁層ＮＬ１，ＮＬ４同士で比較した場合には、高エッチングレートの絶縁層ＮＬ１の方が、絶縁層ＮＬ４よりも後退量が大きい。また、絶縁層ＮＬ２，ＮＬ３同士で比較した場合には、高エッチングレートの絶縁層ＮＬ３の方が、絶縁層ＮＬ２よりも後退量が大きい。
よって、絶縁層ＮＬ１～ＮＬ４の後退量は、絶縁層ＮＬ４、絶縁層ＮＬ１、絶縁層ＮＬ２、絶縁層ＮＬ３の順に大きくなっていく。絶縁層ＮＬ４は、コンタクトホールＨＬ３１ａ～ＨＬ３４ａの中心軸から例えば距離Ｄ３１後退する。絶縁層ＮＬ１は、コンタクトホールＨＬ３１ａ～ＨＬ３４ａの中心軸から、例えば距離Ｄ３１より長い距離Ｄ３２後退する。絶縁層ＮＬ２は、コンタクトホールＨＬ３１ａ～ＨＬ３４ａの中心軸から、例えば距離Ｄ３２より長い距離Ｄ３３後退する。絶縁層ＮＬ３は、コンタクトホールＨＬ３１ａ～ＨＬ３４ａの中心軸から、例えば距離Ｄ３３より長い距離Ｄ３４後退する。
図２３（ａ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３１ａ～ＨＬ３４ａ内に絶縁層ＦＬを略完全に充填する。
図２３（ｂ）に示すように、ＲＩＥ法等により主に絶縁層ＦＬを貫通させて、例えば半径が距離Ｄ３１であるコンタクトホールＨＬ３１ｂ～ＨＬ３４ｂを形成する。このとき、コンタクトホールＨＬ３１ｂ～ＨＬ３４ｂの中心軸から距離Ｄ３１以内にある絶縁層ＯＬ１，ＯＬ３，ＯＬ４等も除去される。コンタクトホールＨＬ３１ｂ～ＨＬ３４ｂの中心軸から距離Ｄ３１の範囲の外側にある絶縁層ＦＬは除去されずに残る。コンタクトホールＨＬ３１ｂ～ＨＬ３４ｂの内壁には絶縁層ＮＬ４が露出する。
図２３（ｃ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３１ｂ～ＨＬ３４ｂ内にシリコン層等の犠牲層ＳＣ３１ｂ～ＳＣ３４ｂを充填し、犠牲層ＳＣ３１ｂを残してコンタクトホールＨＬ３２ｂ～ＨＬ３４ｂを開講する。
図２４（ａ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ３２ｂ～ＨＬ３４ｂ内壁に露出した部位から所定距離、絶縁層ＮＬ４を後退させる。絶縁層ＮＬ４は、コンタクトホールＨＬ３２ｂ～ＨＬ３４ｂの中心軸から例えば距離Ｄ３５後退する。
図２４（ｂ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３２ｂ～ＨＬ３４ｂ内に絶縁層ＦＬを略完全に充填する。
図２４（ｃ）に示すように、ＲＩＥ法等により主に絶縁層ＦＬを貫通させて、例えば半径が距離Ｄ３２であるコンタクトホールＨＬ３２ｃ～ＨＬ３４ｃを形成する。このとき、コンタクトホールＨＬ３２ｃ～ＨＬ３４ｃの中心軸から距離Ｄ３２以内にある絶縁層ＯＬ１，ＯＬ３，ＯＬ４等も除去される。コンタクトホールＨＬ３２ｃ～ＨＬ３４ｃの中心軸から距離Ｄ３２の範囲の外側にある絶縁層ＦＬは除去されずに残る。コンタクトホールＨＬ３２ｃ～ＨＬ３４ｃの内壁には絶縁層ＮＬ１が露出する。
図２５（ａ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３２ｃ～ＨＬ３４ｃ内にシリコン層等の犠牲層ＳＣ３２ｃ～ＳＣ３４ｃを充填し、犠牲層ＳＣ３１ｂ，ＳＣ３２ｃを残して、コンタクトホールＨＬ３３ｃ，ＨＬ３４ｃを開口する。
図２５（ｂ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ３３ｃ，ＨＬ３４ｃ内壁に露出した部位から所定距離、絶縁層ＮＬ１を後退させる。絶縁層ＮＬ１は、コンタクトホールＨＬ３３ｃ，ＨＬ３４ｃの中心軸から例えば距離Ｄ３５後退する。
図２５（ｃ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３３ｃ，ＨＬ３４ｃ内に絶縁層ＦＬを略完全に充填する。
図２６（ａ）に示すように、ＲＩＥ法等により主に絶縁層ＦＬを貫通させて、例えば半径が距離Ｄ３３であるコンタクトホールＨＬ３３ｄ，ＨＬ３４ｄを形成する。このとき、コンタクトホールＨＬ３３ｄ，ＨＬ３４ｄの中心軸から距離Ｄ３３以内にある絶縁層ＯＬ１～ＯＬ４等も除去される。コンタクトホールＨＬ３３ｄ，ＨＬ３４ｄの中心軸から距離Ｄ３３の範囲の外側にある絶縁層ＦＬは除去されずに残る。コンタクトホールＨＬ３３ｄ，ＨＬ３４ｄの内壁には絶縁層ＮＬ２が露出する。
図２６（ｂ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３３ｄ，ＨＬ３４ｄ内にシリコン層等の犠牲層ＳＣ３３ｄ，ＳＣ３４ｄを充填し、犠牲層ＳＣ３１ｂ，ＳＣ３２ｃ，ＳＣ３３ｄを残して、コンタクトホールＨＬ３４ｄを開口する。
図２６（ｃ）に示すように、例えば熱リン酸等のウェットエッチング液に基板ＳＵＢを浸漬して、コンタクトホールＨＬ３４ｄ内壁に露出した部位から所定距離、絶縁層ＮＬ２を後退させる。絶縁層ＮＬ２は、コンタクトホールＨＬ３４ｄの中心軸から例えば距離Ｄ３５後退する。
図２７（ａ）に示すように、ＣＶＤ法等により、コンタクトホールＨＬ３４ｄ内に絶縁層ＦＬを略完全に充填する。
図２７（ｂ）に示すように、ＲＩＥ法等により主に絶縁層ＦＬを貫通させて、例えば半径が距離Ｄ３４であるコンタクトホールＨＬ３４ｅを形成する。このとき、コンタクトホールＨＬ３４ｅの中心軸から距離Ｄ３４以内にある絶縁層ＯＬ１～ＯＬ４等も除去される。コンタクトホールＨＬ３４ｅの中心軸から距離Ｄ３４の範囲の外側にある絶縁層ＦＬは除去されずに残る。コンタクトホールＨＬ３４ｅの内壁には絶縁層ＮＬ３が露出する。
図２７（ｃ）に示すように、アルカリ水溶液に基板ＳＵＢを浸漬して、犠牲層ＳＣ３１ｂ，ＳＣ３２ｃ，ＳＣ３３ｄを除去し、コンタクトホールＨＬ３１ｂ，ＨＬ３２ｃ，ＨＬ３３ｄを開口させる。
図２８（ａ）に示すように、コンタクトホールＨＬ３１ｂ，ＨＬ３２ｃ，ＨＬ３３ｄ，ＨＬ３４ｅ内に、タングステン等の導電材料を充填する。これにより、半径が距離Ｄ３１のコンタクトプラグＣＣ３１、半径が距離Ｄ３２のコンタクトプラグＣＣ３２、半径が距離Ｄ３３のコンタクトプラグＣＣ３３、及び半径が距離Ｄ３４のコンタクトプラグＣＣ３４が形成される。
Ｘ方向に延び、絶縁層ＮＬ１～ＮＬ４を含む積層構造の最上層から最下層までを貫通して基板ＳＵＢに到達する溝状のスリットＳＴを形成する。
図２８（ｂ）に示すように、スリットＳＴを介して絶縁層ＯＬ０～ＯＬ４間の絶縁層ＮＬ１～ＮＬ４を除去する。これにより、絶縁層ＯＬ０～ＯＬ４間には間隙が生じる。
図２８（ｃ）に示すように、スリットＳＴを介して絶縁層ＯＬ０～ＯＬ４間に生じた間隙にタングステン等の導電材料を充填する。これにより、絶縁層ＯＬ０～ＯＬ４間にワード線ＷＬ１～ＷＬ４が形成される。
上述のように、コンタクトプラグＣＣ３１は距離Ｄ３１の径を有する。ワード線ＷＬ４はコンタクトプラグＣＣ３１から距離Ｄ３１離間する。ワード線ＷＬ１はコンタクトプラグＣＣ３１から距離Ｄ３２離間する。ワード線ＷＬ２はコンタクトプラグＣＣ３１から距離Ｄ３３離間する。ワード線ＷＬ３はコンタクトプラグＣＣ３１から距離Ｄ３４離間する。換言すれば、コンタクトプラグＣＣ３１の側面からワード線ＷＬ４は距離Ｄ１’（＝０）離間する。コンタクトプラグＣＣ３１の側面から、ワード線ＷＬ１～ＷＬ３は距離Ｄ１’（＝０）より離間する。これにより、コンタクトプラグＣＣ３１は、コンタクトプラグＣＣ３１の側面でワード線ＷＬ４に接続される。このように、コンタクトプラグＣＣ３１は、基板ＳＵＳ側から数えて（４ｎ＋４）番目のワード線ＷＬに接続される。
上述のように、コンタクトプラグＣＣ３２は距離Ｄ３２の径を有する。ワード線ＷＬ１はコンタクトプラグＣＣ３２から距離Ｄ３２離間する。ワード線ＷＬ２はコンタクトプラグＣＣ３２から距離Ｄ３３離間する。ワード線ＷＬ３はコンタクトプラグＣＣ３２から距離Ｄ３４離間する。ワード線ＷＬ４はコンタクトプラグＣＣ３２から距離Ｄ３５離間する。換言すれば、コンタクトプラグＣＣ３２の側面からワード線ＷＬ１は距離Ｄ２’（＝０）離間する。コンタクトプラグＣＣ３２の側面から、ワード線ＷＬ２～ＷＬ４は距離Ｄ２’（＝０）より離間する。これにより、コンタクトプラグＣＣ３２は、コンタクトプラグＣＣ３２の側面でワード線ＷＬ１に接続される。このように、コンタクトプラグＣＣ３２は、基板ＳＵＳ側から数えて（４ｎ＋１）番目のワード線ＷＬに接続される。
上述のように、コンタクトプラグＣＣ３３は距離Ｄ３３の径を有する。ワード線ＷＬ２はコンタクトプラグＣＣ３３から距離Ｄ３３離間する。ワード線ＷＬ３はコンタクトプラグＣＣ３３から距離Ｄ３４離間する。ワード線ＷＬ１，ＷＬ４はコンタクトプラグＣＣ３３から距離Ｄ３５離間する。換言すれば、コンタクトプラグＣＣ３３の側面からワード線ＷＬ２は距離Ｄ３’（＝０）離間する。コンタクトプラグＣＣ３３の側面から、ワード線ＷＬ１，ＷＬ３，ＷＬ４は距離Ｄ３’（＝０）より離間する。これにより、コンタクトプラグＣＣ３３は、コンタクトプラグＣＣ３３の側面でワード線ＷＬ２に接続される。このように、コンタクトプラグＣＣ３３は、基板ＳＵＳ側から数えて（４ｎ＋２）番目のワード線ＷＬに接続される。
上述のように、コンタクトプラグＣＣ３４は距離Ｄ３４の径を有する。ワード線ＷＬ３はコンタクトプラグＣＣ３４から距離Ｄ３４離間する。ワード線ＷＬ１，ＷＬ２，ＷＬ４はコンタクトプラグＣＣ３４から距離Ｄ３５離間する。換言すれば、コンタクトプラグＣＣ３４の側面からワード線ＷＬ３は距離Ｄ４’（＝０）離間する。コンタクトプラグＣＣ３４の側面から、ワード線ＷＬ１，ＷＬ２，ＷＬ４は距離Ｄ４’（＝０）より離間する。これにより、コンタクトプラグＣＣ３４は、コンタクトプラグＣＣ３４の側面でワード線ＷＬ３に接続される。このように、コンタクトプラグＣＣ３４は、基板ＳＵＳ側から数えて（４ｎ＋３）番目のワード線ＷＬに接続される。
以上のように、ワード線ＷＬの階層位置が等しいとき、つまり、それぞれのコンタクトプラグＣＣ３１～ＣＣ３４の同じ高さ位置において、距離Ｄ３１＜Ｄ３２＜Ｄ３３＜Ｄ３４であり、コンタクトプラグＣＣ３１よりもコンタクトプラグＣＣ３２の径が大きく、コンタクトプラグＣＣ３２よりもコンタクトプラグＣＣ３３の径が大きく、コンタクトプラグＣＣ３３よりもコンタクトプラグＣＣ３４の径が大きい。
実施形態２の変形例の半導体記憶装置によれば、簡便な製造方法で、ワード線ＷＬを束ねる組数を増加させることができる。また、絶縁層ＯＬ，ＮＬについてそれぞれ２種の層を用いることで例えばワード線ＷＬを４つの組に束ねることができ、少ない種類の層でワード線ＷＬを束ねる組数を増加させることができる。
なお、実施形態２の変形例の半導体記憶装置においても、上述の実施形態１の変形例１に相当する手順によってリプレース処理を行ってもよい。
また、実施形態２の変形例の半導体記憶装置においても、４つのコンタクトプラグＣＣ３１～ＣＣ３４をセルアレイ領域内外に配置することができる。
［その他の実施形態］
上述の実施形態１，２及びそれらの変形例等において、エッチングレート特性の異なる幾種類かの絶縁層ＮＬをウェットエッチングすることにより、コンタクトプラグＣＣへの接続構造を形成することとしたが、これに限られない。ワード線に直接、金属層またはポリシリコン層等を用いる場合にも、上述の実施形態１，２及びそれらの変形例等の手法が適用できる。その場合、これらの層の成膜条件を調整することにより、エッチングレート特性の異なる数種類の層を得ることができる。
上述の実施形態１，２及びそれらの変形例等において、ワード線ドライバ等を含む周辺回路は、セルアレイ領域ＣＡと並列に基板ＳＵＢ上に配置することができる。または、上述の実施形態１，２及びそれらの変形例等の例によらず、ピラーを含むセルアレイ領域を基板の直上ではなく、基板に配置された周辺回路上に配置することもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＣＡ…セルアレイ領域、ＣＣ１～ＣＣ３，ＣＣ２１～ＣＣ２３，ＣＣ３１～ＣＣ３４…コンタクトプラグ、Ｆ１～Ｆ３…フランジ、ＭＣ…メモリセル、ＯＬ，ＮＬ…絶縁層、ＰＬ…ピラー、ＳＵＢ…基板、ＷＬ…ワード線

Claims (8)

  1. 基板上に積層される複数の第１の導電層と、
    前記第１の導電層の間にそれぞれ積層される複数の第２の導電層と、
    前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において、前記複数の第１の導電層および前記複数の第２の導電層を、前記複数の第１の導電層および前記複数の第２の導電層の積層方向に貫通し、前記複数の第１の導電層および前記複数の第２の導電層との交差部に複数のメモリセルを形成するピラーと、
    前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において前記複数の第１の導電層および前記複数の第２の導電層を前記積層方向に貫通し、前記複数の第１の導電層と接続される第１のコンタクトプラグと、
    前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において前記複数の第１の導電層および前記複数の第２の導電層を前記積層方向に貫通し、前記複数の第２の導電層と接続される第２のコンタクトプラグと、を備える、
    半導体記憶装置。
  2. 前記第１のコンタクトプラグは、前記複数の第１の導電層と直接接続され、
    前記第２のコンタクトプラグは、前記複数の第２の導電層と直接接続されている、
    請求項１に記載の半導体記憶装置。
  3. 前記ピラーは、
    前記複数の第１の導電層および前記複数の第２の導電層を途切れることなく前記積層方向に延びる、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 複数の第３の導電層をさらに備え、
    前記複数の第１の導電層は、前記基板側から数えて（３ｎ＋１）番目（ｎは０以上の整数）の導電層であり、
    前記複数の第２の導電層は、前記基板側から数えて（３ｎ＋２）番目の導電層であり、
    前記複数の第３の導電層は、前記基板側から数えて（３ｎ＋３）番目の導電層である、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
  5. 複数の第３の導電層と複数の第４の導電層とをさらに備え、
    前記複数の第１の導電層は、前記基板側から数えて（４ｎ＋１）番目（ｎは０以上の整数）の導電層であり、
    前記複数の第２の導電層は、前記基板側から数えて（４ｎ＋２）番目の導電層であり、
    前記複数の第３の導電層は、前記基板側から数えて（４ｎ＋３）番目の導電層であり、
    前記複数の第４の導電層は、前記基板側から数えて（４ｎ＋４）番目の導電層である、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
  6. 前記複数の第１の導電層は、前記第１のコンタクトプラグの側面から第１の距離を有する第１の突出部を介して、前記第１のコンタクトプラグに接続され、
    前記複数の第２の導電層は、前記第２のコンタクトプラグの側面から前記第１の距離よりも長い第２の距離を有する第２の突出部を介して前記第２のコンタクトプラグに接続される、
    請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
  7. 前記第１のコンタクトプラグは、第１の高さにおいて第１の径を有し、前記第２のコンタクトプラグは前記第１の高さにおいて、前記第１の径よりも大きい第２の径を有し、
    前記複数の第１の導電層は前記第１のコンタクトプラグの側面に接し、前記複数の第２の導電層は前記第２のコンタクトプラグの側面に接する、
    請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
  8. 基板上に積層される複数の第１の導電層と、
    前記第１の導電層の間にそれぞれ積層される複数の第２の導電層と、
    前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において前記複数の第１の導電層および前記複数の第２の導電層の積層方向に延び、前記複数の第１の導電層および前記複数の第２の導電層との交差部に複数のメモリセルを形成するピラーと、
    前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において前記複数の第１の導電層および前記複数の第２の導電層の積層方向に延び、前記複数の第１の導電層と接続される第１のコンタクトプラグと、
    前記複数の第１の導電層および前記複数の第２の導電層が配置される領域において前記複数の第１の導電層および前記複数の第２の導電層の積層方向に延び、前記複数の第２の導電層と接続される第２のコンタクトプラグと、を備え、
    前記第１のコンタクトプラグは、第１の高さにおいて第１の径を有し、前記第２のコンタクトプラグは前記第１の高さにおいて、前記第１の径よりも大きい第２の径を有し、
    前記複数の第１の導電層は前記第１のコンタクトプラグの側面に接し、前記複数の第２の導電層は前記第２のコンタクトプラグの側面に接する、
    半導体記憶装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040977A (ja) 2008-08-08 2010-02-18 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014022717A (ja) 2012-07-19 2014-02-03 Micronics Internatl Co Ltd ３次元積層ｉｃデバイスにおいて層間コネクターを形成する方法
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
JP4922370B2 (ja) 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US9741736B2 (en) 2011-05-20 2017-08-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9768233B1 (en) 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9748268B1 (en) 2016-09-07 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2018152412A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体装置及びその製造方法
US10192929B2 (en) 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040977A (ja) 2008-08-08 2010-02-18 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014022717A (ja) 2012-07-19 2014-02-03 Micronics Internatl Co Ltd ３次元積層ｉｃデバイスにおいて層間コネクターを形成する方法
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置

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