CN113544850A - 半导体存储装置 - Google Patents

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CN113544850A CN201980093802.2A CN201980093802A CN113544850A CN 113544850 A CN113544850 A CN 113544850A CN 201980093802 A CN201980093802 A CN 201980093802A CN 113544850 A CN113544850 A CN 113544850A
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中塚圭祐
吉水康人
佐贯朋也
荒井史隆
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Abstract

实施方式的半导体存储装置具备：多个第1导电层，积层在衬底上；多个第2导电层，分别积层在第1导电层之间；导柱，在配置着多个第1导电层及多个第2导电层的区域中沿多个第1导电层及多个第2导电层的积层方向延伸，并在多个第1导电层及多个第2导电层的交叉部形成多个存储器单元；第1接点插塞，在配置着多个第1导电层及多个第2导电层的区域中沿多个第1导电层及多个第2导电层的积层方向延伸，与多个第1导电层连接；及第2接点插塞，在配置着多个第1导电层及多个第2导电层的区域中沿多个第1导电层及多个第2导电层的积层方向延伸，与多个第2导电层连接。

Description

半导体存储装置
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年来，进行半导体存储装置的细微化，提案有一种具有积层构造的存储器单元的3维非易失性存储器。在3维非易失性存储器中，有为了引出沿高度方向配置的存储器单元各层的字线而采用阶梯状的构造的情况。
[先前技术文献]
[专利文献]
专利文献1：美国专利第10,141,372号说明书
发明内容
[发明所要解决的问题]
一实施方式的目的在于提供一种能够使多条字线连接在1个接点上并引出字线的半导体存储装置。
[解决问题的技术手段]
实施方式的半导体存储装置具备：多个第1导电层，积层在衬底上；多个第2导电层，分别积层在所述第1导电层之间；导柱，在配置着所述多个第1导电层及所述多个第2导电层的区域中沿所述多个第1导电层及所述多个第2导电层的积层方向延伸，并在所述多个第1导电层及所述多个第2导电层的交叉部形成多个存储器单元；第1接点插塞，在配置着所述多个第1导电层及所述多个第2导电层的区域中沿所述多个第1导电层及所述多个第2导电层的积层方向延伸，与所述多个第1导电层连接；及第2接点插塞，在配置着所述多个第1导电层及所述多个第2导电层的区域中沿所述多个第1导电层及所述多个第2导电层的积层方向延伸，与所述多个第2导电层连接。
附图说明
图1是示意性表示实施方式1的半导体存储装置的构成的一例的横剖视图。
图2是示意性表示实施方式1的半导体存储装置的构成的一例的纵剖视图。
图3是示意性表示实施方式1的半导体存储装置具备的接点插塞的构成的一例的图。
图4是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图5是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图6是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图7是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图8是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图9是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图10是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图11是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图12是表示实施方式1的半导体存储装置的制造方法的顺序的一例的流程图。
图13是表示实施方式1的变化例1的半导体存储装置的制造方法的顺序的一例的流程图。
图14是示意性表示实施方式1的变化例2的半导体存储装置具备的接点插塞的构成的一例的图。
图15是示意性表示实施方式2的半导体存储装置具备的接点插塞的构成的一例的图。
图16是表示实施方式2的半导体存储装置的制造方法的顺序的一例的流程图。
图17是表示实施方式2的半导体存储装置的制造方法的顺序的一例的流程图。
图18是表示实施方式2的半导体存储装置的制造方法的顺序的一例的流程图。
图19是表示实施方式2的半导体存储装置的制造方法的顺序的一例的流程图。
图20是表示实施方式2的半导体存储装置的制造方法的顺序的一例的流程图。
图21是表示实施方式2的半导体存储装置的制造方法的顺序的一例的流程图。
图22是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
图23是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
图24是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
图25是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
图26是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
图27是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
图28是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
具体实施方式
以下，参考附图且详细说明本发明。另外，并非通过以下的实施方式，限定本发明。此外，在以下实施方式的构成要素中，包含本技术领域人员能够容易设想者或实质上同一者。
[实施方式1]
使用图1～图14，对实施方式1的半导体存储装置进行说明。
(半导体存储装置的构成例)
图1是示意性表示实施方式1的半导体存储装置1的构成的一例的横剖视图。图1右图是半导体存储装置1具备的选择栅极线SG0的剖视图，图1左图是半导体存储装置1具备的任一条字线WL的剖视图。
图2是示意性表示实施方式1的半导体存储装置1的构成的一例的纵剖视图。图2是半导体存储装置1的Y方向的剖视图。
如图1及图2所示，半导体存储装置1具备介隔绝缘层UND积层在硅衬底等衬底SUB的上方的多条字线WL、多条选择栅极线SG、控制栅极线CG、及单元源极线CSL。在所述字线WL、选择栅极线SG、控制栅极线CG、及单元源极线CSL之间，分别隔着绝缘层OL。字线WL、选择栅极线SG、控制栅极线CG、及单元源极线CSL为例如钨层等。绝缘层OL为例如SiO2层等。
更具体来说，在衬底SUB上配置着绝缘层UND。在绝缘层UND上，分别介隔绝缘层OL，配置作为导电层的多条字线WL。在字线WL上，配置漏极侧的选择栅极线SGD。在选择栅极线SGD上，分别介隔绝缘层OL配置多条选择栅极线SG。但，所述选择栅极线SG在稍后叙述的分割层MT中沿Y方向分割，在至少Y方向的单侧配置有单元源极线CSL。此外，在单元源极线CSL的Y方向上的相反侧，将例如1条控制栅极线CG配置在选择栅极线SG1a、SG2a间。
另外，字线WL、选择栅极线SG、控制栅极线CG、及单元源极线CSL的各个积层数为任意。
配置着字线WL、选择栅极线SG、控制栅极线CG、及单元源极线CSL的区域利用沿X方向延伸的多个缝隙ST，沿Y方向分割。缝隙ST是从最上层的选择栅极线SG贯通到最下层的字线WL并到达衬底SUB的沟道状的构成。在缝隙ST内，将例如绝缘层作为衬垫填充导电材料，且缝隙ST作为例如源极线接点发挥功能。
在配置着字线WL、选择栅极线SGD，并由2个缝隙ST夹着的区域中，矩阵状配置沿所述积层方向延伸并到达衬底SUB上的绝缘层UND的多个导柱PL。导柱PL从导柱PL的中心轴侧依序具备核心层CR、氧化物半导体层ME、及绝缘层BK。核心层CR为例如SiO2层等。氧化物半导体层ME为包含例如铟(In)、镓(Ga)、锌(Zn)、锡(Sn)等中的至少任一种的氧化物半导体层。更具体来说，氧化物半导体层ME也可为例如InGaZnO层、或InGaSnO层等。绝缘层BK为例如SiO2层、SiON层、及由高介电常数材料构成的层等。作为高介电常数材料，列举例如氧化铝、氧化铪、氧化锆等。
在导柱PL的上端，介隔盖层CPm配置半导体层SM。盖层CPm能够由与所述氧化物半导体层ME同样的材料构成。半导体层SM为例如多晶硅层等。
利用所述这样的构成，在各条字线WL与导柱PL的交叉部，分别形成存储器单元MC。通过将特定的电压从配置在衬底SUB的其它区域的无图示的字线驱动器等经由字线WL施加到存储器单元MC，而在存储器单元MC的电荷蓄积层CH蓄积电荷，在存储器单元MC非易失地存储数据。通过将特定的电压从字线驱动器等经由字线WL施加到存储器单元MC，而能够读出存储在存储器单元MC的数据。
这样，半导体存储装置1构成为例如存储器单元MC3维配置的3维非易失性存储器。配置着多个存储器单元MC的区域称为单元阵列区域。
在选择栅极线SGD与导柱PL的交叉部形成选择栅极STD。通过从选择栅极线SGD对选择栅极STD施加特定的电压，而使选择栅极STD导通或断开，并且能够将所述选择栅极STD属于的导柱PL的全部存储器单元MC设为选择状态或非选择状态。
在配置着多条选择栅极线SG的高度位置上，导柱PL上方的选择栅极线SG将分割层MT与配置在它的Y方向两侧的半导体层MTm，进一步利用配置在它们的Y方向两侧的绝缘层MTs，沿Y方向分割。此外，分割层MT、半导体层MTm、及绝缘层MTs利用填充SiO2层等绝缘层的孔AH，沿X方向分割。分割层MT及绝缘层Ms为例如SiO2层、SiN层、SiON层、及由高介电常数材料构成的层等。半导体层MTm为例如多晶硅层、聚锗层、多晶硅·聚锗层、氧化物半导体层、及2维半导体材料层等。作为2维半导体材料列举MoS2、WSe2等。由此，将选择栅极线SG从Y方向的两侧连接于所述分割层MT、半导体层MTm、及绝缘层MTs，在Y方向两侧形成5个晶体管TR。
单元源极线CSL贯通绝缘层MTs，连接于半导体层MTm。
控制栅极线CG从单元源极线CSL的Y方向上的相反侧，连接于分割层MT、半导体层MTm、及绝缘层MTs。由此，在Y方向的单侧形成1个晶体管TRC。
利用所述5个晶体管TR及1个晶体管TRC，形成读出电路单元RCU。在读出电路单元RCU上，配置例如连接于上层的位线(未图示)的插塞CPt。
利用读出电路RCU，半导体存储装置1能够作为例如移位暂存器型存储器进行动作。在所述情况下，移位暂存器型存储器是以在例如特定的导柱PL的存储器单元MC间依次传送数据的方式构成的存储器。
在作为移位暂存器型存储器的半导体存储装置1中，写入时从无图示的位线对读出电路单元RCU送入电荷。读出电路单元RCU通过控制各晶体管TR、TRC的栅极电位，对配置着存储器单元MC的单元阵列区域的上部依序传送电荷。经传送的电荷通过使单元阵列区域的字线WL的电位依序位移，而向下方的存储器单元MC依序传送电荷。通过这种写入动作，成为对排列于导柱PL的垂直方向的多个存储器单元MC中保持电荷的存储器单元MC写入1，对未保持电荷的存储器单元MC写入0的状态。另外，写入时传送电荷的朝向也可上下方向相反。
如上所述在写入各存储器单元MC的数据的读出时，使单元阵列区域的字线WL的电位依序位移。由此，向单元阵列区域上方的读出电路单元RCU，依序传送存储器单元MC间的电荷。向读出电路单元RCU传送的电荷经由半导体层SM被引入选择栅极线SG0a、SG1a等，并传送到控制栅极CG正下方的半导体层MTm。此时，在写入数据为1的情况与为0的情况下，因为半导体层MTm的电位改变，所以根据所述电位，单元源极线CSL与选择栅极线SG2b间的半导体层MTm的电位介隔绝缘层MTs变化。能够读出它的电位的变化作为单元源极线CSL与位线间的电阻，并且能够使经传送的较少的电荷量以较大的电流变化进行放大。
这样，通过在各个导柱PL上配置读出电路单元RCU，能够传送微弱的电荷、与读出所述电荷。此外，移位暂存器型存储器的字线WL如通常的NAND(Not-AND：与非)存储器等，不进行每1位的写入及读出的控制，而进行相邻的存储器单元MC间的电荷传送。因此，只要能够在相邻的字线WL间进行电位调变即可，例如能够将互不相邻的多条字线WL捆扎为几个组并连接于1个字线驱动器。另外，连接于选择栅极STD的选择栅极线SGD连接于个别无图示的低解码器。
图3表示将来自字线驱动器的电压施加到字线WL的接点插塞CC1～CC3的构成。
图3是示意性表示实施方式1的半导体存储装置1具备的接点插塞CC1～CC3的构成的一例的图。图3(a)是半导体存储装置1具备的任一条字线WL的横剖视图，(b)是接点插塞CC1～CC3的X方向的纵剖视图。另外，在图3(b)中，省略字线WL上下的构成。此外，在图3(b)中，为方便起见，从最接近衬底SUB的字线WL依序设为字线WL1、字线WL2、字线WL3…。
如图3所示，接点插塞CC1～CC3沿例如X方向排列配置在利用多个导柱PL配置存储器单元MC的单元阵列区域CA的外侧。
接点插塞CC1～CC3贯通字线WL1～WL6及它们之间的绝缘层OL，并沿字线WL1～WL6的积层方向延伸。接点插塞CC1～CC3的上端经由无图示的插塞及上层布线等连接于字线驱动器。接点插塞CC1～CC3具有例如圆形的剖面形状。接点插塞CC1～CC3的直径大致相互相等。接点插塞CC1～CC3由例如钨等构成。
接点插塞CC1在各条字线WL1～WL6的高度位置，具备从接点插塞CC1的侧面突出的作为突出部的凸缘F1。凸缘F1具有直径比接点插塞CC1的直径更大的圆形的剖面形状。凸缘F1的半径为距离D1。换句话说，凸缘F1距接点插塞CC1侧面的突出量为距离D1’。
围绕接点插塞CC1的周围的字线WL1～WL6分别从接点插塞CC1的中心轴分开特定距离。例如，字线WL3、WL6从接点插塞CC1的中心轴分开距离D1。字线WL2、WL5从接点插塞CC1的中心轴分开比距离D1更长的距离D2。字线WL1、WL4从接点插塞CC1的中心轴分开比距离D2更长的距离D3。换句话说，字线WL3、WL6从接点插塞CC1的侧面分开距离D1’。字线WL1、WL2、WL4、WL5都从接点插塞CC1侧面分开比距离D1’更长的距离。
由此，接点插塞CC1具有的各个凸缘F1在俯视下，到达围绕接点插塞CC1的字线WL3、WL6的端部的位置为止。因而，接点插塞CC1经由位于字线WL3、WL6的高度位置的凸缘F1与字线WL3、WL6连接。
接点插塞CC1具有的各个凸缘F1在俯视下，未到达围绕接点插塞CC1的字线WL1、WL2、WL4、WL5的端部的位置。也就是说，位于字线WL1、WL2、WL4、WL5的高度位置的凸缘F1未与字线WL1、WL2、WL4、WL5相接。在所述凸缘F1、与字线WL1、WL2、WL4、WL5的端部的间隙填充绝缘层FL。绝缘层FL为例如SiO2层等。
接点插塞CC2在各条字线WL1～WL6的高度位置，具备从接点插塞CC2的侧面突出的作为突出部的凸缘F2。凸缘F2具有直径比接点插塞CC2的直径更大的圆形的剖面形状。凸缘F2的半径为距离D2。换句话说，凸缘F2距接点插塞CC2侧面的突出量为长于距离D1’的距离D2’。
围绕接点插塞CC2的周围的字线WL1～WL6分别从接点插塞CC2的中心轴分开特定距离。例如，字线WL2、WL5从接点插塞CC2的中心轴分开距离D2。字线WL1、WL4从接点插塞CC2的中心轴分开距离D3。字线WL3、WL6从接点插塞CC2的中心轴分开比距离D3更长的距离D4。换句话说，字线WL2、WL5从接点插塞CC2侧面分开距离D2’。字线WL1、WL3、WL4、WL6都从接点插塞CC2侧面分开比距离D2’更长的距离。
由此，接点插塞CC2具有的各个凸缘F2在俯视下，到达围绕接点插塞CC2的字线WL2、WL5的端部的位置为止。因而，接点插塞CC2经由位于字线WL2、WL5的高度位置的凸缘F2与字线WL2、WL5连接。
接点插塞CC2具有的各个凸缘F2凸缘F2在俯视下，未到达围绕接点插塞CC2的字线WL1、WL3、WL4、WL6的端部的位置。也就是说，位于字线WL1、WL3、WL4、WL6的高度位置的凸缘F2未与字线WL1、WL3、WL4、WL6相接。在所述凸缘F2、与字线WL1、WL3、WL4、WL6的端部的间隙填充绝缘层FL。
接点插塞CC3在各条字线WL1～WL6的高度位置，具备从接点插塞CC3的侧面突出的作为突出部的凸缘F3。凸缘F3具有直径比接点插塞CC3的直径更大的圆形的剖面形状。凸缘F3的半径为距离D3。换句话说，凸缘F3距接点插塞CC3侧面的突出量为比距离D2’更长的距离D3’。
围绕接点插塞CC3的周围的字线WL1～WL6分别从接点插塞CC3的中心轴分开特定距离。例如，字线WL1、WL4从接点插塞CC3的中心轴分开距离D3。字线WL2、WL3、WL5、WL6从接点插塞CC3的中心轴分开距离D4。换句话说，字线WL1、WL4从接点插塞CC3侧面分开距离D3’。字线WL2、WL3、WL5、WL6都从接点插塞CC3侧面分开比距离D3’更长的距离。
由此，接点插塞CC3具有的各个凸缘F3在俯视下，到达围绕接点插塞CC3的字线WL1、WL4的端部的位置为止。因而，接点插塞CC3经由位于字线WL1、WL4的高度位置的凸缘F3与字线WL1、WL4连接。
接点插塞CC3具有的凸缘F3在俯视下，未到达围绕接点插塞CC3的字线WL2、WL3、WL5、WL6的端部的位置。也就是说，位于字线WL2、WL3、WL5、WL6的高度位置的凸缘F3未与字线WL2、WL3、WL5、WL6相接。在所述凸缘F3、与字线WL2、WL3、WL5、WL6的端部的间隙填充绝缘层FL。
如以上这样，在3个接点插塞CC1～CC3中的任一个，连接全部字线WL1～WL6。此外，积层方向上相邻的字线WL彼此连接于3个接点插塞CC1～CC3中互不相同的接点插塞CC1～CC3。也就是说，在接点插塞CC1，连接从衬底SUB侧数起第(3n+3)条(n为0以上的整数)字线WL。在接点插塞CC2，连接从衬底SUB侧数起第(3n+2)条字线WL。在接点插塞CC3，连接从衬底SUB侧数起第(3n+1)条字线WL。
另外，配置在字线WL的上方，也就是导柱PL的上端附近的选择栅极线SGD连接于与接点插塞CC1～CC3不同的接点，如上所述，连接于个别设置的低解码器。
(半导体存储装置的制造方法的例子)
接着，使用图4～图12，对半导体存储装置1的制造方法的例子进行说明。图4～图12是表示实施方式1的半导体存储装置1的制造方法的顺序的一例的流程图。
如图4(a)所示，在硅衬底等衬底SUB上，将绝缘层OL与绝缘层NL交替积层多层。绝缘层NL是在之后的处理中，置换为钨等导电材料，成为字线WL及选择栅极线SGD的牺牲层，例如SiN层等。
另外，作为成为字线WL的绝缘层NL1～NL6，通过使组成及密度中的至少任一个变化，而形成与稍后叙述的湿蚀刻液相对的蚀刻率不同的层。绝缘层NL1～NL6中例如绝缘层NL1、NL4以蚀刻率最快的方式构成。绝缘层NL1～NL6中例如绝缘层NL3、NL6以蚀刻率最慢的方式构成。例如绝缘层NL2、NL5以具有绝缘层NL1、NL4与绝缘层NL3、NL6之间的蚀刻率的方式构成。
所述这样的绝缘层NL1～NL6通过例如等离子化学气相沉积(P-CVD：PlasmaChemical Vapor Deposition)法等，调整成膜时的衬底SUB的温度、压力、成膜气体的种类以及流量、及混杂在绝缘层NL1～NL6中的杂质浓度中的至少任一个而形成。
如图4(b)所示，在成为单元阵列区域CA(参考图3(a))的区域，形成贯通包含分割层MT的多个绝缘层OL、NL并到达衬底SUB的多个存储器孔MH。
如图5(a)所示，在各个存储器孔MH内，从存储器孔MH的内壁侧依序形成绝缘层BL、氧化物半导体层ME。通过在氧化物半导体层ME的内侧的间隙填充核心层CR，而形成多个导柱PL。
如图5(b)所示，在导柱PL的上端部形成盖层CPm。之后，形成覆盖整个导柱PL及盖CPm，且包含与例如绝缘层OL相同材料的绝缘层(未图示)。
此外，如以下，形成接点插塞CC1～CC3。
如图6(a)所示，在成为单元阵列区域CA的区域的外侧，通过反应性离子蚀刻(RIE：Reactive Ion Etching)法等形成贯通成为字线WL的绝缘层NL1～NL6及它们之间的绝缘层OL的多个接点孔HL1～HL3。接点孔HL1～HL3以具有与稍后形成的接点插塞CC1～CC3大致相等的直径的方式形成。
如图6(b)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL1～NL6从露出于接点孔HL1～HL3内壁的部位后退特定距离。因为绝缘层NL1～NL6沿接点孔HL1～HL3的周向被等向性蚀刻去除，所以俯视下后退为圆形状。
此时，因为绝缘层NL1～NL6的各蚀刻率不同，所以绝缘层NL1～NL6距露出部的后退距离也不同。蚀刻率最慢的绝缘层NL3、WL6从接点孔HL1～HL3的中心轴后退例如距离D1。蚀刻率最快的绝缘层NL1、WL4从接点孔HL1～HL3的中心轴后退例如距离D3。蚀刻率在两者之间的的绝缘层NL2、NL5从接点孔HL1～HL3的中心轴后退例如距离D2。
如图6(c)所示，通过CVD法等，形成覆盖接点孔HL1～HL3的内壁及底面的绝缘层FL。绝缘层FL比例如绝缘层OL更容易被蚀刻去除，也就是说，优选为以具有高蚀刻率的层成膜。此外，此时以绝缘层FL的层厚成为各个绝缘层NL1～NL6的层厚的一半以上的方式形成绝缘层FL。由此，能够由绝缘层FL填充绝缘层NL1～NL6从接点孔HL1～HL3的内壁后退产生的间隙。其中，为了不使接点孔HL1～HL3被绝缘层FL完全填充，而调整绝缘层FL的层厚。
如图7(a)所示，以例如氢氟酸的水溶液等湿蚀刻液浸渍衬底SUB，蚀刻去除形成在接点孔HL1～HL3内的绝缘层FL。由此，使绝缘层NL3、NL6的端部在接点孔HL1～HL3内露出。
此时，为了不使其它绝缘层NL1、NL2、NL4、NL5露出，而调整湿蚀刻的时间等。由此，在绝缘层NL1、NL2、NL4、NL5的高度位置中，绝缘层FL距接点孔HL1～HL3的内壁的后退量与绝缘层NL3、NL6的后退量，也就是距离D1大致相等。
如图7(b)所示，通过CVD法等，将硅层等牺牲层SC1～SC3填充于接点孔HL1～HL3内。
此外，由SiO2层等无图示的掩模图案覆盖牺牲层SC1。这种掩模图案在形成覆盖整个牺牲层SC1～SC3的掩模层后，通过光刻法等，形成覆盖牺牲层SC1上的区域的光阻图案，并将光阻图案作为掩模，利用氢氟酸的水溶液等湿蚀刻掩模层来获得。在形成光阻图案后，通过硫酸与过氧化氢的混合液的处理、或氧等离子的灰化处理等去除光阻图案。
如图7(c)所示，在碱性水溶液浸渍衬底SUB，去除未由掩模图案覆盖的牺牲层SC2、SC3，使接点孔HL2、HL3开口。
如图8(a)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL3、NL6从露出于接点孔HL2、HL3内壁的部位后退特定距离。绝缘层NL3、WL6从接点孔HL2、HL3的中心轴后退例如距离D4。
如图8(b)所示，通过CVD法等，形成覆盖接点孔HL2、HL3的内壁及底面的绝缘层FL。此时，以填充绝缘层NL3、NL6从接点孔HL2、HL3的内壁后退产生的间隙，且接点孔HL2、HL3自身未被完全填埋的方式形成绝缘层FL。
如图8(c)所示，以例如氢氟酸的水溶液等湿蚀刻液浸渍衬底SUB，蚀刻去除形成在接点孔HL2、HL3内的绝缘层FL，使绝缘层NL2、NL5的端部露出于接点孔HL2、HL3内。此时，在绝缘层NL1、NL3、NL4、NL6的高度位置中，绝缘层FL距接点孔HL2、HL3的内壁的后退量与绝缘层NL2、NL5的后退量，也就是距离D2大致相等。
如图9(b)所示，通过CVD方法等，将硅层等牺牲层SC2、SC3填充于接点孔HL2、HL3内。
此外，由SiO2层等无图示的掩模图案覆盖牺牲层SC1、SC2。
如图9(b)所示，在碱性水溶液浸渍衬底SUB，去除未由掩模图案覆盖的牺牲层SC3，使接点孔HL3开口。
如图9(c)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL2、NL5从露出于接点孔HL3内壁的部位后退特定距离。绝缘层NL2、WL5从接点孔HL3的中心轴后退例如距离D4。
如图10(a)所示，通过CVD法等，形成覆盖接点孔HL3的内壁及底面的绝缘层FL。此时，以填充绝缘层NL2、NL5从接点孔HL3的内壁后退产生的间隙，且接点孔HL3自身未被完全填埋的方式，形成绝缘层FL。
如图10(b)所示，以例如氢氟酸的水溶液等湿蚀刻液浸渍衬底SUB，蚀刻去除形成于接点孔HL3内的绝缘层FL，使绝缘层NL1、NL4的端部露出于接点孔HL3内。此时，在绝缘层NL2、NL3、NL5、NL6的高度位置中，绝缘层FL距接点孔HL3的内壁的后退量与绝缘层NL1、NL4的后退量，也就是距离D3大致相等。
如图10(c)所示，以碱性水溶液浸渍衬底SUB，去除牺牲层SC1、SC2，使接点孔HL1、HL2开口。
如图11(a)所示，在接点孔HL1～HL3内，填充钨等导电材料。此时，在接点孔HL1～HL3中，也由导电材料填充绝缘层NL1～NL6各者的高度位置的间隙。接点孔HL1具有距接点孔HL1的中心轴的距离D1的间隙。因而，形成具有凸缘F1的接点插塞CC1。接点孔HL2具有距接点孔HL2的中心轴的距离D2的间隙。因而，形成具有凸缘F2的接点插塞CC2。接点插塞HL3具有距接点孔HL3的中心轴的距离D3的间隙。因而，形成具有凸缘F3的接点插塞CC3。
形成沿X方向延伸，从包含绝缘层NL1～NL6的积层构造的最上层贯通到最下层并到达衬底SUB的沟道状的缝隙ST(参考图1、图3(a))。在所述时点，缝隙ST内不填充任何东西。
如图11(b)所示，经由缝隙ST去除绝缘层OL间的绝缘层NL1～NL6。由此，在绝缘层OL间产生间隙。
如图11(c)所示，经由缝隙ST对绝缘层OL间所产生的间隙填充钨等导电材料。由此，在绝缘层OL间形成字线WL。这样，去除绝缘层NL且置换为导电材料的处理也称为替换处理。
在单元阵列区域CA中并列实施替换处理。
如图12(a)所示，去除绝缘层OL间的绝缘层NL，在绝缘层OL间产生间隙。
如图12(b)所示，在绝缘层OL间所产生的间隙填充钨等导电材料。由此，在绝缘层OL间形成字线WL及选择栅极线SGD。之后，依次形成上方的读出电路单元RCU。
如上所述，实施方式1的半导体存储装置1的制造结束。
(比较例)
在比较例的半导体存储装置中，因为与多条积层的字线的每一条取得接点，所以在单元阵列区域外，形成字线的端部成为阶梯状并设为端子的阶梯构造。通过以1条1条字线构成各级的方式形成阶梯构造，而能够在阶梯构造的各级配置接点插塞，与字线连接。
然而，这种阶梯构造占据的面积随着字线的层数增加而增大，压迫单元阵列区域。此外，为形成将字线1级1级配置的阶梯构造而必须利用繁杂的制造方法，导致产量及成本增大。
此外，在比较例的半导体存储装置中，各条字线分别连接于个别设置的字线驱动器。字线驱动器包含配置在例如半导体衬底等衬底上的晶体管，这种字线驱动器占据的面积也成为压迫单元阵列区域的一个原因。
根据实施方式1的半导体存储装置1，采用通过字线WL的电场使相对于衬底SUB串联配置的存储器单元MC的数据移动的移位寄存器型的写入动作及读出动作。由此，并非对1条1条字线WL个别地施加电压，而能够将多条字线WL捆扎为3个组，也就是第(3n+1)条、第(3n+2)条、及第(3n+3)条字线WL进行动作。此外，由此无需对各条字线WL个别地设置字线驱动器，能够缩小字线驱动器占据的面积。
根据实施方式1的半导体存储装置1，因为采用移位寄存器型的动作，所以能够使用3个接点插塞CC1～CC3，将多条字线WL捆扎为3个组。第(3n+3)条字线WL被捆扎于接点插塞CC1，第(3n+2)条字线被捆扎于接点插塞CC2，第(3n+1)条字线WL被捆扎于接点插塞CC3。由此，能够废弃阶梯构造，并能够通过接点插塞CC1～CC3缩小字线WL的引出区域。由此，例如能够扩张单元阵列区域、或者缩小半导体存储装置1。此外，能够通过比较简单的接点插塞CC1～CC3的形成处理，实现与字线WL的接点。
根据实施方式1的半导体存储装置1，接点插塞CC1～CC3具有例如相互大致相等的直径，利用凸缘F1～F3的直径选择连接目的地的字线WL。由此，能够使接点插塞CC1～CC3间的接点电阻大致相等地对齐。
另外，在所述实施方式1中，字线WL虽被捆扎为3个组，但不限于所述。字线也可被捆扎为2个组、或4个以上的组。此时，只要使蚀刻率对积层方向具有周期性的绝缘层的种类配合字线的组数变化即可。例如，在字线被捆扎为4个组的情况下，只要将绝缘层的种类设为4种即可。此时，将4个接点插塞分别连接于从衬底SUS侧数起第(4n+1)条、第(4n+2)条、第(4n+3)条、及第(4n+4)条字线。
(变化例1)
接下来，使用图13，对实施方式1的变化例1的半导体存储装置进行说明。图13是表示实施方式1的变化例1的半导体存储装置的制造方法的顺序的一例的流程图。变化例1的半导体存储装置在替换的方法上与所述实施方式1不同。
如图13(a)所示，在所述实施方式1的图10(b)的处理之后，并非去除牺牲层SC1、SC2，而是对接点孔HL3填充牺牲层SC3。此外，形成从包含绝缘层NL1～NL6的积层构造的最上层贯通到最下层并到达衬底SUB的沟道状的缝隙ST。
如图13(b)所示，经由缝隙ST去除绝缘层OL间的绝缘层NL1～NL6。由此，在绝缘层OL间产生间隙。此外，与所述并列，经由缝隙ST去除牺牲层SC1～SC3。由此，接点孔HL1～HL3开口。
如图13(c)所示，经由缝隙ST对产生于绝缘层OL间的间隙、及接点孔HL1～HL3，填充钨等导电材料。由此，在绝缘层OL间形成字线WL，在接点孔HL1～HL3内形成接点插塞CC1a～CC3a。
根据变化例1的半导体存储装置，接点孔HL1～HL3的牺牲层SC1～SC3、与绝缘层OL间的绝缘层NL1～NL6一并被替换为钨等导电材料。由此，比例如所述实施方式1的例子，更能降低制造成本。
另外，在所述实施方式1中，虽在字线WL等替换后另外形成读出电路单元RCU，但不限于所述。构成读出电路单元RCU的控制栅极线CG等中任一条以上的栅极线(栅极电极布线)都由牺牲层构成，也可与所述接点插塞CC1a～CC3a及字线WL并列进行替换处理。
(变化例2)
接下来，使用图14，对实施方式1的变化例2的半导体存储装置进行说明。图14是示意性表示实施方式1的变化例2的半导体存储装置具备的接点插塞的构成的一例的图。变化例2的半导体存储装置的接点插塞CC1b～CCc的配置与所述实施方式1不同。
如图14所示，变化例2的半导体存储装置具备配置在单元阵列区域CAb内的接点插塞CC1b～CC3b。这样，接点插塞CC1b～CC3b与阶梯构造不同，也能够配置在单元阵列区域CAb内。
此外，也可将接点插塞CC1b～CC3b配置在多个组、单元阵列区域CAb内期望的部位。
此外，在将实施方式1的接点插塞CC1～CC3配置在单元阵列区域外之后，也可将接点插塞CC1b～CC3b配置在单元阵列区域内。
根据变化例2的半导体存储装置，将接点插塞CC1b～CC3b配置在单元阵列区域CAb内。这样，有将接点插塞CC1b～CC3b配置在单元阵列区域CAb内能够控制字线WL的电阻的情况，此外，有在半导体存储装置内的面积使用效率的点上优异的情况。
根据变化例2的半导体存储装置，将接点插塞CC1b～CC3b的多个组配置在单元阵列区域CAb内的多个部位。由此，能够降低字线WL与接点插塞CC1b～CC3b的电阻。
根据变化例2的半导体存储装置，因为能够使接点插塞CC1～CC3、CC1b～CC3b各种组合配置，所以半导体存储装置的设计的自由度提高。
[实施方式2]
接下来，使用图15～图28，对实施方式2的半导体存储装置2进行说明。实施方式2的半导体存储装置2的接点插塞的构成与所述实施方式1不同。
(接点插塞的构成例)
字线WL被捆扎为多个组的接点插塞的构成不限于所述实施方式1的接点插塞CC1～CC3。图15表示其它例子的接点插塞CC21～CC23。
图15是示意性表示实施方式2的半导体存储装置2具备的接点插塞CC21～CC23的构成的一例的图。图15(a)是半导体存储装置2具备的任一条字线WL的横剖视图，(b)是接点插塞CC21～CC23的X方向的纵剖视图。另外，在图15(b)中，省略字线WL上下的构成。此外，在图15(b)中，为方便起见，从最接近衬底SUB的字线WL依序设为字线WL1、字线WL2、字线WL3…。
如图15所示，接点插塞CC21～CC23具有互不相同的直径。也就是说，接点插塞CC21～CC23通过扩张接点插塞CC21～CC23自身的直径，而与特定的字线WL连接。
接点插塞CC21的半径为例如距离D1。也就是说，接点插塞CC21的中心轴到接点插塞CC21的侧面的距离为距离D1。
由此，接点插塞CC21的侧面到达从接点插塞CC21的中心轴分开距离D1的字线WL3、WL6的端部的位置。换句话说，接点插塞CC21的侧面与字线WL3、WL6的端部分开距离D1’(＝0)。因而，接点插塞CC21在接点插塞CC21的侧面与字线WL3、WL6连接。
接点插塞CC21的侧面未到达从接点插塞CC21的中心轴分开距离D2的字线WL2、WL5的端部、及从接点插塞CC21的中心轴分开距离D3的字线WL1、WL4的端部的位置。换句话说，接点插塞CC21的侧面与字线WL2、WL5的端部分开得比距离D1’(＝0)更大。此外，接点插塞CC21的侧面与字线WL1、WL4的端部分开得比距离D1’(＝0)更大。因而，接点插塞CC21未与字线WL1、WL2、WL4、WL5相接。在接点插塞CC21的侧面、与字线WL1、WL2、WL4、WL5的间隙填充绝缘层FL。
接点插塞CC22的半径为例如距离D2。也就是说，接点插塞CC22的中心轴到接点插塞CC22的侧面的距离为距离D2。
由此，接点插塞CC22的侧面到达从接点插塞CC22的中心轴分开距离D2的字线WL2、WL5的端部的位置为止。换句话说，接点插塞CC22的侧面与字线WL2、WL5的端部分开距离D2’(＝0)。因而，接点插塞CC22在接点插塞CC22的侧面与字线WL2、WL5连接。
接点插塞CC22的侧面未到达从接点插塞CC22的中心轴分开距离D3的字线WL1、WL4的端部、及从接点插塞CC22的中心轴分开距离D4的字线WL3、WL6的端部的位置。换句话说，接点插塞CC22的侧面与字线WL1、WL4的端部分开得比距离D2’(＝0)更大。此外，接点插塞CC22的侧面与字线WL3、WL6的端部分开得比距离D2’(＝0)更大。因而，接点插塞CC22未与字线WL1、WL3、WL4、WL6相接。在接点插塞CC22的侧面、与字线WL1、WL3、WL4、WL6的间隙填充绝缘层FL。
接点插塞CC23的半径为例如距离D3。也就是说，接点插塞CC23的中心轴到接点插塞CC23的侧面的距离为距离D3。
由此，接点插塞CC23的侧面到达从接点插塞CC23的中心轴分开距离D3的字线WL1、WL4的端部的位置。换句话说，接点插塞CC23的侧面与字线WL1、WL4的端部分开距离D3’(＝0)。因而，接点插塞CC23在接点插塞CC23的侧面与字线WL1、WL4连接。
接点插塞CC23的侧面未到达从接点插塞CC23的中心轴分开距离D4的字线WL2、WL3、WL5、WL6的端部的位置。换句话说，接点插塞CC23的侧面与字线WL2、WL3、WL5、WL6的端部分开得比距离D3’(＝0)更大。因而，接点插塞CC23未与字线WL2、WL3、WL5、WL6相接。在接点插塞CC23的侧面、与字线WL2、WL3、WL5、WL6的间隙填充绝缘层FL。
如以上这样，在字线WL的阶梯位置相等时，也就是说各个接点插塞CC21～CC23的相同高度位置，距离D1<D2<D3，接点插塞CC22的直径大于接点插塞CC21，接点插塞CC23的直径大于接点插塞CC22。
(半导体存储装置的制造方法的例子)
接下来，使用图16～图21，对半导体存储装置2的制造方法的例子进行说明。图16～图21是表示实施方式2的半导体存储装置2的制造方法的顺序的一例的流程图。
如图16(a)所示，在硅衬底等衬底SUB上，将绝缘层OL与绝缘层NL交替积层多层。在之后的替换处理中成为字线WL的绝缘层NL1～NL6与所述实施方式1同样，在积层方向上具有蚀刻率的周期性。蚀刻率以绝缘层NL3、NL6、绝缘层NL2、NL5、绝缘层NL1、NL4的顺序变快。
通过RIE法等形成贯通绝缘层NL1～NL6及它们之间的绝缘层OL的多个接点孔HL1～HL3。接点孔HL1～HL3具有相互大致相等的直径。
如图16(b)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL1～NL6从露出于接点孔HL1～HL3内壁的部位后退特定距离。绝缘层NL3、NL6从接点孔HL1～HL3的中心轴后退例如距离D1。绝缘层NL2、NL5从接点孔HL1～HL3的中心轴后退例如距离D2。绝缘层NL1、NL4从接点孔HL1～HL3的中心轴后退例如距离D3。
如图16(c)所示，通过CVD法等，将绝缘层FL填充于接点孔HL1～HL3内。此时，绝缘层FL以大致完全填充接点孔HL1～HL3的方式形成。
如图17(a)所示，通过RIE法等主要使绝缘层FL贯通，形成例如半径为距离D1的接点孔HL21a～HL23a。此时，距接点孔HL21a～HL23a的中心轴处于距离D1以内的绝缘层OL等都被去除。距接点孔HL21a～HL23a的中心轴处于距离D1的范围的外侧的绝缘层FL未被去除而残留。绝缘层NL3、NL6露出于接点孔HL21a～HL23a的内壁。
如图17(b)所示，通过CVD法等，将硅层等牺牲层SC21a～SC23a填充于接点孔HL21a～HL23a内。
如图17(c)所示，由SiO2层等无图示的掩模图案覆盖牺牲层SC21a，以碱性水溶液浸渍衬底SUB，去除未由掩模图案覆盖的牺牲层SC22a、SC23a，使接点孔HL22a、HL23a开口。
如图18(a)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL3、NL6从露出于接点孔HL22a、HL23a内壁的部位后退特定距离。绝缘层NL3、NL6从接点孔HL22a、HL23a的中心轴后退例如距离D4。
如图18(b)所示，通过CVD法等，将绝缘层FL大致完全填充于接点孔HL22a、HL23a内。
如图18(c)所示，通过RIE法等主要使绝缘层FL贯通，形成例如半径为距离D2的接点孔HL22b、HL23b。此时，距接点孔HL22b、HL23b的中心轴处于距离D2以内的绝缘层OL等都被去除。距接点孔HL22b、HL23b的中心轴处于距离D2的范围的外侧的绝缘层FL未被去除而残留。绝缘层NL2、NL5露出于接点孔HL22b、HL23b的内壁。
如图19(a)所示，通过CVD法等，将硅层等牺牲层SC22b、SC23b填充于接点孔HL22b、HL23b内。
如图19(b)所示，由SiO2层等无图示的掩模图案覆盖牺牲层SC21a、SC22b，以碱性水溶液浸渍衬底SUB，去除未由掩模图案覆盖的牺牲层SC23b使接点孔HLHL23b开口。
如图19(c)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL2、NL5从露出于接点孔HL23b内壁的部位后退特定距离。绝缘层NL2、NL5从接点孔HL23b的中心轴后退例如距离D4。
如图20(a)所示，通过CVD法等，将绝缘层FL大致完全填充于接点孔HL23b内。
如图20(b)所示，通过RIE法等主要使绝缘层FL贯通，形成例如半径为距离D3的接点孔HL23c。此时，距接点孔HL23c的中心轴处于距离D3以内的绝缘层OL等都被去除。距接点孔HL23c的中心轴处于距离D3的范围的外侧的绝缘层FL未被去除而残留。绝缘层NL1、NL4露出于接点孔HL23c的内壁。
如图20(c)所示，以碱性水溶液浸渍衬底SUB，去除牺牲层SC21a、SC22b，使接点孔HL21a、HL22b开口。
如图21(a)所示，将钨等导电材料填充于接点孔HL21a、HL22b、HL23c内。由此，形成半径为距离D1的接点插塞CC21、半径为距离D2的接点插塞CC22、及半径为距离D3的接点插塞CC23。
形成沿X方向延伸，从包含绝缘层NL1～NL6的积层构造的最上层贯通到最下层并到达衬底SUB的沟道状的缝隙ST。
如图21(b)所示，经由缝隙ST去除绝缘层OL间的绝缘层NL1～NL6。由此，在绝缘层OL间产生间隙。
如图21(c)所示，经由缝隙ST对产生于绝缘层OL间的间隙填充钨等导电材料。由此，在绝缘层OL间形成字线WL1～WL6。
根据实施方式2的半导体存储装置2，发挥与实施方式1的半导体存储装置1同样的效果。
根据实施方式2的半导体存储装置2，以更少的处理，获得将字线WL捆扎为3个组的接点插塞CC21～CC23。
另外，在实施方式2的半导体存储装置2中，也可利用与所述实施方式1的变化例1相当的顺序进行替换处理。
此外，在实施方式2的半导体存储装置2中，3个接点插塞不仅配置在单元阵列区域外，也可配置在单元阵列区域内。
(变化例)
如果使用所述实施方式2的方法，那么能够简单增加捆扎例如字线WL的组数。在变化例2中，使用图22～图28，对字线WL被捆扎为4个组的情况的方法进行说明。图22～图28是表示实施方式2的变化例的半导体存储装置的制造方法的顺序的一例的流程图。
如图22(a)所示，在硅衬底等衬底SUB上，将绝缘层OL与绝缘层NL交替积层多层。在之后的替换处理中成为字线WL的绝缘层NL1～NL4沿积层方向具有2种蚀刻率的周期性。绝缘层NL1、NL3为高蚀刻率的绝缘层NL，绝缘层NL2、NL4为低蚀刻率的绝缘层NL。
此外，与绝缘层L1～NL4一起积层的绝缘层OL1～OL4也沿积层方向具有2种蚀刻率的周期性。绝缘层OL1、OL3、OL4为低蚀刻率的绝缘层OL，绝缘层OL2为高蚀刻率的绝缘层OL。
所述这样的绝缘层OL1～OL4能够通过例如P-CVD法等，调整成膜时的衬底SUB的温度、压力、成膜气体的种类以及流量、及混杂在绝缘层OL1～OL4中的杂质浓度中的至少任一个而形成。
另外，绝缘层OL1～OL4、NL1～NL4的底层也就是绝缘层OL0的蚀刻率极低，几乎不受湿蚀刻液的影响。但，绝缘层OL0也可为与绝缘层OL1、OL3、OL4同种的层。
通过RIE法等形成贯通绝缘层OL1～OL4、NL1～NL4的多个接点孔HL31a～HL34a。这里，因为设想字线WL被捆扎为4个组，所以由4个接点孔HL31a～HL34a形成的4个接点插塞成为1组。接点孔HL31a～HL34a具有相互大致相等的直径。
如图22(b)所示，以例如氢氟酸的水溶液等湿蚀刻液浸渍衬底SUB，使绝缘层OL1～OL4从露出于接点孔HL31a～HL34a内壁的部位后退特定距离。绝缘层OL1、OL3、OL4的蚀刻率较低，几乎不后退。另一方面，绝缘层OL2的蚀刻率较高，大幅后退。
如图22(c)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL1～NL4从露出于接点孔HL31a～HL34a内壁的部位后退特定距离。这里，绝缘层NL1～NL4的后退量不仅受各个层质的影响，也受周围环境的影响。
例如，绝缘层NL1、NL4由积层方向的两侧几乎未后退的绝缘层OL0、OL1、OL3、OL4包围。因此，绝缘层NL1、NL4的湿蚀刻只专门从露出于绝缘层NL1、NL4的接点孔HL31a～HL34a内壁的端部开始进行。
另一方面，绝缘层NL2、NL3具有积层方向的单侧大幅后退的绝缘层OL2。因此，绝缘层NL2、NL3的湿蚀刻不仅从露出于接点孔HL31a～HL34a内壁的端部开始进行，也从绝缘层OL2后退且露出的绝缘层NL2、NL3的表面开始进行。
由此，不论绝缘层NL1～NL4自身的湿蚀刻特性，绝缘层NL1、NL4与绝缘层NL2、NL3相比后退量都更小。绝缘层NL2、NL3与绝缘层NL1、NL4相比都大幅后退。且，在绝缘层NL1、NL4彼此比较的情况下，高蚀刻率的绝缘层NL1比绝缘层NL4后退量更大。此外，在绝缘层NL2、NL3彼此比较的情况下，高蚀刻率的绝缘层NL3比绝缘层NL2后退量更大。
因而，绝缘层NL1～NL4的后退量按绝缘层NL4、绝缘层NL1、绝缘层NL2、绝缘层NL3的顺序慢慢变大。绝缘层NL4从接点孔HL31a～HL34a的中心轴后退例如距离D31。绝缘层NL1从接点孔HL31a～HL34a的中心轴后退例如比距离D31更长的距离D32。绝缘层NL2从接点孔HL31a～HL34a的中心轴后退例如比距离D32更长的距离D33。绝缘层NL3从接点孔HL31a～HL34a的中心轴后退例如比距离D33更长的距离D34。
如图23(a)所示，通过CVD法等，将绝缘层FL大致完全填充于接点孔HL31a～HL34a内。
如图23(b)所示，通过RIE法等主要使绝缘层FL贯通，形成例如半径为距离D31的接点孔HL31b～HL34b。此时，距接点孔HL31b～HL34b的中心轴处于距离D31以内的绝缘层OL1、OL3、OL4等都被去除。距接点孔HL31b～HL34b的中心轴处于距离D31的范围的外侧的绝缘层FL未被去除而残留。在接点孔HL31b～HL34b的内壁露出绝缘层NL4。
如图23(c)所示，通过CVD法等，将硅层等牺牲层SC31b～SC34b填充于接点孔HL31b～HL34b内，残留牺牲层SC31b并使接点孔HL32b～HL34b开讲。
如图24(a)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL4从露出于接点孔HL32b～HL34b内壁的部位后退特定距离。绝缘层NL4从接点孔HL32b～HL34b的中心轴后退例如距离D35。
如图24(b)所示，通过CVD法等，将绝缘层FL大致完全填充于接点孔HL32b～HL34b内。
如图24(c)所示，通过RIE法等主要使绝缘层FL贯通，形成例如半径为距离D32的接点孔HL32c～HL34c。此时，距接点孔HL32c～HL34c的中心轴处于距离D32以内的绝缘层OL1、OL3、OL4等都被去除。距接点孔HL32c～HL34c的中心轴处于距离D32的范围的外侧的绝缘层FL未被去除而残留。在接点孔HL32c～HL34c的内壁露出绝缘层NL1。
如图25(a)所示，通过CVD法等，将硅层等牺牲层SC32c～SC34c填充于接点孔HL32c～HL34c内，残留牺牲层SC31b、SC32c，并使接点孔HL33c、HL34c开口。
如图25(b)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL1从露出于接点孔HL32c、HL34c内壁的部位后退特定距离。绝缘层NL1从接点孔HL33c、HL34c的中心轴后退例如距离D35。
如图25(c)所示，通过CVD法等，将绝缘层FL大致完全填充于接点孔HL33c、HL34c内。
如图26(a)所示，通过RIE法等主要使绝缘层FL贯通，形成例如半径为距离D33的接点孔HL33d、HL34d。此时，距接点孔HL33d、HL34d的中心轴处于距离D33以内的绝缘层OL1～OL4等都被去除。距接点孔HL33d、HL34d的中心轴处于距离D33的范围的外侧的绝缘层FL未被去除而残留。在接点孔HL33d、HL34d的内壁露出绝缘层NL2。
如图26(b)所示，通过CVD法等，将硅层等牺牲层SC33d、SC34d填充于接点孔HL33d、HL34d内，残留牺牲层SC31b、SC32c、SC33d，并使接点孔HL34d开口。
如图26(c)所示，以例如热磷酸等湿蚀刻液浸渍衬底SUB，使绝缘层NL2从露出于接点孔HL34d内壁的部位后退特定距离。绝缘层NL2从接点孔HL34d的中心轴后退例如距离D35。
如图27(a)所示，通过CVD法等，将绝缘层FL大致完全填充于接点孔HL34d内。
如图27(b)所示，通过RIE法等主要使绝缘层FL贯通，形成例如半径为距离D34的接点孔HL34e。此时，距接点孔HL34e的中心轴处于距离D34以内的绝缘层OL1～OL4等都被去除。距接点孔HL34e的中心轴处于距离D34的范围的外侧的绝缘层FL未被去除而残留。绝缘层NL3露出于接点孔HL34e的内壁。
如图27(c)所示，在碱性水溶液浸渍衬底SUB，去除牺牲层SC31b、SC32c、SC33d，使接点孔HL31b、HL32c、HL33d开口。
如图28(a)所示，将钨等导电材料填充于接点孔HL31b、HL32c、HL33d、HL34e内。由此，形成半径为距离D31的接点插塞CC31、半径为距离D32的接点插塞CC32、半径为距离D33的接点插塞CC33、及半径为距离D34的接点插塞CC34。
形成沿X方向延伸，从包含绝缘层NL1～NL4的积层构造的最上层贯通到最下层并到达衬底SUB的沟道状的缝隙ST。
如图28(b)所示，经由缝隙ST去除绝缘层OL0～OL4间的绝缘层NL1～NL4。由此，在绝缘层OL1～OL4间产生间隙。
如图28(c)所示，经由缝隙ST将钨等导电材料填充于绝缘层OL0～OL4间所产生的间隙。由此，在绝缘层OL0～OL4间形成字线WL1～WL4。
如上所述，接点插塞CC31具有距离D31的直径。字线WL4从接点插塞CC31分开距离D31。字线WL1从接点插塞CC31分开距离D32。字线WL2从接点插塞CC31分开距离D33。字线WL3从接点插塞CC31分开距离D34。换句话说，字线WL4从接点插塞CC31的侧面分开距离D1’(＝0)。字线WL1～WL3从接点插塞CC31的侧面分开得比距离D1’(＝0)更大。由此，接点插塞CC31在接点插塞CC31的侧面连接于字线WL4。这样，接点插塞CC31连接于从衬底SUS侧数起第(4n+4)条字线WL。
如上所述，接点插塞CC32具有距离D32的直径。字线WL1从接点插塞CC32分开距离D32。字线WL2从接点插塞CC32分开距离D33。字线WL3从接点插塞CC32分开距离D34。字线WL4从接点插塞CC32分开距离D35。换句话说，字线WL1从接点插塞CC32的侧面分开距离D2’(＝0)。字线WL2～WL4从接点插塞CC32的侧面分开得比距离D2’(＝0)更大。由此，接点插塞CC32在接点插塞CC32的侧面连接于字线WL1。这样，接点插塞CC32连接于从衬底SUS侧数起第(4n+1)条字线WL。
如上所述，接点插塞CC33具有距离D33的直径。字线WL2从接点插塞CC33分开距离D33。字线WL3从接点插塞CC33分开距离D34。字线WL1、WL4从接点插塞CC33分开距离D35。换句话说，字线WL2从接点插塞CC33的侧面分开距离D3’(＝0)。字线WL1、WL3、WL4从接点插塞CC33的侧面分开得比距离D3’(＝0)更大。由此，接点插塞CC33在接点插塞CC33的侧面连接于字线WL2。这样，接点插塞CC33连接于从衬底SUS侧数起第(4n+2)条字线WL。
如上所述，接点插塞CC34具有距离D34的直径。字线WL3从接点插塞CC34分开距离D34。字线WL1、WL2、WL4从接点插塞CC34分开距离D35。换句话说，字线WL3从接点插塞CC34的侧面分开距离D4’(＝0)。字线WL1、WL2、WL4从接点插塞CC34的侧面分开得比距离D4’(＝0)更大。由此，接点插塞CC34在接点插塞CC34的侧面连接于字线WL3。这样，接点插塞CC34连接于从衬底SUS侧数起第(4n+3)条字线WL。
如以上这样，在字线WL的阶梯位置相等时，也就是各个接点插塞CC31～CC34的相同高度位置中，距离D31<D32<D33<D34，且接点插塞CC32的直径大于接点插塞CC31，接点插塞CC33的直径大于接点插塞CC32，接点插塞CC34的直径大于接点插塞CC33。
根据实施方式2的变化例的半导体存储装置，能够通过简单的制造方法，增加捆扎字线WL的组数。此外，能够通过对绝缘层OL、NL分别使用2种层而将例如字线WL捆扎为4个组，且能够以较少种类的层使捆扎字线WL的组数增加。
另外，在实施方式2的变化例的半导体存储装置中，也可通过与所述实施方式1的变化例1相当的顺序进行替换处理。
此外，在实施方式2的变化例的半导体存储装置中，也能够将4个接点插塞CC31～CC34配置在单元阵列区域内外。
[其它实施方式]
在所述实施方式1、2及它们的变化例等中，通过将蚀刻率特性不同的几种绝缘层NL湿蚀刻，而形成对接点插塞CC的连接构造，但不限于所述。在对字线直接使用金属层或多晶硅层等的情况下，也能够应用所述实施方式1、2及它们的变化例等的方法。在所述情况下，能够通过调整所述层的成膜条件，而获得蚀刻率特性不同的多种层。
在所述实施方式1、2及它们的变化例等中，包含字线驱动器等的周边电路能够与单元阵列区域CA并行配置在衬底SUB上。或者，不论所述实施方式1、2及它们的变化例等例子，也能够将包含导柱的单元阵列区域配置在衬底所配置的周边电路上，而非衬底的正上方。
虽已说明本发明的若干个实施方式，但所述实施方式是作为例子而提示的，并非意在限定发明的范围。所述新颖的实施方式可用其它各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。所述实施方式或它的变化包含在发明范围或主旨内，且包含在权利要求书所记载的发明与它均等的范围内。
[符号的说明]
1:半导体存储装置
CA:单元阵列区域
CC1～CC3，CC21～CC23，CC31～CC34:接点插塞
F1～F3:凸缘
MC:存储器单元
OL，NL:绝缘层
PL:导柱
SUB:衬底
WL:字线。

Claims (5)

1.一种半导体存储装置，其具备：
多个第1导电层，积层在衬底上；
多个第2导电层，分别积层在所述第1导电层之间；
导柱，在配置着所述多个第1导电层及所述多个第2导电层的区域中沿所述多个第1导电层及所述多个第2导电层的积层方向延伸，并在所述多个第1导电层及所述多个第2导电层的交叉部形成多个存储器单元；
第1接点插塞，在配置着所述多个第1导电层及所述多个第2导电层的区域中沿所述多个第1导电层及所述多个第2导电层的积层方向延伸，与所述多个第1导电层连接；及
第2接点插塞，在配置着所述多个第1导电层及所述多个第2导电层的区域中沿所述多个第1导电层及所述多个第2导电层的积层方向延伸，与所述多个第2导电层连接。
2.根据权利要求1所述的半导体存储装置，其中
所述多个第1导电层是从所述衬底侧数起第(3n+1)个(n为0以上的整数)导电层；
所述多个第2导电层是从所述衬底侧数起第(3n+2)个导电层。
3.根据权利要求1所述的半导体存储装置，其中
所述多个第1导电层是从所述衬底侧数起第(4n+1)个(n为0以上的整数)导电层；
所述多个第2导电层是从所述衬底侧数起第(4n+2)个导电层。
4.根据权利要求1到3中任一权利要求所述的半导体存储装置，其中
所述多个第1导电层介隔着距所述第1接点插塞的侧面有第1距离的第1突出部，连接于所述第1接点插塞；
所述多个第2导电层介隔着距所述第2接点插塞的侧面有比所述第1距离更长的第2距离的第2突出部，连接于所述第2接点插塞。
5.根据权利要求1到3中任一权利要求所述的半导体存储装置，其中
所述第1接点插塞在所述第1高度中具有第1直径，所述第2接点插塞在所述第1高度中具有大于所述第1直径的第2直径；
所述多个第1导电层与所述第1接点插塞的侧面相接，所述多个第2导电层与所述第2接点插塞的侧面相接。
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