CN115623787A - 集成组合件及形成集成组合件的方法 - Google Patents

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Abstract

本公开的实施例涉及集成组合件及形成集成组合件的方法。一些实施例包含一种具有交替的第一层级与第二层级的竖直堆叠的集成组合件。面板延伸穿过所述堆叠。所述第一层级具有邻近所述面板的近端区，并且具有比所述近端区更远离所述面板的远端区。所述远端区包含导电结构。所述导电结构具有第一厚度。所述近端区包含绝缘结构。所述绝缘结构具有与所述第一厚度至少约一样大的第二厚度。一些实施例包含形成集成组合件的方法。

Description

集成组合件及形成集成组合件的方法
技术领域
集成组合件(例如，集成NAND存储器)。形成集成组合件的方法。
背景技术
存储器提供用于电子系统的数据存储。快闪存储器是一种类型的存储器，并且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍地在固态驱动器中利用快闪存储器来代替常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够在新的通信协议变得标准化时支持新的通信协议，并且提供远程升级装置以增强特征的能力。
NAND可为快闪存储器的基本体系结构，并且可经配置以包括竖直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1展示现有技术装置1000的框图，现有技术装置1000包含具有布置成行及列的多个存储器单元1003以及存取线1004(例如，用以传导信号WL0到WLm的字线)及第一数据线1006(例如，用以传导信号BL0到BLn的位线)的存储器阵列1002。存取线1004及第一数据线1006可用以向存储器单元1003传递信息及从存储器单元1003传递信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定哪些存储器单元1003待被存取。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传递信息的值。I/O线1005上的信号DQ0到DQN可代表从存储器单元1003读取或待写入存储器单元1003的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待在存储器单元1003上执行的存储器操作，并利用控制线1020上的信号。装置1000可分别在第一供应线1030及第二供应线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017响应于信号CSEL1到CSELn以选择第一数据线1006及第二数据线1013上的信号，其可代表待从存储器单元1003读取或待编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号，以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，并且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，每一电荷存储装置串可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于三十二个层阶(例如，层阶0到层阶31)中的一者。相应串的电荷存储装置可共享公共沟道区，例如形成在半导体材料(例如，多晶硅)的相应支柱中的一个公共沟道区，电荷存储装置串围绕所述公共沟道区形成。在第二方向(X-X’)上，举例来说，多个串的十六个第一群组中的每一第一群组可包括例如共享多个(例如，三十二个)存取线(即“全局控制栅极(CG)线”，也称为字线(WL))的八个串。存取线中的每一者可耦合一层阶内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层阶)的电荷存储装置可在逻辑上分组成例如两个页面，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y’)上，举例来说，多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应一者耦合的十六个串。存储器块的大小可包括1,024个页面及总共约16MB(例如，16WL×32层阶×2位＝1,024页面/块，块大小＝1,024页面×16KB/页面＝16MB)。串、层阶、存取线、数据线、第一群组、第二群组及/或页面的数目可大于或小于图2中所展示的那些。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X’方向上的横截面图，其包含在关于图2描述的串的十六个第一群组中的一者中的十五个电荷存储装置串。存储器块300的多个串可被分组为多个子集310、320、330(例如，片块列)，例如片块列I、片块列J及片块列K，其中每一子集(例如，片块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一者耦合到多个(例如，三个)子SGD线342、344、346。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD同时耦合或切断对应部分块(例如，片块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，片块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS同时耦合或切断的对应部分块(例如，片块列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应层阶的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应一者耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它层阶中的电荷存储装置同时耦合或切断对应于相应部分块及/或层阶的电荷存储装置。对应于相应子集(例如，部分块)及相应层阶的电荷存储装置可包括电荷存储装置的“部分层阶”(例如，单个“片块”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374及376(例如，“片块源极”)中的对应一者，其中每一子源极耦合到相应电源。
替代地参考图4的示意图描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮栅材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如(举例来说)氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交处。电荷存储晶体管208代表用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间源极到漏极串联连接。每一源极选择装置210位于串206与源极选择线214的相交处，而每一漏极选择装置212位于串206与漏极选择线215相交处。选择装置210及212可为任何合适存取装置，并且在图4中用方框一般性地说明。
每一源极选择装置210的源极连接到公共源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。一列电荷存储晶体管208是耦合到给定位线228的NAND串206内的那些晶体管。一行电荷存储晶体管208是共同耦合到给定字线202的那些晶体管。
希望开发改进的NAND体系结构及用于制造NAND体系结构的改进方法。
发明内容
根据本公开的一个实施例，提供一种集成组合件。所述集成组合件包括交替的第一层级与第二层级的堆叠及延伸穿过所述堆叠的面板。所述第一层级具有邻近所述面板的近端区，并且具有比所述近端区更远离所述面板的远端区。所述远端区包括导电结构，其中所述导电结构具有第一厚度。所述近端区包括绝缘结构，其中所述绝缘结构具有与所述第一厚度至少约一样大的第二厚度。
根据本公开的另一实施例，提供一种集成组合件。所述集成组合件包括交替的空隙层级与无空隙层级的竖直堆叠；沟道材料支柱，其竖直延伸穿过所述堆叠；及面板，其竖直延伸穿过所述堆叠并且将第一存储器块区与第二存储器块区分离。所述无空隙层级具有邻近所述面板的近端区，并且具有比所述近端区更远离所述面板的远端区。所述远端区包括导电结构，其中所述导电结构具有第一竖直宽度。所述近端区包括绝缘结构，其中所述绝缘结构具有与所述第一竖直宽度至少约一样大的第二竖直宽度。
根据本公开的又一实施例，提供一种形成集成组合件的方法。所述包括：形成交替的第一层级与第二层级的堆叠；所述第一层级包括第一材料且所述第二层级包括第二材料；形成开口以延伸穿过所述堆叠；在所述开口内形成电荷存储材料、隧穿材料及沟道材料；形成狭缝以延伸穿过所述堆叠；将蚀刻剂流入所述狭缝中以移除所述第一材料并在所述第二层级之间留下第一空隙；在所述第一空隙内形成导电结构；所述导电结构具有邻近所述狭缝的近端端部；使所述近端端部凹入以沿所述第一层级形成邻近所述狭缝的空腔；在所述空腔内形成绝缘结构；所述绝缘结构在所述狭缝与所述导电结构的所述经凹入近端端部之间；移除所述第二材料以在所述导电结构之间留下第二空隙；及在所述狭缝内形成面板。
附图说明
图1展示具有带有存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X’方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5是集成组合件的区的示意性自顶向下视图。
图6及7是在用于形成实例NAND存储器阵列的实例方法的实例循序过程阶段处展示的集成组合件的区的示意性横截面侧视图。
图7A是图7的集成组合件的一部分的示意性自顶向下视图。图7的视图是沿图7A的线B-B，且图7A的视图是沿图7的线A-A。
图8是在图7的实例过程阶段之后的实例过程阶段处展示的图6的集成组合件的区的示意性横截面侧视图。
图8A是图8的集成组合件的一部分的示意性自顶向下视图。图8的视图是沿图8A的线B-B，且图8A的视图是沿图8的线A-A。
图9到12是在图8的实例循序过程阶段之后的实例循序过程阶段处展示的图6的集成组合件的区的示意性横截面侧视图。
图12A是在图12的过程阶段处的集成组合件的一部分的示意性自顶向下视图。
图13到15是在图12的实例循序过程阶段之后的实例循序过程阶段处展示的图6的集成组合件的区的示意性横截面侧视图。
图15A是图15的集成组合件的一部分的示意性自顶向下视图。图15的视图是沿图15A的线B-B，且图15A的视图是沿图15的线A-A。
图16到18是在用于形成实例NAND存储器阵列的实例方法的实例循序过程阶段处展示的图6的集成组合件的区的示意性横截面侧视图。图16的过程阶段可在图10的过程阶段之后。
图18A是图18的集成组合件的一部分的示意性自顶向下视图。图18的视图是沿图18A的线B-B，且图18A的视图是沿图18的线A-A。
具体实施方式
可期望在导电结构之间具有空隙以减少或甚至消除导电结构之间的电容耦合及/或其它串扰机制。一些实施例包含在导电结构之间具有空隙的集成组合件。一些实施例包含形成集成组合件的方法。参考图5到18描述实例实施例。
图5展示集成组合件10，其包括存储器阵列区100及邻近于存储器阵列区的另一区(外围区)102。组合件10可经配置以包含跨存储器阵列区100的存储器单元(例如，NAND存储器单元)。存储器单元可利用位线、字线等进行寻址。组合件10可包含到外围区102内的位线、字线等的连接。例如，可在外围区102内提供楼梯区(其也可称为阶梯区)并且用于提供将字线与适当驱动器电路系统耦合的连接。
参考图6，在制造存储器单元期间的实例过程阶段处展示集成组合件(集成结构、构造)10的存储器阵列区100。组合件10包含交替的第一层级14与第二层级16的竖直堆叠12。第一层级14包括第一材料60，且第二层级16包括第二材料62。第一及第二材料可包括任何合适组合物，并且相对于彼此具有不同的组合物。在一些实施例中，第一材料60可包括氮化硅，基本上由其组成或由其组成；且第二材料62可包括二氧化硅，基本上由其组成或由其组成。层级14及16可具有任何合适厚度；并且可彼此具有相同厚度，或者可相对于彼此具有不同厚度。在一些实施例中，层级14及16可具有在从约10纳米(nm)到约400nm的范围内的竖直厚度。在一些实施例中，层级14及16可具有在从约10nm到约50nm的范围内的竖直厚度。在一些实施例中，第一层级14及第二层级16可具有在从在约15nm到约40nm的范围内、在从在约15nm到约20nm的范围内的竖直厚度。在堆叠12内可存在任何合适数目个层级14及16。在一些实施例中，在堆叠内可存在多于10个层级，在堆叠内可存在多于50个层级，在堆叠内可存在多于100个层级等等。
堆叠12被展示由源极结构17支撑(形成在其上方)。
源极结构17可对应于参考图1到4描述的源极结构，并且可为线、扩大或任何其它合适配置。源极结构17可包括任何合适材料，并且在一些应用中可包括在含金属材料(例如，硅化钨)上方的导电掺杂半导体材料(例如，导电掺杂硅)。
源极结构17可由基座(未展示)支撑。基底可包括半导体材料；并且可例如包括单晶硅，基本上由其组成或由其组成。基底可被称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，所述半导电材料包含(但不限于)块状半导电材料(例如半导电晶片)(单独或在包括其它材料的组合件中)及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，其包含(但不限于)上述半导体衬底。
在堆叠12与源极结构17之间提供间隙。所述间隙用于指示可在堆叠12与源极结构17之间提供其它组件及材料。此类其它组件及材料可包括堆叠的额外层级、源极侧选择栅极(SGS)等。类似地，在堆叠上方提供间隙以指示堆叠可向上延伸超越所说明的堆叠区，并指示可在所说明的堆叠区上方提供其它组件及材料(例如，堆叠的额外层级、位线、漏极侧选择栅极(SGD)等)。
参考图7及7A，形成开口64以延伸穿过堆叠12。开口64可具有沿图7A的自顶向下视图的任何合适的形状，并且可为圆形(如所展示)、椭圆形、正方形或其它多边形等。
开口64可代表在图7及7A的过程阶段处形成的大量大体上等同开口。术语“大体上等同”意指在制造及测量的合理公差范围内等同。
在开口64内形成单元材料(存储器单元材料)34、36、42及44。
单元材料34是电荷阻挡材料。电荷阻挡材料34可包括任何合适组合物；并且在一些实施例中可包括氧氮化硅(SiON)及二氧化硅(SiO2)中的一或两者，基本上由其组成或由其组成。
材料36是电荷存储材料。电荷存储材料36可包括任何合适组合物。在一些实施例中，电荷存储材料36可包括一种或多种电荷俘获材料，例如，氮化硅、氮氧化硅、导电纳米点等中的一或多者。例如，在一些实施例中，电荷存储材料36可包括氮化硅，基本上由其组成或由其组成。
材料42是栅极电介质材料(即隧穿材料、电荷通道材料)。栅极电介质材料42可包括任何合适组合物。在一些实施例中，栅极电介质材料42可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。栅极电介质材料42可经带隙工程化以实现所需电性质，并且相应地可包括两种或更多种不同材料的组合。
材料44为沟道材料。沟道材料44包括半导体材料，并且可包括任何合适组合物或组合物的组合。例如，沟道材料44可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者；其中术语III/V半导体材料是指包括选自元素周期表的III及V族的元素的半导体材料(其中III及V族是旧命名法，且现在称为13及15族)。在一些实施例中，沟道材料44可包括硅，基本上由其组成或由其组成。
在所说明实施例中，绝缘材料46邻近沟道材料44形成，并且填充开口64的中央区。绝缘材料46可包括任何合适组合物，并且在一些实施例中可包括二氧化硅，基本上由其组成或由其组成。图7及7A的所说明实施例展示经配置为环绕绝缘材料46的环形环的沟道材料44。沟道材料的此配置可被视为包括中空沟道配置，这是因为绝缘材料46提供在环形环形状的沟道配置中的“中空”内。在其它实施例(未展示)中，沟道材料可经配置为实心支柱配置。
在图7的横截面图中，展示沟道材料44与源极结构17电耦合。此电耦合可通过任何合适配置来实现。例如，在一些实施例中，沟道材料44可直接接触源极结构17。
材料34、36、42、44及46可相对于彼此具有任何合适横向厚度。所说明实施例仅用于图解目的。在其它实施例中，各种材料34、36、42、44及46的相对厚度可能不同于图7及7A的所说明实施例。
材料34、36、42及44可被视为经配置为单元材料支柱18，其竖直延伸穿过堆叠12。在所展示实施例中，单元材料支柱18还包含绝缘材料46。
沟道材料44可被视为经配置为沟道材料支柱20，其竖直延伸穿过堆叠12，并且此类沟道材料支柱并入单元材料支柱18中。
所说明单元材料支柱18可被视为代表可在图7及7A的处理阶段处形成的大量大体上等同单元材料支柱18。例如，在一些实施例中，可能存在在图7及7A的处理阶段处形成的数百、数千、数十万、数百万、数亿等的单元材料支柱。
参考图8及8A，形成狭缝66以延伸穿过堆叠12。在一些实施例中，狭缝66可用于将存储器块区彼此分离。所说明狭缝66可代表在图8及8A的处理阶段处形成的大量大体上等同狭缝。
参考图9，移除第一材料60(图8)，其沿第一层级14(即，在第二层级16之间)留下空隙30，且随后用导电材料48及电介质材料28填充空隙30。
空隙30可称为第一空隙，并可通过相对于材料62及34选择性地移除材料60(图8)的任何合适工艺形成。在一些实施例中，此工艺可利用流入狭缝66中的蚀刻剂(例如，热磷酸)。
电介质材料28可为高k电介质材料，并且可被称为电介质势垒材料。术语“高k”意指电介质常数大于二氧化硅的电介质常数(即，大于约3.9)。在一些实施例中，高k电介质材料28可包括氧化铝(AlO)、氧化铪(HfO)、硅酸铪(HfSiO)、氧化锆(ZrO)及硅酸锆(ZrSiO)中的一或多者，基本上由其组成或由其组成；其中化学式指示主要组合物而非特定化学计量。高k电介质材料28可形成为任何合适厚度；并且在一些实施例中，可形成为在从约1nm到约5nm的范围内的厚度。
导电材料48可包括单个同质组合物，或可包括两个或更多个不同组合物的叠层。在所说明实施例中，在导电材料48内提供虚线以指示材料48可包括导电芯材料52及沿芯材料的外部外围的衬垫材料54。
导电芯材料52可包括任何合适的导电组合物；例如(举例来说)，各种金属(例如，钛、钨、钴、镍、铂、钌等)中、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电芯材料52可包括一或多种金属(例如，可包括钨)。
导电衬垫材料54可包括任何合适的导电组合物；例如(举例来说)，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电衬垫材料54可包含一或多种金属氮化物(例如，可包括氮化钛、氮化钨等)。
在一些实施例中，电介质势垒材料28可被视为沿导电衬垫材料54的外部外围。
在一些实施例中，图9的堆叠12可被视为包括交替的第一层级14与第二层级16，其中第一层级14包含导电材料48及电介质势垒材料28。导电材料48可被视为沿第一层级14经配置为导电结构22。一些导电结构22与邻近于狭缝66。此类结构可被视为具有沿狭缝66的近端端部23，并且具有与近端端部23相对的远端端部25。
参考图10，近端端部23经凹入以形成沿第一层级14的邻近狭缝66的空腔50。空腔可具有任何合适横向深度D，其包含例如在从约10nm到约20nm的范围内的横向深度。
参考图11，绝缘材料68形成在组合件10上方及狭缝66内。在所说明实施例中，绝缘材料部分填充狭缝以沿狭缝的竖直侧壁形成衬垫70。绝缘材料68还延伸到空腔50中并且填充此类空腔。
绝缘材料68可包括任何合适组合物，并且在一些实施例中可包括包含硅及氮的组合物。例如，绝缘材料68可包括氮化硅，基本上由其组成或由其组成。
参考图12，减薄衬垫70。图12A展示在图12的过程阶段处的组合件10的俯视图。所述组合件包括存储器阵列区100及外围区102。展示一对狭缝66行进穿过存储器阵列区100的所说明部分。在外围区102内以图解方式说明楼梯区104。绝缘材料68跨存储器阵列区100及外围区102延伸，并且展示为延伸到楼梯区104中。
参考图13，移除绝缘材料68的一部分使得绝缘材料不再位于存储器阵列区100的上表面上方。从狭缝66内移除一些绝缘材料，同时将绝缘材料68的剩余部分留在空腔50内作为绝缘结构72。绝缘结构72提供在狭缝66与导电结构22的经凹入近端端部23之间。
在所说明实施例中，导电结构22具有第一厚度(竖直尺寸)T1，且绝缘结构68具有第二竖直厚度(竖直尺寸)T2。第二竖直尺寸T2可与第一竖直尺寸T1至少约一样大。在一些实施例中，电介质势垒材料28可从层级14省略，并且在此类实施例中，绝缘结构72将具有与图13的所说明配置中的导电结构22相同的竖直尺寸。然而，在所展示实施例中，在层级14内提供电介质势垒材料28，并且此类层级可被视为具有总厚度T3，其涵盖导电结构22及电介质材料28。绝缘结构72的厚度T2可与总厚度T3至少约一样大。
绝缘结构72可具有任何合适形状，并且在所说明实施例中沿图13的横截面视图为矩形形状。
参考图14，移除第二材料62(图13)以沿层级16留下空隙74。空隙74可被视为在竖直相邻导电结构22之间以及在竖直相邻绝缘结构72之间。例如，在所说明实施例中，一对竖直相邻导电结构22被标记为22a及22b，并且空隙74中的一者被标记为74a并且被展示为提供在此类竖直相邻导电结构之间(即，形成在它们之间)。此外，一对竖直相邻绝缘结构72被标记为72a及72b，并且空隙74被展示为提供在此类竖直相邻绝缘结构之间。
空隙74可被称为第二空隙以将其与上文参考图9描述的第一空隙30区分开。
在一些实施例中，可通过使一种或多种合适蚀刻剂流入狭缝66来形成第二空隙74。
在图13及14的处理期间，绝缘材料68可保留在图12A的外围区102上方，并且可在图14的处理期间保护此外围区内的材料60不被移除。
参考图15及15A，在狭缝66内形成面板76。面板包括面板材料78。面板材料78可包含任何合适组合物，并且在一些实施例中可包括二氧化硅，基本上由其组成或由其组成。尽管面板76展示为包括单一同质材料，但在其它实施例中面板可包括两种或更多种不同材料的叠层。
面板76可在第一块区106与第二块区108之间划分支柱18。支柱18中的每一者可被视为与存储器单元(例如，NAND存储器单元)110的竖直堆叠相关联。因此，面板76的一侧上的存储器单元110可被视为在第一块区(存储器块区)106内，并且面板76的另一侧上的存储器单元110可被视为在第二块区(存储器块区)108内。块区106及108可类似于上文在本公开的“背景技术”章节中描述的存储器块(或存储器子块)。
在一些实施例中，图15的堆叠12可被视为包含交替的第一层级14与第二层级16，或者替代地包括与无空隙层级14交替的空隙层级16。无空隙层(第一层级)14可被视为具有邻近面板76的近端区80，并且具有比近端区更远离面板76的远端区82。远端区82包括导电结构22，且近端区80包括绝缘结构72。
在所说明实施例中，面板材料78部分延伸到空隙74中，并在竖直相邻绝缘结构72之间延伸。然而，面板材料没有足够远地延伸到空隙74中以位于竖直相邻导电结构22之间。在一些实施例中，图15的配置的优点是空隙74延伸导电结构22的全长，而不是使导电结构的一些部分邻近于来自面板76的绝缘材料78。因此，竖直相邻导电结构之间的电分离跨整个导电结构保持一致，而不是像在导电结构22与面板76之间缺少绝缘结构72的常规配置中可能发生的那样在与面板76相邻的区中发生变化。在一些方面中，与至少部分归因于面板材料78未侵入直接在导电结构22之间的区而缺少绝缘结构72的常规配置相比，竖直相邻导电结构22之间的气隙体积(空隙体积)在根据本文所描述的实施例中形成的配置中可能更大。与常规配置相比，由于至少部分地减少竖直邻近字线之间的串扰，经改进空隙体积可带来竖直邻近字线(其中字线为导电结构22)的经改进电性能。通过在导电结构22与面板76之间利用绝缘结构72可实现的另一优点是，相对于缺少绝缘结构72的配置，相对于从面板76的底部延伸到面板76的顶部的所有导电结构22，可实现额外均匀性。此均匀性可包含，例如，面板材料78穿透空隙74的程度，以及由面板76沿空隙区16提供的密封的相关联一致性。此外，与缺少绝缘结构的常规配置相比，绝缘结构72可提供面板材料78与无空隙层级14之间的经改进粘合。与常规配置相比，此可减少沿面板76与无空隙层级14的界面可能发生的开裂、弯曲及其它成问题的结构问题。
无空隙层级14可被视为是NAND配置的存储器单元层级(本文也称为字线层级)。NAND配置包含存储器单元串(即，NAND串)，串中的存储器单元的数目由竖直堆叠的层级14的数目确定。NAND串可包括任何合适数目个存储器单元层级。例如，NAND字符串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
NAND存储器单元110包括电介质势垒材料28、电荷阻挡材料34、电荷存储材料36、栅极电介质材料42及沟道材料44。所说明NAND存储器单元110形成竖直延伸的存储器单元串。此类串可代表在制造NAND存储器阵列期间形成的大量大体上等同NAND串(其中术语“大体上等同”意指在制造及测量的合理公差内等同)。
NAND存储器单元110中的每一者包含导电结构22内的控制栅极区90。控制栅极区90包括类似于上文参考图1到4描述的控制栅极。导电结构22还包括邻近于(靠近)控制栅极区90的区92。区92可被称为路由区(字线区)。
在操作中，电荷存储材料36可经配置以将信息存储在存储器单元110中。存储在个别存储器单元中的信息的值(其中术语“值”代表一个位或多个位)可基于存储在存储器单元的电荷存储区中的电荷量(例如，电子数目)。可至少部分基于施加到相关联栅极90的电压值及/或基于施加到沟道材料44的电压值来控制(例如，增加或减少)个别电荷存储区内的电荷量。
隧穿材料42形成存储器单元110的隧穿区。此类隧穿区可经配置以允许电荷(例如，电子)在电荷存储材料36与沟道材料44之间的期望迁移(例如，输运)。隧穿区可经配置(即，工程化)以实现选择标准，例如(举例来说)但不限于等效氧化物厚度(EOT)。EOT根据代表性物理厚度来量化隧穿区的电性质(例如，电容)。举例来说，EOT可被定义为理论二氧化硅层的厚度，所述理论二氧化硅层将需要具有与给定电介质相同的电容密度，而无需考虑泄漏电流及可靠性。
电荷阻挡材料34可提供阻止电荷从电荷存储材料36流向相关联栅极90的机制。
电介质势垒材料(高k材料)28可用于抑制电荷载流子从栅极90朝向电荷存储材料36的反向隧穿。在一些实施例中，电介质势垒材料28可被视为在存储器单元110内形成电介质势垒区。
一些实施例可包含额外处理以将绝缘结构72形成为比导电结构22大体上更厚(在竖直方向上更宽)。例如，图16展示可能在图10的过程阶段之后的过程阶段。空腔50的第一区可被视为是在图10的过程阶段处形成。在图10的过程阶段处，第二材料62的部分沿此类第一区暴露。第一区在图10的处理阶段处具有初始竖直宽度W1。在图16的过程阶段处，第二材料62的暴露部分竖直凹入以将竖直宽度延伸到宽度W2，这在竖直方向上加宽空腔50。
图17展示类似于图14的过程阶段但在图16的过程阶段之后的过程阶段。因此，形成绝缘结构72，其中此类绝缘结构包括绝缘材料68。绝缘结构72具有第二竖直厚度T2，且导电结构22具有第一竖直厚度T1。在图17的配置中，第二竖直厚度T2远大于第一竖直厚度T1。在一些实施例中，绝缘结构72的竖直厚度可比导电结构22的竖直厚度大至少约10％，比导电结构22的竖直厚度大至少约20％，等等。空隙74可在竖直相邻绝缘结构72(如所展示)之间延伸，或者相邻绝缘结构可彼此合并以形成邻近狭缝66的绝缘材料68的连续区。
图18及18A展示图17在类似于图15的过程阶段的过程阶段处的配置。图18及18A的配置包含在狭缝66内形成的面板76。面板76可将第一存储器块区106与第二存储器块区108分离。
上文论述的组合件及结构可在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可并入电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如(举例来说)照相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文描述的各种材料、物质、组合物等可通过现在已知或尚待开发任何合适方法形成，其包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用来描述具有绝缘电性质的材料。术语在本公开中被视为是同义词。在一些例子中术语“电介质”以及在其它例子中术语“绝缘”(或“电绝缘”)的利用可提供本公开内的语言变化，以简化所附权利要求书内的前置基础，并且不用以指示任何显著化学或电差异。
术语“电连接”及“电耦合”两者都可在本公开中利用。这些术语被视为同义词。在一些情况中利用一个术语而在其它情况中利用另一术语可为为了在本公开内提供语言变化，以简化所附权利要求书内的前置基础。
各个实施例在图式中的特定定向仅用于说明目的，并且在一些应用中，实施例可相对于所展示定向旋转。本文提供的描述以及所附的权利要求涉及具有各种特征之间的所描述关系的任何结构，而不管结构是处于图式的特定定向还是相对于此定向旋转。
为简化附图，除非另外指示，否则附图的横截面图仅展示横截面的平面内的特征，并且未展示横截面的平面后面的材料。
当一结构被称为在另一结构之上，如在另一结构“上”，“邻近”或“抵靠”另一结构时，其可直接在另一结构上或也可存在中间结构。相反，当一结构被称为如“直接在另一结构上”，“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“直接在...下方”、“直接在...上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如，层、材料等)可称为“竖直延伸”以指示所述结构从下伏基底(例如，衬底)大体上向上延伸。竖直延伸结构可相对于基底的上表面基本上正交地延伸，或不相对于基底的上表面基本上正交地延伸。
一些实施例包含具有交替的第一层级与第二层级的堆叠的集成组合件。面板延伸穿过所述堆叠。所述第一层级具有邻近所述面板的近端区，并且具有比所述近端区更远离所述面板的远端区。所述远端区包含导电结构。所述导电结构具有第一厚度。所述近端区包含绝缘结构。所述绝缘结构具有与所述第一厚度至少约一样大的第二厚度。
一些实施例包含一种集成组合件，其具有交替的空隙层级与无空隙层级的竖直堆叠。沟道材料柱延伸通过所述堆叠。面板延伸穿过所述堆叠并且将第一存储器块区与第二存储器块区分离。所述无空隙层级具有邻近所述面板的近端区，并且具有比所述近端区更远离所述面板的远端区。远端区包括导电结构，其中所述导电结构具有第一竖直宽度。所述近端区包括绝缘结构，其中所述绝缘结构具有与所述第一竖直宽度至少约一样大的第二竖直宽度。
一些实施例包含一种形成集成组合件的方法。形成交替的第一层级与第二层级的堆叠。所述第一层级包括第一材料且所述第二层级包括第二材料。形成开口以延伸穿过所述堆叠。在所述开口内形成电荷存储材料、隧穿材料及沟道材料。形成狭缝以延伸穿过所述堆叠。将蚀刻剂流入所述狭缝中以移除所述第一材料并在所述第二层级之间留下第一空隙。在所述第一空隙内形成导电结构。所述导电结构具有邻近所述狭缝的近端端部。使所述近端端部凹入以沿所述第一层级形成邻近所述狭缝的空腔。在所述空腔内形成绝缘结构。所述绝缘结构在所述狭缝与所述导电结构的所述经凹入近端端部之间。移除所述第二材料以在所述导电结构之间留下第二空隙。在所述狭缝内形成面板。
根据法规，本文公开的标的物已经用或多或少特定关于结构及方法特征的语言描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文公开的方式包括实例实施例。因此，权利要求书应按照字面上的措辞被赋予全部范围，并根据等效物原则进行适当解释。

Claims (32)

1.一种集成组合件，其包括：
交替的第一层级与第二层级的堆叠；
面板，其延伸穿过所述堆叠；及
所述第一层级具有邻近所述面板的近端区，并且具有比所述近端区更远离所述面板的远端区；所述远端区包括导电结构，其中所述导电结构具有第一厚度；所述近端区包括绝缘结构，其中所述绝缘结构具有与所述第一厚度至少约一样大的第二厚度。
2.根据权利要求1所述的集成组合件，其中所述面板将第一存储器块区与第二存储器块区分离。
3.根据权利要求1所述的集成组合件，其包括延伸穿过所述堆叠的沟道材料支柱。
4.根据权利要求1所述的集成组合件，其中所述第二层级包括所述第一层级的所述远端区之间的空隙区。
5.根据权利要求1所述的集成组合件，其中所述第二厚度大于所述第一厚度。
6.根据权利要求1所述的集成组合件，其中所述第二厚度比所述第一厚度大至少约10％。
7.根据权利要求1所述的集成组合件，其中所述第二厚度比所述第一厚度大至少约20％。
8.根据权利要求1所述的集成组合件，其中所述绝缘结构沿横截面为大体上矩形形状。
9.根据权利要求1所述的集成组合件，其中所述绝缘结构包括硅及氮。
10.根据权利要求1所述的集成组合件，其中所述绝缘结构包含氮化硅。
11.根据权利要求1所述的集成组合件，其中所述导电结构中的每一者包含含钨芯及沿所述含钨芯的外部外围的含金属氮化物衬垫。
12.根据权利要求11所述的集成组合件，其中所述第一层级中的每一者的所述远端区包含沿所述含金属氮化物衬垫的外部外围的电介质材料。
13.根据权利要求12所述的集成组合件，其中所述第一层级的所述远端区具有总厚度，所述总厚度涵盖所述导电结构及所述电介质材料。
14.根据权利要求13所述的集成组合件，其中所述绝缘结构的第二竖直宽度与所述远端区的所述总厚度至少约一样大。
15.根据权利要求13所述的集成组合件，其中所述电介质材料为高k材料。
16.一种集成组合件，其包括：
交替的空隙层级与无空隙层级的竖直堆叠；
沟道材料支柱，其竖直延伸穿过所述堆叠；
面板，其竖直延伸穿过所述堆叠并且将第一存储器块区与第二存储器块区分离；及
所述无空隙层级具有邻近所述面板的近端区，并且具有比所述近端区更远离所述面板的远端区；所述远端区包括导电结构，其中所述导电结构具有第一竖直宽度；所述近端区包括绝缘结构，其中所述绝缘结构具有与所述第一竖直宽度至少约一样大的第二竖直宽度。
17.根据权利要求16所述的集成组合件，其中所述第二竖直宽度大于所述第一竖直宽度。
18.根据权利要求16所述的集成组合件，其中所述绝缘结构包括氮化硅。
19.根据权利要求16所述的集成组合件，其中所述导电结构中的每一者包含含钨芯及沿所述含钨芯的外部外围的含金属氮化物衬垫。
20.根据权利要求19所述的集成组合件，其中所述无空隙层级中的每一者的所述远端区包含沿所述含金属氮化物衬垫的外部外围的电介质材料。
21.根据权利要求19所述的集成组合件，其中所述无空隙层级的所述远端区具有总竖直宽度，所述总竖直宽度涵盖所述导电结构及所述电介质材料。
22.根据权利要求21所述的集成组合件，其中所述绝缘结构的所述第二竖直宽度与所述远端区的所述总竖直宽度至少约一样大。
23.根据权利要求21所述的集成组合件，其中所述电介质材料为高k材料。
24.一种形成集成组合件的方法，其包括：
形成交替的第一层级与第二层级的堆叠；所述第一层级包括第一材料且所述第二层级包括第二材料；
形成开口以延伸穿过所述堆叠；
在所述开口内形成电荷存储材料、隧穿材料及沟道材料；
形成狭缝以延伸穿过所述堆叠；
将蚀刻剂流入所述狭缝中以移除所述第一材料并在所述第二层级之间留下第一空隙；
在所述第一空隙内形成导电结构；所述导电结构具有邻近所述狭缝的近端端部；
使所述近端端部凹入以沿所述第一层级形成邻近所述狭缝的空腔；
在所述空腔内形成绝缘结构；所述绝缘结构在所述狭缝与所述导电结构的所述经凹入近端端部之间；
移除所述第二材料以在所述导电结构之间留下第二空隙；及
在所述狭缝内形成面板。
25.根据权利要求24所述的方法，其中所述绝缘结构的所述形成包括：
在所述狭缝内形成绝缘材料，所述绝缘材料延伸到所述空腔中并且沿所述狭缝的侧壁形成衬垫；及
从所述狭缝内移除所述绝缘材料中的一些，同时将所述绝缘材料留在所述空腔内作为所述绝缘结构。
26.根据权利要求25所述的方法，其中所述第二空隙形成在集成组合件的存储器区内；其中所述集成组合件包含在所述存储器区外围的另一区；其中所述堆叠跨所述存储器区及所述另一区延伸；且其中所述绝缘材料经形成以在所述衬垫的所述形成期间跨所述另一区延伸，并且在所述第二空隙在所述存储器区内的所述形成期间保留在所述另一区上方。
27.根据权利要求26所述的方法，其中所述绝缘材料在所述存储器区内的所述第二空隙的所述形成期间保留在所述另一区上方妨碍从所述另一区内移除所述第二材料。
28.根据权利要求24所述的方法，其中所述面板将第一存储器块区与第二存储器块区分离。
29.根据权利要求24所述的方法，其中所述空腔经形成以在竖直方向上比所述导电结构更宽。
30.根据权利要求29所述的方法，其中所述空腔的所述形成包括：
通过所述导电结构的所述近端端部的所述凹入来形成所述空腔的第一区，所述第二材料的经暴露部分邻近所述第一区，所述第一区具有初始竖直宽度；及
使所述第二材料的所述经暴露部分凹入以在竖直方向上加宽所述空腔超越所述初始竖直宽度。
31.根据权利要求24所述的方法，其中所述绝缘结构包括氮化硅。
32.根据权利要求24所述的方法，其中所述第一材料包括氮化硅且所述第二材料包括二氧化硅。
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KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US11101289B1 (en) * 2020-02-19 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11792986B2 (en) * 2021-04-19 2023-10-17 Sandisk Technologies Llc Dual sacrificial material replacement process for a three-dimensional memory device and structure formed by the same
US20220406793A1 (en) * 2021-06-18 2022-12-22 Sandisk Technologies Llc Three-dimensional memory device and method of making thereof using double pitch word line formation

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