CN112992912A - 包含堆叠存储器层面的集成组合件及集成组合件形成方法 - Google Patents

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CN112992912A CN202011359112.8A CN202011359112A CN112992912A CN 112992912 A CN112992912 A CN 112992912A CN 202011359112 A CN202011359112 A CN 202011359112A CN 112992912 A CN112992912 A CN 112992912A
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Abstract

本申请案涉及包含堆叠存储器层面的集成组合件及集成组合件形成方法。一些实施例包含一种集成组合件，其具有：第一层面，其具有第一存储器单元；及第二层面，其具有第二存储器单元。所述第一存储器单元具有包含竖直地在第二导电材料的水平延伸条之间的第一导电材料的第一控制栅极区。所述第二存储器单元具有包含沿第三导电材料的外表面的第四导电材料的第二控制栅极区。柱穿过所述第一层面及所述第二层面。所述柱包含横向环绕沟道材料的电介质势垒材料。所述第一材料及所述第四材料直接抵靠所述电介质势垒材料。一些实施例包含形成集成组合件的方法。

Description

包含堆叠存储器层面的集成组合件及集成组合件形成方法
技术领域
包含堆叠存储器层面的集成组合件，以及集成组合件形成方法。
背景技术
存储器提供用于电子系统的数据存储。快闪存储器是一种类型的存储器，并且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍地利用固态驱动器中的快闪存储器来代替常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够在新的通信协议被标准化时支持新的通信协议，并且提供远程升级装置以增强特征的能力。
NAND可为快闪存储器的基本架构，并且可经配置以包括垂直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1展示现有技术装置1000的框图，现有技术装置1000包含具有布置在行及列中的多个存储器单元1003以及存取线1004(例如，用以传导信号WL0到WLm的字线)及第一数据线1006(例如，用以传导信号BL0到BLn的位线)的存储器阵列1002。存取线1004及第一数据线1006可用以向存储器单元1003传递信息及从存储器单元1003传递信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定哪些存储器单元1003将被存取。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传递信息的值。I/O线1005上的信号DQ0到DQN可代表从存储器单元1003读取或待写入存储器单元1003的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，并利用控制线1020上的信号。装置1000可分别在第一供应线1030及第二供应线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017响应于信号CSEL1到CSELn以选择第一数据线1006及第二数据线1013上的信号，其可代表待从存储器单元1003读取或待编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号，以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，并且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，每一电荷存储装置串可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每一电荷存储装置对应于三十二个层级(例如，层级0到层级31)中的一者。相应串的电荷存储装置可共享公共沟道区，例如形成在半导体材料(例如，多晶硅)的相应柱中的一个公共沟道区，电荷存储装置串围绕所述公共沟道区形成。在第二方向(X-X’)上，举例来说，多个串的十六个第一群组中的每一第一组可包括例如共享多个(例如，三十二个)存取线(即“全局控制栅极(CG)线”，也称为字线(WL))的八个串。存取线中的每一者可在层级内耦合电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层级)的电荷存储装置可在逻辑上分组成例如两个页面，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y’)上，举例来说，多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应一者耦合的十六个串。存储器块的大小可包括1,024个页面，且总共约16MB(例如，16WL×32层×2位＝1,024页面/块，块大小＝1,024页面×16KB/页面＝16MB)。串、层级、存取线、数据线、第一群组、第二群组及/或页面的数目可大于或小于图2中所展示的那些。
图3展示在X-X’方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，其包含在关于图2描述的十六个第一串群组中的一者中的十五个电荷存储装置串。存储器块300的多个串可被分组为多个子集310、320、330(例如，瓦片列)，例如瓦片列I、瓦片列j及瓦片列K，其中每一子集(例如，瓦片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一者耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，瓦片列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块中的那些同时耦合或切断对应部分块(例如，瓦片列)串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGD驱动器322、324、326中的对应一者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，瓦片列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块中的那些同时耦合或切断对应部分块(例如，瓦片列)串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应层级的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应一者耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它层级中的那些同时耦合或切断对应于相应部分块及/或层级的电荷存储装置。对应于相应子集(例如，部分块)及相应层级的电荷存储装置可包括电荷存储装置的“部分层级”(例如，单个“瓦片”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374及376(例如，“瓦片源极”)中的对应一者，其中每一子源极耦合到相应电源。
替代地参考图4的示意图描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮栅材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如(举例来说)氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202及串206的相交处。电荷存储晶体管208代表用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间源极到漏极串联连接。每一源极选择装置210位于串206及源极选择线214的相交处，而每一漏极选择装置212位于串206及漏极选择线215相交处。选择装置210及212可为任何合适存取装置，并且在图1中用方框概括地说明。
每一源极选择装置210的源极连接到公共源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。
存储器可被制造在层面中，并且两个或更多个层面可彼此上下堆叠。层面中的每一者的沟道区可包括沟道材料柱，并且可希望耦合堆叠层面的沟道材料柱。将希望开发制造堆叠存储器层面的改进方法，并且具体来说开发耦合堆叠存储器层面的沟道材料柱的改进方法。
发明内容
根据本申请案的方面，提供一种形成组合件的方法。所述方法包括：形成第一层面，其具有交替的第一及第二层级的第一堆叠，且具有延伸通过所述第一堆叠的区；第一材料在所述第一层级内且在所述区内；第二材料在所述第二层级内；所述第一材料是导电材料，且所述第二材料是绝缘材料；在所述第一层面上方形成层面间结构；所述层面间结构包括层面间材料；在所述层面间结构上方形成第二层面；所述第二层面具有交替的第三及第四层级的第二堆叠；所述第三及第四层级分别包括第三及第四材料；所述第四材料是绝缘材料；形成开口，所述开口延伸通过所述第二堆叠及所述层面间结构，并延伸到所述区；及用相对于所述第三及第四材料对所述第一材料具有选择性的蚀刻从所述区去除所述第一材料。
根据本申请案的另一方面，提供一种集成组合件。所述集成组合件包括：第一层面，其具有布置在彼此上下安置的第一层级中的第一存储器单元；所述第一层面具有第一内横向边缘；第二层面，其在所述第一层面上方；所述第二层面具有布置在彼此上下安置的第二层级中的第二存储器单元；所述第二层面具有第二内横向边缘；层面间结构，其在所述第一层面与所述第二层面之间；所述层面间结构具有具第三内横向边缘的层面间材料，所述第三内横向边缘相对于所述第一及第二内横向边缘横向偏移以在所述第一层面与所述第二层面之间留下腔；及柱，所述柱穿过所述第一及第二层面及所述层面间结构；所述柱包括沟道材料、隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料。
根据本申请案的又一方面，提供一种集成组合件。所述集成组合件包括：第一层面，其具有布置在彼此上下安置的第一层级中的第一存储器单元；所述第一存储器单元具有包括竖直地在第二导电材料的水平延伸条之间的第一导电材料的第一控制栅极区，其中所述第二导电材料在成分上与所述第一导电材料不同；所述第一控制栅极区具有包括所述第一导电材料及所述第二导电材料的第一端子边缘；层面间结构，其在所述第一层面上方；第二层面，其在所述层面间结构上方；所述第二层面具有布置在彼此上下安置的第二层级中的第二存储器单元；所述第二存储器单元具有包括第三导电材料及沿所述第三导电材料的外表面的第四导电材料的第二控制栅极区，其中所述第四导电材料在成分上与所述第三导电材料不同；所述第二控制栅极区具有包括仅所述第四导电材料的第二端子边缘；及柱，所述柱穿过所述第一及第二层面及所述层面间结构；所述柱包括沟道材料、隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料；所述电介质势垒材料横向环绕所述沟道材料、所述隧穿材料、所述电荷存储材料及所述电荷阻挡材料；所述第一及第二端子边缘直接抵靠所述电介质势垒材料。
附图说明
图1展示具有具存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示以3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。
图3展示在X-X’方向上的图2的现有技术3D NAND存储器装置的横截面图。
图4是现有技术的NAND存储器阵列的示意图。
图5到8是在用于形成实例结构的实例方法的实例过程阶段处的集成组合件的区的示意性横截面侧视图。
图8A是沿图8的线A-A的图8的集成组合件的区的示意性俯视图。
图8B是图8的集成组合件的垂直偏移区的示意性三维图。
图9及10是在跟随图8的过程阶段的实例循序过程阶段处的图5的实例集成组合件的区的示意性横截面侧视图。图10的过程阶段展示实例多层面存储器装置的区。
图10A是沿图10的线A-A的图10的集成组合件的区的示意性俯视图。
图11及12在跟随图6的过程阶段的实例循序过程阶段处的图5的实例集成组合件的示意性横截面侧视图。图11的过程阶段可替代图7的过程阶段。图12的过程阶段展示实例多层面存储器装置的区。
图13到17是在用于形成实例结构的实例方法的实例过程阶段处的集成组合件的区的示意性横截面侧视图。图17的过程阶段展示实例多层面存储器装置的区。
图18是实例封装的示意性俯视图。
具体实施方式
一些实施例包含以下方法：使用下层面的连续导电材料的一些区作为存储器装置的字线(路由结构)，以及使用下层面的连续导电材料的其它区作为牺牲材料，所述牺牲材料被去除以形成穿过下层面的开口。在存储器装置的存储器单元的制造期间，可在开口内形成一或多种存储器单元材料(例如，沟道材料、电荷存储材料等)。可在下层面上方形成上层面以形成多层面存储器装置。穿过下层面形成的开口可从穿过上层面形成的开口延伸。层面间材料可提供在上层面与下层面之间。层面间材料可为“软的”，并且具体来说与上及下层面的其它材料相比可相对容易地蚀刻。一些实施例包含利用上文描述的方法形成的集成组合件(例如，多层面存储器装置)。参考图5到18描述实例实施例。
参考图5，组合件10包含具有交替的第一层级16及第二层级18的第一堆叠14的第一层面12。堆叠14的所说明区仅仅是堆叠的部分区，并且应理解，堆叠可包括比所说明数目个层级16及18更多的层级16及18。
第一层级16包含第一导电材料20及第二导电材料22。导电材料20及22相对于彼此具有不同成分。在一些实施例中，导电材料20及22可为含金属的材料。第一导电材料20可由一或多种金属(例如，钛、钨、钴、镍、铂、钌等中的一或多者)组成或基本上由其组成。第二导电材料可包括一或多种含金属的成分(例如，金属锗化物、金属硅化物、金属氮化物、金属碳化物、金属硼化物等中的一或多者)，基本由其组成或由其组成。在一些实施例中，第一导电材料20可由钨(W)组成或基本上由其组成；且第二导电材料22可包括氮化钛(TiN)、氮化钨(WN)及氮化钽(TaN)中的一或多者，基本由其组成或由其组成，其中化学式指示主要组分而不是特定化学计量比。
在一些实施例中，第二导电材料22可被认为经配置为第一层级16内的水平延伸条24。
第二层级18包括绝缘材料26。绝缘材料26可包括任何合适成分；并且在一些实施中可包括二氧化硅，基本上由其组成或由其组成。二氧化硅可具有约3.9的介电常数，并且因此可具有与相对高质量二氧化硅相关联的一般密度。
在一些实施例中，材料20及26可分别被称为第一及第二材料；此类第一及第二材料分别与第一层级16及第二层级18相关联。
在一些实施例中，第一层级16可被认为对应于导电层阶，并且第二层级18可被认为对应于绝缘层阶；其中导电层阶及绝缘层阶在堆叠14内彼此交替。在所说明实施例中，导电层阶16中的每一者包括两种导电材料20及22。在其它实施例中，导电层阶中的每一者可仅包括单一导电材料(例如，仅材料20)或可包括多于两种导电材料。
层面12具有完全延伸通过第一层级16及第二层级18的堆叠14的区28。第一导电材料20填充此区28。
所说明层面12可用任何合适处理形成。在一些实施例中，材料20、22及26可沉积为彼此上下堆叠的层。此沉积可包括例如原子层沉积(ALD)、化学气相沉积(CVD)及物理气相沉积(PVD)中的一或多者。随后，开口可穿过层形成并填充有导电材料20以形成穿过层面12的所说明导电区28。
层面12可由半导体衬底(基底)支撑。为简化图，在本发明的图式中未展示半导体衬底。半导体衬底可包括任何合适半导体成分；并且在一些实施例中可包括单晶硅。
参考图6，在第一层面(下层面)14上方形成层面间结构30，并且在层面间结构上方形成第二层面(上层面)32。
第二层面32包括交替的第三层级36及第四层级38的第二堆叠34。堆叠34的所说明区仅仅是堆叠的部分区，并且应理解，堆叠可包括多于所说明数目个层级36及38层的级36及38。
第三层级36及第四层级38分别包括第三材料40及第四材料42。第三及第四材料的成分相对于彼此不同。
第四材料42是绝缘材料，并且在一些实施例中可包括与第一堆叠14的绝缘材料26相同的成分。因此，在一些实施例中，第四材料42可包括具有约3.9的介电常数的二氧化硅。
第三材料40可为牺牲材料，并且可包括任何合适成分。在一些实施例中，第三材料40可包括氮化硅(SiN)，基本由其组成或由其组成，其中化学式指示主要组分而不是特定化学计量。
层面间结构30包括在第二层面间材料46上方的第一层面间材料44。
在一些实施例中，第一层面间材料44可为相对“软”的材料，这意味着相对于第二堆叠34的材料40及42，第一层面间材料44可相对容易地选择性地蚀刻。第一层面间材料44可包括例如二氧化硅，其在暴露于暴露于含氢氟酸的蚀刻剂时比材料42的二氧化硅更快地蚀刻。在一些实施例中，层面间材料44可包括具有比材料42的二氧化硅更低的密度的二氧化硅(例如，层面间材料44可为多孔二氧化硅)。额外地或替代地，可在层面间材料44的二氧化硅内提供一或多种掺杂剂以增大此二氧化硅的蚀刻速率。合适掺杂剂可包含例如碳、硼及磷中的一或多者。
第二层面间材料46可为相对“硬”的材料，这意味着材料46可用作用以冲穿堆叠34的材料40及42的蚀刻的蚀刻停止件。在一些实施例中，第二层面间材料46可包括氧化铝(AlO)，基本上由其组成或由其组成，其中化学式指示主要组分而不是特定化学计量比。
参考图7，开口48穿过第二堆叠34以及穿过第一层面间材料44形成。开口48停止在第二层面间材料46(即，蚀刻停止材料)上。
开口48可用任何合适方法来图案化。例如，在一些实施例中，可利用光刻图案化的光致抗蚀剂掩模(未展示)来界定开口48的位置，并且然后可用一或多个合适蚀刻来形成开口48。用以形成开口48的刻蚀可利用氢氟酸穿透层阶36的二氧化硅42，并且利用磷酸来穿透层阶38的氮化硅40。氢氟酸也可用以穿透层面间材料44的二氧化硅。
在所说明实施例中，层面间材料44凹入以形成在第二层面32下方延伸的腔50。此凹入可归因于材料44比堆叠32的材料“更软”(即，更容易被蚀刻)。
参考图8，开口48延伸通过第二层面间材料46到包括导电材料20的区28(图7)，且然后被蚀刻穿过导电材料20。因此，开口48经形成以延伸通过第一层面12及第二层面32，以及通过第一层面与第二层面之间的层面间结构30。
在其中第二层面间材料46包括氧化铝的实施例中，可使用利用磷酸的蚀刻使开口48延伸通过此第二层面间材料。
在一些实施例中，利用图7的区28内的钨可为有利的，这是因为相对于含氧化硅的材料26及40以及含氮化硅的材料42可容易地选择性地去除钨(此可例如使用利用硝酸(HNO3)的蚀刻来实现)。开口48具有穿过层面12及32的相对笔直的垂直侧壁，而不是具有锥形侧壁。相对于用常规处理形成的架构，此可能是有利的，因为此类架构通常具有类似于开口48的开口的锥形侧壁，这在随后在此类开口内形成材料时可能导致问题。
在所展示实施例中，当开口48穿过第二层面间材料46及通过第一堆叠14时，腔50在第一层面32下方延伸。在一些实施例中，第一层面间材料44可认为是从邻近开口28的层面间结构30的横向区去除，以在第二层面32下方横向地延伸腔。去除第一层面间材料44以延伸腔50可在用以穿过材料46的蚀刻期间及/或在用以从区28去除材料20的蚀刻期间发生。
图8A展示沿图8的线A-A的俯视图并且展示当从上方观察时开口48具有闭合形状。在所说明实施例中，当从上方观察时，开口48是圆形的。在其它实施例中，当从上方观察时，开口可具有其它合适闭合形状(例如，椭圆形、矩形等)。
图8B示意性地说明在图8中标记为X、Y及Z的区处穿过材料40、44及20的开口48的区。区Z在第一层面12内，区X在第二层面32内，且区Y在层面间区30内。图8B的视图进一步说明腔50延伸到第一层面12与第二层面32之间的区中。
开口48可代表在图8的处理阶段处穿过层面12及32形成的大量大体上等同开口；术语“大体上等同”意指在合理的制造及测量公差内等同。
参考图9，电介质势垒材料60在开口48内形成，电荷阻挡材料58横向邻近电介质势垒材料60形成，电荷存储材料56横向邻近电荷阻挡材料58形成，隧穿(电介质材料、栅极电介质材料)54横向邻近电荷存储材料56形成，且沟道材料52横向邻近隧穿材料54形成。材料52、54、56、58及60可称为存储器单元材料。
沟道材料52可包括任何合适成分；并且在一些实施例中可包括以下中的一或多者，基本上由其组成或由其组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等；其中术语III/V半导体材料是指包括选自元素周期表的III及V族的元素的半导体材料(其中III及V族是旧命名法，且现在称为13及15族)。在一些实例实施例中，沟道材料52可包括适当掺杂的硅，基本上由其组成或由其组成。
在所说明实施例中，沟道材料经配置为环绕绝缘材料62(例如，二氧化硅)的环形环。沟道材料的此配置可被认为对应于“空心”沟道配置(或作为空心沟道材料柱)，其中电介质材料62被提供在沟道材料配置的“空心”内。在其它实施例中，沟道材料可经配置以实心柱，而不是经配置为所说明空心柱。
隧穿材料54可包括任何合适成分；并且在一些实施例中可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。
电荷存储材料56可包括任何合适成分；并且在一些实施例中可包括电荷捕获材料；例如(举例来说)，氮化硅、氮氧化硅、导电纳米点中的一或多者。
电荷阻挡材料58可包括任何合适成分；在一些实施例中，可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。
电介质势垒材料60可包括任何合适成分；并且在一些实施例中可包括氧化铝、氧化铪、氧化锆等中的一或多者。
存储器单元材料52、54、56、58及60可被认为经配置为穿过第一层面12及第二层面32的柱61。此柱可代表可在图9的过程阶段处形成的多个大体上等同柱。
沟道材料52可与类似于上文参考图1到4描述的源极结构的导电源极结构(源极线或源极板)耦合。在一些实施例中，此源极结构可在层面12下方。源极结构可由层面12包括，或可在层面12下方的另一层面内。
在图9的所说明实施例中，若干存储器单元材料52、54、56、58及60延伸到腔50中。具体来说，电介质势垒材料60、电荷阻挡材料58及电荷存储材料56延伸到腔50内。在其它实施例中，额外存储器单元材料可延伸到腔50中，或更少存储器单元材料可延伸到腔50中。
参考图10，从第三层级38去除第三材料40(图9)，并用导电区64代替。第三材料48可用任何合适处理来去除，且在一些实施例中可使用利用磷酸的蚀刻来去除。可利用在横向邻近存储器单元材料52、54、56、58及60的柱61的区中穿过第二层面32提供的狭缝(未展示)来去除第三材料。
导电区64包括第五材料66及沿第五材料的外周延伸的第六材料68。
在一些实施例中，第五材料66可包括与第一材料20相同的成分。例如，材料20及66两者都可包括钨，基本上由其组成或由其组成。
在一些实施例中，第六材料68可包括与第二材料22相同的成分。例如，材料22及68两者都可包括氮化钛、氮化钨及氮化钽，基本上由其组成或由其组成。
在图10的处理阶段处，层级36及38可分别称为导电层阶及绝缘层阶；其中导电层阶及绝缘层阶在上层面32的堆叠34内彼此交替。在所说明实施例中，导电层阶36中的每一者包括两种导电材料66及68。在其它实施例中，导电层阶中的每一者可仅包括单一导电材料，或可包括多于两种导电材料。
第一存储器70单元在第一层面12的第一堆叠14内。第一存储器单元包含第一层级16的导电材料20及22的区段，并且还包含存储器单元材料52、54、56、58及60的区段。
第二存储器单元72在第二层面32的第二堆叠34内。第二存储器单元包含第三层级36的导电材料66及68的区段，并且还包含存储器单元材料52、54、56、58及60的区段。
存储器单元70及72可适合于用在类似于上文参考图1到4描述的存储器阵列的NAND存储器阵列(装置、架构)中。图10的组合件10可被认为是存储器装置的实例配置。
在操作中，电荷存储材料56可经配置以将信息存储在存储器单元70及72中。存储在个别存储器单元70或72中的信息的值(其中术语“值”代表一个位或多个位)可基于存储在电荷存储区中的电荷量(例如，电子数目)。可至少部分基于施加到相关联控制栅极的电压值及/或基于施加到相关联沟道材料的电压值来控制(例如，增加或减少)个别电荷存储区内的电荷量。隧穿材料54可经配置以允许电荷(例如，电子)在电荷存储材料56与沟道材料52之间的期望隧穿(例如，输运)。隧穿材料可经配置(即，工程化)以实现所选择标准，例如(举例来说)但不限于等效氧化物厚度(EOT)。EOT根据代表性物理厚度来量化隧穿材料的电性质(例如，电容)。举例来说，EOT可被定义为理论二氧化硅层的厚度，所述理论二氧化硅层将需要具有与给定电介质(例如，隧穿材料54)相同的电容密度，而无需考虑泄漏电流及可靠性。电荷阻挡材料58可提供阻止电荷从电荷存储材料流向控制栅极的机制。可利用电介质势垒材料60来抑制电子从控制栅极朝向电荷存储材料的反向隧穿。
存储器单元70在第一层面12内彼此竖直地上下堆叠。竖直堆叠的存储器单元70的数目可为任何合适数目；且在一些实施例中可为8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。类似地，存储器单元72在第二层面32内彼此竖直地上下堆叠，并且竖直堆叠的存储器单元72的数目可为任何合适数目。
在所展示实施例中，第二存储器单元72垂直堆叠在第一存储器单元70上方。
分别在存储器单元70及72内利用的导电层级16及36的区段可被认为是存储器单元的控制栅区。在一些实施例中，在存储器单元70内利用的导电层级16的区段可被称为第一控制栅区74，并且在第二存储器单元72内利用的导电层36的区段可被称为第二控制栅极区76。
在所说明实施例中，第一控制栅极区74包括垂直地在第二导电材料22的水平延伸条24之间的第一导电材料20。第一控制栅极区74具有直接抵靠电介质势垒材料60的端子边缘78；且此类端子边缘包括第一导电材料20及第二导电材料22两者。
第二控制栅极区76包括沿导电材料66的外表面的导电材料66(其可称为第三导电材料)及导电材料68(可称为第四导电材料)。第二控制栅极区具有直接抵靠电介质势垒材料60的端子边缘80；且此类端子边缘仅包括第四导电材料68。
第二存储器单元72类似于第一存储器单元70，但归因于第一控制栅极区74与第二控制栅极区76之间的差异而与第一存储器单元不同。
图10的配置可被认为是包括垂直堆叠存储器单元70及72的多层面存储器装置。所说明存储器单元可由NAND串组成，并且此NAND串可代表在图10的处理阶段处形成以组装类似于上文参考图1到4描述的架构的NAND架构的大量大体上等同NAND串。
图10A展示沿图10的线A-A的俯视图，并且展示沿柱61布置为同心圆柱体的存储器单元材料52、54、56、58及60。
在一些实施例中，第一层面12可被认为包括沿柱61的侧壁的第一内横向边缘82，且第二层面32可被认为包括沿柱61的侧壁的第二内横向边缘84。层面间结构30可被认为包括相对于第一及第二横向边缘横向偏移的第三内横向边缘86；且其沿腔50。第三横向边缘86与第一层面间材料44相关联，并且具体来说对应于其中第一材料44与电介质势垒材料60介接的边缘。
在所展示实施例中，第二层面间材料46可被认为包括第四横向边缘88。第四横向边缘88相对于第一横向边缘82及第二横向边缘84大体上不横向偏移；其中术语“大体上”指示在合理的制造及测量公差内。
在一些实施例中，可通过调整层面间结构30的各种材料及用以形成开口48的蚀刻条件来避免腔50(图7及8)。图11展示类似于图8的过程阶段的过程阶段，但其中开口48具有大体上笔直垂直侧壁，而不是包括腔50。
图11的配置可进行类似于上文参考图9及10描述的处理的处理以形成类似于上文参考图10描述的多层面配置的多层面配置。例如，图12将组合件10展示为类似于上文参考图10描述的多层面存储器装置的多层存储器装置。
在一些实施例中，图5的导电材料20可在形成蚀刻停止材料46之前凹入区28内。此可改进穿过区28的蚀刻停止材料46及导电材料20的后续蚀刻。图13展示可跟随图5的过程阶段的过程阶段。导电材料20在区28的顶部处凹入，并且随后蚀刻停止材料46跨越上层级16及跨越区28的导电材料20形成。
参考图14，在蚀刻停止材料46上方形成层面间材料44以形成层面间结构30，且接着在层面间结构30上方形成第二层面32。
参考图15，开口48经形成以延伸通过上层面32并通过层面间材料44；其中开口48停止在蚀刻停止材料46上。
参考图16，开口48延伸通过蚀刻停止材料46并通过区28的导电材料20(图15)。
参考图17，将存储器单元材料52、54、56、58及60提供在开口48内以形成柱61。随后，用导电材料66及68替换材料40(图16)以形成类似于上文参考图10描述的存储器装置的存储器装置。
图10、12及17的存储器装置配置可将并入半导体封装中。如图18中所展示的实例半导体封装件90。封装90可包括在半导体裸片92上方的囊封材料。半导体裸片可包括根据上文描述的实施例形成的存储器装置配置。裸片92以虚线(即，幻像)视图展示，以指示裸片可能在其它材料下方。封装90可包含用于将裸片92的电路系统与封装90外部的电路系统电耦合的引脚、垫、线等(未展示)。尽管展示的半导体封装90仅包括单个裸片，但在其它实施例中，个别半导体封装可包括多个裸片。
上文论述的组合件及结构可在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可并入电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如(举例来说)照相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文描述的各种材料、物质、组成等可通过现在已知或尚待开发任何合适方法形成，其包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用来描述具有绝缘电性质的材料。所述术语在本发明中被认为是同义词。在一些例子中术语“电介质”以及在其它例子中术语“绝缘”(或“电绝缘”)的利用可提供本发明内的语言变化，以简化所附权利要求书内的前置基础，并且是不用以指示任何显著化学或电差异。
术语“电连接”及“电耦合”两者都可在本发明中利用。这些术语被视为同义词。在一些情况中利用一个术语以及在其它情况中利用另一术语可为为了在本发明内提供语言变化，以简化所附权利要求书内的前置基础。
图式中各个实施例的特定定向仅用于说明目的，并且在一些应用中，实施例可相对于所展示定向旋转。本文提供的描述以及所附的权利要求涉及具有各种特征之间的所描述关系的任何结构，而不管结构是处于图式的特定定向还是相对于此定向旋转。
为简化附图，除非另外指示，否则附图的横截面图仅展示横截面的平面内的特征，并且未展示横截面的平面后面的材料。
当结构被称为在另一结构之上，如在另一结构“上”，“邻近”或“抵靠”另一结构时，其可直接在其它结构上或也可存在中间结构。相比之下，当结构被称为如“直接在另一结构上”，“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“直接在...下方”、“直接在...上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如，层、材料等)可称为“垂直延伸”以指示从下伏基底(例如，衬底)大体上向上延伸的结构。垂直延伸结构可相对于基底的上表面基本上正交地延伸，或不延伸。
一些实施例包含一种形成组合件的方法。第一层面经形成以具有交替的第一及第二层面的第一堆叠，并且具有延伸通过所述第一堆叠的区。第一材料在所述第一层级内并且在所述区内。第二层材料在所述第二层级内。所述第一材料是导电材料，并且所述第二材料是绝缘材料。层面间结构形成在所述第一层面上方。所述层面间结构包括层面间材料。第二层面形成在所述层面间结构上方。所述第二层面具有交替的第三及第四层级的第二堆叠。所述第三及第四层级分别包括第三及第四材料。所述第四材料是绝缘材料。开口经形成以延伸通过所述第二堆叠及所述层面间结构并延伸到所述区。用相对于所述第三及第四材料对所述第一材料具有选择性的蚀刻从所述区去除所述第一材料。
一些实施例包含一种具有第一层面的集成组合件，所述第一层面具有布置在彼此上下安置的第一层级中的第一存储器单元。所述第一层面具有第一内横向边缘。第二层面在所述第一层面上方。所述第二层面具有布置在彼此上下安置的第二层级中的第二存储器单元。所述第二层面具有第二内横向边缘。层面间结构在所述第一层面与所述第二层面之间。所述层面间结构具有具第三内横向边缘的层面间材料，所述第三内横向边缘相对于所述第一及第二内横向边缘横向偏移以在所述第一层面与第二层面之间留下腔。柱穿过所述第一及第二层面及所述层面间结构。所述柱包含沟道材料、隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料。
一些实施例包含一种具有第一层面的集成组合件，所述第一层面具有布置在彼此上下安置的第一层级中的第一存储器单元。所述第一存储器单元具有包含垂直地在第二导电材料的水平延伸条之间的第一导电材料的第一控制栅极区。所述第二导电材料在成分上与所述第一导电材料不同。所述第一控制栅极区具有包括所述第一导电材料及所述第二导电材料的第一端子边缘。层面间结构在所述第一层面上方。第二层面在所述层面间结构上方。所述第二层面具有布置在彼此上下安置的第二层级中的第二存储器单元。所述第二存储器单元具有包含第三导电材料及包含沿所述第三导电材料的外表面的第四导电材料的第二控制栅极区。所述第四导电材料在成分上与所述第三导电材料不同。所述第二控制栅极区具有包括仅所述第四导电材料的第二端子边缘。柱穿过所述第一及第二层面及所述层面间结构。所述柱包含沟道材料、隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料；所述电介质势垒材料横向环绕所述沟道材料、所述隧穿材料、所述电荷存储材料及所述电荷阻挡材料。所述第一及第二端子边缘直接抵靠所述电介质势垒材料。
根据法规，本文揭示的标的物已经用或多或少特定关于结构及方法特征的语言描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文揭示的构件包括实例实施例。因此，权利要求书应按照字面上的措辞提供全部范围，并根据等效物原则进行适当解释。

Claims (35)

1.一种形成组合件的方法，其包括：
形成第一层面，所述第一层面具有交替的第一及第二层级的第一堆叠，且具有延伸通过所述第一堆叠的区；第一材料在所述第一层级内且在所述区内；第二材料在所述第二层级内；所述第一材料是导电材料，且所述第二材料是绝缘材料；
在所述第一层面上方形成层面间结构；所述层面间结构包括层面间材料；
在所述层面间结构上方形成第二层面；所述第二层面具有交替的第三及第四层级的第二堆叠；所述第三及第四层级分别包括第三及第四材料；所述第四材料是绝缘材料；
形成开口，所述开口延伸通过所述第二堆叠及所述层面间结构，并延伸到所述区；及
用相对于所述第三及第四材料对所述第一材料具有选择性的蚀刻从所述区去除所述第一材料。
2.根据权利要求1所述的方法，其进一步包括用导电区代替所述第三材料以在所述第三层级内形成所述导电区。
3.根据权利要求2所述的方法，其中所述导电区包含所述第一材料。
4.根据权利要求2所述的方法，其进一步包括在所述开口内形成沟道材料；所述第一层面具有包含所述第一层面的区段以及所述沟道材料的区段的第一存储器单元，且所述第二层面具有包含所述第三层面的所述导电区的区段以及所述沟道材料的区段的第二存储器单元；所述第一及第二层面彼此上下堆叠，并且相应地所述第二存储器单元堆叠在所述第一存储器单元顶部上。
5.根据权利要求4所述的方法，其中所述沟道材料是在所述开口内形成的若干存储器单元材料中的一者；其它存储器单元材料包含电介质势垒材料、电荷阻挡材料、电荷存储材料及隧穿材料。
6.根据权利要求5所述的方法，其中穿过所述第二堆叠及所述层面间结构形成所述开口去除所述层面间结构的横向区以在所述第二堆叠下方形成腔；且其中所述存储器单元材料中的一或多者延伸到所述腔中以在所述第二堆叠的区的正下方。
7.根据权利要求6所述的方法，其包括将堆叠层面并入半导体封装中。
8.根据权利要求1所述的方法，其中所述层面间材料是第一层面间材料，并且进一步包括在所述第一层面间材料下方的第二层面间材料；所述第二层面间材料是蚀刻停止材料；穿过所述第二堆叠及穿过所述层面间材料形成所述开口包括第一蚀刻以延伸所述开口通过所述第一层面间材料到所述蚀刻停止材料，且包括后续第二蚀刻以延伸所述开口通过所述蚀刻停止材料。
9.根据权利要求8所述的方法，其中：
所述第一层面间材料包括二氧化硅；
所述第二层面间材料包括氧化铝；
所述第一蚀刻利用HF；且
所述第二蚀刻利用磷酸。
10.根据权利要求1所述的方法，其中：
所述第一材料包括金属；
所述第二及第四材料包括二氧化硅；
所述第三材料包括氮化硅；且
所述层面间材料包括二氧化硅，所述二氧化硅与所述第三及第四材料的所述二氧化硅相比较不稠密，及/或其具有比所述第三及第四材料的所述二氧化硅浓度更高的一或多种掺杂剂。
11.根据权利要求10所述的方法，其中所述层面间材料的所述二氧化硅与所述第三及第四材料的所述二氧化硅相比较不稠密。
12.根据权利要求11所述的方法，其中所述层面间材料的所述二氧化硅比所述第三及第四材料的所述二氧化硅具有更多孔。
13.根据权利要求10所述的方法，其中所述层面间材料的所述二氧化硅具有比所述第三材料及第四材料的所述二氧化硅更高浓度的所述一或多种掺杂剂。
14.根据权利要求13所述的方法，其中所述一或多种掺杂剂选自由碳、硼及磷组成的群组。
15.根据权利要求10所述的方法，其中所述第一材料由所述金属组成。
16.根据权利要求10所述的方法，其中所述第一材料由钨组成。
17.根据权利要求16所述的方法，其中相对于所述第三及第四材料对所述第一材料具有选择性的所述蚀刻是利用硝酸的蚀刻。
18.一种集成组合件，其包括：
第一层面，其具有布置在彼此上下安置的第一层级中的第一存储器单元；所述第一层面具有第一内横向边缘；
第二层面，其在所述第一层面上方；所述第二层面具有布置在彼此上下安置的第二层级中的第二存储器单元；所述第二层面具有第二内横向边缘；
层面间结构，其在所述第一层面与所述第二层面之间；所述层面间结构具有具第三内横向边缘的层面间材料，所述第三内横向边缘相对于所述第一及第二内横向边缘横向偏移以在所述第一层面与所述第二层面之间留下腔；及
柱，其穿过所述第一及第二层面以及所述层面间结构；所述柱包括沟道材料、隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料。
19.根据权利要求18所述的集成组合件，其中所述层面间材料包括二氧化硅。
20.根据权利要求19所述的集成组合件，其中所述二氧化硅是多孔的并且具有小于3.9的介电常数。
21.根据权利要求19所述的集成组合件，其中所述二氧化硅掺杂有碳、硼及磷中的一或多者。
22.根据权利要求18所述的集成组合件，其中所述柱的所述材料中的至少一者延伸到在所述第一层面与所述第二层面之间的所述腔中。
23.根据权利要求18所述的集成组合件，其中所述层面间材料是第一层面间材料，并且在所述层面间结构的第二层面间材料上方；且其中所述第二层面间材料具有相对于所述第一及第二内横向边缘大体上不横向偏移的第四内横向边缘。
24.根据权利要求18所述的集成组合件，其中所述第一层面间材料包括二氧化硅，且其中所述第二层面间材料包括氧化铝。
25.根据权利要求24所述的集成组合件，其中所述二氧化硅具有小于3.9的介电常数。
26.一种集成组合件，其包括：
第一层面，其具有布置在彼此上下安置的第一层级中的第一存储器单元；所述第一存储器单元具有包括竖直地在第二导电材料的水平延伸条之间的第一导电材料的第一控制栅极区，其中所述第二导电材料在成分上与所述第一导电材料不同；所述第一控制栅极区具有包括所述第一导电材料及所述第二导电材料的第一端子边缘；
层面间结构，其在所述第一层面上方；
第二层面，其在所述层面间结构上方；所述第二层面具有布置在彼此上下安置的第二层级中的第二存储器单元；所述第二存储器单元具有包括第三导电材料及沿所述第三导电材料的外表面的第四导电材料的第二控制栅极区，其中所述第四导电材料在成分上与所述第三导电材料不同；所述第二控制栅极区具有包括仅所述第四导电材料的第二端子边缘；及
柱，其穿过所述第一及第二层面以及所述层面间结构；所述柱包括沟道材料、隧穿材料、电荷存储材料、电荷阻挡材料及电介质势垒材料；所述电介质势垒材料横向环绕所述沟道材料、所述隧穿材料、所述电荷存储材料及所述电荷阻挡材料；所述第一及第二端子边缘直接抵靠所述电介质势垒材料。
27.根据权利要求26所述的集成组合件，其中所述第一及第三导电材料的成分彼此相同。
28.根据权利要求26所述的集成组合件，其中所述第一及第三导电材料两者都包括钨。
29.根据权利要求26所述的集成组合件，其中所述第二及第四导电材料的成分彼此相同。
30.根据权利要求26所述的集成组合件，其中所述第二及第四导电材料两者都包括金属氮化物。
31.根据权利要求26所述的集成组合件，其中所述第二及第四导电材料两者都包括氮化钛、氮化钨及氮化钽中的一或多者。
32.根据权利要求26所述的集成组合件，其中所述第一及第三导电材料两者都包括钨；且其中所述第二及第四导电材料两者都包括氮化钨。
33.根据权利要求26所述的集成组合件，其中所述第一及第三导电材料两者都包括钨；且其中所述第二及第四导电材料两者都包括氮化钛。
34.根据权利要求26所述的集成组合件，其中所述层面间结构包括具有小于3.9的介电常数的二氧化硅。
35.根据权利要求26所述的集成组合件，其中所述层面间结构包括在氧化铝上方的二氧化硅，其中所述二氧化硅具有小于3.9的介电常数。
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