CN115918289A - 集成式组合件和形成集成式组合件的方法 - Google Patents

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Abstract

一些实施例包含一种具有交替的绝缘层级与导电层级的竖直堆叠的集成式组合件。所述绝缘层级具有彼此相同的主要组合物。所述绝缘层级中的至少一者相对于所述绝缘层级中的其它者在组成上不同，这是由于所述绝缘层级中的所述至少一者包含分散在所述主要组合物内的掺杂剂。开口竖直地延伸穿过所述堆叠。一些实施例包含形成集成式组合件的方法。

Description

集成式组合件和形成集成式组合件的方法
相关专利资料
本申请案要求2020年6月16日提交的第16/902,897号美国专利申请案的优先权和权益，所述申请案的公开内容以引用的方式并入本文中。
技术领域
集成式组合件(例如，集成式存储器)。形成集成式组合件的方法。
背景技术
存储器提供用于电子系统的数据存储装置。快闪存储器是一种类型存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1展示包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)；和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于将信息传输到存储器单元1003并且从其传输信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定要存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到所述存储器单元中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，并且利用控制线1020上的信号。装置1000可分别在第一电源线1030上和第二电源线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示有待从存储器单元1003读取或有待被编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地启动CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间在存储器阵列1002与I/O电路1017之间实现通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多个电荷存储装置串。在第一方向(Z-Z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二层(例如，层0到层31)中的一排。相应串的电荷存储装置可共享如形成于相应半导体材料(例如多晶硅)的柱中的共同沟道区，电荷存储装置串围绕所述半导体材料柱形成。在第二方向(X-X')上，多串中的每个第一群组，例如十六个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线WL)的八串。存取线中的每一者可耦合层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同层)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，多串中的每个第二群组，例如八个第二群组可包括由八个数据线中的对应数据线耦合的十六串。存储器块的大小可包括1,024页，且总共约16MB(例如，16个字线×32层×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所展示的那些数目更大或更小。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截面图，包含关于图2描述的串中的十六个第一群组中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列I、拼片列j和拼片列K，其中每个子集(例如，拼片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到所述多串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每个子SGD驱动器可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，拼片列)的串的SGD。全域源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，拼片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多串中的每一串的相应层的电荷存储装置。每个全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应子串驱动器耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每个子串驱动器可独立于其它部分块和/或其它层的电荷存储装置而同时耦合或切断对应于相应部分块和/或层的电荷存储装置。对应于相应子集(例如，部分块)和相应层的电荷存储装置可包括“部分层”(例如，单个“拼片”)的电荷存储装置。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应子源，其中每一子源耦合到相应电源。
替代地，参考图4的示意性图示描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间以源极到漏极方式串联连接。每个源极选择装置210位于串206与源极选择线214的交叉点处，而每个漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210和212可为任何合适的存取装置，且用图4中的方框一般地说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
期望开发改进的NAND架构和改进的用于制造NAND架构的方法。
附图说明
图1展示具有存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X'方向上的横截面图。
图4为现有技术NAND存储器阵列的示意图。
图5为实例组合件的示意性横截面侧视图。
图6到8为图5的实例组合件在图5的处理阶段之后的处理阶段的示意性横截面侧视图。
图9为实例集成式组合件的示意性横截面侧视图。
图10为图9的实例组合件在图9的处理阶段之后的现有技术处理阶段的示意性横截面侧视图。
图11到14为图9的实例组合件在实例方法的实例依序处理阶段处的示意性横截面侧视图。
图15为集成式组合件的区的俯视图。
具体实施方式
一些实施例包含形成穿过交替材料的堆叠的一或多个开口的方法。掺杂剂可分散于材料的一些区内以更改此些区域的蚀刻特性且进而改进开口的配置(例如，以减少原本可能存在于开口内的锥形、收缩、扩张等)。术语“掺杂剂”是指在基础(主要)组合物内提供的杂质。杂质可包括单种物质，或可包括两种或更多种物质的集合。参考图5到15描述实例实施例。
参看图5，集成式组合件10包含包括一对层级14和16的堆叠12。层级14包含第一材料18，且层级16包含第二材料20。材料18和材料20具有相对于彼此不同的组合物。在一些实施例中，材料18可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成，且材料20可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。
参考图6，开口22经形成以延伸穿过堆叠12。开口22可用任何合适的蚀刻来形成，例如利用氟的等离子体(干式)蚀刻、利用氢氟酸的湿式蚀刻等。另一实例湿式蚀刻可例如使用类似于标准清洁1(SC1)的条件的条件，其中此类条件利用氢氧化铵和过氧化氢。
开口22在从上方检视时可具有任何合适的配置，且可以是例如圆形、矩形、椭圆形等。
开口22具有沿着图6的横截面的宽度W1。本文所描述的一些实施例利用材料18和20内的掺杂剂来更改开口22的宽度。图7和8说明其中通过将适当掺杂剂并入到材料18和20中来扩展(图7)和收缩(图8)宽度的实例应用。
参看图7，掺杂剂并入到材料18和20中以增强在刻蚀过程期间材料的去除速率，且由此加宽开口22。具体来说，开口22现在处于大于宽度W1的宽度W2。图7的开口22可在与用于形成图6的开口22的那些条件相同的条件下形成，但由于已经并入到材料18和20中的掺杂剂，开口最终会更宽。
参看图8，掺杂剂并入到材料18和20中以降低在刻蚀过程期间材料的去除速率，且由此使开口22变窄。具体来说，开口22现在处于小于宽度W1的宽度W3处。图8的开口22可在与用于形成图6的开口22的那些条件相同的条件下形成，但由于已经并入到材料18和20中的掺杂剂，开口最终会更窄。
用于图7和8的处理的掺杂剂可以包含选自元素周期表第13族到第16族的一或多种元素，并且在一些实施例中，可以包含选自由Al、Ga、Ge、C、Se、S、Sn、Te、P、As和Sb组成的群组的一或多种物质。在特定实施例中，掺杂剂可包含呈一或多种碳氟化合物形式的碳。掺杂剂可以提供到任何合适的浓度。举例来说，掺杂剂可分散在材料18和20内达到至少约0.01原子百分比(at％)的浓度。在一些实施例中，掺杂剂可存在于材料18和20内达到在约0.01at％到约1at％的范围内的浓度，或达到在约0.01at％到约5at％的范围内的浓度。
材料18内的掺杂剂可或可不与材料20内的掺杂剂相同。在一些实施例中，相同掺杂剂在材料18与20内，且用以增强沿着邻近于开口22的材料的侧壁边缘的聚合物积层的形成，或用以减少聚合物积层的形成。聚合物积层的增强的形成可降低材料18和20的蚀刻速率，且可由此导致形成较窄开口22(即，图8的开口)。相比之下，聚合物积层的形成的减少可导致材料18和20的蚀刻的增强的速率，且可由此导致形成较宽开口22(即，图7的开口)。
可促进聚合物积聚的实例掺杂剂物质为硫、硅等。可抑制聚合物积聚的实例掺杂剂物质为氮、氧等。
提供聚合物积聚机制以辅助读者理解本文中所描述的实施例中的一些，且不限制本公开或所附权利要求书，惟以下情况(如果存在)除外：此类机制明确地叙述于权利要求书中。除了或替代地影响聚合物积聚的速率之外，(多种)掺杂剂可通过其它机制更改材料18和20的蚀刻速率。此类其它机制可包含例如相对于蚀刻条件硬化或软化材料18和20中的一或两者。
图5到8的方法可以用来改进穿过如参考图9到11所描述的大竖直交替材料堆叠形成的开口的配置。
图9展示包含交替的第一层级14和第二层级16的堆叠12的组合件10。第一层级14包括第一材料18，且第二层级16包括第二材料20。第一材料18可被视为包括第一主要组合物，且第二材料20可被视为包括不同于第一主要组合物的第二主要组合物。术语“主要组合物”是指不包含可能存在于材料中的任何掺杂剂的组合物。举例来说，材料18和20的主要组合物可分别为SiO和SiN，其中化学式指示主要成分而非特定化学计量。在一些实施例中，材料18的主要组合物可以是SiO2，且材料20的主要组合物可以是Si3N4。
层级14和16可具有任何适合厚度，且可具有彼此相同的厚度，或可具有相对于彼此不同的厚度。在一些实施例中，层级14和16可具有从约10纳米(nm)到约400nm范围内的竖直厚度。在一些实施例中，层级14和16可具有介于从约10nm到约50nm范围内的竖直厚度。在一些实施例中，第一和第二层级14和16可具有从约15nm到约40nm的范围内、从约15nm到约20nm的范围内等等的竖直厚度。堆叠12内可存在任何合适数目个层级14和16。在一些实施例中，堆叠内可存在多于10个层级、堆叠内可存在多于50个层级，堆叠内可存在多于100个层级，等。
在所展示实施例中，堆叠12支撑在导电结构24上。导电结构24可对应于类似于参考图1到4所描述的源极结构214和/或360的源极结构，且可为线、宽阔区(expanse)或任何其它合适的配置。源极结构24可包括任何合适的材料，且在一些应用中，可在含金属材料(例如，硅化钨)上方包括导电掺杂半导体材料(例如，导电掺杂硅)。
源极结构24可由基底(未展示)支撑。基底可包括半导体材料，且可能例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底可称作半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含(但不限于)上文描述的半导体衬底。
间隙设置于堆叠12与源极结构24之间。利用间隙以指示其它组件和材料可设置于堆叠12与源极结构24之间。此类其它组件和材料可包括额外堆叠水平面、源极侧选择栅极(SGS)等。
参看图10，开口22通过现有技术蚀刻工艺形成以延伸穿过堆叠12。现有技术工艺可为等离子体蚀刻、湿式蚀刻等。所说明的开口22可表示穿过堆叠12形成的多个开口，其中此类开口既定彼此大体上相同。
开口22具有沿着图10的横截面的波状侧壁，这是归因于蚀刻较之于其它区更快地移除材料18和20的一些区。举例来说，在所说明的应用中，开口22可被视为具有底部区26、中心区28和上部区30。上部区30具有所需的宽度W1。底部区26为锥形的，且比所需宽度窄；且中心区28向外弓曲，且比所需宽度宽。图10的所说明开口22对于既定应用可能成问题，这是因为开口比所需尺寸W1宽，这可能使开口对于既定集成程度来说过宽，并且因为沿着开口的尺寸变化可能使得难以(如果并非不可能)形成具有跨越开口的既定均匀性的多个此类开口。
图11展示经修改以缓解图10的开口22的有问题的尺寸变化的堆叠12。具体来说，堆叠12细分成三个区32、34和36，其中调整所述区中的每一者以实现所需蚀刻速率，以使得可形成开口22以具有从堆叠12的顶部到堆叠的底部的均匀宽度W1(即，使得侧壁21可形成为大体上在竖直上笔直)。
材料18和20展示为在区32、区34和区36内具有不同组合物。具体来说，材料18和20具有对应于下部区32内的18a和20a的组合物、对应于中间区34内的18b和20b的组合物以及对应于上部区36内的18c和20c的组合物。物质18a、18b和18c可全部具有彼此相同的第一主要组合物，但相对于可或可不分散于此类物质内的掺杂剂可彼此不同。类似地，物质20a、20b和20c可全部具有彼此相同的第二主要组合物，但相对于可或可不分散于此类物质内的掺杂剂可彼此不同。物质18a和20a展示为形成于下部层级14a和16a内，物质18b和20b展示为形成于中间层级14b和16b内，且物质18c和20c展示为形成于上部层级14c和16c内。
在一些实施例中，物质18c和20c可对应于第一主要组合物和第二主要组合物，且其中可具有极少(如果存在)掺杂剂。举例来说，在一些实施例中，物质18c与20c可分别对应于SiO2与Si3N4(即，可基本上由SiO2与Si3N4组成或由SiO2与Si3N4组成)。
物质18a和20a可对应于第一主要组合物和第二主要组合物，且其中可进一步包含掺杂剂，其使得下部层级14a和16a能够在形成开口22期间比层级14b、16b、14c和16c更快蚀刻。此类掺杂剂可使得下部层级内的物质18a和20a比上部层级内的物质18b、18c、20b和20c软(即，比上部层级内的物质更快蚀刻)，和/或可在形成开口22期间减小沿着邻近于层级14a和16a的侧壁21的聚合物积聚的速率。在一些实施例中，提供于物质18a和20a内的掺杂剂可包含氮、氧等中的一或多者。如果物质18a包括SiOx(其中x为数目)，且掺杂剂包括氧，那么物质18a内的氧浓度可大于化学计量二氧化硅内的氧浓度(即，物质18a可包括SiOx，其中x大于2)。如果物质20a包括氮化硅，且掺杂剂包括氮，那么物质20a内的氮浓度可大于化学计量氮化硅内的氮浓度(即，大于Si3N4内的氮浓度)。
物质18b和20b可对应于第一主要组合物和第二主要组合物，且其中可进一步包含掺杂剂，所述掺杂剂使得中心层级14b和16b能够在形成开口22期间比层级14a、16a、14c和16c更慢地蚀刻。此类掺杂剂可使得中心层级内的物质18b和20b比其它层级内的物质18a、18c、20a和20c软(即，比其它层级内的物质更慢蚀刻)，和/或可在形成开口22期间增大沿着邻近于层级14b和16b的侧壁21的聚合物积聚的速率。在一些实施例中，提供于物质18b和20b内的掺杂剂可包含硫、硅等中的一或多者。如果物质18b包括SiOx(其中x为数目)，且掺杂剂包括硅，那么物质18b内的硅浓度可大于化学计量二氧化硅内的硅浓度(即，物质18b可包括SiOx，其中x小于2)。如果物质20b包括氮化硅，且掺杂剂包括硅，那么物质20b内的硅浓度可大于化学计量氮化硅内的硅浓度(即，大于Si3N4内的硅浓度)。
在物质18a、18b、20a和20b内利用的掺杂剂可为上文参考图7和8所描述的那些掺杂剂中的任一者。因此，此类掺杂剂可包含选自元素周期表第13族到第16族的一或多种元素。
第一层级14a、14b和14c可视为全部包括彼此相同的主要组合物，但归因于可或可不分散于此类等级内的掺杂剂的差异而在组成上彼此不同。类似地，第二层级16a、16b和16c可视为全部包括彼此相同的主要组合物，但归因于可或可不分散于此类层级内的掺杂剂的差异而在组成上彼此不同。
在一些实施例中，图11的堆叠12可被视为包含竖直移位的区32、34和36。区32、34和36可分别被视为第一区、第二区和第三区。第一区32的物质18a和20a可被视为分别包括第一掺杂剂和第二掺杂剂；且第二区34的物质18b和20b可被视为分别包括第三掺杂剂和第四掺杂剂。第三掺杂剂(即，物质18b内的掺杂剂)不同于第一掺杂剂(即，物质18a内的掺杂剂)，且第四掺杂剂(即，物质20b内的掺杂剂)不同于第二掺杂剂(即，物质20a内的掺杂剂)。在一些实施例中，第一掺杂剂与第二掺杂剂可彼此相同，且第三掺杂剂与第四掺杂剂可彼此相同。在其它实施例中，第一掺杂剂与第二掺杂剂可彼此不同，和/或第三掺杂剂与第四掺杂剂可彼此不同。在一些实施例中，第二区34的物质18b和20b可被认为分别包括第一掺杂剂和第二掺杂剂；且第三区36的物质18c和20c可被认为分别包括第三掺杂剂和第四掺杂剂(如果第三区中包括掺杂剂)。
尽管图11的堆叠12展示为包括三个竖直移位的区，在其它实施例中，堆叠可包括多于三个竖直移位的区或少于三个竖直移位的区。一般来说，堆叠将包含竖直移位的区中的至少两者。
图11的开口22可用用于形成图10的现有技术开口的相同处理形成。然而，分散在各层级14和16内的掺杂剂可使得图11的开口22能够待沿着区26、28和30形成为具有均一宽度，且可由此使得能够避免图10的现有技术开口的宽度的有问题的变化。
参考图12，电荷阻挡材料38形成于开口22内以对所述开口加衬。电荷阻挡材料38可包括任何合适的组合物；且在一些实施例中，可包括氮氧化硅(SiON)和二氧化硅(SiO2)中的一者或两者、基本上由氮氧化硅和二氧化硅中的一者或两者组成或由氮氧化硅和二氧化硅中的一者或两者组成。
电荷存储材料40邻近电荷阻挡材料38形成。电荷存储材料40可包括任何合适的组合物。在一些实施例中，电荷存储材料40可包括一或多种电荷俘获材料，例如氮化硅、氮氧化硅、导电纳米点等中的一或多者。举例来说，在一些实施例中，电荷存储材料40可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。
栅极介电材料(即，隧穿材料，电荷传递材料)42邻近电荷存储材料40形成。栅极介电材料42可包括任何合适的组合物。在一些实施例中，栅极介电材料42可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。栅极介电材料42可经带隙工程改造来实现所要电特性，且因此可包括两种或更多种不同材料的组合。
沟道材料44邻近栅极介电材料42形成，且沿着(穿过)堆叠12竖直地延伸。沟道材料44包括半导体材料，且可包括任何合适的组合物或组合物的组合。举例来说，沟道材料44可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种；其中术语III/V半导体材料是指包括选自周期表的第III和第V族(其中第III和第V族是旧术语，且目前称为第13和第15族)的元素的半导体材料。在一些实施例中，沟道材料44可包括硅、基本上由硅组成或由硅组成。
绝缘材料46邻近沟道材料44形成，且填充开口22的其余部分。绝缘材料46可包括任何合适的成分；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
在图12的所说明实施例中，沟道材料44配置为包围绝缘材料46的环圈。沟道材料的此类配置可被视为包括中空沟道配置，因为绝缘材料46提供于环圈形沟道配置中的“中空”内。在其它实施例(未展示)中，沟道材料可被配置为实心柱配置。
在图12的横截面图中，沟道材料44展示为与源极结构24电耦合。可用任何合适配置来实现此类电耦合。举例来说，在一些实施例中，沟道材料44可直接接触源极结构24。
沟道材料44可被视为配置为沟道材料柱48，其中此类柱展示为竖直地延伸穿过堆叠12。
参考图13，移除材料20(图12)以沿着第二层级16(即，在第一层级14之间)留下空隙50。可用任何合适的处理移除材料20。在一些实施例中，材料20的主要组合物为氮化硅，且用利用磷酸的蚀刻移除材料。
参看图14，高k介电材料(介电阻隔材料)材料52形成于空隙50(图13)内以为空隙加衬。术语“高k”意指大于二氧化硅的介电常数的介电常数。在一些实施例中，高k介电材料52可包括以下各者中的一或多种、基本上由以下各者中的一或多种组成或由以下各者中的一或多种组成：氧化铝(AlO)、氧化铪(HfO)、硅酸铪(HfSiO)、氧化锆(ZrO)和硅酸锆(ZrSiO)；其中化学式指示主要成分而非具体化学计量。高k介电材料52可形成为任何合适厚度；且在一些实施例中，可形成为在从约1nm到约5nm的范围内的厚度。
导电结构54形成于经加衬空隙内。导电结构54可包括任何合适的导电组合物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在所说明的实施例中，导电结构包含导电芯材料56和沿着芯材料56的外围延伸的导电内衬材料58。在一些实施例中，导电芯材料56可包括钨、基本上由钨组成，或由钨组成，且导电内衬材料58可包括氮化钨和氮化钛中的一或两者、基本上由氮化钨和氮化钛中的一或两者组成，或由氮化钨和氮化钛中的一或两者组成。在一些实施例中，导电芯材料56可称为含钨芯材料，且导电内衬材料58可称为含金属氮化物内衬材料。
堆叠12可被视为在图14的处理阶段处的交替绝缘层级14和导电层级16的堆叠。绝缘层级14在三个区32、34和36当中细分，其中此类区分别包括绝缘材料18a、18b和18c。
导电层级16可被视为NAND配置的存储器单元层级(在本文中也称为字线层级)。NAND配置包含存储器单元串(即，NAND串)，其中串中的存储器单元的数目由竖直堆叠的层级16的数目确定。NAND串可包括任何合适数目的存储器单元层级。举例来说，NAND串可具有8个存储器单元层、16个存储器单元层、32个存储器单元层、64个存储器单元层、512个存储器单元层、1024个存储器单元层等。堆叠12指示为竖直地延伸超出所说明区，以展示可能存在比图14的图中所具体说明的竖直堆叠的层级更多的竖直堆叠的层级。
NAND存储器单元60包括介电阻隔材料52、电荷阻挡材料38、电荷存储材料40、栅极介电材料42和沟道材料44。所说明的NAND存储器单元60形成竖直延伸的存储器单元串的部分。此类串可以是表示在NAND存储器阵列的制造期间大量大体上相同的NAND串(术语“大体上相同”意指等同于在制造和测量的合理的公差内)。
NAND存储器单元60中的每一者包含沿着导电层级16的在导电结构54内的控制栅极区62。控制栅极区62包括类似于上文参考图1到4所描述的控制栅极的控制栅极。导电结构54还包括邻近于(接近)控制栅极区62的区64。区64可称为布线区(字线区)。
图15展示沿着层级14c的俯视图，且展示图14的所说明沟道材料柱48表示沿着组合件10形成的多个沟道材料柱。沟道材料柱可紧密地封装，且在所说明的实施例中，大体上密排六方。本文中所描述的方法可使得沟道材料柱能够高度集成，因为其可消除在通过常规方法(例如，上文参考图10所描述的现有技术方法)穿过大堆叠形成开口时可能产生的宽区、扭转、弯曲等。
尽管上文参考图11到14所描述的开口用于制造沟道材料柱，应理解，本文中所描述的方法可用于形成延伸穿过大材料堆叠的其它配置。举例来说，本文中所描述的方法可用于形成狭缝、沟槽等，和/或除所说明的关于NAND存储器的应用之外还用于形成与其它应用相关联的开口。
上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”指由半导体衬底支撑的电子电路)，且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物等等可由现在已知或尚待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电学性质的材料。所述术语在本公开中被视为同义的。术语“介电”在一些情况下和术语“绝缘”(或“电绝缘”)在其它情况下可用于在本公开内提供语言变异以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述和以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于此类定向旋转。
除非另外规定，否则附图说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后面的材料，以便简化图式。
当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相反地，当结构被称作“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)朝上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
一些实施例包含一种具有交替的绝缘层级与导电层级的竖直堆叠的集成式组合件。所述绝缘层级具有彼此相同的主要组合物。所述绝缘层级中的至少一者相对于所述绝缘层级中的其它者在组成上不同，这是由于所述绝缘层级中的所述至少一者包含分散在所述主要组合物内的掺杂剂。开口竖直地延伸穿过所述堆叠。
一些实施例包含一种包括交替的第一层级与第二层级的竖直堆叠的集成式组合件。所述第二层级包括不同于所述第一层级的组合物。所述第一层级包括彼此相同的第一主要组合物。所述第一层级中的至少一者相对于所述第一层级中的其它者在组成上不同，这是由于所述第一层级中的所述至少一者包括分散在所述第一主要组合物内的第一掺杂剂。所述第二层级包括彼此相同的第二主要组合物。所述第二层级中的至少一者相对于所述第二层级中的其它者在组成上不同，这是由于所述第二层级中的所述至少一者包括分散在所述第二主要组合物内的第二掺杂剂。开口竖直地延伸穿过所述堆叠。
一些实施例包含形成集成式组合件的方法。形成交替的第一层级与第二层级的堆叠。所述第一层级包括具有第一主要组合物的第一材料，且所述第二层级包括具有第二主要组合物的第二材料。所述第一层级中的至少一者相对于所述第一层级中的其它者在组成上不同，这是由于所述第一层级中的所述至少一者包括分散在所述第一主要组合物内的第一掺杂剂。所述第二层级中的至少一者相对于所述第二层级中的其它者在组成上不同，这是由于所述第二层级中的所述至少一者包括分散在所述第二主要组合物内的第二掺杂剂。形成开口以延伸穿过所述堆叠的所述第一层级和所述第二层级。电荷存储材料、隧穿材料和沟道材料形成于开口内。移除所述第二材料以在所述第一层级之间留下空隙。在所述空隙内形成导电结构。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (32)

1.一种集成式组合件，其包括：
交替的绝缘层级和导电层级的竖直堆叠；所述绝缘层级包括彼此相同的主要组合物；所述绝缘层级中的至少一者相对于所述绝缘层级中的其它者在组成上不同，这是由于所述绝缘层级中的所述至少一者包括分散在所述主要组合物内的掺杂剂；以及
开口，其竖直地延伸穿过所述堆叠。
2.根据权利要求1所述的集成式组合件，其中所述主要组合物包括SiO，其中化学式指示主要成分而非特定化学计量。
3.根据权利要求2所述的集成式组合件，其中所述掺杂剂包含选自元素周期表第13族到第16族的一或多种元素。
4.根据权利要求3所述的集成式组合件，其中所述掺杂剂包含Al、Ga、Ge、C、Se、S、Sn、Te、P、As和Sb中的一或多者。
5.根据权利要求3所述的集成式组合件，其中所述掺杂剂包含一或多种碳氟化合物。
6.根据权利要求3所述的集成式组合件，其中所述掺杂剂包含S和Si中的一者或两者。
7.根据权利要求3所述的集成式组合件，其中所述掺杂剂包含N和O中的一者或两者。
8.根据权利要求3所述的集成式组合件，其中所述掺杂剂以至少约0.01at％的浓度存在。
9.根据权利要求3所述的集成式组合件，其中所述掺杂剂以在约0.01at％到约5at％的范围内的浓度存在。
10.根据权利要求3所述的集成式组合件，其中所述掺杂剂以在约0.01at％到约1at％的范围内的浓度存在。
11.根据权利要求1所述的集成式组合件，其进一步包括在所述开口内且竖直地延伸穿过所述堆叠的沟道材料柱。
12.根据权利要求11所述的集成式组合件，其进一步包括：
隧穿材料，其邻近于所述沟道材料柱；
电荷存储材料，其邻近于所述隧穿材料；以及
电荷阻挡材料，其邻近于所述电荷存储材料。
13.根据权利要求1所述的集成式组合件，其中所述导电层级各自包含含钨芯和沿着所述含钨芯的外围的含金属氮化物内衬。
14.一种集成式组合件，其包括：
交替的第一层级与第二层级的竖直堆叠；所述第二层级包括不同于所述第一层级的组合物；所述第一层级包括彼此相同的第一主要组合物；所述第一层级中的至少一者相对于所述第一层级中的其它者在组成上不同，这是由于所述第一层级中的所述至少一者包括分散在所述第一主要组合物内的第一掺杂剂；所述第二层级包括彼此相同的第二主要组合物；所述第二层级中的至少一者相对于所述第二层级中的其它者在组成上不同，这是由于所述第二层级中的所述至少一者包括分散在所述第二主要组合物内的第二掺杂剂；以及
开口，其竖直地延伸穿过所述堆叠。
15.根据权利要求14所述的集成式组合件，其中：
所述第一主要组合物包括SiO，其中化学式指示主要成分而非特定化学计量；且
所述第二主要组合物包括SiN，其中化学式指示主要成分而非特定化学计量。
16.根据权利要求15所述的集成式组合件，其中所述第一掺杂剂和所述第二掺杂剂包含选自元素周期表第13族到第16族的一或多种元素。
17.根据权利要求16所述的集成式组合件，其中所述第一掺杂剂和所述第二掺杂剂包含Al、Ga、Ge、C、Se、S、Sn、Te、P、As和Sb中的一或多者。
18.根据权利要求16所述的集成式组合件，其中所述第一掺杂剂和所述第二掺杂剂中的至少一者包含一或多种碳氟化合物。
19.根据权利要求16所述的集成式组合件，其中所述第一掺杂剂和所述第二掺杂剂中的至少一者包含S和Si中的一者或两者。
20.根据权利要求16所述的集成式组合件，其中所述第一掺杂剂和所述第二掺杂剂中的至少一者包含N和O中的一者或两者。
21.根据权利要求16所述的集成式组合件，其中所述第一掺杂剂与所述第二掺杂剂彼此相同。
22.根据权利要求16所述的集成式组合件，其中所述第一掺杂剂与所述第二掺杂剂相对于彼此不同。
23.一种形成集成式组合件的方法，其包括：
形成交替的第一层级与第二层级的堆叠；所述第一层级包括具有第一主要组合物的第一材料，且所述第二层级包括具有第二主要组合物的第二材料；所述第一层级中的至少一者相对于所述第一层级中的其它者在组成上不同，这是由于所述第一层级中的所述至少一者包括分散在所述第一主要组合物内的第一掺杂剂；所述第二层级中的至少一者相对于所述第二层级中的其它者在组成上不同，这是由于所述第二层级中的所述至少一者包括分散在所述第二主要组合物内的第二掺杂剂；
形成开口以延伸穿过所述堆叠的所述第一层级和所述第二层级；
在所述开口内形成电荷存储材料、隧穿材料及沟道材料；
移除所述第二材料以在所述第一层级之间留下空隙；以及
在所述空隙内形成导电结构。
24.根据权利要求23所述的方法，其中所述第一掺杂剂与所述第二掺杂剂彼此相同。
25.根据权利要求23所述的方法，其中所述第一掺杂剂与所述第二掺杂剂相对于彼此不同。
26.根据权利要求23所述的方法，其进一步包括在所述空隙内形成介电阻隔材料以对所述空隙加衬，且接着在所述经加衬空隙内形成所述导电结构。
27.根据权利要求23所述的方法，其中所述第一主要组合物包括二氧化硅，且所述第二主要组合物包括氮化硅。
28.根据权利要求23所述的方法，其中所述第一掺杂剂和所述第二掺杂剂包含选自元素周期表第13族到第16族的一或多种元素。
29.根据权利要求28所述的方法，其中所述第一掺杂剂和所述第二掺杂剂包含Al、Ga、Ge、C、Se、S、Sn、Te、P、As和Sb中的一或多者。
30.根据权利要求28所述的方法，其中所述第一掺杂剂和所述第二掺杂剂包含一或多种碳氟化合物。
31.根据权利要求23所述的方法，其中：
所述堆叠包含至少两个竖直移位的区，所述两个区中的一者为第一区，且所述两个区中的另一者为第二区；
所述第一掺杂剂和所述第二掺杂剂在所述第一区内；
第三掺杂剂分散于所述第二区中的所述第一主要组合物内，其中所述第三掺杂剂不同于所述第一掺杂剂；且
第四掺杂剂分散于所述第二区中的所述第二主要组合物内，其中所述第四掺杂剂不同于所述第二掺杂剂。
32.根据权利要求31所述的方法，其中：
所述第一掺杂剂与所述第二掺杂剂彼此相同；且
所述第三掺杂剂与所述第四掺杂剂彼此相同。
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