CN114127933A - 具有竖直间隔开的沟道材料区段的集成组件和形成集成组件的方法 - Google Patents

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D·雷斯纳蒂
P·泰萨里欧
R·J·希尔
J·D·霍普金斯
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Abstract

一些实施例包含一种具有交替的绝缘层级与导电层级的竖直堆叠的NAND存储器阵列。所述导电层级包含控制栅极区。高k介电材料邻近所述控制栅极区，且被配置为彼此竖直间隔开的第一竖直延伸线性区段的布置。电荷阻挡材料邻近所述高k介电材料且被配置为彼此竖直间隔开的第二竖直延伸线性区段的布置。电荷存储材料邻近所述电荷阻挡材料且被配置为彼此竖直间隔开的第三竖直延伸线性区段的布置。栅极介电材料邻近所述电荷存储材料。沟道材料沿着所述堆叠竖直延伸，且邻近所述栅极介电材料。一些实施例包含集成组件以及形成集成组件的方法。

Description

具有竖直间隔开的沟道材料区段的集成组件和形成集成组件 的方法
相关专利数据
本专利主张2019年8月22日提交的第16/548,320号美国专利申请的优先权，所述专利申请的公开内容以引用的方式并入本文中。
技术领域
本公开涉及具有竖直间隔开的沟道材料区段的集成组件(例如，集成NAND存储器)以及形成集成组件的方法。
背景技术
存储器提供用于电子系统的数据存储装置。快闪存储器是一种存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是快闪存储器的基本架构，且可经配置以包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1展示现有技术装置1000的框图，所述装置包含具有布置成行和列的多个存储器单元1003的存储器阵列1002，以及存取线1004(例如，用以传导信号WL0到WLm的字线)和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于将信息传送到存储器单元1003以及从所述存储器单元传送信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定要存取存储器单元1003中的哪些存储器单元。感测放大器电路1015用以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到所述存储器单元中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收电源电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上可表示待从存储器单元1003读取或待编程到所述存储器单元中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每串电荷存储装置可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二个叠层(例如，叠层0到叠层31)中的一者。相应串的电荷存储装置可共享共同沟道区，例如形成在半导体材料(例如，多晶硅)的相应柱中的共同沟道区，电荷存储装置的所述串围绕所述相应柱形成。在第二方向(X-X')上，多个串中的每个第一群组，例如十六个第一群组，可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也称为字线WL)的八个串。存取线中的每一者可耦合叠层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同叠层)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，多个串中的每个第二群组，例如八个第二群组，可包括由八个数据线中的对应一个数据线耦合的十六个串。存储器块的大小可包括1,024页且共约16MB(例如，16WL×32叠层×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、叠层、存取线、数据线、第一群组、第二群组和/或页的数目可大于或小于图2中展示的那些数目。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截面图，包含关于图2描述的串中的十六个第一群组中的一个第一群组中的十五串电荷存储装置。存储器块300的多个串可分组成多个子集310、320、330(例如片列)，例如片列I、片列j和片列K，其中每个子集(例如片列)包括存储器块300的“部分块”。全局漏极侧选择门(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，片列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块(例如，片列)的串的SGD而同时耦合或切断对应部分块的串的SGD。全局源极侧选择门(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每个子SGS线对应于相应子集(例如，片列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块(例如片列)的串的SGS而同时耦合或切断对应部分块的串的SGS。全局存取线(例如全局CG线)350可耦合对应于多个串中的每一者的相应叠层的电荷存储装置。每个全局CG线(例如全局CG线350)可经由多个子串驱动器312、314和316中的对应一者耦合到多个子存取线(例如子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块和/或其它叠层的对应电荷存储装置而同时耦合或切断对应于相应部分块和/或叠层的电荷存储装置。对应于相应子集(例如部分块)和相应叠层的电荷存储装置可包括“部分叠层”(例如单个“片”)的电荷存储装置。对应于相应子集(例如部分块)的串可耦合到子源极372、374和376(例如，“片源极”)中的对应一者，其中每个子源极耦合到相应电源。
替代地，参考图4的示意性说明描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每个NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如多晶硅)来存储电荷，或可使用电荷捕集材料(例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如源极侧选择门SGS)210与漏极选择装置(例如漏极侧选择门SGD)212之间源极-漏极串联连接。每个源极选择装置210位于串206与源极选择线214的相交处，而每个漏极选择装置212位于串206与漏极选择线215的相交处。选择装置210和212可以是任何合适的存取装置，且大体上通过图4中的方框予以说明。
每个源极选择装置210的源极连接到共同源极线216。每个源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应NAND串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是NAND串206内耦合到给定位线228的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。
期望开发改进的NAND架构和改进的用于制造NAND架构的方法。
附图说明
图1展示具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X'方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5和6是在用于形成实例NAND存储器阵列的实例方法的实例顺序过程阶段处展示的集成组件的区的示意性横截面侧视图。
图6A是图6的集成组件的一部分的图解俯视图。
图7到19是在用于形成实例NAND存储器阵列的实例方法的实例顺序过程阶段处展示的图5的集成组件的区的示意性横截面侧视图。图7的过程阶段可在图6的过程阶段之后。
图19A是图19的集成组件的一部分的图解俯视图。
图20是展示实例NAND存储器阵列的区的集成组件的示意性横截面侧视图。
图21到30是在用于形成实例NAND存储器阵列的实例方法的实例顺序过程阶段处展示的集成组件的区的示意性横截面侧视图。图21的过程阶段可在图6的过程阶段之后。
图31到40是在用于形成实例NAND存储器阵列的实例方法的实例顺序过程阶段处展示的集成组件的区的示意性横截面侧视图。图31的过程阶段与图7的过程阶段相同。
图40A是展示在一些实施例中可在图40的过程之后的过程处的实例NAND存储器阵列的区的集成组件的示意性横截面侧视图。
图41是展示可在图40的过程之后的过程处的实例NAND存储器阵列的区的集成组件的示意性横截面侧视图。
图41A是展示可在图40A的过程之后的过程处的实例NAND存储器阵列的区的集成组件的示意性横截面侧视图。
具体实施方式
NAND存储器单元的操作包括电荷在沟道材料与电荷存储材料之间的移动。举例来说，NAND存储器单元的编程可包括使电荷(即，电子)从沟道材料移动到电荷存储材料中，且随后将电荷存储在电荷存储材料内。NAND存储器单元的擦除可包括使空穴移动到电荷存储材料中以与存储在电荷存储材料中的电子重组，且由此使电荷从电荷存储材料释放。电荷存储材料可包括电荷捕集材料(例如，氮化硅、金属点等)。常规NAND的一个问题可能是，电荷捕集材料延伸跨过存储器阵列的多个存储器单元且这可能导致电荷从一个存储器单元迁移到另一存储器单元。电荷迁移可能导致数据保持问题。一些实施例包含在存储器单元之间的区中的电荷捕集材料中具有间断的NAND架构；且此类间断可有利地阻碍电荷在存储器单元之间的迁移。参考图5到41描述实例实施例。
参考图5，构造(集成组件、集成结构)10包含交替的第一层级14与第二层级16的竖直堆叠12。第一层级14包括第一材料60，且第二层级16包括第二材料62。第一材料和第二材料可包括任何合适的组合物，且相对于彼此具有不同组合物。在一些实施例中，第一材料60可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成；且第二材料62可包括氮化硅、主要由氮化硅组成或由氮化硅组成。层级14和16可具有任何适合厚度；且可具有彼此相同的厚度，或可具有相对于彼此不同的厚度。在一些实施例中，层级14和16可具有从约10纳米(nm)到约400nm范围内的竖直厚度。在一些实施例中，层级14和16可具有介于从约10nm到约50nm范围内的厚度。
堆叠12展示为支撑在基底18上方。基底18可包括半导体材料；且可例如包括单晶硅、主要由单晶硅组成或由单晶硅组成。基底18可被称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含但不限于块体半导电材料，例如(单独或在包括其它材料的组件中的)半导电晶片，和(单独或在包括其它材料的组件中的)半导电材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底18可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多种。
在堆叠12与基底18之间提供间隙，以指示其它部件和材料可提供于堆叠12与基底18之间。此类其它部件和材料可包括额外堆叠层级、源极线层级、源极侧选择门(SGS)等。
参考图6，开口64经形成以延伸穿过堆叠12。所述开口具有沿着第一材料60和第二材料62延伸的侧壁65。
图6A是图6的过程阶段处的组件10的区的俯视图，且展示从上方观察时，开口64可具有封闭形状(圆形、椭圆形、方形或其它多边形等)。在所说明的实施例中，当从上方观察时，开口64为圆形。沿着图6的横截面的侧壁65是连续侧壁65的部分，如由图6A的俯视图所展示。侧壁65可被称为开口的外围侧壁，或开口的外围侧壁表面。可以可互换方式利用术语“外围侧壁”和“外围侧壁表面”。在一些情况下利用一个术语且在其它情况下利用另一术语可能是为了在本公开内提供语言变化以使随附权利要求书内的前提基础简单化。
开口64可表示在图6和6A的过程阶段处形成且用于制造NAND存储器阵列的NAND存储器单元的大量基本相同的开口。术语“基本上相同”意指在合理的制造和测量公差内相同。
参考图7，第一层级14沿着开口64的侧壁65相对于第二层级16凹入。在所述凹入之后，第二层级16具有延伸超出凹入的第一层级14的突出末端66。末端66具有第二材料62的表面67。凹入的第一层级14具有第一材料60的表面69。空腔(间隙)68竖直处于末端66之间。表面69可被视为沿着空腔68的内边缘。
表面67和69一起在图7的过程阶段处使开口64的外围侧壁表面65形成为起伏侧壁表面。
参考图8，空腔68填充有牺牲材料70。牺牲材料70可包括任何适合的组合物；且在一些实施例中，可包括硅(例如，多晶硅)，主要由硅(例如，多晶硅)组成或由硅(例如，多晶硅)组成。
牺牲材料70具有沿着开口64的侧壁65的表面71。在所说明的实施例中，表面71形成为与第二材料62的表面67对齐，以使开口64的外围侧壁表面65形成为基本上直的侧壁表面(且在所展示实施例中基本上竖直延伸)。术语“基本上直的”意指在合理的制造和测量公差内是直的，且术语“基本上竖直”意指在合理的制造和测量公差内是竖直的。
参考图9，电荷阻挡材料34沿着基本上直的侧壁表面65(即，沿着开口64的外围侧壁)形成。电荷阻挡材料34可包括任何合适的组合物；且在一些实施例中，可包括氮氧化硅(SiON)和二氧化硅(SiO2)中的一者或两者、主要由氮氧化硅和二氧化硅中的一者或两者组成或由氮氧化硅和二氧化硅中的一者或两者组成。
电荷阻挡材料34沿着基本上直的侧壁表面65具有基本上平坦的构形。
参考图10，邻近电荷阻挡材料34形成电荷存储材料38。电荷存储材料38可包括任何合适的组合物。在一些实施例中，电荷存储材料38可包括电荷捕集材料；例如氮化硅、氮氧化硅、导电纳米点等。例如，在一些实施例中，电荷存储材料38可包括氮化硅、主要由氮化硅组成或由氮化硅组成。在替代实施例中，电荷存储材料38可经配置以包含浮动栅极材料(例如多晶硅)。
电荷存储材料38沿着电荷阻挡材料34的平坦构形形成，且在图10所说明的实施例中具有平坦配置。术语“平坦配置”意指材料38具有基本上连续厚度且与起伏相反地基本上竖直地笔直延伸。
栅极介电材料(即，隧穿材料、电荷传递材料)42邻近电荷存储材料38形成。栅极介电材料42可包括任何合适的组合物。在一些实施例中，栅极介电材料42可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。栅极介电材料42可经带隙设计以实现所要电性质；且因此可包括两种或更多种不同材料的组合。
沟道材料44邻近栅极介电材料42形成，且沿着堆叠12竖直延伸。沟道材料44包括半导体材料；且可包括任何合适的组合物或组合物组合。例如，沟道材料44可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者；其中术语III/V半导体材料是指包括选自周期表的第III族和第V族(其中第III族和第V族是旧术语，现在称为第13族和第15族)的元素的半导体材料。在一些实施例中，沟道材料44可包括硅、主要由硅组成或由硅组成。
绝缘材料46邻近沟道材料44形成，且填充开口64的其余部分。绝缘材料46可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
在图10的所说明实施例中，沟道材料44被配置为包围绝缘材料46的环形圈。沟道材料的此类配置可被视为包括中空沟道配置，因为绝缘材料46被供于环圈形沟道配置中的“中空”内。在其它实施例(未展示)中，沟道材料可被配置为实心柱配置。
参考图11，移除第二材料62(图10)以留下空隙76。空隙76可被称为第一空隙，以将其与在稍后过程阶段形成的其它空隙区分。
参考图12，高k介电材料28形成于第一空隙76(图11)内以为第一空隙加衬，且随后在加衬空隙内形成导电区22。
术语“高k”意指大于二氧化硅的介电常数的介电常数。在一些实施例中，高k介电材料28可包括以下各者中的一或多种、主要由以下各者中的一或多种组成或由以下各者中的一或多种组成：氧化铝(AlO)，氧化铪(HfO)，硅酸铪(HfSiO)，氧化锆(ZrO)和硅酸锆(ZrSiO)；其中化学式指示主要成分而非具体化学计量。
高k介电材料28沿着空隙76的内部外周具有基本上均匀的厚度(图11)，其中术语“基本上均匀”意指在合理的制造和测量公差内是均匀的。高k介电材料28可形成为任何合适厚度；且在一些实施例中，可形成为在从约1nm到约5nm的范围内的厚度。
导电区22可包括两种或更多种导电材料；且在所展示的实施例中包括一对导电材料24和26。导电材料24和26可包括任何合适的导电组合物，例如以下一或多种：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。导电材料24和26在组成上彼此不同。在一些实施例中，芯材料24可包括一或多种金属(例如，可包括钨)，且外部导电材料26可包括一或多种金属氮化物(例如，可包括氮化钛)。
在展示的实施例中，高k介电材料28直接抵靠导电材料26。
层级16可被视为图12的过程阶段处的导电层级，其中此类导电层级包括导电区22。
导电区22具有面对竖直延伸材料34、38、42和44的前端78。前端78具有同样面向竖直延伸材料34、38、42和44的前表面79。导电层级具有从前表面79向后延伸的上表面(顶部表面)77和下表面(即，底部表面)81。
参考图13，移除第一材料60(图12)以形成第二空隙82。
参考图14，移除牺牲材料70(图13)以使第二空隙82延伸。
在材料60(图12)和70(图13)被移除之后，高k材料28具有沿着导电区22的上表面77和下表面81的暴露部分84。
参考图15，移除高k介电材料28的暴露部分84(图14)以留下沿着导电区22的前端78的高k介电材料28的其余部分86。高k介电材料的其余部分86被配置为竖直延伸线性区段88，其中此类线性区段彼此竖直间隔开。在图15的所说明实施例中，区段88通过沿着第二层级14的间隙彼此竖直间隔开(其中此类间隙是空隙82的部分)。高k介电材料28的区段88直接抵靠导电区22的前表面79，且在此类前表面与电荷阻挡材料34之间。值得注意的是，高k介电材料28仅沿着导电区22的前表面79保持，且不环绕导电区22的前端78(即，高k介电材料28并不沿着导电区22的顶部表面77和底部表面81延伸)。
空隙82可被视为在图15的过程阶段处具有第一竖直厚度T1。
参考图16，条带90形成于第二空隙82内以将第二空隙窄化到第二竖直厚度T2。条带90包括条带材料92。条带材料92可包括任何适合的组合物。在一些实施例中，条带90包括牺牲材料92。此类牺牲材料可以是电绝缘或导电的；且在一些实施例中可包括氮化硅、主要由氮化硅组成或由氮化硅组成。在一些实施例中，条带90可包括在最终构造中保持的绝缘材料92。
参考图17，第二空隙82延伸穿过电荷阻挡材料34，且接着延伸穿过电荷存储材料38。延伸的空隙82将电荷阻挡材料34分成竖直间隔开的线性区段36，且将电荷存储材料分成竖直间隔开的线性区段40。在一些实施例中，高k介电材料28的区段88可被称为第一区段，电荷阻挡材料34的区段36可被称为第二区段，且电荷存储材料38的区段40可被称为第三区段。在所展示的实施例中，电荷阻挡材料34的区段36与高k介电材料28的区段88直接相邻；且电荷存储材料38的区段40与电荷阻挡材料34的区段36直接相邻。
导电层级22的前表面79具有可被视为对应于导电区22(或导电层级16)的厚度的第一竖直尺寸D1。第一区段88具有第二竖直尺寸D2，区段36具有第三竖直尺寸D3，且区段40具有第四竖直尺寸D4。在所展示的实施例中，第二竖直尺寸D2与第一竖直尺寸D1大约相同(其中术语“大约相同”意指在合理的制造和测量公差内相同)，第三竖直尺寸D3大于第二竖直尺寸，且第四竖直尺寸D4大于第三竖直尺寸。竖直尺寸D1、D2、D3和D4的相对大小可通过条带90的厚度定制(且在一些实施例中，可甚至省略条带90)；通过用以穿透各种材料28、34和36的蚀刻的持续时间和组合物定制；通过材料28、34和36的组合物定制；等。
可能有利的是，尺寸D2、D3和D4全部至少与导电区22的前表面的尺寸D1大约一样大，使得NAND存储器单元(下文描述)利用导电区的前表面的全部范围。然而，在一些实施例中，蚀刻可减小区段88、36和40中的一或多者的竖直尺寸，使得此类区段具有小于前表面79的竖直尺寸D1的竖直尺寸。在此类实施例中，NAND存储器单元可仍形成有用于一些应用的合适的操作特性。
在图17的所说明实施例中，区段36和40具有基本上平坦的配置。另外，沟道材料44具有基本上平坦的配置。与非平坦配置相比，平坦的沟道材料可对串电流产生积极影响。另外，电荷存储材料的平坦区段40可具有有利的电荷分布。
图17的实施例展示延伸穿过材料34和38且在隧穿材料42处停止的空隙82。在其它实施例中，空隙82可延伸穿过隧穿材料。
参考图18，条带90(图17)被移除。
参考图19，绝缘材料56形成于第二空隙82(图18)内。绝缘材料56可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。在图19的所说明实施例中，绝缘材料56完全填充第二空隙82(图18)。
图19的集成组件10可被视为包括交替的绝缘层级14和导电层级16的堆叠。
导电层级16可被视为NAND配置的存储器单元层级(在本文中又称为字线层级)。NAND配置包含存储器单元串(即，NAND串)，其中串中的存储器单元的数目由竖直堆叠的层级16的数目确定。NAND串可包括任何合适数目的存储器单元层级。例如，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。指示竖直堆叠12竖直地延伸超出所说明区，以展示可能存在比图19的图中所具体说明的竖直堆叠的层级更多的竖直堆叠的层级。
NAND存储器单元52包括介电势垒材料28、电荷阻挡材料34、电荷存储材料38、栅极介电材料42和沟道材料44。所说明的NAND存储器单元52形成存储器单元的竖直延伸串的一部分。此类串可表示在NAND存储器阵列的制造期间形成的大量基本上相同的NAND串(术语“基本上相同”意指在制造和测量的合理公差内相同)。
NAND存储器单元52中的每一者包含导电层级16内的控制栅极区54。控制栅极区54包括类似于上文参考图1到4所描述的控制栅极的控制栅极。导电层级16包括邻近或接近控制栅极区54的区58。区58可被称为第二区、远侧区或字线区。
图19A展示在图19的处理阶段处组件10的区的俯视图，且展示在一些实例实施例中，各种材料28、34、38、42和44可被配置为环形圈。
在图19的实施例中，绝缘层级14完全填充有绝缘材料56。在其它实施例中，空隙82的部分可保持在绝缘层级14内。例如，图20展示与图19的配置类似的配置，但其中空隙82仅部分地填充有绝缘材料56。因此，空隙82的部分保持在绝缘层级14内。空隙82的其余部分以绝缘材料56封端。空隙82可填充有空气或任何其它合适的气体。
图20的配置(即，绝缘层级14内具有空隙的配置)的优势在于，这可在发现竖直相邻材料之间的电容耦合引发问题的情况下减少此类电容耦合。
参考图21到30描述用于制造NAND存储器单元的另一实例过程。
参考图21，展示在可在图6的过程阶段之后的过程阶段处的构造(组件)10a。高k介电材料28沿着基本上直的侧壁表面65(即，沿着开口64的外围侧壁)形成为层30，且层30延伸穿过堆叠12。
参考图22、电荷阻挡材料34邻近层30而形成，电荷存储材料38邻近电荷阻挡材料34而形成，栅极介电材料(即，隧穿材料)42邻近电荷存储材料38而形成，沟道材料44邻近栅极介电材料42而形成，且绝缘材料46邻近沟道材料44而形成。
参考图23，移除第二材料62(图22)以留下空隙76。
参考图24，在空隙76(图23)内形成导电区22。层级16可被视为包括图24的过程阶段处的导电区22的导电层级。
参考图25，移除第一材料60(图24)以形成第二空隙82。高k介电材料的区通过第二空隙82暴露。
参考图26，条带90形成于空隙82内以窄化空隙82。空隙82的窄化减少了通过空隙82暴露的高k介电材料28的量。
参考图27，窄化的第二空隙82延伸穿过高k介电材料28以形成竖直堆叠的第一区段88(即，移除高k材料28的暴露区域以形成区段88)。在图27的实施例中，区段88具有大于导电区22的前表面79(即，导电层级16内的前表面)的竖直尺寸D1的竖直尺寸D2。
参考图28，窄化的空隙82延伸穿过电荷阻挡材料34，且接着延伸穿过电荷存储材料38。延伸的空隙82将电荷阻挡材料34分成竖直间隔开的线性区段36且将电荷存储材料分成竖直间隔开的线性区段40。
图28的实施例展示延伸穿过材料34和38且在隧穿材料42处停止的空隙82。在其它实施例中，空隙82可延伸穿过隧穿材料。
参考图29，条带90(图28)被移除。
参考图30，绝缘材料56形成于第二空隙82(图29)内。图30的组件10a包括NAND存储器单元52，类似于上文参考图19所描述的NAND存储器单元。
尽管在图30的过程阶段处将空隙82(图29)展示为完全填充有绝缘材料56，但在其它实施例中，可仅部分填充所述空隙以形成与上文参考图20所描述的配置类似的配置。
参考图31到41描述用于制造NAND存储器单元的另一实例过程。
参考图31，展示在可与图7的过程阶段相同的过程阶段处的构造(组件)10b。所述构造包含延伸穿过堆叠12且具有起伏外围侧壁表面65的开口64。空腔68延伸到外围表面65的区域中。
参考图32，沿着起伏表面65形成一层材料94。材料94可包括任何合适的组合物；且在一些实施例中，可包括硅、主要由硅组成或由硅组成。
参考图33，材料94经部分氧化以在其余材料94的侧向外侧形成氧化物96(例如，二氧化硅)。其余材料94在空腔68内。
参考图34，氧化物96(图33)被移除。在移除氧化物之后，开口64的外围侧壁65具有沿着第二材料62且沿着其余材料94延伸的起伏表面。在一些实施例中，在图34的过程阶段处的开口64的起伏侧壁可被称为第二起伏侧壁，以将其与在图31的过程阶段处所展示的第一起伏侧壁区分开。
参考图35、电荷阻挡材料34邻近起伏表面65而形成，电荷存储材料38邻近电荷阻挡材料34而形成，栅极介电材料(即，隧穿材料)42邻近电荷存储材料38而形成，沟道材料44邻近栅极介电材料42而形成，且绝缘材料46邻近沟道材料44而形成。材料34、38、42和44全部被配置为竖直延伸层，其具有与开口64的外围侧壁65的起伏构形基本上共形的起伏构形。
参考图36，移除第二材料62(图35)以形成空隙76。
参考图37，高k介电材料28形成于空隙76(图36)内以为所述空隙加衬，且随后在加衬空隙76内形成导电区22。图37的层级16可被称为导电层级。
参考图38，移除第一材料60(图37)以形成第二空隙82。材料94暴露于第二空隙82内。
参考图39，移除材料94(图38)以使空隙82延伸。
参考图40，空隙82延伸穿过电荷阻挡材料34，且接着延伸穿过电荷存储材料38。延伸的空隙82将电荷阻挡材料34分成竖直间隔开的线性区段36，且将所述电荷存储材料分成竖直间隔开的线性区段40。
图40A展示可替代图40的过程阶段的过程阶段。通过类似于上文参考图15所描述的处理沿着导电区22的上表面77和下表面81移除高k介电材料28的暴露部分，以使高k介电材料28形成为竖直延伸线性区段88。
参考图41，展示在图40的过程阶段之后的过程阶段处的构造10b。绝缘材料56形成于空隙82(图40)内。图41的组件10b包括NAND存储器单元52，类似于上文参考图19所描述的NAND存储器单元。
尽管在图41的过程阶段处将空隙82(图40)展示为完全填充有绝缘材料56，但在其它实施例中，可仅部分填充所述空隙以形成与上文参考图20所描述的配置类似的配置。
参考图41A，展示在图40A的过程阶段之后的过程阶段处的构造10b。绝缘材料56形成于空隙82(图40A)内。图41A的组件10b包括NAND存储器单元52，类似于上文参考图19所描述的NAND存储器单元。相比于图19的上述过程阶段处的此类区段的基本上平坦的配置，电荷存储材料38的区段40在图41的过程阶段处具有圆化配置。
尽管在图41A的过程阶段处将空隙82(图40A)展示为完全填充有绝缘材料56，但在其它实施例中，可仅部分填充所述空隙以形成与上文参考图20所描述的配置类似的配置。
在操作中，电荷存储材料38可经配置以将信息存储在本文中所描述的各种实施例的存储器单元52中。存储在个别存储器单元中的信息的值(其中术语“值”表示一个位或多个位)可基于存储在存储器单元的电荷存储区中的电荷量(例如，电子的数目)。可至少部分地基于施加于相关联栅极54的电压的值和/或基于施加于沟道材料44的电压的值来控制(例如增大或减小)个别电荷存储区内的电荷量。
隧穿材料42形成存储器单元52的隧穿区。此类隧穿区可经配置以允许电荷(例如，电子)在电荷存储材料38与沟道材料44之间的所要迁移(例如输送)。隧穿区可经配置(即，设计)以实现选定的准则，例如但不限于等效氧化物厚度(EOT)。EOT在代表性物理厚度方面对隧穿区的电性质(例如电容)进行定量。举例来说，EOT可定义为在忽略泄漏电流和可靠性考虑因素的情况下要具有与给定介电体相同的电容密度所需要的理论二氧化硅层的厚度。
电荷阻挡材料34可提供用于阻挡电荷从电荷存储材料38流到相关联栅极54的机构。
介电势垒材料(高k材料)28可用以抑制电荷载流子从栅极54朝向电荷存储材料38的反向隧穿。在一些实施例中，可将介电势垒材料28视为形成存储器单元52内的介电势垒区。
上文所论述的组件和结构可用在集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、载具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、航空器等。
除非另外指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义。在一些情况下使用术语“介电”且在其它情况下使用术语“绝缘”(或“电绝缘”)可在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义。在一些情况下利用一个术语且在其它情况下利用另一术语可能是为了在本公开内提供语言变化以使随附权利要求书内的前提基础简单化。
图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
除非另外指示，否则随附图解说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后面的材料，以便简化图式。
当结构在上文被称作在另一结构“上”、“邻近”或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在居间结构。相比之下，当结构被称作“直接在另一结构上”、“直接邻近”或“直接抵靠”另一结构时，不存在居间结构。术语“正下方”、“正上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对齐。
结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从底层基底(例如，衬底)向上延伸。竖直延伸的结构可相对于或可不相对于基底的上表面基本上正交延伸。
一些实施例包含一种具有交替的绝缘层级与导电层级的竖直堆叠的集成结构。沟道材料竖直地延伸通过所述堆叠。所述导电层级具有面向沟道材料的前表面，且具有从所述前表面向后延伸的上表面和下表面。高k介电材料布置成竖直堆叠的第一区段。高k介电材料沿着导电层级的前表面且不沿着导电层级的上表面和下表面。电荷阻挡材料布置成竖直堆叠的第二区段。第二区段邻近第一区段。电荷存储材料布置成竖直堆叠的第三区段。第三区段邻近第二区段。栅极介电材料邻近电荷存储材料，且在电荷存储材料与沟道材料之间。
一些实施例包含一种具有交替的绝缘层级与导电层级的竖直堆叠的NAND存储器阵列。所述导电层级包含控制栅极区。高k介电材料邻近所述控制栅极区，且被配置为彼此竖直间隔开的第一竖直延伸线性区段的布置。电荷阻挡材料邻近所述高k介电材料且被配置为彼此竖直间隔开的第二竖直延伸线性区段的布置。电荷存储材料邻近所述电荷阻挡材料且被配置为彼此竖直间隔开的第三竖直延伸线性区段的布置。栅极介电材料邻近所述电荷存储材料。沟道材料沿着所述堆叠竖直延伸，且邻近所述栅极介电材料。
一些实施例包含一种形成集成结构的方法。竖直堆叠经形成以包含交替的第一层级与第二层级。第一层级包括第一材料，且第二层级包括第二材料。开口经形成以延伸穿过所述堆叠。所述开口具有外围侧壁。邻近所述外围侧壁形成电荷阻挡材料。邻近所述电荷阻挡材料形成电荷存储材料。邻近所述电荷存储材料形成栅极介电材料。邻近所述栅极介电材料形成沟道材料。移除第二材料以留下第一空隙。在所述第一空隙内形成导电层级。所述导电层级具有带有前表面的前端。所述前表面面向电荷阻挡材料。高k介电材料经形成以处于所述前表面与电荷阻挡材料之间。所述高k介电材料被配置为彼此竖直间隔开的第一区段，其中所述第一区段沿着所述导电层级的前表面且不环绕所述导电层级的前端。移除第一材料以留下第二空隙。使所述第二空隙延伸穿过所述电荷存储材料以将所述电荷存储材料分成竖直间隔开的区段。
根据规定，已关于结构和方法特征而以或多或少特定的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如字面所说明的整个范围，且应根据等同原则恰当地进行解释。

Claims (33)

1.一种集成结构，其包括：
交替的绝缘层级与导电层级的竖直堆叠；
沟道材料，其竖直延伸穿过所述堆叠；
所述导电层级，其具有面向所述沟道材料的前表面，且具有从所述前表面向后延伸的上表面和下表面；
高k介电材料，其布置成竖直堆叠的第一区段；所述高k介电材料沿着所述导电层级的所述前表面且不沿着所述导电层级的所述上表面和下表面；
电荷阻挡材料，其布置成竖直堆叠的第二区段；所述第二区段邻近所述第一区段；
电荷存储材料，其布置成竖直堆叠的第三区段；所述第三区段邻近所述第二区段；以及
栅极介电材料，其邻近所述电荷存储材料，且在所述电荷存储材料与所述沟道材料之间。
2.根据权利要求1所述的集成结构，其中所述前表面具有第一竖直尺寸；且其中所述第一区段具有大于或约等于所述第一竖直尺寸的第二竖直尺寸。
3.根据权利要求1所述的集成结构，其中所述前表面具有第一竖直尺寸；且其中所述第一区段具有大于所述第一竖直尺寸的第二竖直尺寸。
4.根据权利要求1所述的集成结构，其中：
所述前表面具有第一竖直尺寸；
所述第一区段具有第二竖直尺寸；
所述第二区段具有第三竖直尺寸；
所述第二竖直尺寸大于或约等于所述第一竖直尺寸；以及
所述第三竖直尺寸大于所述第二竖直尺寸。
5.根据权利要求4所述的集成结构，其中：
所述第三区段具有第四竖直尺寸；以及
所述第四竖直尺寸大于或约等于所述第三竖直尺寸。
6.根据权利要求1所述的集成结构，其中所述高k介电材料包括氧化铝、氧化铪、硅酸铪、氧化锆和硅酸锆中的一或多者。
7.根据权利要求1所述的集成结构，其中所述第三区段中的每一者具有基本上平坦的配置。
8.根据权利要求1所述的集成结构，其中所述第三区段中的每一者具有圆化配置。
9.根据权利要求1所述的集成结构，其中所述导电层级包括两种或更多种导电材料。
10.根据权利要求9所述的集成结构，其中所述高k介电材料直接抵靠所述两种或更多种导电材料中的一者。
11.一种NAND存储器阵列，其包括：
交替的绝缘层级与导电层级的竖直堆叠；
所述导电层级，其包含控制栅极区；
高k介电材料，其邻近所述控制栅极区且被配置为彼此竖直间隔开的第一竖直延伸线性区段的布置；
电荷阻挡材料，其邻近所述高k介电材料且被配置为彼此竖直间隔开的第二竖直延伸线性区段的布置；
电荷存储材料，其邻近所述电荷阻挡材料且被配置为彼此竖直间隔开的第三竖直延伸线性区段的布置；
栅极介电材料，其邻近所述电荷存储材料；以及
沟道材料，其沿着所述堆叠竖直延伸且邻近所述栅极介电材料。
12.根据权利要求11所述的NAND存储器阵列，其中所述第二竖直延伸线性区段至少与所述第一竖直延伸线性区段一样长。
13.根据权利要求12所述的NAND存储器阵列，其中所述第三竖直延伸线性区段至少与所述第二竖直延伸线性区段一样长。
14.根据权利要求11所述的NAND存储器阵列，其中所述绝缘层级至少部分地填充有绝缘材料。
15.根据权利要求14所述的NAND存储器阵列，其中所述绝缘层级仅部分地填充有所述绝缘材料。
16.根据权利要求14所述的NAND存储器阵列，其中所述绝缘层级完全填充有所述绝缘材料。
17.根据权利要求11所述的NAND存储器阵列，其中所述导电层级具有某一厚度；且
其中所述第一竖直延伸线性区段具有约等于所述厚度的长度。
18.根据权利要求11所述的NAND存储器阵列，其中所述导电层级具有某一厚度；且
其中所述第一竖直延伸线性区段具有大于所述厚度的长度。
19.一种形成集成结构的方法，其包括：
形成交替的第一层级和第二层级的竖直堆叠；所述第一层级包括第一材料，且所述第二层级包括第二材料；
形成延伸穿过所述堆叠的开口，所述开口具有外围侧壁；
邻近所述外围侧壁形成电荷阻挡材料；
邻近所述电荷阻挡材料形成电荷存储材料；
邻近所述电荷存储材料形成栅极介电材料；
邻近所述栅极介电材料形成沟道材料；
移除所述第二材料以留下第一空隙；
在所述第一空隙内形成导电层级；所述导电层级具有带有前表面的前端；所述前表面面向所述电荷阻挡材料；
形成高k介电材料以处于所述前表面与所述电荷阻挡材料之间；所述高k介电材料被配置为彼此竖直间隔开的第一区段，其中所述第一区段沿着所述导电层级的所述前表面且不环绕所述导电层级的所述前端；
移除所述第一材料以留下第二空隙；以及
使所述第二空隙延伸穿过所述电荷存储材料，以将所述电荷存储材料分成竖直间隔开的区段。
20.根据权利要求19所述的方法，其包括在所述第一空隙内形成所述高k介电材料以为所述第一空隙加衬；其中所述导电层级的所述形成包括在加衬的所述第一空隙内形成导电材料；其中所述第二空隙的所述形成暴露所述导电材料上方和下方的所述高k介电材料的部分；其中所述第二空隙具有竖直厚度；且所述方法进一步包括按以下次序的以下步骤：
移除所述高k介电材料的所述暴露部分；
在所述第二空隙内形成条带以窄化所述竖直厚度；
使所述第二空隙延伸穿过所述电荷阻挡材料且接着穿过所述电荷存储材料以将所述电荷存储材料分成所述竖直间隔开的区段；以及
利用绝缘材料至少部分地填充所述第二空隙。
21.根据权利要求19所述的方法，其包括在所述第一空隙内形成所述高k介电材料以为所述第一空隙加衬；其中所述导电层级的所述形成包括在加衬的所述第一空隙内形成导电材料；其中所述第二空隙的所述形成暴露所述导电材料上方和下方的所述高k介电材料的部分；其中所述第二空隙具有竖直厚度；且所述方法进一步包括：
移除所述高k介电材料的所述暴露部分；
在所述第二空隙内形成牺牲材料以窄化所述竖直厚度；
在所述竖直厚度窄化之后，使所述第二空隙延伸穿过所述电荷阻挡材料且接着穿过所述电荷存储材料以将所述电荷存储材料分成所述竖直间隔开的区段；
移除所述牺牲材料；以及
在移除所述牺牲材料之后，利用绝缘材料至少部分地填充所述第二空隙。
22.根据权利要求21所述的方法，其中所述牺牲材料包括氮化硅。
23.根据权利要求19所述的方法，其包括：
使所述第一层级相对于所述第二层级凹入以沿着所述第一层级形成空腔；
利用牺牲材料填充所述空腔以形成所述开口的所述外围侧壁以具有基本上直的侧壁表面；所述电荷阻挡材料的所述形成包括沿着所述基本上直的侧壁表面形成所述电荷阻挡材料；以及
在所述第二空隙的所述形成期间移除所述牺牲材料。
24.根据权利要求23所述的方法，其中所述电荷阻挡材料沿着所述基本上直的侧壁表面具有基本上平坦的构形；其中所述电荷存储材料沿着所述基本上平坦的构形而形成；且其中所述电荷存储材料的所述竖直间隔开的区段中的每一者具有基本上平坦的配置。
25.根据权利要求23所述的方法，其中所述牺牲材料包括多晶硅。
26.根据权利要求19所述的方法，其中：
所述高k介电材料最初形成为竖直延伸穿过所述堆叠的层；
所述第一材料的所述移除暴露所述高k介电材料的区；以及
移除所述区的至少部分。
27.根据权利要求26所述的方法，其中所述第二空隙具有竖直厚度，且所述方法进一步包括按以下次序的以下步骤：
在所述第二空隙内形成条带以窄化所述竖直厚度且减少暴露的所述高k介电材料的量；
移除暴露的所述高k介电材料的所述减少的量；以及
利用绝缘材料至少部分地填充所述第二空隙。
28.根据权利要求26所述的方法，其中所述第二空隙具有竖直厚度，且所述方法进一步包括：
在所述第二空隙内形成牺牲材料以窄化所述竖直厚度且减小暴露的所述高k介电材料的量；
移除暴露的所述高k介电材料的所述减少的量；
移除所述牺牲材料；以及
在移除所述牺牲材料之后，利用绝缘材料至少部分地填充所述第二空隙。
29.根据权利要求28所述的方法，其中所述牺牲材料包括氮化硅。
30.根据权利要求19所述的方法，其包括：
使所述第一层级相对于所述第二层级凹入以形成沿着所述第一层级的空腔，且形成所述开口的第一起伏侧壁表面；
沿着所述第一起伏表面形成硅层；
部分氧化所述硅层以在其余硅的侧向外侧形成氧化物；所述其余硅在所述空腔内；以及
移除所述氧化物以形成所述开口的所述外围侧壁，以具有沿着所述其余硅且沿着所述第二层级的所述第二材料延伸的第二起伏表面；其中所述电荷阻挡材料的所述形成包括沿着所述第二起伏表面形成所述电荷阻挡材料。
31.根据权利要求30所述的方法，其中所述电荷阻挡材料沿着所述第二起伏表面具有起伏构形；其中所述电荷存储材料沿着所述电荷阻挡材料的所述起伏构形而形成；且其中所述电荷存储材料的所述竖直间隔开的区段中的每一者具有圆化配置。
32.根据权利要求30所述的方法，其包括在所述第一空隙内形成所述高k介电材料以为所述第一空隙加衬；其中所述导电层级的所述形成包括在加衬的所述第一空隙内形成导电材料；其中所述形成所述第二空隙暴露所述导电材料上方和下方的所述高k介电材料的部分；且所述方法进一步包括移除所述高k介电材料的所述暴露部分。
33.根据权利要求32所述的方法，其进一步包括利用绝缘材料至少部分地填充所述第二空隙。
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