KR20220044802A - 수직-이격 채널 재료 세그먼트를 갖는 통합 조립체 및 통합 조립체 형성 방법 - Google Patents

수직-이격 채널 재료 세그먼트를 갖는 통합 조립체 및 통합 조립체 형성 방법 Download PDF

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KR20220044802A
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샤이암 수르티
다비드 레스나티
파올로 테사리올
리차드 제이. 힐
존 디. 홉킨스
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마이크론 테크놀로지, 인크
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Abstract

일부 실시예는 교번하는 절연 레벨과 전도 레벨의 수직 스택을 갖는 NAND 메모리 어레이를 포함한다. 전도 레벨은 제어 게이트 영역을 포함한다. 하이-k 유전 재료가 제어 게이트 영역에 인접하여 위치하고, 서로 수직으로 이격되는 제1 수직-연장 선형 세그먼트들의 배열로 구성된다. 전하-차단 재료가 하이-k 유전 재료에 인접하여 위치하고, 서로 수직으로 이격되는 제2 수직-연장 선형 세그먼트들의 배열로 구성된다. 전하-저장 재료가 전하-차단 재료에 인접하여 위치하고, 서로 수직으로 이격되는 수직-연장 선형 세그먼트들의 배열로 구성된다. 게이트-유전 재료가 전하-저장 재료에 인접하여 위치한다. 채널 재료가 스택을 따라 수직으로 연장되며, 게이트-유전 재료에 인접하여 위치한다. 일부 실시예는 통합 조립체 및 통합 조립체 형성 방법을 포함한다.

Description

수직-이격 채널 재료 세그먼트를 갖는 통합 조립체 및 통합 조립체 형성 방법
관련 특허 데이터
본 출원은 2019년 8월 22일에 출원된 미국 특허 출원 번호 16/548,320에 대한 우선권을 주장하며, 그 전문이 여기에 참조로 포함된다.
기술분야
수직-이격 채널 재료 세그먼트를 갖는 집적 조립체(예를 들어, 집적 NAND 메모리), 및 집적 조립체를 형성하는 방법.
메모리는 전자 시스템에 대한 데이터 저장을 제공한다. 플래시 메모리는 메모리의 한 유형이며 최신 컴퓨터 및 장치에서 다양하게 사용된다. 예를 들어, 최신 개인용 컴퓨터에는 플래시 메모리 칩에 BIOS가 저장되어 있을 수 있다. 또 다른 예로서, 컴퓨터 및 기타 장치가 기존의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브에 플래시 메모리를 활용하는 것이 점점 보편화되고 있다. 또 다른 예로서, 표준화 진행에 따라 제조 업체가 새로운 통신 프로토콜을 지원할 수 있고 향상된 기능을 위해 장치를 원격으로 업그레이드할 수 있는 기능을 제공할 수 있기 때문에 플래시 메모리가 무선 전자 장치에서 널리 사용된다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있으며, 수직으로 적층된 메모리 셀을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에, 통합 배열 내에서 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인(1004)(예를 들어, 신호 WL0 내지 WLm을 전도하기 위한 워드라인) 및 제1 데이터 라인(1006)(예를 들어, 신호 BL0 내지 BLn을 전도하기 위한 비트라인)과 함께 행 및 열로 배열된 복수의 메모리 셀(1003)을 갖는 메모리 어레이(1002)를 포함하는 종래 기술의 장치(1000)의 블록도를 도시한다. 액세스 라인(1004) 및 제1 데이터 라인(1006)은 메모리 셀(1003) 내외로 정보를 전송하는 데 사용될 수 있다. 행 디코더(1007) 및 열 디코더(1008)는 액세스되어야할 메모리 셀(1003)을 결정하기 위해 어드레스 라인(1009) 상의 어드레스 신호 A0 내지 AX를 디코딩한다. 감지 증폭기 회로(1015)는 메모리 셀(1003)로부터 판독된 정보의 값을 결정하도록 동작한다. I/O 회로(1017)는 메모리 어레이(1002)와 입/출력(I/O) 라인(1005) 사이에서 정보 값을 전달한다. I/O 라인(1005) 상의 신호 DQ0 내지 DQN 은 메모리 셀(1003)에서 판독되거나 기록되는 정보의 값을 나타낼 수 있다. 다른 장치는 I/O 라인(1005), 주소 라인(1009) 또는 제어 라인(1020)을 통해 장치(1000)와 통신할 수 있다. 메모리 제어 유닛(1018)은 메모리 셀(1003)에서 수행될 메모리 동작을 제어하는 데 사용되며 제어 라인(1020)의 신호를 활용한다. 장치(1000)는 각각 제1 공급 라인(1030) 및 제2 공급 라인(1032) 상의 공급 전압 신호 Vcc 및 Vss를 수신할 수 있다. 장치(1000)는 선택 회로(1040) 및 입/출력(I/O) 회로(1017)를 포함한다. 선택 회로(1040)는 I/O 회로(1017)를 통해 신호 CSEL1 내지 CSELn에 응답하여, 메모리 셀(1003)에서 판독 또는 프로그래밍되는 정보의 값을 나타낼 수 있는 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택할 수 있다. 열 디코더(1008)는 어드레스 라인(1009) 상의 A0 내지 AX 어드레스 신호에 기초하여 CSEL1 내지 CSELn 신호를 선택적으로 활성화시킬 수 있다. 선택 회로(1040)는 판독 및 프로그래밍 동작 동안 메모리 어레이(1002)와 I/O 회로(1017) 사이의 통신을 제공하기 위해 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택할 수 있다.
도 1의 메모리 어레이(1002)는 NAND 메모리 어레이일 수 있고, 도 2는 도 1의 메모리 어레이(1002)에 이용될 수 있는 3차원 NAND 메모리 장치(200)의 개략도를 도시한다. 장치(200)는 전하-저장 장치의 복수의 스트링을 포함한다. 제1 방향(Z-Z')에서, 전하-저장 장치의 각각의 스트링은 예를 들어, 서로 위에 적층된 32개의 전하-저장 장치를 포함할 수 있으며, 각 전하-저장 장치는 예를 들어, 32개의 계층(예: Tier0-Tier31) 중 하나씩에 대응한다. 각각의 스트링의 전하-저장 장치는 전하-저장 장치의 스트링이 주위로 형성되는 반도체 재료(예를 들어, 폴리실리콘)의 각각의 기둥에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어, 복수의 스트링의 16개의 제1 그룹의 각각의 제1 그룹은 예를 들어, 복수의(예를 들어, 32개의) 액세스 라인(즉, "전역 제어 게이트(CG) 라인", 워드라인(WL)이라고도 함)을 공유하는 8개의 스트링을 포함할 수 있다. 각각의 액세스 라인은 일 계층 내에서 전하-저장 장치들을 연결할 수 있다. 동일한 액세스 라인에 의해 결합된(따라서 동일한 계층에 해당하는) 전하-저장 장치는, 각 전하-저장 장치가 2비트의 정보를 저장할 수 있는 셀을 포함할 때, 예를 들어 P0/P32, P1/P33, P2/P34, 등과 같이, 두 페이지로 논리적으로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어, 복수의 스트링의 8개의 제2 그룹의 각각의 제2 그룹은 8개의 데이터 라인 중 대응하는 데이터 라인에 의해 결합된 16개의 스트링을 포함할 수 있다. 메모리 블록의 크기는 1,024 페이지 및 총 약 16MB를 포함할 수 있다(예: 16 WL x 32 계층 x 2 비트 = 1,024 페이지/블록, 블록 크기 = 1,024 페이지 x 16KB/페이지 = 16MB). 스트링, 계층, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 도시된 것보다 많거나 적을 수 있다.
도 3은 도 2와 관련하여 설명된 스트링의 16개의 제1 그룹 중 하나에 전하-저장 장치의 15개의 스트링을 포함하는 X-X' 방향의 도 2의 3D NAND 메모리 장치(200)의 메모리 블록(300)의 단면도이다. 메모리 블록(300)의 복수의 스트링은 타일 열l, 타일 열j, 타일 열k와 같이, 각각의 서브세트(310, 320, 330)(예를 들어, 타일 열)로 그룹화되며, 각각의 서브세트(가령, 타일 칼럼)은 메모리 블록(300)의 "부분 블록"을 포함한다. 전역 드레인-측 선택 게이트(SGD) 라인(340)은 복수의 스트링의 SGD에 연결될 수 있다. 예를 들어, 전역 SGD 라인(340)은 복수의(가령, 3개의) 서브-SGD 드라이버(332, 334, 336) 중 대응하는 것을 통해, 서브-SGD 라인(342, 344, 346)에 결합될 수 있고, 각각의 서브-SGD 라인은 각자의 서브세트(가령, 타일 칼럼)에 대응한다. 서브-SGD 드라이버(332, 334, 336) 각각은 다른 부분 블록들의 스트링에 관계없이, (예를 들어, 타일 열과 같은) 대응하는 부분 블록의 스트링의 SGD와 동시적으로 결합되거나 컷오프될 수 있다. 전역 SGS(source-side select gate) 라인(360)은 복수의 스트링의 SGS에 연결될 수 있다. 예를 들어, 전역 SGS 라인(360)은 복수의 서브 SGS 드라이버(3222, 324, 326) 중 대응하는 하나를 통해, 복수의 서브-SGS 라인(362, 364, 366)에 연결될 수 있으며, 각각의 서브-SGS 라인은 각각의 서브세트(가령, 타일 열)에 대응한다. 서브-SGS 드라이버(322, 324, 326) 각각은 다른 부분 블록의 것에 독립적으로, (가령, 타일 열과 같은) 대응하는 부분 블록의 스트링의 SGS와 동시적으로 결합 또는 컷오프될 수 있다. 전역 액세스 라인(예를 들어, 전역 CG 라인)(350)은 복수의 스트링들 각각의 각각의 계층에 대응하는 전하-저장 장치들을 결합할 수 있다. 각각의 전역 CG 라인(예를 들어, 전역 CG 라인(350))은 복수의 서브-스트링 드라이버(312, 314, 316) 중 대응하는 것을 통해 복수의 서브-액세스 라인(예를 들어, 서브-CG 라인)(352, 354, 356)에 연결될 수 있다. 각각의 서브스트링 드라이버는 다른 부분 블록 및/또는 다른 계층과 독립적으로, 각각의 부분 블록 및/또는 계층에 대응하는 전하-저장 장치를 동시에 연결하거나 차단할 수 있다. 각각의 서브세트(예를 들어, 부분 블록) 및 각각의 계층에 대응하는 전하-저장 장치는 전하-저장 장치의 "부분 계층"(예를 들어, 단일 "타일")을 포함할 수 있다. 각각의 서브세트(예를 들어, 부분 블록)에 대응하는 스트링은 서브-소스(372, 374, 376) 중 대응하는 하나(예를 들어, "타일 소스")에 연결될 수 있고, 각각의 서브-소스는 각각의 전원에 연결된다.
NAND 메모리 장치(200)는 도 4의 개략도를 참조하여 대안적으로 설명된다.
메모리 어레이(200)는 워드라인(2021 내지 202N), 및 비트라인(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한 NAND 스트링들(2061 내지 206M)을 포함한다. 각 NAND 스트링은 전하-저장 트랜지스터(2081 내지 208N)를 포함한다. 전하-저장 트랜지스터는 전하를 저장하기 위해 플로팅 게이트 재료(예를 들어, 폴리실리콘)를 사용할 수 있거나 전하를 저장하기 위해 전하 트래핑 재료(예를 들어, 실리콘 질화물, 금속 나노도트 등)를 사용할 수 있다.
전하-저장 트랜지스터(208)는 워드라인(202)과 스트링(206)의 교차점에 위치된다. 전하-저장 트랜지스터(208)는 데이터 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각 NAND 스트링(206)의 전하-저장 트랜지스터(208)는 소스 선택 장치(예를 들어, 소스 측 선택 게이트, SGS)(210)와 드레인 선택 장치(예를 들어, 드레인 측 선택 게이트, SGD)(212) 사이에 직렬로 소스-드레인 연결된다. 각 소스 선택 장치(210)는 스트링(206)과 소스 선택 라인(214)의 교차점에 위치하는 반면, 각 드레인-선택 장치(212)는 스트링(206)과 드레인-선택 라인(215)의 교차점에 위치한다. 선택 장치(210, 212)는 임의의 적절한 액세스 장치일 수 있고, 일반적으로 도 4에 박스로 도시되어 있다.
각 소스 선택 장치(210)의 소스는 공통 소스 라인(216)에 연결된다. 각 소스 선택 장치(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하-저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 장치(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하-저장 트랜지스터(2081)의 소스에 연결된다. 소스 선택 장치(210)는 소스 선택 라인(214)에 연결된다.
각각의 드레인-선택 디바이스(212)의 드레인은 드레인 콘택트에서 비트라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인-선택 장치(2121)의 드레인은 비트라인(2281)에 연결된다. 각 드레인 선택 장치(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 전하-저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인-선택 장치(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하-저장 트랜지스터(208N)의 드레인에 연결된다.
전하-저장 트랜지스터(208)는 소스(230), 드레인(232), 전하-저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하-저장 트랜지스터(208)는 워드라인(202)에 연결된 제어 게이트(236)를 갖는다. 전하-저장 트랜지스터(208)의 열은 주어진 비트라인(228)에 결합된 NAND 스트링(206) 내의 트랜지스터이다. 전하-저장 트랜지스터(208)의 행은 주어진 워드라인(202)에 공통으로 결합된 트랜지스터이다.
개선된 NAND 아키텍처 및 개선된 NAND 아키텍처 제조 방법을 개발하는 것이 요망된다.
도 1은 메모리 셀을 갖는 메모리 어레이를 갖는 종래 기술의 메모리 장치의 블록도를 도시한다.
도 2는 3D NAND 메모리 장치 형태의 도 1의 종래 기술의 메모리 어레이의 개략도를 도시한다.
도 3은 X-X' 방향으로 도 2의 종래 기술의 3D 낸드 메모리 장치의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5 및 도 6은 예시적인 NAND 메모리 어레이를 형성하기 위한 예시적인 방법의 예시적인 순차적 공정 단계에서 도시된 통합 조립체의 영역의 개략적인 측단면도이다.
도 6a는 도 6의 통합 조립체의 일부의 개략적인 평면도이다.
도 7 내지 도 19는 예시적인 NAND 메모리 어레이를 형성하기 위한 예시적 방법의 예시적인 순차적 공정 단계들에서 도시되는 도 5의 통합 조립체 영역의 개략적인 측단면도이다. 도 7의 공정 단계는 도 6의 공정 단계를 따를 수 있다.
도 19a는 도 19의 통합 조립체의 일부분의 개략적인 평면도이다.
도 20은 일례의 NAND 메모리 어레이의 일 영역을 보여주는 통합 조립체의 개략적인 측단면도이다.
도 21-30은 일례의 NAND 메모리 어레이를 형성하기 위한 예시적 방법의 예시적인 순차적 공정 단계들에서 도시되는 통합 조립체의 일 영역의 개략적 측단면도다. 도 21의 공정 단계는 도 6이 공정 단계를 따를 수 있다.
도 31-40은 일례의 NAND 메모리 어레이를 형성하기 위한 예시적 방법의 예시적인 순차적 공정 단계들에서 도시되는 통합 조립체의 일 영역의 개략적 측단면도다. 도 31의 공정 단계는 도 7의 공정 단계와 동일하다.
도 41은 도 40의 공정 단계를 따를 수 있는 공정에서 예시 NAND 메모리 어레이의 일 영역을 보여주는 통합 조립체의 개략적인 측단면도이다.
도 41a는 도 40a의 공정 단계를 따를 수 있는 공정에서 예시 NAND 메모리 어레이의 일 영역을 보여주는 통합 조립체의 개략적인 측단면도이다.
NAND 메모리 셀의 동작은 채널 재료와 전하-저장 재료 사이의 전하 이동을 포함한다. 예를 들어, NAND 메모리 셀의 프로그래밍은 채널 재료로부터 전하-저장 재료로 전하(즉, 전자)를 이동시킨 다음, 전하-저장 재료 내에 전하를 저장하는 것을 포함할 수 있다. NAND 메모리 셀의 소거는 전하-저장 재료에 저장된 전자와 재결합하기 위해 전하-저장 재료 내로 정공을 이동시켜, 전하-저장 재료로부터 전하를 방출하는 것을 포함할 수 있다. 전하-저장 재료는 전하-포착 재료(예를 들어, 질화실리콘, 금속 도트, 등)을 포함할 수 있다. 기존 NAND의 문제는 전하 트래핑 재료가 메모리 어레이의 여러 메모리 셀에 걸쳐 확장되어 한 메모리 셀에서 다른 메모리 셀로 전하 이동을 유발할 수 있다는 것이다. 전하 이동으로 인해 데이터 보존 문제가 발생할 수 있다. 일부 실시예는 메모리 셀 사이의 영역에서 전하 트래핑 재료의 단절(breaks)을 갖는 NAND 아키텍처를 포함하며; 그러한 단절은 유리하게는 메모리 셀 사이의 전하 이동을 방해할 수 있다. 예시적인 실시예들이 도 5-41을 참조하여 설명된다.
도 5를 참조하면, 구조물(통합 조립체, 통합 구조)(10)은 교번하는 제1 및 제2 레벨(14, 16)의 수직 스택(12)을 포함한다. 제1 레벨(14)은 제1 재료(60)를 포함하고, 제2 레벨(16)은 제2 재료(62)를 포함한다. 제1 및 제2 재료는 임의의 적합한 조성을 포함할 수 있고, 서로에 대해 상이한 조성을 갖는다. 일부 실시예에서, 제1 재료(60)는 이산화실리콘을 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있고; 그리고 제2 재료(62)는 실리콘 질화물을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 레벨(14 및 16)은 임의의 적절한 두께의 것일 수 있으며; 그리고 서로 동일한 두께일 수도 있고, 서로에 대해 상이한 두께일 수 있다. 일부 실시예에서, 레벨(14 및 16)은 약 10 나노미터(nm) 내지 약 400 nm 범위 내의 수직 두께를 가질 수 있다. 일부 실시예에서, 레벨(14 및 16)은 약 10 nm 내지 약 50 nm 범위 내의 두께를 가질 수 있다.
스택(12)은 베이스(18) 위에 지지되는 것으로 도시되어 있다. 베이스(18)는 반도체 재료를 포함할 수 있고; 예를 들어, 단결정 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 베이스(18)는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료를 포함하는 조립체로)와, 반도체 재료 층(단독으로 또는 다른 재료를 포함하는 조립체로)들을 포함하는, 반도체 재료를 포함하는 임의의 구조물을 의미한다. "기판"이라는 용어는 위에서 설명된 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 의미한다. 일부 응용에서, 베이스(18)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어 내화성 금속 재료, 장벽 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
스택(12)과 베이스(18) 사이에 간극이 제공되어, 스택(12)과 베이스(18) 사이에 다른 구성요소 및 재료가 제공될 수 있음을 나타낸다. 이러한 다른 구성요소 및 재료는 스택의 추가 레벨, 소스 라인 레벨, 소스-측 선택 게이트(SGS), 등을 포함할 수 있다.
도 6을 참조하면, 스택(12)을 통해 연장되도록 개구(64)가 형성된다. 개구는 제1 및 제2 재료(60, 62)를 따라 연장되는 측벽(65)을 갖는다.
도 6a는 도 6의 공정 단계에서의 조립체(10)의 일 영역의 평면도로서, 개구(64)는 위에서 보았을 때 닫힌 형상(원형, 타원형, 사각형, 또는 기타 다각형, 등)을 가질 수 있다. 도시되는 실시예에서, 개구(64)는 위에서 보았을때 원형이다. 도 6의 단면을 따른 측벽(65)은 도 6a의 평면도에 의해 도시되는 바와 같이 연속 측벽(65)의 일부이다. 측벽(65)은 개구의 주변 측벽으로 또는 개구의 주변 측벽 표면으로 지칭될 수 있다. 용어 "주변 측벽" 및 "주변 측벽 표면"은 상호혼용하여 사용될 수 있다. 일부 사례에서 일 용어 및 타 사례에서 타 용어의 사용은 다음의 청구범위 내의 선행 기초를 단순화하기 위해 본 개시 내의 언어 변형을 제공하는 것일 수 있다.
개구(64)는 도 6 및 도 6a의 공정 단계에서 형성된 다수의 실질적으로 동일한 개구를 나타낼 수 있고, NAND 메모리 어레이의 NAND 메모리 셀을 제조하는 데 사용된다. "실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일한 것을 의미한다.
도 7을 참조하면, 제1 레벨(14)은 개구(64)의 측벽(65)을 따라 제2 레벨(16)에 대해 움푹 들어간다(리세스(recess)). 리세스 후, 제2 레벨(16)은 리세스된 제1 레벨(14) 너머로 연장되는 돌출 단자 단부(66)를 갖는다. 단자 단부(66)는 제2 재료(62)의 표면(67)을 가진다. 공극(갭)(68)은 단자 단부(66) 사이에 수직으로 위치한다. 표면(69)은 공극(68)의 내측 에지를 따라 놓이는 것으로 간주된다.
표면(67, 69)은 도 7의 공정 단계에서 기복있는 측벽 표면이도록 개구(64)의 주변 측벽 표면(65)을 함께 형성한다.
도 8을 참조하면, 공극(68)은 희생 재료(70)로 충전된다. 희생 재료(70)는 임의의 적절한 조성물을 포함할 수 있고, 일부 실시예에서, 실리콘(가령, 다결정 실리콘)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다.
희생 재료(70)는 개구(64)의 측벽(65)을 따라 표면(71)을 가진다. 도시되는 실시예에서, 표면(71)은 실질적으로 직선인 측벽 표면이도록 (그리고 일부 실시예에서 실질적으로 수직으로 연장되도록) 개구(64)의 주변 측벽 표면(65)을 형성하기 위해 제2 재료(62)의 표면(67)과 정렬되도록 형성된다. "실적으로 직선"이라는 용어는 제조 및 측정의 합리적 허용공차 내에서 직선임을 의미하며, "실질적으로 수직"이라는 용어는 제조 및 측정의 합리적 허용공차 내에서 수직임을 의미한다.
도 9를 참조하면, 전하-차단 재료(34)는 실질적으로 직선인 측벽 표면(65)을 따라(즉, 개구(64)의 주변 측벽을 따라) 형성된다. 전하-차단 재료(34)는 임의의 적절한 조성물을 포함할 수 있고, 일부 실시예에서, 옥시나이트라이드(SiON) 및 실리콘 다이옥사이드(SiO2) 중 하나 또는 둘 모두를 포함하거나, 실질적으로 구성되거나, 구성될 수 있다.
전하-차단 재료(34)는 실질적으로 직선인 측벽 표면(65)을 따라 실질적으로 평평한 토포그래피를 가진다.
도 10을 참조하면, 전하-저장 재료(38)는 전하-차단 재료(34)에 인접하여 형성된다. 전하-저장 재료(38)는 임의의 적절한 조성물을 포함할 수 있다. 일부 실시예에서, 전하-저장 재료(38)는 예를 들어, 실리콘 질화물, 실리콘 옥시나이트라이드, 전도성 나노도트, 등과 같은 전하-포집 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 전하-저장 재료(38)는 실리콘 질화물을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 대안의 실시예에서, 전하-저장 재료(38)는 (예를 들어, 다결정 실리콘과 같은) 플로팅 게이트 재료를 포함하도록 구성될 수 있다.
전하-저장 재료(38)는 전하-차단 재료(34)의 평평한 토포그래피를 따라 형성되며, 도 10의 도시 실시예에서 평평한 구성을 갖는다. "평평한 구성"이라는 용어는 기본있는 구성에 반해, 재료(38)가 실질적으로 연속인 두께 가지며 실질적으로 수직으로 직선으로 연장됨을 의미한다.
게이트-유전 재료(즉, 터널링 재료, 전하-통로 재료)(42)는 전하-저장 재료(38)에 인접하여 형성된다. 게이트-유전 재료(42)는 임의의 적절한 조성물을 포함할 수 있다. 일부 실시예에서, 게이트-유전 재료(42)는 예를 들어, 실리콘 다이옥사이드, 실리콘 질화물, 실리콘 옥시나이트라이드, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 등 중 하나 이상을 포함할 수 있다. 게이트-유전 재료(42)는 바람직한 전기적 성질을 달성하기 위해 밴드갭-가공될 수 있고, 따라서, 2개 이상의 상이한 재료의 조합을 포함할 수 있다.
채널 재료(44)는 게이트-유전 재료(42)에 인접하여 형성되고, 스택(12)을 따라 수직으로 연장된다. 채널 재료(44)는 반도체 재료를 포함하고; 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있다. 예를 들어, 채널 재료(44)는 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함할 수 있고; III/V족 반도체 재료라는 용어는 주기율표의 III족 및 V족에서 선택된 원소를 포함하는 반도체 재료를 의미한다(III 및 V족은 이전 명명법이며 현재는 13족 및 15족이라고 함). 일부 실시예에서, 채널 재료(44)는 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다.
절연 재료(46)는 채널 재료(44)에 인접하여 형성되고, 개구(64)의 나머지 부분을 채운다. 절연 재료(46)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시양태에서 이산화실리콘을 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다.
도 10의 예시된 실시예에서, 채널 재료(44)는 절연 재료(46)를 둘러싸는 환형 링으로 구성된다. 채널 재료의 이러한 구성은 절연 재료(46)가 환형 링 형상의 채널 구조로 "중공" 내에 제공된다는 점에서 중공 채널 구성을 포함하는 것으로 간주될 수 있다. 다른 실시예(미도시)에서, 채널 재료는 중실(solid) 기둥 구성으로 구성될 수 있다.
도 11을 참조하면, 제2 재료(62)(도 10)는 공극(76)을 남기기 위해 제거된다. 공극(76)은 이후 공정 단계에서 형성되는 다른 공극과 구별하기 위해 제1 공극으로 지칭될 수 있다.
도 12를 참조하면, 제1 공극을 라이닝하도록 제1 공급(76)(도 11) 내에 하이-k 유전 재료(28)가 형성되고, 그 후 라이닝된 공극 내에 전도성 영역(22)이 형성된다.
"하이-k"라는 용어는 실리콘 다이옥사이드의 유전 상수보다 큰 유전 상수를 의미한다. 일부 실시예에서, "하이-k" 재료(28)는 알루미늄 옥사이드(AlO), 하프늄 옥사이드(HfO), 하프늄 실리케이트(HfSiO), 지르코늄 옥사이드(ZrO) 및 지르코늄 실리케이트(ZrSiO) 중 하나 이상을 포함하거나, 본질적으로 구성되거나, 이들로 구성될 수 있고, 여기서 화학식은 특정 화학량론보다는 주요 구성성분을 나타낸다.
하이-k 재료(28)는 공극(76)(도 11)의 내측 주변부를 따라 실질적으로 균일한 두께를 가지며, "실질적으로 균일하다"는 용어는 제조 및 측정의 합리적 공차 내에서 균일함을 의미한다. 하이-k 유전 재료(28)는 임의의 적절한 두께로 형성될수 있고, 일부 실시예에서, 약 1nm 내지 약 5nm 범위의 두께로 형성될 수 있다.
전도성 영역(22)은 2개 이상의 전도성 재료를 포함할 수 있고, 도시되는 실시예에서, 한 쌍의 전도성 재료(24, 26)를 포함할 수 있다. 전도성 재료(24, 26)는 예를 들어 다양한 금속(예: 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성물(예: 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같이, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 전도성 재료(24, 26)는 조성이 서로 다르다. 일부 실시예에서, 코어 재료(24)는 하나 이상의 금속을 포함할 수 있고(예를 들어, 텅스텐을 포함할 수 있음) 외부 전도성 재료(26)는 하나 이상의 금속 질화물을 포함할 수 있다(예를 들어, 티타늄 질화물을 포함할 수 있음).
도시되는 실시예에서, 하이-k 유전 재료(28)는 전도성 재료(26)에 바로 대하도록 위치한다.
레벨(16)은 도 12의 공정 스테이지에서 전도 레벨로 여겨질 수 있고, 이러한 전도 레벨은 전도성 영역(22)을 포함한다.
전도성 영역(22)은 수직으로 연장되는 재료(34, 38, 42, 44)와 면하는 전면 단부(78)를 가진다. 전면 단부(78)는 수직으로 면하는 재료(34, 38, 42, 44)와 또한 면하는 전면(79)을 가질 수 있다. 전도 레벨은 전면(79)으로부터 후방으로 연장되는 상면(상부 표면)(77) 및 하면(즉, 하부 표면)(81)을 가진다.
도 13을 참조하면, 제1 재료(60)(도 12)가 제거되어 제2 공극(82)을 형성한다.
도 14를 참조하면, 희생 재료(70)(도 13)가 제거되어 제2 공극(82)을 연장시킨다.
재료(60)(도 12) 및 (70)(도 13)가 제거된 후, 하이-k 재료(28)는 전도성 영역(22)의 상면 및 하면(77, 81)을 따라 노출 부분(84)을 가진다.
도 15를 참조하면, 하이-k 유전 재료(28)의 노출 부분(84)(도 14)이 제거되어, 전도성 영역(22)의 전면 단부(78)를 따라 하이-k 유전 재료(28)의 나머지 부분(86)을 남긴다. 하이-k 유전 재료의 나머지 부분(86)은 수직으로 연장되는 선형 세그먼트로 구성되며, 이러한 선형 세그먼트는 서로로부터 수직으로 이격된다. 도 15의 도시되는 실시예에서, 세그먼트(88)는 제2 레벨(14)을 따라 갭에 의해 서로로부터 수직으로 이격된다(이러한 갭은 공극(82)의 부분임). 하이-k 유전 재료(28)의 세그먼트(88)는 전도성 영역(22)의 전면(79)에 바로 대하며, 이러한 전면과 전하-차단 재료(34) 사이에 놓인다. 특히, 하이-k 유전 재료(28)는 전도성 영역(22)의 전면(79)을 따라서만 유지되고, 전도성 영역(22)의 전면 단부(78) 주위로 감기지 않는다(즉, 하이-k 유전 재료(28)는 전도성 영역(22)의 상면 및 하면(77, 81)을 따라 연장되지 않는다).
공극(82)은 도 15의 공정 단계에서 제1 수직 두께 T1을 갖는 것으로 간주될 수 있다.
도 16을 참조하면, 제2 공극을 제2 수직 두께 T2까지 좁히도록 제2 공극(82) 내에 스트립(90)이 형성된다. 스트립(90)은 스트립 재료(92)를 포함한다. 스트립 재료(92)는 임의의 적절한 조성물을 포함할 수 있다. 일부 실시예에서, 스트립(90)은 희생 재료(92)를 포함한다. 이러한 희생 재료는 전기 절연성이거나 전기 전도성일 수 있고, 일부 실시예에서, 실리콘 지로하물을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예에서, 스트립(90)은 최종 구성에서 남는 절연 재료(92)를 포함할 수 있다.
도 17을 참조하면, 제2 공극(82)이 전하-차단 재료(34)를 통해 연장되고, 그 후, 전하-저장 재료(38)를 통해 연장된다. 연장된 공극(82)은 전하-차단 재료(34)를 수직-이격 선형 세그먼트(36)들로 분할하고, 전하-저장 재료를 수직-이격 선형 세그먼트(40)들로 분할한다. 일부 실시예에서, 하이-k 유전 재료(28)의 세그먼트(88)는 제1 세그먼트로 지칭될 수 있고, 전하-차단 재료(34)의 세그먼트(36)는 제2 세그먼트로 지칭될 수 있고, 전하-저장 유전 재료(38)의 세그먼트(40)는 제3 세그먼트로 지칭될 수 있다. 도시되는 실시예에서, 전하-차단 재료(34)의 세그먼트(36)는 하이-k 유전 재료(28)의 세그먼트(88)에 바로 대하며, 전하-저장 재료(38)의 세그먼트(40)는 전하-차단 재료(34)의 세그먼트(36)에 바로 대한다.
전도 레벨(22)의 전면(79)은 제1 수직 치수 D1을 갖고, 이는 전도성 영역(22)(또는 전도 레벨(16))의 두께에 대응하는 것으로 간주될 수 있다. 제1 세그먼트(88)는 제2 수직 치수 D2를 가질 수 있고, 세그먼트(36)는 제3 수직 치수 D3를 가질 수 있고, 세그먼트(40)는 제4 수직 치수 D4를 가질 수 있다. 도시되는 실시예에서, 제2 수직 치수 D2는 제1 수직 치수 D1과 대략 동일하며('대략 동일하다"는 것은 합리적인 제조 및 측정 공차 내에서 동일함을 의미함), 제3 수직 치수 D3는 제2 수직 치수보다 크고, 제4 수직 치수 D4는 제3 수직 치수보다 크다. 수직 치수 D1, D2, D3, D4의 상대적 크기는 스트립(90)의 두께에 의해(그리고 일부 실시예에서 스트립(90)이 생략될 수도 있음); 다양한 재료(28, 34, 36)를 통과하는데 사용되는 에칭의 지속시간 및 조성에 의해; 재료(28, 34, 36)의 조성에 의해, 등등 맞춤화될 수 있다.
치수 D2, D3, D4가 모두 적어도 대략 전도성 영역(22)의 전면의 치수 D1만큼 커서, NAND 메모리 셀(아래 설명됨)이 전도성 영역의 전면의 전체 크기를 이용할 수 있는 것이 유리할 수 있다. 그러나 일부 실시예에서, 에칭은 세그먼트(88, 36, 40) 중 하나 이상의 수직 치수를 감소시켜서, 각각의 세그먼트가 전면(79)의수직 치수 D1보다 작은 수직 치수를 가질 수 있다. 이러한 실시예에서, NAND 메모리 셀은 여전히 일부 응용예에 대해 적절한 동작 특성을 갖도록 형성될 수 있다.
도 17의 도시되는 실시예에서, 세그먼트(36, 40)는 실질적으로 평평한 구성을 가진다. 또한, 채널 재료(44)도 실질적으로 평평한 구성을 가진다. 평평한 채널 재료는 평평하지 않은 구성에 비해 스트링 전류에 긍정적인 영향을 미칠 수 있다. 또한, 전하-저장 재료의 평평한 세그먼트(40)는 바람직한 전하 분포를 가질 수 있다.
도 17의 실시예는 공극(82)이 재료(34, 38)를 통해 연장되어 터널링 재료(42)에서 중지함을 보여준다. 다른 실시예에서, 공극(82)은 터널링 재료를 통해 연장될 수 있다.
도 18을 참조하면, 스트립(90)(도 17)이 제거된다.
도 19를 참조하면, 절연 재료(56)가 제2 공극(82)(도 18) 내에 형성된다. 절연 재료(56)는 임의의 적절한 조성을 포함할 수 있고, 일부 실시예에서, 실리콘 다이옥사이드를 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 도 19의 도시되는 실시예에서, 절연 재료(56)는 제2 공극(82)(도 18)을 완전히 채운다.
도 19의 통합 조립체(10)는 교번하는 절연 재료(14) 및 전도 레벨(16)의 스택을 포함하는 것을 간주될 수 있다.
전도 레벨(16)은 NAND 구조의 메모리 셀 레벨(여기서 워드라인 레벨로도 지칭됨)인 것으로 간주될 수 있다. NAND 구조는 메모리 셀 스트링(즉, NAND 스트링)을 포함하고, 스트링 내 메모리 셀의 수는 수직-적층 레벨(16)의 수에 의해 결정된다. NAND 스트링은 임의의 적절한 수의 메모리 셀 레벨을 포함할 수 있다. 예를 들어, NAND 스트링은 8개의 메모리 셀 레벨, 16개의 메모리 셀 레벨, 32개의 메모리 셀 레벨, 64개의 메모리 셀 레벨, 512개의 메모리 셀 레벨, 1024개의 메모리 셀 레벨, 등을 가질 수 있다. 수직 스택(12)은 도 19의 도면에 구체적으로 도시된 것보다 더 많은 수직-적층 레벨이 존재할 수 있음을 보여주기 위해 도시되는 영역 너머로 수직으로 연장되도록 표시된다.
NAND 메모리 셀(52)은 유전-장벽 재료(28), 전하-차단 재료(34), 전하-저장 재료(38), 게이트-유전 재료(42) 및 채널 재료(44)을 포함한다. 도시된 NAND 메모리 셀(52)은 메모리 셀의 수직으로 연장되는 스트링의 일부를 형성한다. 그러한 스트링은 NAND 메모리 어레이의 제조 동안 형성된 다수의 실질적으로 동일한 NAND 스트링을 나타낼 수 있다("실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일한 것을 의미함).
각각의 NAND 메모리 셀(52)은 전도 레벨(16) 내에 제어 게이트 영역(54)을 포함한다. 제어 게이트 영역(54)은 도 1 내지 도 4를 참조하여 위에서 설명된 것과 유사한 제어 게이트를 포함한다. 전도 레벨(16)은 제어 게이트 영역(54)에 인접한 또는 근접한 영역(58)을 포함한다. 영역(58)은 제2 영역, 원위 영역, 또는 워드라인 영역으로 지칭될 수 있다.
도 19a는 다양한 재료(28, 34, 38, 42, 44)가 일부 예시 실시예에서 환형 링으로 구성될 수 있는 도 19의 공정 단계에서의 조립체(10)의 영역의 평면도를 도시한다.
도 19의 실시예에서, 절연 레벨(14)은 절연 재료(56)로 완전히 채워진다. 다른 실시예에서, 공극(82)의 일부분들은 절연 재료(14) 내에 유지될 수 있다. 예를 들어, 도 20은 도 19와 유사한 구성을 도시하지만, 공극(82)이 절연 재료(56)로 부분적으로만 채워져 있다. 따라서, 공극(82)의 일부는 절연 레벨(14) 내에 남아 있다. 공극(82)의 나머지 부분은 절연 재료(56)로 덮인다. 공극(82)은 공기 또는 기타 적절한 가스로 채울 수 있다.
도 20의 구성(즉, 절연 레벨(14) 내에 공극을 갖는 구성)의 장점은 그러한 용량 결합에이 문제가 있는 것으로 밝혀진 경우 수직으로 이웃하는 재료 사이의 용량 결합을 완화할 수 있다는 점이다.
NAND 메모리 셀을 제조하기 위한 다른 예시적 공정이 도 21-30을 참조하여 설명된다.
도 21을 참조하면, 도 6의 공정 단계에 이어질 수 있는 공정 단계의 구성(조립체)(10a)이 도시된다. 하이-k 유전 재료(28)가 실질적으로 직선의 측면(65)을 따라(즉, 개구(64)의 주변 측벽을 따라) 층(30)으로 형성되며, 층(30)은 스택(12)을 통해 연장된다.
도 22를 참조하면, 전하-차단 재료(34)가 층(30)에 인접하여 형성되고, 전하-저장 재료(38)가 전하-차단 재료(34)에 인접하여 형성되며, 게이트-유전 재료(즉, 터널링 재료)(42)가 전하-저장 재료(38)에 인접하여 형성되고, 채널 재료(44)가 게이트-유전 재료(42)에 인접하여 형성되며, 절연 재료(46)가 채널 재료(44)에 인접하여 형성된다.
도 23을 참조하면, 제2 재료(62)(도 22)가 제거되어 공극(76)을 남기게 된다.
도 24를 참조하면, 전도성 영역(22)이 공극(76)(도 23) 내에 형성된다. 레벨(16)은 도 24의 공정 단계에서 전도성 영역(22)을 포함하는 전도 레벨로 간주될 수 있다.
도 25를 참조하면, 제1 재료(60)(도 24)가 제거되어 제2 공극(82)을 형성하게 된다. 하이-k 유전 재료의 영역이 제2 공극(82)에 의해 노출된다.
도 26을 참조하면, 스트립(90)이 공극(82) 내에 형성되어 공극(82)을 좁히게 된다. 공극(82)이 좁혀짐으로써, 공극(82)에 의해 노출되는 하이-k 유전 재료(28)의 양이 감소한다.
도 27을 참조하면, 좁혀진 제2 공극(82)이 하이-k 유전 재료(28)를 통해 연장되어, 수직-적층 제1 세그먼트(88)를 형성하게 된다(즉, 하이-k 재료(28)의 노출 영역이 제거되어 세그먼트(88)를 형성하게 됨). 도 27의 실시예에서, 세그먼트(88)는 전도성 영역(22)의 전면(79)(즉, 전도 레벨(16) 내의 전면)의 수직 치수 D1보다 큰 수직 치수 D2를 가진다.
도 28을 참조하면, 좁아진 공극(82)이 전하-차단 재료(34)를 통해 연장되고, 그 후, 전하-저장 재료(38)를 통해 연장된다. 연장된 공극(82)은 전하-저장 재료(34)를 수직-이격 선형 세그먼트(36)들로 나누고, 전하-저장 재료를 수직-이격 선형 세그먼트(40)들로 나눈다.
도 28의 실시예는 재료(34, 38)를 통해 연장되는 그리고 터널링 재료(42)에서 중단되는, 공극(82)을 도시한다. 다른 실시예에서, 공극(82)은 터널링 재료를 통해 연장될 수 있다.
도 29를 참조하면, 스트립(90)(도 28)이 제거된다.
도 30을 참조하면, 절연 재료(56)가 제2 공극(82)(도 29) 내에 형성된다. 도 30의 조립체(10a)는 도 19를 참조하여 앞서 기술한 것과 유사한 NAND 메모리 셀(52)을 포함한다.
공극(82)(도 29)이 도 30의 공정 단계에서 절연 재료(56)로 완전히 채워진 것으로 도시되지만, 다른 실시예에서, 공극은 도 20을 참조하여 앞서 기술한 것과 유사한 구조를 형성하도록 부분적으로만 채워질 수 있다.
NAND 메모리 셀을 제조하기 위한 다른 예시 공정이 도 31-41을 참조하여 기술된다.
도 31을 참조하면, 도7의 공정 단계와 동일한 공정 단계에서 구성(조립체)(10b)이 도시된다. 구성은 스택(12)을 통해 연장되는, 그리고, 기복있는 주변 측면(65)을 가진, 개구(64)를 포함한다. 공극(68)은 주변 표면(65)의 영역 내로 연장된다.
도 32를 참조하면, 재료층(94)이 기복있는 표면(65)을 따라 형성된다. 재료(94)는 임의의 적절한 조성을 포함할 수 있고, 일부 실시예에서, 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다.
도 33을 참조하면, 재료(94)가 부분적으로 산화되어 나머지 재료(94)의 측방 외향으로 옥사이드(96)(가령, 실리콘 다이옥사이드)를 형성하게 된다. 나머지 재료(94)는 공극(68) 내에 놓인다.
도 34를 참조하면, 옥사이드(96)(도 33)가 제거된다. 옥사이드 제거 후, 개구(64)의 부분 측벽(65)이 제2 재료(62)를 따라 그리고 나머지 재료(94)를 따라 연장되는 기복있는 표면을 가진다. 일부 실시예에서, 도 34의 공정 단계에서의 개구(64)의 기복있는 측벽은 도 31의 공정 단계에 도시되는 제1 기복있는 측벽과 구분하기 위해 제2 기복있는 측벽으로 지칭될 수 있다.
도 35를 참조하면, 전하-차단 블록(34)이 기복있는 표면(65)을 따라 형성되고, 전하-저장 재료(38)가 전하-차단 재료(34)에 인접하여 형성되며, 게이트-유전 재료(즉, 터널링 재료)(42)가 전하-저장 재료(44)에 인접하여 형성되고, 채널 재료(44)가 게이트-유전 재료(42)에 인접하여 형성되며, 절연 재료(46)가 채널 재료(44)에 인접하여 형성된다. 재료(34, 38, 42, 44)는 개구(64)의 주변 측벽(65)의 기복있는 토포그래피에 실질적으로 등각인 기복있는 토포그래피를 가진 수직-연장 층들로 모두 구성된다.
도 36을 참조하면, 제2 재료(62)(도 35)가 제거되어 공극(76)을 형성하게 된다.
도 37을 참조하면, 하이-k 유전 재료(28)가 공극(76)(도 36) 내에 형성되어 공극을 라이닝하며, 전도성 영역(22)이 라이닝된 공극(76) 내에 형성된다. 도 37의 레벨(16)은 전도 레벨로 지칭될 수 있다.
도 38을 참조하면, 제1 재료(60)(도 37)가 제거되어 제2 공극(82)을 형성하게 된다. 제2 재료(94)는 제2 공극(82) 내에 노출된다.
도 39를 참조하면, 재료(94)(도 38)가 제거되어 공극(82)을 노출시킨다.
도 40을 참조하면, 공극(82)이 전하-차단 재료(34)를 통해 연장되고, 그 후, 전하-저장 재료(38)를 통해 연장된다. 연장된 공극(82)은 전하-차단 재료(34)를 수직-이격 선형 세그먼트(36)들로 나누고, 전하-저장 재료를 수직-이격 선형 세그먼트(40)들로 나눈다.
도 40a는 도 40의 경우에 대한 대안일 수 있는 공정 단계를 도시한다. 하이-k 유전 재료(28)의 노출 부분이 도 15를 참조하여 앞서 기술된 공정과 유사한 공정으로 전도성 영역(22)의 상면 및 하면(77, 81)을 따라 제거되어, 하이-k 유전 재료(28)를 수직-연장 선형 세그먼트(88) 내에 형성하게 된다.
도 41을 참조하면, 도 40의 공정 단계에 이어지는 공정 단계의 구성(10b)이 도시된다. 절연 재료(56)가 공극(82)(도 40) 내에 형성된다. 도 41의 조립체(10b)는 도 19를 참조하여 앞서 기술된 것과 유사한 NAND 메모리 셀(52)을 포함한다.
공극(82)(도 40)이 도 41의 공정 단계에서 절연 재료(56)로 완전히 채워지는 것으로 도시되지만, 다른 실시예에서, 공극은 도 20을 참조하여 앞서 기술된 것과 유사한 구조를 형성하도록 부분적으로만 채워질 수 있다.
도 41a를 참조하면, 도 40a의 공정 단계에 이어지는 공정 단계에서 구성(10b)을 도시한다. 절연 재료(56)가 공극(82)(도 40a) 내에 형성된다. 도 41a의 조립체(10b)는 도 10를 참조하여 앞서 기술된 것과 유사한 NAND 메모리 셀(52)을 포함한다. 전하-저장 재료(38)의 세그먼트(40)는 도 19의 상술한 공정 단계에서 이러한 세그먼트들의 실질적으로 평평한 구조와 달리, 도 41의 공정 단계에서 둥근 구조를 가진다.
공극(82)(도 40a)이 도 41a의 공정 단계에서 절연 재료(56)로 완전히 채워지는 것으로 도시되지만, 다른 실시예에서, 공극은 도 20을 참조하여 앞서 기술된 것과 유사한 구조를 형성하도록 부분적으로만 채워질 수 있다.
동작시, 전하-저장 재료(38)는 여기에 설명된 다양한 실시예의 메모리 셀(52)에 정보를 저장하도록 구성될 수 있다. 개별 메모리 셀에 저장된 정보의 값(단어 "값"은 1비트 또는 여러 비트를 나타냄)은 메모리 셀의 전하-저장 영역에 저장된 전하량(예: 전자 수)에 기초할 수 있다. 개별 전하-저장 영역 내의 전하의 양은 연관된 게이트(54)에 인가된 전압의 값에 기초하여 및/또는 채널 재료(44)에 인가된 전압의 값에 기초하여, 적어도 부분적으로 제어(예를 들어, 증가 또는 감소)될 수 있다.
터널링 재료(42)는 메모리 셀(52)의 터널링 영역을 형성한다. 이러한 터널링 영역은 전하(예: 전자)의 원하는 이동(예: 전달)을 전하-저장 재료(38)와 채널 재료(44) 사이에서 허용하도록 구성될 수 있다. 터널링 영역은 예를 들어 등가 산화물 두께(EOT)와 같은, 그러나 이에 제한되지 않는, 선택된 기준을 달성하도록 구성(즉, 엔지니어링)될 수 있다. EOT는 대표 물리적 두께 측면에서 터널링 영역의 전기적 특성(예: 커패시턴스)을 정량화한다. 예를 들어, EOT는 누설 전류 및 신뢰성 고려 사항을 무시하고 주어진 유전체와 동일한 커패시턴스 밀도를 가져야 할 이론적인 이산화실리콘 층의 두께로 정의될 수 있다.
전하-차단 재료(34)는 전하-저장 재료(38)로부터 관련 게이트(54)로 흐르는 전하를 차단하는 메커니즘을 제공할 수 있다.
유전-장벽 재료(고유전율 재료)(28)는 게이트(54)로부터 전하-저장 재료(38)을 향한 전하 캐리어의 백 터널링을 억제하기 위해 사용될 수 있다. 일부 실시예에서, 유전-장벽 재료(28)는 메모리 셀(52) 내에 유전체 장벽 영역을 형성하는 것으로 간주될 수 있다.
위에서 논의된 조립체 및 구조는 집적 회로(용어 "집적 회로"는 반도체 기판에 의해 지원되는 전자 회로를 의미) 내에서 활용될 수 있고, 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어, 메모리 모듈, 장치 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션 전용 모듈에 사용될 수 있으며, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기, 등과 같은 광범위한 시스템 중 하나일 수 있다.
달리 명시되지 않는 한, 본원에 기술된 다양한 재료, 물질, 조성 등은 예를 들어 원자층 증착(ALD), 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 등을 포함하여 현재 알려져 있거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 전기적 절연 특성을 갖는 재료를 설명하는 데 사용될 수 있다. 이 용어들은 본 개시에서 동의어로 간주된다. 어떤 경우에는 "유전체"라는 용어를 사용하고 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어를 사용하는 것은, 다음 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내용 내에서 언어 변형을 제공하기 위한 것일 수 있으며, 중요한 화학적 또는 전기적 차이를 나타내는 데 사용되지 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된"이라는 용어는 본 개시에서 모두 사용될 수 있다. 용어는 동의어로 간주된다. 어떤 경우에는 한 용어를 사용하고 다른 경우에는 다른 용어를 사용하여 다음 청구범위 내에서 선행 근거를 단순화하기 위해 본 개시 내용 내에서 언어 변형을 제공할 수 있다.
도면에서 다양한 실시예의 특정 방향은 단지 예시를 위한 것이며, 실시예는 일부 응용예에서 도시된 방향에 대해 회전될 수 있다. 여기에 제공된 설명 및 뒤따르는 청구범위는 구조가 도면의 특정 방향에 있는지 또는 그러한 방향에 대해 회전되는지 여부에 관계없이 다양한 특징 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 도면을 단순화하기 위해 달리 표시되지 않는 한 단면 평면 내의 특징만을 보여주고 단면 평면 뒤의 재료는 표시하지 않다.
구조가 다른 구조에 대해 "위", "인접한" 또는 "반대"인 것으로 위에서 언급된 경우, 다른 구조에 직접 있을 수 있거나 중간 구조가 존재할 수도 있다. 대조적으로, 구조가 다른 구조에 "직접", "직접 인접" 또는 "직접 반대"로 언급되는 경우에는 중간 구조가 존재하지 않다. "바로 아래에", "바로 위에" 등의 용어는 직접적인 물리적 접촉을 나타내지 않고(달리 명시적으로 언급되지 않는 한), 대신 수직 정렬을 나타낸다.
구조(예: 층, 재료 등)는 구조가 일반적으로 밑에 있는 베이스(예: 기판)에서 위쪽으로 연장된다는 것을 나타내기 위해 "수직으로 연장"이라고 할 수 있다. 수직으로 연장되는 구조는 베이스의 상부 표면에 대해 실질적으로 직각으로 연장되거나 연장되지 않을 수 있다.
일부 실시예는 교번하는 절연 레벨과 전도 레벨의 수직 스택을 갖는 통합 구조를 포함한다. 채널 재료는 스택을 통해 수직으로 연장된다. 전도 레벨은 채널 재료와 면하는 전면을 가지며, 전면으로부터 후방으로 연장되는 상면 및 하면을 가진다. 하이-k 유전 재료가 수직-적층 제1 세그먼트에 배열된다. 하이-k 유전 재료는 전도 레벨의 전면을 따라 놓이고, 전도 레벨의 상면 및 하면을 따라 놓이지 않는다. 전하-차단 재료는 수직-적층 제2 세그먼트에 배열된다. 제2 세그먼트는 제1 세그먼트에 인접하여 위치한다. 전하-저장 재료는 수직-적층 제3 세그먼트에 배열된다. 제3 세그먼트는 제2 세그먼트에 인접하여 위치한다. 게이트-유전 재료는 전하-저장 재료에 인접하여 위치하고, 전하-저장 재료와 채널 재료 사이에 놓인다.
일부 실시예는 교번하는 절연 레벨 및 전도 레벨의 수직 스택을 가진 NAND 메모리 어레이를 포함한다. 전도 레벨은 제어 게이트 영역을 포함한다. 하이-k 유전 재료는 제어 게이트 영역에 인접하여 위치하고, 서로 수직으로 이격되는 제1 수직-연장 선형 세그먼트들의 배열로 구성된다. 전하-차단 재료가 하이-k 유전 재료에 인접하여 위치하고, 서로 수직으로 이격되는 제2 수직-연장 선형 세그먼트들의 배열로 구성된다. 전하-저장 재료가 전하-차단 재료에 인접하여 위치하고, 서로 수직으로 이격되는 제3 수직-연장 선형 세그먼트들의 배열로 구성된다. 게이트-유전 재료가 전하-저장 재료에 인접하여 위치한다. 채널 재료가 스택을 따라 수직으로 연장되고, 게이트-유전 재료에 인접하여 위치한다.
일부 실시예는 통합 구조 형성 방법을 포함한다. 수직 스택은 교번하는 제1 레벨 및 제2 레벨을 포함하도록 형성된다. 제1 레벨은 제1 재료를 포함하고, 제2 레벨은 제2 재료를 포함한다. 개구가 형성되어 스택을 통해 연장된다. 개구는 주변 측벽을 가진다. 전하-차단 재료가 주변 측벽에 인접하여 형성된다. 전하-저장 재료가 전하-차단 재료에 인접하여 형성된다. 게이트-유전 재료가 전하-저장 재료에 인접하여 형성된다. 채널 재료가 게이트-유전 재료에 인접하여 형성된다. 제2 재료가 제거되어 제1 공극을 남기게 된다. 제1 공극 내에 전도 레벨이 형성된다. 전도 레벨은 전면을 가진 전방 단부를 가진다. 전면은 전하-차단 재료와 면한다. 하이-k 유전 재료가 전면과 전하-차단 재료 사이에 형성된다. 하이-k 유전 재료가 서로 이격되는 제1 세그먼트들로 구성되며, 제1 세그먼트는 전도 레벨의 전면을 따라 놓이고 전도 레벨의 전방 단부 주위로 감기지 않는다. 제1 재료가 제거되어 제2 공극을 남긴다. 제2 공극은 전하-저장 재료를 통해 연장되어 전하-저장 재료를 수직-이격 세그먼트들로 나눈다.
법령에 따라, 여기에 공개된 주제는 구조적 및 방법론적 특징에 대해 다소 구체적인 언어로 설명되었다. 그러나, 여기에 개시된 수단은 예시적인 실시예를 포함하기 때문에 청구범위는 도시되고 설명된 특정 특징으로 제한되지 않는다는 것을 이해해야 한다. 따라서 청구범위는 문자 그대로 전체 범위를 제공해야 하며 등가 원칙에 따라 적절하게 해석되어야 한다.

Claims (33)

  1. 통합 구조에 있어서,
    교번하는 절연 레벨 및 전도 레벨의 수직 스택;
    상기 스택을 통해 수직으로 연장되는 채널 재료 - 상기 전도 레벨은 채널 재료와 면하는 전면을 갖고, 상기 전면으로부터 후방으로 연장되는 상면 및 하면을 가짐;
    수직-적층 제1 세그먼트에 배열되는 하이-k 유전 재료 - 상기 하이-k 유전 재료는 상기 전도 레벨의 전면을 따라 놓이고 상기 전도 레벨의 상면 및 하면을 따라 놓이지 않음;
    수직-적층 제2 세그먼트에 배열되는 전하-차단 재료 - 상기 제2 세그먼트는 상기 제1 세그먼트에 인접함;
    수직-적층 제3 세그먼트에 배열되는 전하-저장 재료 - 상기 제3 세그먼트는 상기 제2 세그먼트에 인접함;
    상기 전하-저장 재료에 인접하여 위치하고, 상기 전하-저장 재료와 채널 재료 사이에 놓이는, 게이트-유전 재료를 포함하는,
    통합 구조.
  2. 제1항에 있어서, 상기 전면은 제1 수직 치수를 갖고, 상기 제1 세그먼트는 상기 제1 수직 치수보다 크거나 대략 동일한 제2 수직 치수를 갖는, 통합 구조.
  3. 제1항에 있어서, 상기 전면은 제1 수직 치수를 갖고, 상기 제1 세그먼트는 상기 제1 수직 치수보다 큰 제2 수직 치수를 갖는, 통합 구조.
  4. 제1항에 있어서,
    상기 전면은 제1 수직 치수를 갖고,
    상기 제1 세그먼트는 제2 수직 치수를 가지며,
    상기 제2 세그먼트는 제3 수직 치수를 갖고,
    상기 제2 수직 치수는 상기 제1 수직 치수보다 크거나 대략 동일하며,
    상기 제3 수직 치수는 상기 제2 수직 치수보다 큰, 통합 구조.
  5. 제4항에 있어서,
    상기 제3 세그먼트는 제4 수직 치수를 갖고,
    상기 제4 수직 치수는 상기 제3 수직 치수보다 크거나 대략 동일한, 통합 구조.
  6. 제1항에 있어서, 상기 하이-k 유전 재료는 알루미늄 옥사이드, 하프늄 옥사이드, 하프늄 실리케이트, 지르코늄 옥사이드, 및 지르코늄 실리케이트 중 하나 이상을 포함하는, 통합 구조.
  7. 제1항에 있어서, 상기 제3 세그먼트 각각은 실질적으로 평평한 구조를 갖는, 통합 구조.
  8. 제1항에 있어서, 상기 제3 세그먼트 각각은 둥근 구조를 갖는, 통합 구조.
  9. 제1항에 있어서, 상기 전도 레벨은 2개 이상의 전도성 재료를 포함하는, 통합 구조.
  10. 제9항에 있어서, 상기 하이-k 유전 재료는 상기 2개 이상의 전도성 재료 중 하나에 바로 대하는(directly against), 통합 구조.
  11. NAND 메모리 어레이에 있어서,
    교번하는 절연 레벨과 전도 레벨의 수직 스택 - 상기 전도 레벨은 제어 게이트 영역을 포함함;
    상기 제어 게이트 영역에 인접하고, 서로로부터 수직으로 이격되는 제1 수직-연장 선형 세그먼트들의 배열로 구성되는, 하이-k 유전 재료;
    상기 하이-k 유전 재료에 인접하고, 서로로부터 수직으로 이격되는 제2 수직-연장 선형 세그먼트들의 배열로 구성되는, 전하-차단 재료;
    상기 전하-차단 재료에 인접하고, 서로로부터 수직으로 이격되는 제3 수직-연장 선형 세그먼트들의 배열로 구성되는, 전하-저장 재료;
    상기 전하-저장 재료에 인접하여 위치한 게이트-유전 재료;
    상기 스택을 따라 수직으로 연장되고, 상기 게이트-유전 재료에 인접한, 채널 재료
    를 포함하는, NAND 메모리 어레이.
  12. 제11항에 있어서, 상기 제2 수직-연장 선형 세그먼트는 적어도 제1 수직-연장 선형 세그먼트의 길이만큼 긴, NAND 메모리 어레이.
  13. 제12항에 있어서, 상기 제3 수직-연장 선형 세그먼트는 적어도 제2 수직-연장 선형 세그먼트의 길이만큼 긴, NAND 메모리 어레이.
  14. 제11항에 있어서, 상기 절연 레벨은 절연 재료로 적어도 부분적으로 채워지는, NAND 메모리 어레이.
  15. 제14항에 있어서, 상기 절연 레벨은 상기 절연 재료로 부분적으로만 채워지는, NAND 메모리 어레이.
  16. 제14항에 있어서, 상기 절연 레벨은 상기 절연 재료로 완전히 채워지는, NAND 메모리 어레이.
  17. 제11항에 있어서, 상기 전도 레벨은 소정의 두께를 갖고, 상기 제1 수직-연장 선형 세그먼트는 상기 두께와 대략 동일한 길이를 갖는, NAND 메모리 어레이.
  18. 제11항에 있어서, 상기 전도 레벨은 소정의 두께를 갖고, 상기 제1 수직-연장 선형 세그먼트는 상기 두께보다 큰 길이를 갖는, NAND 메모리 어레이.
  19. 통합 구조 형성 방법에 있어서,
    교번하는 제1 레벨 및 제2 레벨의 수직 스택을 형성하는 단계 - 상기 제1 레벨은 제1 재료를 포함하고 상기 제2 레벨은 제2 재료를 포함함;
    상기 스택을 통해 연장되도록 개구를 형성하는 단계 - 상기 개구는 주변 측벽을 가짐;
    상기 주변 측벽에 인접한 위치에 전하-차단 재료를 형성하는 단계;
    상기 전하-차단 재료에 인접한 위치에 전하-저장 재료를 형성하는 단계;
    상기 전하-저장 재료에 인접한 위치에 게이트-유전 재료를 형성하는 단계;
    상기 게이트-유전 재료에 인접한 위치에 채널 재료를 형성하는 단계;
    제1 공극을 남기도록 상기 제2 재료를 제거하는 단계;
    상기 제1 공극 내에 전도 레벨을 형성하는 단계 - 상기 전도 레벨은 전면을 가진 전방 단부를 갖고, 상기 전면은 전하-차단 재료와 면함;
    상기 전면과 전하-차단 재료 사이에 놓이도록 하이-k 유전 재료를 형성하는 단계 - 상기 하이-k 유전 재료는 서로로부터 수직으로 이격되는 제1 세그먼트들로 구성되고, 상기 제1 세그먼트들은 전도 레벨의 전면을 따라 놓이고 전도 레벨의 전방 단부 주위로 감기지 않음;
    제2 공극을 남기도록 상기 제1 재료를 제거하는 단계; 그리고
    상기 전하-저장 재료를 수직-이격 세그먼트들로 나누도록 상기 제2 공극을 전하-저장 재료를 통해 연장하는 단계
    를 포함하는, 통합 구조 형성 방법.
  20. 제19항에 있어서, 상기 제1 공극을 라이닝하도록 상기 제1 공극 내에 하이-k 유전 재료를 형성하는 단계를 포함하며; 상기 전도 레벨을 형성하는 단계는 라이닝된 제1 공극 내에 전도성 재료를 형성하는 단계를 포함하고; 상기 제2 공극을 형성하는 단계는 상기 전도성 재료 위 및 아래에서 상기 하이-k 유전 재료의 부분을 노출시키며; 상기 제2 공극은 소정의 수직 두께를 갖고; 다음의 단계들을 다음의 순서로 더 포함하는, 통합 구조 형성 방법:
    상기 하이-k 유전 재료의 노출 부분을 제거하는 단계;
    상기 수직 두께를 좁히도록 상기 제2 공극 내에 스트립을 형성하는 단계;
    상기 전하-저장 재료를 수직-이격 세그먼트들로 나누도록 상기 제2 공극을 전하-차단 재료를 통해 그리고 그 후 전하-저장 재료를 통해 연장하는 단계; 그리고,
    상기 제2 공극을 절연 재료로 적어도 부분적으로 채우는 단계.
  21. 제19항에 있어서, 상기 제1 공극을 라이닝하도록 상기 제1 공극 내에 하이-k 유전 재료를 형성하는 단계를 포함하며; 상기 전도 레벨을 형성하는 단계는 라이닝된 제1 공극 내에 전도성 재료를 형성하는 단계를 포함하고; 상기 제2 공극을 형성하는 단계는 상기 전도성 재료 위 및 아래에서 상기 하이-k 유전 재료의 부분을 노출시키며; 상기 제2 공극은 소정의 수직 두께를 갖고; 상기 방법은,
    상기 하이-k 유전 재료의 노출 부분을 제거하는 단계;
    상기 수직 두께를 좁히도록 상기 제2 공극 내에 희생 재료를 형성하는 단계;
    상기 수직 두께가 좁혀진 후, 상기 전하-저장 재료를 수직-이격 세그먼트들로 나누도록 상기 제2 공극을 전하-차단 재료를 통해 그리고 그 후 전하-저장 재료를 통해 연장하는 단계;
    상기 희생 재료를 제거하는 단계; 그리고,
    상기 희생 재료 제거 후, 상기 제2 공극을 절연 재료로 적어도 부분적으로 채우는 단계를 더 포함하는,
    통합 구조 형성 방법.
  22. 제21항에 있어서, 상기 희생 재료는 실리콘 질화물을 포함하는, 통합 구조 형성 방법.
  23. 제19항에 있어서,
    상기 제1 레벨을 따라 공극을 형성하도록 상기 제2 레벨에 대해 상기 제1 레벨을 리세스시키는 단계;
    실질적으로 직선인 측벽 표면을 갖도록 상기 개구의 주변 측벽을 형성하기 위해 상기 공극을 희생 재료로 채우는 단계 - 상기 전하-차단 재료를 형성하는 단계는 실질적으로 직선인 측벽 표면을 따라 전하-차단 재료를 형성하는 단계를 포함함;
    상기 제2 공극의 형성 중 상기 희생 재료를 제거하는 단계를 포함하는, 통합 구조 형성 방법.
  24. 제23항에 있어서, 상기 전하-차단 재료는 실질적으로 직선의 측벽 표면을 따라 실질적으로 평탄한 토포그래피를 갖고, 상기 전하-저장 재료는 실질적으로 평탄한 토포그래피를 따라 형성되며, 상기 전하-저장 재료의 수직-이격 세그먼트들 각각은 실질적으로 평평한 구조를 갖는, 통합 구조 형성 방법.
  25. 제23항에 있어서, 상기 희생 재료는 다결정 실리콘을 포함하는, 통합 구조 형성 방법.
  26. 제19항에 있어서,
    상기 하이-k 유전 재료는 최초에, 상기 스택을 통해 수직으로 연장되는 층으로 형성되고,
    상기 제1 재료를 제거하는 단계는 상기 하이-k 유전 재료의 영역들을 노출시키며,
    상기 영역들의 적어도 일부자 제거되는, 통합 구조 형성 방법.
  27. 제26항에 있어서, 상기 제2 공극은 소정의 수직 두께를 갖고, 다음의 단계를 다음의 순서로 더 포함하는, 통합 구조 형성 방법:
    상기 수직 두께를 좁히도록 그리고 노출되는 하이-k 유전 재료의 양을 감소시키도록, 상기 제2 공극 내에 스트립을 형성하는 단계;
    감소된 양의 노출된 하이-k 유전 재료를 제거하는 단계; 그리고
    상기 제2 공극을 절연 재료로 적어도 부분적으로 채우는 단계.
  28. 제26항에 있어서, 상기 제2 공극은 소정의 수직 두께를 갖고, 상기 방법은,
    상기 수직 두께를 좁히도록 그리고 노출되는 하이-k 유전 재료의 양을 감소시키도록, 상기 제2 공극 내에 희생 재료를 형성하는 단계;
    감소된 양의 노출된 하이-k 유전 재료를 제거하는 단계;
    상기 희생 재료를 제거하는 단계; 그리고
    상기 희생 재료 제거 후, 상기 제2 공극을 절연 재료로 적어도 부분적으로 채우는 단계를 더 포함하는, 통합 구조 형성 방법.
  29. 제28항에 있어서, 상기 희생 재료는 실리콘 질화물을 포함하는, 통합 구조 형성 방법.
  30. 제19항에 있어서,
    상기 제1 레벨을 따라 공극을 형성하도록, 그리고 상기 개구의 제1 기복있는 측벽 표면을 형성하도록, 상기 제2 레벨에 대해 상기 제1 레벨을 리세스시키는 단계;
    상기 제1 기복있는 표면을 따라 실리콘 층을 형성하는 단계;
    나머지 실리콘의 측방 외향으로 옥사이드를 형성하도록 실리콘 층을 부분적으로 산화시키는 단계 - 상기 나머지 실리콘은 상기 공극 내에 위치함;
    상기 나머지 실리콘을 따라 그리고 상기 제2 레벨의 제2 재료를 따라 연장되는 제2 기복있는 표면을 갖도록 상기 개구의 주변 측벽을 형성하기 위해 상기 옥사이드를 제거하는 단계 - 상기 전하-차단 재료를 형성하는 단계는 상기 제2 기복있는 표면을 따라 전하-차단 재료를 형성하는 단계를 포함함 - 를 포함하는, 통합 구조 형성 방법.
  31. 제30항에 있어서, 상기 전하-차단 재료는 제2 기복있는 표면을 따라 기복있는 토포그래피를 갖고, 상기 전하-저장 재료는 상기 전하-차단 재료의 기복있는 토포그래피를 따라 형성되며, 상기 전하-저장 재료의 수직-이격 세그먼트 각각은 둥근 구조를 갖는, 통합 구조 형성 방법.
  32. 제30항에 있어서, 상기 제1 공극을 라이닝하도록 상기 제1 공극 내에 하이-k 유전 재료를 형성하는 단계를 포함하며; 상기 전도 레벨을 형성하는 단계는 라이닝된 제1 공극 내에 전도성 재료를 형성하는 단계를 포함하고; 상기 제2 공극을 형성하는 단계는 상기 전도성 재료 위 및 아래에서 상기 하이-k 유전 재료의 부분을 노출시키며; 상기 방법은, 상기 하이-k 유전 재료의 노출 부분을 제거하는 단계를 더 포함하는, 통합 구조 형성 방법:
  33. 제32항에 있어서, 상기 제2 공극을 절연 재료로 적어도 부분적으로 채우는 단계를 더 포함하는, 통합 구조 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289501B2 (en) * 2019-05-20 2022-03-29 Micron Technology, Inc. Integrated assemblies having vertically-extending channel material with alternating regions of different dopant distributions, and methods of forming integrated assemblies
WO2021184176A1 (en) * 2020-03-17 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US11296103B2 (en) 2020-04-30 2022-04-05 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
JP2022145049A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置
KR102587586B1 (ko) * 2021-09-24 2023-10-10 충북대학교 산학협력단 3차원 플래시 메모리 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
KR102175763B1 (ko) 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9691884B2 (en) 2014-08-26 2017-06-27 Sandisk Technologies Llc Monolithic three dimensional NAND strings and methods of fabrication thereof
US9997533B2 (en) 2015-10-06 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9865616B2 (en) * 2016-02-09 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10453855B2 (en) * 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10497715B2 (en) * 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays

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