CN112928121A - 具有三角形横向外围的半导体柱及集成组合件 - Google Patents

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Abstract

本申请案涉及具有三角形横向外围的半导体柱及集成组合件。一些实施例包含一种柱，其含有半导体材料并且其主要沿第一方向延伸。沿正交于所述第一方向的第二方向通过所述柱的横截面通过所述半导体材料且包含经配置为三边形的所述柱的横向外围。一些实施例包含一种具有交替的第一及第二层阶的竖直堆叠的集成组合件。所述第一层阶包含导电结构且所述第二层阶是绝缘的。沟道材料柱延伸通过所述竖直堆叠。所述沟道材料柱中的每一者具有自顶向下横截面，所述横截面包含经配置为具有修圆顶点的等边三角形的三边形的横向外围。

Description

具有三角形横向外围的半导体柱及集成组合件
技术领域
集成组合件(例如，存储器装置)。半导体柱(例如，包括竖直堆叠存储器装置的沟道材料的柱)。具有三角形外围的柱。
背景技术
存储器提供用于电子系统的数据存储。快闪存储器是一种类型的存储器，并且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍地利用固态驱动器中的快闪存储器来代替常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够在新的通信协议变得标准化时支持新的通信协议，并且提供远程升级装置以增强特征的能力。
NAND可为快闪存储器的基本架构，并且可经配置以包括竖直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1展示现有技术装置1000的框图，现有技术装置1000包含具有布置在行及列中的多个存储器单元1003以及存取线1004(例如，用以传导信号WL0到WLm的字线)及第一数据线1006(例如，用以传导信号BL0到BLn的位线)的存储器阵列1002。存取线1004及第一数据线1006可用以向存储器单元1003转移信息及从存储器单元1003转移信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定哪些存储器单元1003将被存取。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间转移信息的值。I/O线1005上的信号DQ0到DQN可代表从存储器单元1003读取或将写入存储器单元1003的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制将对存储器单元1003执行的存储器操作，并利用控制线1020上的信号。装置1000可分别在第一供应线1030及第二供应线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017响应于信号CSEL1到CSELn以选择第一数据线1006及第二数据线1013上的信号，所述信号可代表将从存储器单元1003读取或将编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号，以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，并且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，每一电荷存储装置串可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每一电荷存储装置对应于三十二个层级(例如，层级0到层级31)中的一者。相应串的电荷存储装置可共享公共沟道区，例如形成在半导体材料(例如，多晶硅)的相应柱中的一个公共沟道区，电荷存储装置串围绕所述公共沟道区形成。在第二方向(X-X’)上，举例来说，多个串的十六个第一群组中的每一第一群组可包括例如共享多个(例如，三十二个)存取线(即“全局控制栅极(CG)线”，也称为字线(WL))的八个串。存取线中的每一者可在层级内耦合电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层级)的电荷存储装置可在逻辑上分组成例如两个页面，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y’)上，举例来说，多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应一者耦合的十六个串。存储器块的大小可包括1,024个页面，且总共约16MB(例如，16WL×32层×2位＝1,024页面/块，块大小＝1,024页面×16KB/页面＝16MB)。串、层级、存取线、数据线、第一群组、第二群组及/或页面的数目可大于或小于图2中所展示的那些。
图3展示在X-X’方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，其包含在关于图2描述的串的十六个第一群组中的一者中的十五个电荷存储装置串。存储器块300的多个串可被分组为多个子集310、320、330(例如，瓦片列)，例如瓦片列I、瓦片列j及瓦片列K，其中每一子集(例如，瓦片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一者耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGS线对应于相应子集(例如，瓦片列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块中的那些同时耦合或切断对应部分块(例如，瓦片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，瓦片列)。子SGS驱动器322、324、326中的每一者可同时耦合或切断独立于其它部分块中的那些的对应部分块(例如，瓦片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应层级的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应一者耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它层级中的那些同时耦合或切断对应于相应部分块及/或层级的电荷存储装置。对应于相应子集(例如，部分块)及相应层级的电荷存储装置可包括电荷存储装置的“部分层级”(例如，单个“瓦片”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374及376(例如，“瓦片源极”)中的对应一者，其中每一子源极耦合到相应电源。
替代地参考图4的示意图描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮栅材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如(举例来说)氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交处。电荷存储晶体管208代表用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间源极到漏极串联连接。每一源极选择装置210位于串206及源极选择线214的相交处，而每一漏极选择装置212位于串206及漏极选择线215相交处。选择装置210及212可为任何合适存取装置，并且在图1中用方框概括地说明。
每一源极选择装置210的源极连接到公共源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208具有耦合到字线202的控制栅极236。电荷存储晶体管208的列是耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。
希望将存储器装置组装为越来越紧密的布置，同时维持快速编程/擦除速度及较强电荷保留。
发明内容
一方面，本申请案提供一种柱，其包括半导体材料且主要沿第一方向延伸；沿正交于所述第一方向的第二方向通过所述柱的横截面通过所述半导体材料且包括经配置为三边形的所述柱的横向外围。
另一方面，本申请案提供一种集成组合件，包括：竖直堆叠存储器单元，其沿竖直延伸柱；所述柱包括沟道材料的圆柱体，所述存储器单元中的每一者包含所述圆柱体的区；及所述圆柱体，其具有包括经配置为三边形的横向外围的自顶向下横截面。
另一方面，本申请案还提供一种集成组合件，包括：交替的第一及第二层阶的竖直堆叠；所述第一层阶包含导电结构，且所述第二层阶是绝缘的；及沟道材料柱，其延伸通过所述竖直堆叠；所述沟道材料柱中的每一者具有自顶向下横截面，所述横截面包括经配置为大体上对应于具有修圆顶点的等边三角形的三边形的横向外围。
附图说明
图1展示具有具存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示以3D NAND存储器装置的形式的图1的现有技术存储器装置的示意图。
图3展示在X-X’方向上的图2的现有技术3D NAND存储器装置的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5及5A分别是实例集成组合件(存储器装置)的区的示意性横截面俯视图及示意性横截面侧视图。图5A的横截面是沿图5的线A-A，且图5的横截面是沿图5A的线5-5。
图6是另一实例集成组合件的区的示意性横截面俯视图。
图7到12是可用以从实例圆形起始形状产生实例三边配置的实例步骤的示意图。
图13是叠加在图7的实例圆形起始形状上方的图12的实例三边配置的示意图。
图14到16是实例三边配置(在图式的左侧展示的配置)及可用以产生配置的实例布置(在图式的右边展示的布置)的示意图。
具体实施方式
一些实施例包含具有三边横向外围的含半导体的柱(例如，NAND存储器串的沟道材料柱)。一些实施例包含包括此类含半导体的柱的集成布置(例如，存储器阵列)。参考图5到16描述实例实施例。
参考图5及5A，集成组合件10包含交替的第一层阶14及第二层阶16的竖直堆叠12。第一层阶14包括导电结构18，并且可被称为导电层阶。第二层阶16包括绝缘材料20，并且可被称为绝缘层阶。
导电结构可包括任何合适导电成分。在所说明实施例中，导电结构18中的每一者包括芯材料22及沿芯材料的外围延伸的导电衬垫材料24。在一些实施例中，芯材料22可包括钨、基本上由其组成或由其组成；且衬垫材料24可包括氮化钛及氮化钨中的一或两者、基本上由其组成或由其组成。
绝缘材料20可包括任何合适成分；且在一些实施例中可包括二氧化硅、基本上由其组成或由其组成。
电介质势垒材料26沿衬垫材料24的外围延伸。电介质势垒材料26可包括任何合适成分；并且在一些实施例中可包括一或多种高k材料、基本上由其组成或由其组成。术语“高k”意指大于二氧化硅的介电常数(即，大于3.9)的介电常数。高k材料的实例是氧化铝、氧化铪、氧化锆等。
堆叠12支撑在源极结构28上方。源极结构28可包括任何合适导电成分；例如，举例来说，各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多者、含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)，及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)。在一些实施例中，源极结构28可包括在硅化钨上方的导电掺杂硅。源极结构28可类似于上文在本公开的背景技术部分中描述的结构216。
源极结构经展示在绝缘材料30上方。绝缘材料30可包括任何合适成分；并且在一些实施例中可包括二氧化硅、氮化硅等中的一或多者。
绝缘材料30由基底32支撑。基底32可包括半导体材料；并且可例如包括单晶硅、基本上由其组成或由其组成。基底32可被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，其包含(但不限于)块体半导体材料，例如半导体晶片(单独或在包括其它材料的组合件中)及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，其包含(但不限于)上文描述的半导体衬底。在一些应用中，基底32可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
基底32可具有沿所说明水平y轴延伸的平坦表面33。
竖直延伸柱34延伸通过堆叠12。柱中的每一者包含沟道材料36、隧穿材料38、电荷存储材料40及电荷阻挡材料42。
在所说明实施例中，柱34沿图5A的z轴方向延伸，并且基底32的平坦表面33沿图5A的x轴方向延伸。因此，柱34相对于基底32的平坦上表面33正交地(或至少大体上正交地)延伸；其中术语“大体上正交”意指在合理的制造及测量公差内正交地。然而，应理解，在其它实施例中，竖直延伸柱34可不相对于基底32的平坦表面33正交地延伸。在一些实施例中，竖直延伸柱34可沿在正交于平坦表面33的水平方向的约10°内的方向延伸。
沟道材料36包括适当掺杂的半导体材料。半导体材料可包括任何合适成分；并且在一些实施例中可包括以下中的一或多者，大体上由其组成或由其组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等；其中术语III/V半导体材料是指包括选自元素周期表的III及V族的元素的半导体材料(其中III及V族是旧命名法，且现在称为13及15族)。在一些实施例中，沟道材料36可包括适当掺杂的硅、基本上由其组成或由其组成。
隧穿材料38(也称为绝缘材料或电荷通过材料)可包括任何合适成分；并且在一些实施例中可包括二氧化硅、氮化硅、氮氧化硅等中的一或多者。隧穿材料可包括单一成分，或者可包括成分的叠层，其中此叠层经带隙工程化以实现期望隧穿性质。
电荷存储材料40可包括任何合适成分；并且在一些实施例中可包括电荷捕获材料；例如(举例来说)氮化硅、导电纳米点等。在一些实施例中，电荷存储材料40可包括化学计量为Si3N4的氮化硅。在一些实施例中，电荷存储材料40可包括硅及氮，并且可或可不具有Si3N4的化学计量。
电荷阻挡材料42可包括任何合适成分；且在一些实施例中可包括硅、氧及氮(即，可包括氧氮化硅)。
柱34内的沟道材料36经配置为竖直延伸圆柱体44。在一些实施例中，此类圆柱体可被称为沟道材料圆柱体或沟道材料柱。在所说明实施例中，沟道材料圆柱体44是空心的，并且电介质材料46提供在圆柱体44中的空心部分内。电介质材料46可包括任何合适成分；并且在一些实施例中可包括二氧化硅、基本上由其组成或由其组成。
图5的俯视图展示经配置为环绕电介质材料46的环形圈的沟道材料36。
在一些实施例中，沟道材料柱44可被认为具有第一横向外围45，并且柱34可被认为具有在第一横向外围45外部的第二横向外围47。
隧穿材料38可被认为邻近沟道材料36，并且经配置为横向环绕沟道材料柱44的圆柱体49。电荷存储材料40可被认为邻近隧穿材料38，并且经配置为横向环绕隧穿材料圆柱体49的圆柱体51。电荷阻挡材料42可被认为邻近电荷存储材料40，并且经配置为横向环绕电荷存储材料圆柱体51的圆柱体53。在所说明实施例中，隧穿材料圆柱体49与沟道材料圆柱体44的外表面共形，电荷存储材料圆柱体51与隧穿材料圆柱体49的外表面共形，且电荷阻挡材料圆柱体53与电荷存储材料圆柱体51的外表面共形。
竖直堆叠存储器单元50沿柱34。存储器单元中的每一者包含沟道材料36、隧穿材料38、电荷存储材料40、电荷阻挡材料42、电介质势垒材料26、及导电结构18。
存储器单元50内的导电结构18的部分可被认为是选通(gating)区52。导电结构18的不在存储器单元50内的其它部分可被认为是路由区(字线区)54。
沟道材料36经展示与源极结构28电耦合。在源极结构28与堆叠存储器单元50之间说明间隙以指示在源极结构28与存储器单元之间可能存在其它材料及装置。例如，源极侧选择栅极(SGS)可提供在源极结构28与竖直堆叠存储器单元50之间。
沿柱34的堆叠存储器单元50可对应于NAND存储器装置串。在每一串内可能存在任何合适数目个存储器单元。例如，在一些实施例中，个别串可包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。
沟道材料柱44可电耦合到位线56，其又可与感测电路系统(例如，感测放大器电路系统)58电耦合。仅展示此类连接中的一者以简化图5A的图。
路由区(字线区)54可与字线驱动器电路系统60电耦合。仅展示此类连接中的一者以简化图5A的图。
在所说明实施例中，感测放大器电路系统58及字线驱动器电路系统60沿基底32，并且在存储器单元50之下(即，在包括存储器单元50的存储阵列之下)。感测放大器电路系统58及字线驱动器电路系统60可被认为是可提供在存储器单元50的阵列之下的逻辑电路系统(例如，CMOS电路系统)的实例。在一些实施例中，至少一些逻辑电路系统可直接在存储器单元50的阵列之下，并且逻辑电路系统的其它部分可或可不直接在存储器单元的阵列之下(即，可在存储器单元的阵列上方，相对于存储器单元的阵列横向偏移等)。
基底32经说明以与绝缘材料30间隔开间隙，以指示在基底32与绝缘材料30之间可能存在额外组件及材料。此类额外组件及材料可包含例如所说明逻辑电路58及60的区。
图5的俯视图展示以大体上六边形布置(其中术语“大体上六边形布置”意指在制造及测量的合理公差内的六边形布置)组装的柱34。
绝缘材料48经展示为横向邻近柱34的布置。绝缘材料48可包括任何合适成分；并且在一些实施例中可包括二氧化硅、基本上由其组成或由其组成。绝缘材料48可填充在栅极替换工艺期间用以沿层阶14形成材料26、22及24的狭缝。填充狭缝可对应于将存储器单元的邻近块彼此分离的面板。
在一些实施例中，柱34可被认为主要沿第一方向(图5A的z轴方向)延伸，且图5的俯视图可被认为是沿正交于第一方向的第二方向(图5A的y轴方向)的横截面图。柱34具有经配置为三边形60的横向外围47。此类形状中的每一者包括三条边61、63及65，并且包括边在其处彼此接合的拐角(顶点)62、64及66。顶点62、64及66经修圆。边61、63及65都具有彼此约相同的长度，并且相对于彼此成约60°角度延伸。在一些实施例中，三边形60可被认为对应于(或至少大体上对应于)具有修圆顶点的等边三角形。
沟道材料圆柱体(沟道材料柱)44具有与柱60的三边形共形的三边形。
图5展示呈所有柱具有彼此大体上相同的对准的布置的柱34。图6展示柱34的另一实例六边形布置，但展示以交替的行68及70布置的柱，其中第一行68中的柱的三边形60相对于第二行70中的柱34的三边形倒置。此可实现柱34的改进组装。
柱34具有三边形横截面的优点在于，与具有圆形横截面的常规柱相比，这可改进电荷保留，同时维持快速编程/擦除速度。具体来说，修圆顶点62、64及66可提供用于保留电荷的袋。提供此机制以辅助读者理解本发明。所建议的机制不以任何方式限制本公开或所附权利要求书；除了在权利要求书中明确叙述此机制的程度上(如果存在)外。
在一些实施例中，三边形60可基于常规柱的原始圆形形状，并且可经形成使得其可经组装成与常规柱约相同的密度。因此，可在不会不利地影响组装密度的情况下实现三边形的优点。在一些实施例中，三边形60可基于常规柱的原始圆形形状，并且可经形成为经组装成比常规柱更紧密的密度，与常规柱相同的密度或比传统柱更疏松的密度。
参考图7到13描述用于产生合适三边形60的实例方法。
参考图7，提供圆形形状72。圆形形状72可为常规柱的横截面形状。圆形形状72具有半径R1。
参考图8，等边三角形模板74相对于圆形形状72居中。三角形模板74可具有任何合适大小，并且可完全容纳在圆形形状72内(如所展示)或不容纳在圆形形状72内。三角形模板74具有三个边75、77及79；及三个顶点(拐角)76、78及80。三角形模板74的边具有长度L。
参考图9，第一圆形模板82在三角形模板74的第一顶点(拐角)76上方居中，第二圆形模板84在三角形模板74的第二顶点(拐角)78上方居中，且第三圆形模板86在三角形模板74的第三顶点(拐角)80上方居中。圆形模板82、84及86具有半径R2。
图10展示与三角形模板74及原始圆形形状72隔离的圆形82、84及86。重叠的三个圆形82、84及86形成配置88。
参考图11，分别利用三个圆形82、84及86的外边缘89、91及93形成三边形60；其中此类外边缘在等边三角形模板74(图9)的顶点76、78及80(图9)外部。三边形60还包含在修圆边缘89、91及93之间延伸的区段(连接)90、92及94。在一些实施例中，区段90、92及94中的每一者可被认为与区段接合到其的圆形模板相切(例如，区段90可被认为与圆形模板82及84相切)。
图12展示与圆形模板82、84及86隔离的所得三边形60。
图13展示叠加在原始起始圆形72上的三边形60。在所说明实施例中，三边形60具有向外突出超过起始圆形72的形状的修圆顶点62、64及66，并且具有与起始圆形72的边缘重叠的边61、63及65。因此，三边形60可经组装为与起始圆形72类似的密度。
可通过裁切等边三角形模板74的大小及/或通过裁切圆形模板82、84及86的大小来相对于原始起始圆形72裁切形状60。利用图14到16对此进行说明。
图14的右侧展示图12的三边形60，且图14的左侧展示等边三角形模板74及圆形模板82、84及86相对于起始圆形72的布置。所说明实施例具有0.75的比率R1/R2，并且具有侧壁长度为L1的三角形模板74。
图15的右侧展示由图15的左侧上展示的布置产生的三边形60a。图15的布置具有尺寸与图14的那些相同的圆形模板82、84及86(即R1/R2＝0.75)，但具有边的长度为L2的三角形模板74，长度L2大于图14的三角形模板的边的长度L1。因此，图15的三边结构60a大于图14的三边结构60。
图16的右侧展示由图16的左侧上展示的布置产生的三边形60b。图16的布置具有与图14的布置中利用的三角形模板等同的三角形模板74，但利用具有大于图14中利用的圆形模板的半径R2的半径R3的圆形模板82、84及86(具体来说，R3/R1＝0.875)。因此，图16的三边结构60b的大小与图14的三边结构约相同，但对顶点62、64及66进行更多修圆。
本文描述的存储器单元50(图5A)可作为NAND存储器装置的部分操作。在操作中，电荷存储材料(40)可经配置以将信息存储在存储器单元50中。存储在个别存储器单元50中的信息的值(其中术语“值”代表一个位或多个位)可基于存储在存储器单元的电荷存储区中的电荷量(例如，电子数目)。可至少部分基于施加到相关联控制栅极的电压值及/或基于施加到相关联沟道材料36的电压值来控制(例如，增加或减少)个别电荷存储区内的电荷量。
隧穿材料38可经配置以允许电荷(例如，电子)在电荷存储材料40与沟道材料36之间的期望隧穿(例如，输运)。隧穿材料可经配置(即，工程化)以达成选择标准，例如(举例来说)但不限于等效氧化物厚度(EOT)。EOT根据代表性物理厚度来量化隧穿材料的电性质(例如，电容)。举例来说，EOT可被定义为理论二氧化硅层的厚度，所述理论二氧化硅层将需要具有与给定电介质(例如，隧穿材料38)相同的电容密度，而无需考虑泄漏电流及可靠性。
电荷阻挡材料42可提供用于阻止电荷从电荷存储材料流向控制栅极的机制。
可利用电介质势垒材料26来抑制电子从控制栅极朝向电荷存储材料的反向隧穿。
上文论述的组合件及结构可在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可并入电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如(举例来说)照相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文描述的各种材料、物质、成分等可通过现在已知或尚待开发任何合适方法形成，其包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用来描述具有绝缘电性质的材料。术语在本公开中被认为是同义词。在一些例子中利用术语“电介质”以及在其它例子中利用术语“绝缘”(或“电绝缘”)可提供本公开内的语言变化，以简化所附权利要求书内的前置基础，并且是不用以指示任何显著化学或电差异。
术语“电连接”及“电耦合”两者都可在本公开中利用。这些术语被视为同义词。在一些情况中利用一个术语以及在其它情况中利用另一术语可为在本公开内提供语言变化，以简化所附权利要求书内的前置基础。
图式中各个实施例的特定定向仅用于说明目的，并且在一些应用中，实施例可相对于所展示定向旋转。本文提供的描述以及所附的权利要求涉及具有各种特征之间的所描述关系的任何结构，而不管结构是处于图式的特定定向还是相对于此定向旋转。
为简化附图，除非另外指示，否则附图的横截面图仅展示横截面的平面内的特征，并且未展示横截面的平面后面的材料。
当结构被称为在另一结构之上，如在另一结构“上”，“邻近”或“抵靠”另一结构时，其可直接在其它结构上或中间结构可也可存在。相反，当结构被称为如“直接在另一结构上”，“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“直接在...下方”、“直接在...上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如，层、材料等)可称为“竖直延伸”以指示从下伏基底(例如，衬底)大体上向上延伸的结构。竖直延伸结构可相对于基底的上表面大体上正交地延伸，或不延伸。
一些实施例包含一种柱，其含有半导体材料并且其主要沿第一方向延伸。沿正交于所述第一方向的第二方向通过所述柱的横截面通过所述半导体材料且包含经配置为三边形的所述柱的横向外围。
一些实施例包含一种具有沿竖直延伸柱的竖直堆叠存储器单元的集成组合件。所述柱包含沟道材料的圆柱体。沿所述柱的所述存储器单元中的每一者包含所述圆柱体的区。所述圆柱体具有自顶向下横截面，所述横截面具有经配置为三边形的横向外围。
一些实施例包含一种具有交替的第一及第二层阶的竖直堆叠的集成组合件。所述第一层阶包含导电结构且所述第二层阶是绝缘的。沟道材料柱延伸通过所述竖直堆叠。所述沟道材料柱中的每一者具有顶向下横截面，所述横截面包含经配置为大体上对应于具有修圆顶点的等边三角形的三边形的横向外围。
根据法规，本文揭示的标的物已经用或多或少特定关于结构及方法特征的语言描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文揭示的构件包括实例实施例。因此，权利要求书应按照字面上的措辞提供全部范围，并根据等效物原则进行适当解释。

Claims (31)

1.一种柱，其包括半导体材料且主要沿第一方向延伸；沿正交于所述第一方向的第二方向通过所述柱的横截面通过所述半导体材料且包括经配置为三边形的所述柱的横向外围。
2.根据权利要求1所述的柱，其中所述半导体材料包括硅。
3.根据权利要求1所述的柱，其中所述三边形大体上对应于具有修圆顶点的等边三角形。
4.根据权利要求3所述的柱，其中所述三边形能通过以下方式大体上产生：
将第一圆形模板叠加在等边三角形模板的三个顶点中的第一者上方，其中所述第一圆形模板在所述等边三角形模板的所述三个顶点中的所述第一者上方居中；
将第二圆形模板叠加在所述等边三角形模板的所述三个顶点中的第二者上方，其中所述第二圆形模板在所述等边三角形模板的所述三个顶点中的所述第二者上方居中；
将第三圆形模板叠加在所述等边三角形模板的所述三个顶点中的第三者上方，其中所述第三圆形模板在所述等边三角形模板的所述三个顶点中的所述第三者上方居中；以及
形成所述三边形以包含所述三个圆形模板中的每一者的修圆边缘并且包含在所述修圆边缘之间的连接，所述修圆边缘向外延伸超过所述等边三角形模板的所述顶点，其中所述连接是所述三边形的边。
5.根据权利要求1所述的柱，其竖直延伸，且其中所述配置是沿通过所述竖直延伸柱的水平横截面。
6.根据权利要求5所述的柱，其支撑在具有沿水平方向延伸的平坦表面的基底上方，且其中所述竖直延伸柱沿在正交于所述平坦表面的所述水平方向的约10°内的方向延伸。
7.根据权利要求1所述的柱，其中所述半导体材料是沟道材料，且所述柱进一步包括：
电荷存储材料；及
隧穿材料，其在所述沟道材料与所述电荷存储材料之间。
8.根据权利要求7所述的柱，其中所述沟道材料包括硅。
9.根据权利要求7所述的柱，其中所述电荷存储材料包括硅及氮。
10.根据权利要求7所述的柱，其中所述电荷存储材料包括Si3N4。
11.根据权利要求7所述的柱，其中所述柱进一步包含邻近所述电荷存储材料的电荷阻挡材料。
12.根据权利要求11所述的柱，其中所述电荷阻挡材料包含硅、氧及氮。
13.根据权利要求7所述的柱，其中所述沟道材料经配置为环形圈并且环绕电介质材料。
14.根据权利要求13所述的柱，其中所述电介质材料包括二氧化硅。
15.一种集成组合件，其包括：
竖直堆叠存储器单元，其沿竖直延伸柱；所述柱包括沟道材料的圆柱体，所述存储器单元中的每一者包含所述圆柱体的区；及
所述圆柱体具有包括经配置为三边形的横向外围的自顶向下横截面。
16.根据权利要求15所述的集成组合件，其中所述三边形具有修圆拐角，其中所述三边形的边彼此接合。
17.根据权利要求15所述的集成组合件，其中所述三边形大体上对应于具有修圆顶点的等边三角形。
18.根据权利要求15所述的集成组合件，其中所述圆柱体是空心的。
19.根据权利要求18所述的集成组合件，其中电介质材料填充所述圆柱体的空心部分。
20.根据权利要求15所述的集成组合件，其中所述沟道材料包括硅。
21.根据权利要求15所述的集成组合件，其中所述柱包含围绕所述沟道材料的所述圆柱体的所述横向外围并与其共形的隧穿材料的圆柱体。
22.根据权利要求15所述的集成组合件，其中所述柱包含围绕所述隧穿材料的所述圆柱体的外围并与其共形的电荷捕获材料的圆柱体。
23.根据权利要求15所述的集成组合件，其中所述柱包含围绕所述电荷捕获材料的所述圆柱体的外围并与其共形的电荷阻挡材料的圆柱体。
24.一种集成组合件，其包括：
交替的第一及第二层阶的竖直堆叠；所述第一层阶包含导电结构，且所述第二层阶是绝缘的；及
沟道材料柱，其延伸通过所述竖直堆叠；所述沟道材料柱中的每一者具有自顶向下横截面，所述横截面包括经配置为大体上对应于具有修圆顶点的等边三角形的三边形的横向外围。
25.根据权利要求24所述的集成组合件，其中所述沟道材料柱以大体上六边形布置组装。
26.根据权利要求25所述的集成组合件，其中呈所述大体上六边形布置的所述沟道材料柱的所有所述三边形呈大体上相同对准。
27.根据权利要求25所述的集成组合件，其中呈所述大体上六边形布置的所述沟道材料柱呈交替的第一及第二行；且其中所述第一行的所述沟道材料柱的所述三边形相对于所述第二行的所述沟道材料柱的所述三边形倒置。
28.根据权利要求24所述的集成组合件，其中所述沟道材料柱的所述横向外围是第一横向外围；其中所述沟道材料柱是柱结构的部分，所述柱结构包含邻近所述沟道材料柱的隧穿材料、邻近所述隧穿材料的电荷捕获材料，及邻近所述电荷捕获材料的电荷阻挡材料；且其中所述柱结构中的每一者具有自顶向下横截面，所述横截面包括经配置为大体上对应于具有修圆顶点的等边三角形的三边形的第二横向外围。
29.根据权利要求28所述的集成组合件，其包括沿所述第一层阶的存储器单元；所述第一层阶包含在所述导电结构与所述柱结构之间的电介质势垒材料；所述存储器单元中的每一者包含所述柱结构中的一者的区及所述导电结构中的一者的区；所述存储器单元内的所述导电结构的所述区是选通区；所述导电结构的其它区不在所述存储器单元内并且是路由区。
30.根据权利要求29所述的集成组合件，其包含在所述存储器单元下方的逻辑电路系统。
31.根据权利要求30所述的集成组合件，其中所述逻辑电路系统包含字线驱动器电路系统及/或感测放大器电路系统。
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