CN111180460B - 三维存储设备及其制造方法 - Google Patents

三维存储设备及其制造方法 Download PDF

Info

Publication number
CN111180460B
CN111180460B CN202010005716.6A CN202010005716A CN111180460B CN 111180460 B CN111180460 B CN 111180460B CN 202010005716 A CN202010005716 A CN 202010005716A CN 111180460 B CN111180460 B CN 111180460B
Authority
CN
China
Prior art keywords
layer
forming
gate electrodes
substrate
initial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010005716.6A
Other languages
English (en)
Other versions
CN111180460A (zh
Inventor
刘峻
肖莉红
周玉婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010005716.6A priority Critical patent/CN111180460B/zh
Publication of CN111180460A publication Critical patent/CN111180460A/zh
Application granted granted Critical
Publication of CN111180460B publication Critical patent/CN111180460B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

公开了具有限制电子传输的存储层的三维(3D)存储设备及其形成方法的实施例。一种用于形成3D存储设备的方法包括以下操作。首先，可以在结构中形成初始沟道孔。该结构可以包括阶梯结构。该结构可以包括交替地布置在衬底上方的多个第一层和多个第二层。可以在初始沟道孔的侧壁上的多个第一层中的每个第一层的侧表面和初始沟道孔的侧壁上的多个第二层中的每个第二层的侧表面之间形成偏移，以形成沟道孔。然后可以基于沟道孔形成半导体沟道。此外，可以基于多个第二层形成多个栅电极。

Description

三维存储设备及其制造方法
本申请是申请日为2018年11月22日、申请号为201880002741.X、发明名称为“三维存储设备及其制造方法”的发明专利的分案申请。
技术领域
本公开内容的实施例涉及三维(3D)存储设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。
发明内容
本文公开了3D存储设备和制造3D存储设备的制造方法的实施例。
在一个示例中，公开了一种用于形成3D存储设备的方法。该方法可以包括以下操作。首先，可以在结构中形成初始沟道孔。该结构可以包括用于在其中形成存储单元的任何合适的结构。例如，该结构可以包括多层的阶梯结构和/或叠层结构。在一个实施例中，该结构可以包括交替地布置在衬底上方的多个第一层和多个第二层。可以在初始沟道孔的侧壁上的多个第一层中的每个第一层的侧表面和初始沟道孔的侧壁上的多个第二层中的每个第二层的侧表面之间形成偏移(offset)，以形成沟道孔。然后可以基于沟道孔形成半导体沟道。此外，可以基于多个第二层形成多个栅电极。
在另一示例中，公开了一种用于形成3D存储设备的方法。该方法可以包括以下操作。首先，可以形成交替地布置在衬底上方的多个第一层和多个第二层的结构。可以在该结构中形成半导体沟道。半导体沟道可以从结构的顶表面延伸到衬底。然后可以用多个栅电极替换多个第二层，并且可以去除多个第一层。然后可以形成密封结构以使多个栅电极彼此隔离。此外，可以在密封结构中形成源极结构。源极结构可以从结构的顶表面延伸到衬底。
在又一个示例中，公开了一种3D存储设备。3D存储设备可以包括通过衬底上方的密封结构隔离的多个栅电极的结构。密封结构可以包括沿着垂直于衬底的顶表面的方向在相邻的栅电极之间的气隙。3D存储设备还可以包括从结构的顶表面延伸到衬底的半导体沟道。半导体沟道可以包括存储层，该存储层具有沿不同方向延伸的两个部分。3D存储设备还可以包括源极结构，该源极结构从结构的顶表面延伸到衬底，并且沿着与衬底的顶表面平行的方向在相邻的栅电极之间延伸。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且附图与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够作出和使用本公开内容。
图1示出了3D存储设备的一部分的截面图。
图2A-2D示出了根据本公开内容的一些实施例的在示例性制造工艺的各个阶段的3D存储设备的结构。
图3A-3H示出了根据本公开内容的一些实施例的在另一示例性制造工艺的各个阶段的3D存储设备的结构。
图4A-4C示出了根据本公开内容的一些实施例的在另一示例性制造工艺的各个阶段的3D存储设备的结构。
图5A-5C各自示出了根据本公开内容的一些实施例的用于形成3D存储设备的示例性方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。一层可以包括多个层。例如，一互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称垂直于衬底的侧表面。
如本文所使用的，术语“阶梯”、“梯级”和“层级”可互换使用。如本文所使用的，阶梯结构是指一组表面，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面连接到从水平表面的第一边缘向上延伸的第一垂直表面，并且连接到从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯”是指在一组相邻表面的高度上的垂直偏移。
如本文所使用的，x轴和y轴(垂直于x-z平面)水平延伸并形成水平面。水平面基本平行于衬底的顶表面。如本文所使用的，z轴垂直延伸，即沿垂直于水平面的方向延伸。术语“x轴”和“y轴”可以与“水平方向”互换使用，术语“x-y平面”可以与“水平面”互换使用，并且术语“z轴”可以与“垂直方向”互换使用。
在一些3D存储设备中，利用沟道形成结构来形成半导体沟道，沟道形成结构包括阻挡层、存储层、隧穿层、半导体沟道层和电介质芯(core)。通常，阻挡层、存储层、隧穿层和半导体沟道层顺序地布置在栅电极和电介质芯之间。阻挡层、存储层和隧穿层中的每一层可以包括单层结构或多层结构。阻挡层可以减少电荷泄漏。存储层可以捕获电荷，电荷可以隧穿到半导体沟道层中并且可以在半导体层中传输。
然而，随着更多的栅电极堆叠在衬底上方(例如，沿着半导体沟道)以获得更高的存储容量，电荷损失变得更加突出。例如，随着栅电极数量的增加，存储层可能更容易受到电荷损失的影响。存储层中捕获的电荷更可能在存储层中扩散(例如，沿其延伸方向)。结果，存储层中的数据保持能力可能受损，并且对存储单元的操作(例如，读取、写入和/或保持)的精度可能降低。
应当理解，3D存储设备100可以包括图1中未示出的额外部件和结构，包括但不限于其他本地触点和一个或多个BEOL互连层中的互连。
图1示出了3D存储设备100的一部分的截面图。如图1所示，栅电极101与半导体沟道形成接触。为了简化观察，示出了半导体沟道的一部分，被显示为元件106。半导体沟道106具有沿着基本上垂直于p-沟道105(例如，或半导体沟道106)延伸的方向(例如，z方向或垂直方向)的方向(例如，x方向或水平方向)顺序堆叠的阻挡层102、存储层103、隧穿层104和p沟道105。P沟道105可以包括半导体沟道层和电介质芯，其中，半导体沟道层位于隧穿层104和电介质芯之间。
栅电极101可以包括任何合适的导电材料，例如钨(W)。阻挡层102、存储层103和隧穿层104中的每一层可以包括单层结构或多层结构。例如，阻挡层102可以包括沿水平方向顺序堆叠的高k氧化铝(AlO或Al2O3)层、氧化硅(SiO)层和/或氮氧化硅(SiON)层，以便于减少电荷泄漏。存储层103可以包括沿水平方向顺序堆叠的SiN层、SiON层、SiN层、SiON层和/或SiN层，以便于捕获电荷。隧穿层104可以包括沿水平方向顺序堆叠的SiO层、一个或多个SiON层(例如，SiON_1、SiON_2和SiON_3)和/或SiO层，以便于电荷从存储层103隧穿到p沟道105。半导体沟道层可以包括诸如多晶硅等半导体层，以便于电荷传输。电介质芯可以包括诸如氧化硅等电介质材料，以便于使每个存储单元彼此隔离。
如图1所示，随着栅电极101的数量沿垂直方向增加，在存储层103中捕获的电荷更可能沿垂直方向扩散，如箭头所示。特别是，电荷更可能在SiN层中扩散，从而损害3D存储设备的数据保持能力。受损的数据保持能力会降低3D存储设备的操作(例如，读取、写入和/或保持)的精度。
根据本公开内容的各种实施例提供3D存储设备的结构和制造方法，其解决了与电荷损失相关的上述问题。例如，通过改变存储层的结构，可以抑制存储层中沿其延伸方向的电荷扩散，从而提高存储层中的电荷限制。因此，可以提高3D存储设备的数据保持能力。在一些实施例中，存储层可以具有与其延伸方向对齐的部分和与其延伸方向不对齐的部分(例如，水平和垂直延伸的部分)。例如，存储层可以具有交错结构。该配置可以抑制存储单元中捕获的电荷在存储单元中沿其延伸方向扩散，从而增加3D存储设备中的数据保持能力。
在一些实施例中，减少或去除阻挡层的部分。在一些实施例中，移去阻挡层的部分以暴露存储层的部分，并且相邻的栅电极通过具有气隙的绝缘间隔体来隔离。在一些实施例中，去除存储层的部分以断开存储层的其他部分。存储单元的每个断开部分可以位于栅电极和隧穿层之间，从而有利于每个存储单元的适当功能。存储单元的断开部分可以通过具有气隙的绝缘间隔体与3D存储设备的其他部分隔离。因此，采用所公开的方法形成的3D存储设备可以具有提高的数据保持能力并因此具有更好的操作精度。
图2A-2D示出了根据本公开内容的实施例的示例性制造工艺的各个阶段的示例性3D存储设备的结构200-240。图5A示出了用于形成图2A-2D中所示的3D存储设备的示例性制造工艺500。图3A-3H示出了根据本公开内容的实施例的示例性制造工艺的各个阶段的示例性3D存储设备的结构300-370。图4A-4C示出了根据本公开内容的实施例的另一示例性制造工艺的各个阶段的示例性3D存储设备的结构400-420。图5B和图5C各自示出了用于形成图3A-3H和图4A-4C中所示的3D存储设备的示例性制造工艺。
参考图5A，在制造工艺开始时，可以在多个交替布置的绝缘层和牺牲层的阶梯结构中形成初始沟道孔(操作5001)。图2A示出了相应结构200的截面图。
如图2A所示，初始沟道孔203可以形成在阶梯结构202中，阶梯结构202形成在衬底201上方。衬底201可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)和/或任何其他合适的材料。在一些实施例中，衬底201包括硅。
阶梯结构202可以提供用于形成堆叠储存结构的制造基础。随后可以在阶梯结构202中形成存储器串(例如，NAND存储器串)。在一些实施例中，阶梯结构202包括在衬底201上方垂直堆叠的多个绝缘层2021/牺牲层2022对。每个绝缘层2021/牺牲层2022对可以包括绝缘层2021和牺牲层2022。即，阶梯结构202可以包括沿垂直方向堆叠的交错绝缘层2021和牺牲层2022。阶梯结构202中的绝缘层2021/牺牲层2022对的数量(例如，32、64、96或128)可以设置3D存储设备中的存储单元的数量。
绝缘层2021可以均具有相同的厚度或具有不同的厚度。类似地，牺牲层2022可以均具有相同的厚度或具有不同的厚度。牺牲层2022可以包括与绝缘层2021的材料不同的任何合适的材料。在一些实施例中，绝缘层2021包括合适的电介质材料，例如SiO，并且牺牲层2022包括SiN。在一些实施例中，每个台阶或梯级包括绝缘层2021和对应的牺牲层2022。
可以通过例如垂直地重复蚀刻多个绝缘材料层/牺牲材料层对的电介质叠层来形成阶梯结构202。绝缘材料层/牺牲材料层对的蚀刻可以包括重复蚀刻/修整在电介质叠层上方的蚀刻掩模(例如，光刻胶层)以暴露要蚀刻的绝缘材料层/牺牲材料层对的部分、以及使用合适的蚀刻工艺蚀刻/去除所暴露的部分。可以使用任何合适的蚀刻工艺(例如湿法蚀刻和/或干法蚀刻)来执行对蚀刻掩模和绝缘材料层/牺牲材料层对的蚀刻。在一些实施例中，蚀刻包括干法蚀刻，例如，电感耦合等离子体蚀刻(ICP)和/或反应离子蚀刻(RIE)。
初始沟道孔203可以形成在阶梯结构202中。在一些实施例中，初始沟道孔203从阶梯结构202的顶表面延伸到衬底201。在一些实施例中，初始沟道孔203的底部暴露衬底201。可以通过任何合适的制造工艺形成初始沟道孔203。例如，可以在阶梯结构202上方形成图案化的光刻胶层。图案化的光刻胶层可以暴露阶梯结构202的一部分以形成初始沟道孔203。可以执行合适的蚀刻工艺以去除阶梯结构202的部分直到暴露出衬底201。蚀刻工艺可以包括干法蚀刻和/或湿法蚀刻，例如ICP。
参考图5A，在形成初始沟道孔之后，可以去除初始沟道孔的侧壁上的每个绝缘层的一部分，以在绝缘层和相邻的牺牲层之间形成偏移，从而形成沟道孔(操作5002)。图2B示出了对应结构210的截面图。
如图2B所示，可以去除初始沟道孔203的侧壁上的每个绝缘层2021的一部分以形成沟道孔213。为了便于描述，绝缘层2021(或牺牲层2022)面对初始沟道孔203或沟道孔213的表面被称为绝缘层2021(或牺牲层2022)的侧表面。在一个实施例中，凹陷区域可以形成在绝缘层2021的侧表面上。凹陷蚀刻之后的绝缘层2021可以被称为凹陷绝缘层2121。绝缘层2021的被去除的部分的尺寸或厚度(例如，沿水平方向)可以是允许在牺牲层2022的侧表面和凹陷绝缘层2121之间形成偏移的任何合适的值。在一些实施例中，牺牲层2022的侧表面沿垂直方向(或沟道孔213的侧壁)形成突起。可以执行任何合适的选择性蚀刻工艺(例如，凹陷蚀刻)以形成凹陷绝缘层2121。在一些实施例中，选择性蚀刻工艺对凹陷绝缘层2121比对牺牲层2022具有高的蚀刻选择性，从而对牺牲层2022造成的损坏很小或不造成损坏。可以执行湿法蚀刻和/或干法蚀刻作为选择性蚀刻工艺。在一些实施例中，执行RIE作为选择性蚀刻工艺。
在一些实施例中，代替移去每个绝缘层2021的侧表面的一部分，去除每个牺牲层2022的侧表面的一部分以在凹陷牺牲层与相邻绝缘层2021之间形成偏移。因此，绝缘层2021的侧表面的突起可以沿垂直方向延伸。
参考图5A，在形成沟道孔之后，形成沟道形成结构以填充沟道孔，并形成半导体沟道(操作5003)。图2C示出了对应结构220的截面图。
如图2C所示，可以通过用沟道形成结构填充沟道孔213来形成半导体沟道22。沟道形成结构可以包括从沟道孔213的侧壁表面朝向沟道孔213的中心顺序地放置的阻挡层221、存储层222、隧穿层223、半导体层224和电介质芯225。
阻挡层221可以减少或防止电荷逃逸到随后形成的栅电极中。阻挡层221可以包括单层结构或多层结构。例如，阻挡层221可以包括第一阻挡层和第二阻挡层。可以通过任何合适的共形沉积方法在沟道孔213的表面上方形成第一阻挡层。第一阻挡层可以包括电介质材料(例如，电介质金属氧化物)。例如，第一阻挡层可以包括具有足够高的介电常数(例如，大于7.9)的电介质金属氧化物。第一阻挡层的示例包括AlO、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物和/或其合金。可以通过合适的沉积方法(例如，化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)和/或液体源雾化化学沉积)形成第一阻挡层。在一些实施例中，第一阻挡层包括AlO。
第二阻挡层可以形成在第一阻挡层上方，并且可以包括与第一阻挡层不同的电介质材料。例如，第二阻挡层可以包括氧化硅、氮氧化硅和/或氮化硅。在一些实施例中，第二阻挡层包括氧化硅，可以通过任何合适的共形沉积方法(例如，低压CVD(LPCVD)和/或ALD)形成第二阻挡层。
存储层222可以包括电荷捕获材料并且可以形成在阻挡层221上方。存储层222可以包括单层结构或多层结构。例如，存储层222可以包括导电材料和/或半导体，例如钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物、和/或多晶或非晶半导体材料(例如，多晶硅和非晶硅)。存储层222还可以包括一种或多种绝缘材料，例如SiN和/或SiON。在一些实施例中，存储层222包括夹在SiON层之间的SiN层，SiON层进一步夹在SiN层之间。可以通过任何合适的沉积方法(例如，CVD、ALD和物理气相沉积(PVD))形成存储层222。
隧穿层223可以包括电介质材料，可以在合适的偏置下发生通过该电介质材料的隧穿。隧穿层223可以形成在存储层222上方，并且可以包括单层结构或多层结构，并且可以包括SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅酸盐和/或其合金。可以通过合适的沉积方法(例如，CVD、ALD和/或PVD)形成隧穿层223。在一些实施例中，隧穿层223包括多个SiON层和SiO层，其中，多个SiON层位于存储层222和SiO层之间。
半导体层224可以有利于电荷的传输并且可以形成在隧穿层223上方。半导体层224可以包括一种或多种半导体材料，例如单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料。可以通过任何合适的沉积方法(例如，LPCVD、ALD和/或金属有机化学气相沉积(MOCVD))形成半导体层224。在一些实施例中，半导体层224包括多晶硅层。
电介质芯225可以包括合适的电介质材料并且可以填充由半导体层224围绕的空间。在一些实施例中，电介质芯225包括SiO(例如，足够高纯度的SiO)，并且可以通过任何合适的沉积方法(例如，CVD、LPCVD、ALD和/或PVD)形成电介质芯225。
由于凹陷绝缘层2121和牺牲层2022的侧表面之间的偏移，存储层222可以包括沿着与垂直方向不同的方向对齐的部分。在一些实施例中，存储层222包括一个或多个垂直部分2221(例如，沿着垂直方向基本上对齐)和一个或多个非垂直部分2222(例如，沿着水平方向基本上对齐的水平部分)，一个或多个垂直部分2221和一个或多个非垂直部分2222彼此连接。当随后形成的3D存储设备(即，形成有存储层222)工作时，可以在栅电极上施加偏置，并且可以在存储层222中捕获电荷。由于存储层222的非垂直部分2222，可以减少或消除电荷沿垂直方向在存储层222中的扩散。可以提高存储层222中的电荷保持能力。
参考图5A，在形成半导体沟道之后，可以形成栅电极(操作5004)。图2D示出了对应结构230的截面图。
如图2D所示，可以去除牺牲层2022并且可以形成栅电极232。在一些实施例中，栅电极232均可以包括由绝缘间隔体层2323(例如，栅极电介质层)围绕的导体层2322。导体层2322可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅材料)、掺杂硅、硅化物或其任何组合。绝缘间隔体层2323可以包括电介质材料，包括但不限于SiO、SiN和/或SiON。在一些实施例中，导体层2322包括金属，例如W，并且绝缘间隔体层2323包括SiO。导体层2322和SiO可以均通过任何合适的沉积方法形成，例如CVD和/或ALD。
在一些实施例中，通过任何合适的蚀刻工艺(例如湿法蚀刻和/或干法蚀刻)去除牺牲层2022以形成栅极形成隧道。蚀刻工艺可以具有足够高的蚀刻选择性，从而对凹陷绝缘层2121造成的损坏很小或不造成损坏。在一些实施例中，执行RIE工艺以去除牺牲层2022。此外，可以通过例如CVD、ALD和/或原位蒸汽发生(ISSG)在栅极形成隧道的侧壁上方沉积绝缘间隔体层2323。在一些实施例中，绝缘间隔体层2323的形成包括在栅极形成隧道的侧壁上方沉积高k电介质材料(例如AlO、HfO2和/或Ta2O5)和在高k电介质材料上方沉积粘合层(例如氮化钛(TiN))。然后可以在绝缘间隔体层2323上方沉积导电材料以填充栅极形成隧道并形成导体层2322。然后可以形成栅电极232。
在一些实施例中，阶梯结构202可以包括交替布置在衬底201上方的多个绝缘层2021和导电层。例如，导电材料可以具有与牺牲层2022相同的位置。导电材料可以包括例如掺杂的多晶硅。可以执行类似的制造工艺，如图2A-2C所示，以在阶梯结构202中形成多个半导体沟道22。导电层可以用作栅电极。
在一些实施例中，元件2021和2022表示绝缘材料层和牺牲材料层，并且阶梯结构202表示电介质叠层。在这种情况下，可以重复地蚀刻/图案化电介质叠层202以形成台阶，其中，每个台阶可以包括绝缘层/牺牲层对。可以均通过对电介质叠层202的蚀刻/图案化来形成绝缘层和牺牲层。可以在形成栅电极之前的任何合适的阶段进行以下形成，即绝缘层/牺牲层对的形成。形成阶梯、半导体沟道和栅电极的具体顺序不应受本公开内容的实施例的限制。
图5B示出了根据一些实施例的用于形成另一3D存储设备的示例性制造工艺510。图3A-3H示出了在制造工艺的不同阶段的3D存储设备的截面图。
参考图5B，在制造工艺开始时，可以在阶梯结构中形成初始沟道孔(操作5101)。图3A示出了相应结构300的截面图。
如图3A所示，初始沟道孔303可以形成在阶梯结构302中，阶梯结构302形成在衬底301上方。衬底301可以与衬底201类似或相同。在一些实施例中，衬底301包括硅。
阶梯结构302可以提供用于形成堆叠储存结构的制造基础。随后可以在阶梯结构302中形成存储器串(例如，NAND存储器串)。在一些实施例中，阶梯结构302包括在衬底301上方垂直堆叠的多个第一牺牲层3021/第二牺牲层3022对。每个第一牺牲层3021/第二牺牲层3022对可以包括第一牺牲层3021和第二牺牲层3022。即，阶梯结构302可以包括沿垂直方向堆叠的交错的第一牺牲层3021和第二牺牲层3022。阶梯结构302中的第一牺牲层3021/第二牺牲层3022对的数量(例如，32、64、96或128)可以设置3D存储设备中的存储单元的数量。
第一牺牲层3021可以均具有相同的厚度或具有不同的厚度。类似地，第二牺牲层3022可以均具有相同的厚度或具有不同的厚度。第二牺牲层3022可以包括与第一牺牲层3021的材料不同的任何合适的材料。在一些实施例中，第一牺牲层3021包括多晶硅和碳中的一种或多种。在一些实施例中，第二牺牲层3022包括SiN。在一些实施例中，每个台阶或梯级包括第一牺牲层3021和对应的第二牺牲层3022。
可以通过在叠层上方使用蚀刻掩模(例如，光刻胶层)重复蚀刻第一牺牲材料层/第二牺牲材料层对的叠层来进行以下形成，即第一牺牲层3021/第二牺牲层3022的形成。蚀刻掩模可以暴露第一牺牲材料层3021/第二牺牲层3022对的要蚀刻的部分，使得可以使用合适的蚀刻工艺蚀刻所暴露的部分。可以使用任何合适的蚀刻工艺(例如湿法蚀刻和/或干法蚀刻)来执行对蚀刻掩模和叠层的蚀刻。在一些实施例中，蚀刻包括干法蚀刻，例如，电感耦合等离子体蚀刻(ICP)和/或反应离子蚀刻(RIE)。
初始沟道孔303可以形成在阶梯结构302中。在一些实施例中，初始沟道孔303从阶梯结构302的顶表面延伸到衬底301。在一些实施例中，初始沟道孔303的底部暴露衬底301。可以通过任何合适的制造工艺形成初始沟道孔303。例如，可以在阶梯结构302上方形成图案化的光刻胶层。图案化的光刻胶层可以暴露阶梯结构302的一部分以形成初始沟道孔303。可以执行合适的蚀刻工艺以去除阶梯结构302的部分直到暴露出衬底301。蚀刻工艺可以包括干法蚀刻和/或湿法蚀刻，例如ICP。
参考图5B，在形成初始沟道孔之后，可以去除初始沟道孔的侧壁上的每个第一牺牲层的一部分，以在第一牺牲层和相邻的第二牺牲层之间形成偏移，从而形成沟道孔(操作5102)。图3B示出了对应结构310的截面图。
如图3B所示，可以去除初始沟道孔303的侧壁上的每个第一牺牲层3021的一部分以形成沟道孔313。为了便于描述，第一牺牲层3021(或第二牺牲层3022)面对初始沟道孔303或沟道孔313的表面被称为第一牺牲层3021(或第二牺牲层3022)的侧表面。在一个实施例中，凹陷区域可以形成在第一牺牲层3021的侧表面上。凹陷蚀刻之后的第一牺牲层3021可以被称为凹陷第一牺牲层3121。第一牺牲层3021的被去除的部分的尺寸或厚度(例如，沿水平方向)可以是允许在第二牺牲层3022的侧表面和凹陷第一牺牲层2121之间形成偏移的任何合适的值。在一些实施例中，第二牺牲层3022的侧表面沿垂直方向(或沟道孔313的侧壁)形成突起。可以执行任何合适的选择性蚀刻工艺(例如，凹陷蚀刻)以形成凹陷第一牺牲层3121。在一些实施例中，选择性蚀刻工艺对凹陷第一牺牲层3121比对第二牺牲层3022具有高的蚀刻选择性，从而对第二牺牲层3022造成的损坏很小或不造成损坏。可以执行湿法蚀刻和/或干法蚀刻作为选择性蚀刻工艺。在一些实施例中，执行RIE作为选择性蚀刻工艺。
在一些实施例中，代替移去每个第一牺牲层3021的侧表面的一部分，去除每个第二牺牲层3022的侧表面的一部分以在凹陷第二牺牲层与相邻第一牺牲层3021之间形成偏移。因此，第一牺牲层3021的侧表面的突起可以沿垂直方向延伸。
参考图5B，在形成沟道孔之后，形成沟道形成结构以填充沟道孔，并形成半导体沟道(操作5103)。图3C示出了对应结构320的截面图。
如图3C所示，可以在沟道孔313中形成沟道形成结构来形成半导体沟道32。类似于图2C中所示的半导体沟道22，沟道形成结构包括阻挡层321、存储层322、隧穿层323、半导体层324和电介质芯325。在一些实施例中，阻挡层321、存储层322、隧穿层323、半导体层324和电介质芯325可分别与阻挡层221、存储层222、隧穿层223、半导体层224和电介质芯225相似或相同。该沟道形成结构的结构和形成方法的细节可以参考对图2C的描述。
参考图5B，在形成半导体沟道之后，可以在阶梯结构中形成第一初始栅缝隙(操作5104)。图3D示出了对应结构330的截面图。
如图3D所示，第一初始栅缝隙336可以形成在阶梯结构302中。在一些实施例中，第一初始栅缝隙336沿垂直于x-z平面的方向(例如，y轴)延伸并且沿y轴将半导体沟道32划分为块。第一初始栅缝隙336可以从阶梯结构302的顶表面延伸到衬底30。在一些实施例中，第一初始栅缝隙336暴露衬底301。可以通过任何合适的方法形成第一初始栅缝隙336。例如，可以通过使用蚀刻掩模(例如，图案化的光刻胶层)蚀刻阶梯结构302来形成第一初始栅缝隙336。蚀刻掩模可以暴露阶梯结构302的对应于第一初始栅缝隙336的位置的部分。可以执行合适的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)以去除阶梯结构302的暴露部分直到暴露出衬底301。在一些实施例中，执行ICP蚀刻以形成第一初始栅缝隙336。
参考图5B，在形成第一初始栅缝隙之后，可以形成栅电极和第二初始栅缝隙(操作5105)。图3E示出了对应结构340的截面图。
如图3E所示，可以去除第二牺牲层3022并且可以形成栅电极342。栅电极342可以包括由绝缘间隔体层3423围绕的导体层3422。可以通过任何合适的蚀刻工艺(例如，湿法蚀刻和/或干法蚀刻)去除第二牺牲层3022。在一些实施例中，通过湿法蚀刻工艺去除第二牺牲层3022以形成栅极形成隧道。然后可以在栅极形成隧道的侧壁上沉积绝缘间隔体层3423。在一些实施例中，绝缘间隔体层3423的形成包括在栅极形成隧道的侧壁上方沉积高k电介质材料(例如AlO、HfO2和/或Ta2O5)和在高k电介质材料上方沉积粘合层(例如氮化钛(TiN))。然后可以在绝缘间隔体层3423上方沉积导电材料以填充栅极形成隧道并形成导体层3422。导体层3422可以与导体层2322类似或相同。导体层3422的结构和形成可以参考对图2D的导体层2322的描述。然后可以形成栅电极342。
可以执行凹陷蚀刻以去除在第一初始栅缝隙336中形成绝缘间隔体层3423和导体层3422的任何过量材料。例如，可以从第一初始栅缝隙336的底部处的凹陷第一牺牲层3121和衬底301上去除绝缘间隔体层3423和导电材料的过量材料。可以形成暴露衬底301的第二初始栅缝隙346。在一些实施例中，可以去除绝缘间隔体层3423的部分以暴露第二初始栅缝隙346的侧壁上的导体层3422。凹陷蚀刻可以包括任何合适的蚀刻工艺(例如，湿法蚀刻和/或干法蚀刻)。在一些实施例中，凹陷蚀刻包括湿法蚀刻工艺。
参考图5B，在形成栅电极和第二初始栅缝隙之后，可以去除阻挡层的一部分和第一牺牲层以暴露存储层，并且可以形成栅缝隙(操作5106)。图3F示出了对应结构350的截面图。
如图3F所示，可以去除阻挡层321的一部分和凹陷第一牺牲层3121以暴露存储层322和衬底301，并且可以形成栅缝隙356。在一些实施例中，可以去除阻挡层321的部分以暴露存储层322的垂直部分。阻挡层321的剩余部分可以被示出为图3F中的断开的阻挡层351。然后，栅缝隙356可以暴露栅电极342、存储层322的垂直部分和衬底301。
可以执行一个或多个蚀刻工艺以去除凹陷第一牺牲层3121、以及阻挡层321的部分。蚀刻工艺可以对凹陷第一牺牲层3121和/或阻挡层321比对存储层322具有足够高的蚀刻选择性。例如，存储层322可以用作蚀刻停止层，因此半导体沟道32的侧壁由于栅缝隙356的形成受损很小或没有受损。在一些实施例中，断开的阻挡层351具有足够的厚度以围绕栅电极342并使栅电极342与存储层322隔离。一个或多个蚀刻工艺可以包括任何合适的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻。
参考图5B，在形成栅缝隙之后，可以执行密封工艺以形成使栅电极彼此隔离的初始密封结构(操作5107)。图3G示出了对应结构360的截面图。
如图3G所示，初始密封结构364可以形成为围绕每个栅电极，因此栅电极彼此隔离。初始密封结构364的围绕每个栅电极的部分可以足够厚以确保被围绕的栅电极342(例如，沿着水平方向和垂直方向)与其他结构(例如，其他栅电极342)隔离。在一些实施例中，初始密封结构364包括形成在相邻栅电极342之间的气隙363，以进一步使相邻的栅电极342彼此隔离。在一些实施例中，气隙363可以嵌入在初始密封结构364中以及相邻的栅极电极342之间。在一些实施例中，初始密封结构364还覆盖所暴露的断开的阻挡层351、存储层322、以及半导体沟道32的顶表面。
初始源极沟槽366可以由在形成初始密封结构之后形成的空间(例如，在栅缝隙356中)形成。在一些实施例中，初始源极沟槽366被初始密封结构364的足够部分(例如，沿水平方向)围绕，因此随后形成的源极结构与栅电极342隔离。在一些实施例中，初始源极沟槽366沿垂直于x-z平面的方向(例如，y轴)延伸。
可以通过以下工艺形成初始密封结构364和初始源极沟槽366。可以执行密封工艺以形成初始密封结构364，其以足够的厚度围绕/覆盖每个栅电极，因此栅电极342可以彼此隔离。空气可以被栅电极342之间的初始密封结构捕获。初始密封结构还可以覆盖所暴露的断开的阻挡层351、存储层322、以及半导体沟道32的顶表面。初始源极沟槽366可以相应地由在形成初始密封结构364之后形成的空间(例如，在栅缝隙356中)形成。
可以通过任何合适的沉积方法形成初始密封结构364，该沉积方法在栅电极342上方形成绝缘材料并在相邻栅电极342之间形成气隙363。绝缘材料可以包括在相邻栅电极342之间和栅电极342与随后形成的源极结构之间提供电绝缘的任何合适的材料。在一些实施例中，通过快速热CVD形成初始密封结构364，并且初始密封结构包括氧化硅。在各种应用中，快速热CVD也可称为“快速密封”工艺。在一些实施例中，在相邻栅电极342之间没有形成气隙363。即，相邻栅电极342之间的空间也可以用绝缘材料填充。可选地，可以执行平坦化/凹陷蚀刻工艺以去除在半导体沟道32和/或栅电极342上方的初始密封结构的过量部分。
参考图5B，在形成初始密封结构和初始源极沟槽之后，基于初始密封结构形成密封结构，并且在密封结构中形成源极结构(操作5108)。图3H示出了对应结构370的截面图。
如图3H所示，源极结构376可以形成在密封结构374中(例如，在相邻栅电极342之间并且可以沿着垂直于x-z平面的方向(例如，y轴)延伸)。源极结构376可以包括导体部分376-1和掺杂半导体部分376-2。掺杂半导体部分376-2可以形成在衬底301中，与导体部分376-1接触。源极结构376可以通过初始密封结构364与邻近栅电极342隔离。导体部分376-1可以包括能够用作源电极的任何合适的导电材料，并且掺杂半导体部分376-2可以包括形成在衬底301中的合适的掺杂(例如，P型或N型)半导体区域并且与衬底301的极性相反。在一些实施例中，导体部分376-1包括掺杂的多晶硅、铜、铝、钴、掺杂的硅、硅化物和钨中的一种或多种。在一些实施例中，掺杂半导体部分376-2包括掺杂硅。
可以通过在初始密封结构364中填充源极沟槽来形成源极结构376。可以通过在初始密封结构364中执行图案化/蚀刻工艺来形成源极沟槽。在一个示例中，可以在初始密封结构364上方形成图案化的光刻胶层。图案化的光刻胶层可以具有开口，该开口暴露随后形成源极沟槽所在的区域。可以执行蚀刻工艺(例如，凹陷蚀刻工艺)(例如，使用图案化的光刻胶层作为蚀刻掩模)以去除由开口暴露的初始密封结构364的部分，从而暴露衬底301。可以相应地形成源极沟槽和密封结构374。蚀刻工艺也可以称为“底部穿通”工艺，并且可以包括能够去除初始密封结构364的任何蚀刻工艺。在一些实施例中，蚀刻工艺包括各向异性干法蚀刻工艺。
可以通过以下工艺形成源极结构376。在形成源极沟槽之后，可以执行离子注入以将离子/掺杂剂注入到在源极沟槽的底部暴露的衬底301的部分中。通过离子注入工艺掺杂的衬底301的部分可以形成掺杂半导体部分376-2。在一些实施例中，衬底301包括硅，并且掺杂半导体部分376-2包括掺杂硅。然后可以通过合适的沉积工艺(例如CVD、ALD、PVD等)用合适的导体材料(例如掺杂的多晶硅、铜、铝和/或钨)填充源极沟槽来形成导体部分376-1。可选地，可以执行平坦化/凹陷蚀刻工艺以去除半导体沟道32和/或栅电极342上方的导体材料的过量部分。在一些实施例中，源极结构376被称为阵列共源极(“ACS”)。
图5C示出了根据一些实施例的用于形成另一3D存储设备的示例性制造工艺520。图4A-4C示出了在制造工艺的不同阶段的3D存储设备的截面图。可以基于结构350(图3F中示出)形成3D存储设备，并且形成结构400的制造工艺可以与形成结构350的制造工艺类似或相同。衬底301、阶梯结构302、半导体沟道32、隧穿层323、半导体层324、电介质芯325、断开的阻挡层351、栅电极342、导体层3422和绝缘间隔体层3423的结构和形成工艺可以分别与衬底401、阶梯结构402、半导体沟道42、隧穿层423、半导体层424、电介质芯425、断开的阻挡层451、栅电极442、导体层4422和绝缘间隔体层4423类似或相同。图4A-4C中所述的存储层可以与图3F的存储层322类似或相同。形成结构400的制造工艺(操作5201-5206)可以与操作5101-5106相同或类似，并且可以参考对图3A-3F的描述。在一些实施例中，栅缝隙356可以被称为第三初始栅缝隙，并且在形成操作5207之后形成栅缝隙。
参考图5C，在暴露存储层之后，去除存储层的一部分以暴露隧穿层并形成栅缝隙(操作5207)。图4A示出了对应结构400的截面图。
如图4A所示，可以去除存储层的一部分(例如，隧穿层上方的部分)以暴露隧穿层。可以形成栅缝隙456。在一些实施例中，通过蚀刻工艺去除隧穿层423的一部分和/或断开的阻挡层451的一部分，以在栅缝隙456的侧壁上具有凹陷顶表面。存储层的剩余部分被称为断开的存储层422。断开的阻挡层451、断开的存储层422、以及隧穿层423的顶表面可以沿着栅缝隙456的侧壁彼此共面或者不共面。在一些实施例中，在形成断开的存储层422之后，断开的阻挡层451部分地围绕栅电极442并使栅电极442与断开的存储层422隔离。
可以执行任何合适的蚀刻工艺以形成断开的存储层422。在一些实施例中，蚀刻工艺包括各向同性蚀刻(例如，干法蚀刻和/或湿法蚀刻)。在一些实施例中，蚀刻工艺对存储层比对其他结构/层(例如，绝缘间隔体层4423、断开的阻挡层451和隧穿层423)具有高的蚀刻选择性。在一些实施例中，控制存储层的蚀刻时间以确保可以保留足够部分的断开的阻挡层451，从而在断开的存储层422和栅电极442之间提供隔离。
参考图5C，在形成栅缝隙和断开的存储层之后，可以执行密封工艺以形成使栅电极彼此隔离的初始密封结构(操作5208)。图4B示出了对应结构410的截面图。
如图4B所示，初始密封结构464可以形成为覆盖并隔离相邻的栅电极442并形成气隙463，并且初始源极沟槽466可以由在形成初始密封结构之后形成的空间(例如，在栅缝隙456中)形成在初始密封结构464中。初始密封结构464和初始源极沟槽466的制造工艺和结构可以与初始密封结构364和初始源极沟槽366的制造工艺和结构相同或相似。初始密封结构464和初始源极沟槽466的详细描述可以参考对图3G中的初始密封结构364和初始源极沟槽366的描述。
参考图5C，在形成初始源极沟槽和初始密封结构之后，基于初始密封结构形成密封结构，并且在密封结构中形成源极结构(操作5209)。图4C示出了对应结构420的截面图。
如图4C所示，源极结构476可以形成在密封结构474中。源极结构476可以位于相邻栅电极442之间，并且可以沿垂直于x-z平面的方向(例如，y轴)延伸。源极结构476可以包括导体部分476-1和掺杂半导体部分476-2。源极结构476和密封结构474的制造工艺和结构可以分别与源极结构376和密封结构374的制造工艺和结构相同或相似。源极结构476和密封结构374的详细描述可以参考对图3H的描述。
在一些实施例中，所公开的3D存储设备是单片式3D存储设备的一部分，其中单片式3D存储设备的部件(例如，存储单元和外围设备)形成在单个衬底(例如，衬底201、301或401)上。诸如用于便于所公开的3D存储设备的操作的任何合适的数字、模拟和/或混合信号外围电路等外围设备也可以形成在衬底上以及存储器叠层(例如，在阶梯结构202、302或402中形成的存储器叠层)的外部。外围设备可以形成在衬底“上”，其中，外围设备的整体或部分形成在衬底中(例如，在衬底的顶表面下方)和/或直接形成在衬底上。外围设备可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)也可以形成在衬底中以及存储器叠层的外部。
在一些实施例中，一种形成3D存储设备的方法包括以下操作。首先，可以在阶梯结构中形成初始沟道孔。该阶梯结构可以包括交替地布置在衬底上方的多个第一层和多个第二层。可以在初始沟道孔的侧壁上的多个第一层中的每个第一层的侧表面和初始沟道孔的侧壁上的多个第二层中的每个第二层的侧表面之间形成偏移，以形成沟道孔。然后可以基于沟道孔形成半导体沟道。此外，可以基于多个第二层形成多个栅电极。
在一些实施例中，在阶梯结构中形成初始沟道孔包括以下操作。首先，可以在阶梯结构上方形成图案化的光刻胶层，以暴露对应于初始沟道孔的位置的开口。然后可以通过开口暴露阶梯结构的一部分以暴露衬底。
在一些实施例中，形成偏移包括去除初始沟道孔的侧壁上的多个第一层中的每个第一层的侧表面的一部分。
在一些实施例中，去除多个第一层中的每个第一层的侧表面的所述部分包括执行凹陷蚀刻工艺，该凹陷蚀刻工艺相对于多个第二层选择性地蚀刻多个第一层。
在一些实施例中，形成半导体沟道包括用沟道形成结构填充沟道孔，沟道形成结构从阶梯结构的顶表面延伸到衬底。
在一些实施例中，用沟道形成结构填充沟道孔包括以下操作。首先，在沟道孔的侧壁上方形成阻挡层。可以在阻挡层上方形成存储层。可以在存储层上方形成隧穿层。然后可以在隧穿层上方形成半导体层。此外，可以在半导体层上方形成电介质芯以填充沟道孔。
在一些实施例中，形成阻挡层包括沉积第一阻挡层和第二阻挡层中的至少一个。第一阻挡层可以包括氧化铝(AlO)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物以及其合金中的一种或多种。第二阻挡层可以包括氧化硅、氮氧化硅和氮化硅中的一种或多种。在一些实施例中，形成存储层可以包括沉积电荷捕获材料，所述电荷捕获材料包括钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物、多晶硅、非晶硅、SiN和SiON中的至少一种。在一些实施例中，形成隧穿层包括沉积SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅酸盐及其合金中的至少一种。在一些实施例中，形成半导体层包括沉积单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料。在一些实施例中，形成电介质芯包括沉积SiO。
在一些实施例中，该方法还包括在衬底上方交替地沉积多个第一材料层和多个第二材料层，以在衬底上方形成叠层结构，以及沿垂直于衬底的顶表面的方向重复蚀刻多个第一材料层和多个第二材料层以分别形成多个第一层和多个第二层。
在一些实施例中，交替地沉积多个第一材料层和多个第二材料层包括交替地沉积多个绝缘材料层和多个牺牲材料层。多个绝缘材料层可以包括与多个牺牲材料层不同的材料。
在一些实施例中，沉积多个绝缘材料层包括沉积多个SiO层，并且沉积多个牺牲材料层包括沉积多个SiN层。
在一些实施例中，形成多个栅电极包括去除多个第二层以形成多个栅极形成隧道，在多个栅极形成隧道中的每个栅极形成隧道的侧壁上方形成绝缘间隔体层，以及在绝缘间隔体层上方形成导体层，以填充多个栅极形成隧道，从而形成多个栅电极。
在一些实施例中，形成绝缘间隔体层包括沉积高k电介质材料层，高k电介质材料层包括AlO、HfO2和Ta2O5中的一种或多种，并且形成导体层包括沉积钨、钴、铜、铝、多晶硅、掺杂硅、硅化物及其组合中的一种或多种的层。
在一些实施例中，交替地沉积多个第一材料层和多个第二材料层包括交替地沉积多个第一牺牲材料层和多个第二牺牲材料层。多个第一牺牲材料层可以包括与多个第二牺牲材料层不同的材料。
在一些实施例中，沉积多个第一牺牲材料层包括沉积多个一种或多种以下层，所述以下层为多晶硅层和碳层，并且沉积多个第二牺牲材料层包括沉积多个SiN层。
在一些实施例中，该方法还包括在阶梯结构中形成与半导体沟道邻近的第一初始栅缝隙。
在一些实施例中，形成第一初始栅缝隙包括在阶梯结构上方形成另一图案化光刻胶层以暴露对应于第一初始栅缝隙的位置的另一开口，并去除阶梯结构的由另一开口暴露的另一部分以暴露衬底。
在一些实施例中，该方法还包括去除多个第二层以形成另一多个栅极形成隧道，在另一多个栅极形成隧道中的每个栅极形成隧道的侧壁上方形成另一绝缘间隔体层，并在另一绝缘间隔体层上方形成另一导体层以填充另一多个栅极形成隧道，从而形成多个栅电极。
在一些实施例中，去除多个第二层包括执行湿法蚀刻工艺。
在一些实施例中，形成另一绝缘间隔体层包括沉积具有AlO、HfO2和Ta2O5中的一种或多种的另一高k电介质材料层，并且形成另一导体层包括沉积具有以下中的一种或多种的另一层：W、Co、Cu、Al、多晶硅、掺杂硅、硅化物及其组合。
在一些实施例中，该方法还包括去除在多个第一层、多个栅电极和衬底上方的另一个绝缘间隔体层和另一导体层的过量材料，以形成暴露衬底的第二初始栅缝隙。
在一些实施例中，该方法还包括去除多个第一层、以及阻挡层的一部分以暴露存储层并形成另一栅缝隙。
在一些实施例中，去除阻挡层的一部分以暴露存储层包括执行相对于存储层选择性地蚀刻阻挡层的蚀刻工艺。
在一些实施例中，该方法还包括去除多个第一层、阻挡层的一部分以暴露存储层，去除存储层的一部分以断开存储层并暴露隧穿层，并形成第三栅缝隙。
在一些实施例中，去除存储层的部分包括各向同性蚀刻工艺。
在一些实施例中，该方法还包括：形成密封结构，该密封结构使多个栅电极彼此隔离；以及在密封结构中形成初始源极沟槽。
在一些实施例中，形成密封结构包括：形成初始密封结构，该初始密封结构覆盖暴露的阻挡层、暴露的存储层、暴露的隧穿层、多个栅电极；以及在相邻栅电极之间形成气隙。在一些实施例中，形成密封结构还包括图案化初始密封结构以形成暴露衬底的源极沟槽，从而形成密封结构。
在一些实施例中，形成初始密封结构包括执行快速热化学气相沉积工艺，并且初始密封结构包括氧化硅。
在一些实施例中，该方法还包括：在源极沟槽中执行离子注入工艺以在衬底中形成掺杂区域，以及用导体材料填充源极沟槽。
在一些实施例中，导体材料包括钨、掺杂的多晶硅、铜、铝、钴、掺杂的硅、以及硅化物中的一种或多种。
在一些实施例中，一种用于形成3D存储设备的方法包括以下操作。首先，可以形成交替地布置在衬底上方的多个第一层和多个第二层的阶梯结构。可以在该阶梯结构中形成半导体沟道，半导体沟道从阶梯结构的顶表面延伸到衬底。然后可以用多个栅电极替换多个第二层，并且可以去除多个第一层。可以形成密封结构以使多个栅电极彼此隔离。此外，可以在密封结构中形成源极结构，源极结构从阶梯结构的顶表面延伸到衬底。
在一些实施例中，形成密封结构包括沉积覆盖多个栅电极并在相邻栅电极之间形成气隙的电介质材料。
在一些实施例中，沉积电介质材料包括执行快速热化学气相沉积工艺，并且密封结构包括氧化硅。
在一些实施例中，形成阶梯结构包括在衬底上方交替地沉积多个第一材料层和多个第二材料层以在衬底上方形成叠层结构，以及沿垂直于衬底的顶表面的方向重复地蚀刻多个第一材料层和多个第二材料层以分别形成多个第一层和多个第二层。
在一些实施例中，在阶梯结构中形成半导体沟道包括图案化阶梯结构以形成从阶梯结构的顶表面延伸到衬底的沟道孔，以及用阻挡层、阻挡层上方的存储层、存储层上方的隧穿层、存储层上方的半导体层和电介质芯填充沟道孔。
在一些实施例中，用多个栅电极替换多个第二层包括以下操作。首先，可以去除多个第二层以形成多个栅极形成隧道。可以在多个栅极形成隧道的侧壁上方形成绝缘间隔体层。可以在绝缘间隔体层上方沉积导体层以填充多个栅极形成隧道。
在一些实施例中，在密封结构中形成源极结构包括在密封结构中形成源极沟槽。源极沟槽可以从阶梯结构的顶表面延伸到衬底。在密封结构中形成源极结构还可以包括执行离子注入工艺以在源极沟槽的底部处的衬底中形成掺杂区域，以及沉积导体层以填充源极沟槽。
在一些实施例中，一种3D存储设备包括通过衬底上方的密封结构隔离的多个栅电极的阶梯结构。密封结构可以包括沿着垂直于衬底的顶表面的方向在相邻的栅电极之间的气隙。3D存储设备还可以包括从阶梯结构的顶表面延伸到衬底的半导体沟道。半导体沟道可以包括存储层，该存储层具有沿不同方向延伸的至少两个部分。3D存储设备还可以包括源极结构，该源极结构从阶梯结构的顶表面延伸到衬底，并且沿着与衬底的顶表面平行的方向在相邻的栅电极之间延伸。
在一些实施例中，密封结构覆盖多个栅电极并包括氧化硅。
在一些实施例中，存储层至少沿垂直于衬底的顶表面的方向和平行于衬底的顶表面的方向延伸。
在一些实施例中，存储层包括断开部分，每个断开部分包括垂直部分和至少一个水平部分并且部分地围绕相应的栅电极。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或改变这些具体实施例的各种应用，无需过度实验，且不脱离本公开内容的总体构思。因此，基于本文给出的教导和指导，这样的改变和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文已经任意定义了这些功能构件块的边界。只要适当地执行了特定功能及其关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由(一个或多个)发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据下面的权利要求及其等同变换来限定。

Claims (17)

1.一种用于形成三维（3D）存储设备的方法，包括：
在交替地布置在衬底上方的多个第一牺牲层和多个第二牺牲层的叠层结构中形成沟道孔；
用沟道形成结构填充所述沟道孔，形成半导体沟道；所述沟道形成结构包括在所述沟道孔侧壁依次形成的阻挡层、存储层和隧穿层；
基于所述多个第二牺牲层形成多个栅电极；
去除所述多个第一牺牲层、所述阻挡层的一部分以暴露所述存储层；
去除所述存储层的一部分以断开所述存储层并暴露所述隧穿层。
2.根据权利要求1所述的方法，还包括形成密封结构，所述密封结构覆盖暴露的阻挡层、暴露的存储层、暴露的隧穿层和所述多个栅电极，并在所述多个栅电极的相邻的栅电极间形成气隙。
3.根据权利要求2所述的方法，其中，形成所述多个栅电极包括：
在所述叠层结构中形成第一初始栅缝隙；
通过所述第一初始栅缝隙去除所述多个第二牺牲层，形成多个栅极形成隧道；
向所述多个栅极形成隧道填充导体材料，形成所述多个栅电极。
4.根据权利要求3所述的方法，其中，形成所述密封结构包括：
在所述第一初始栅缝隙中形成初始密封结构，所述初始密封结构覆盖暴露的阻挡层、暴露的存储层、暴露的隧穿层和所述多个栅电极，并在所述多个栅电极的相邻的栅电极间形成气隙；
在所述初始密封结构中形成暴露所述衬底的源极沟槽，从而形成所述密封结构。
5.根据权利要求4所述的方法，还包括：通过所述源极沟槽在所述衬底中形成掺杂区域，用导体材料填充所述源极沟槽，在所述密封结构中形成源极结构。
6.一种用于形成三维（3D）存储设备的方法，包括：
在交替地布置在衬底上方的多个第一牺牲层和多个第二牺牲层的叠层结构中形成初始沟道孔；
在所述初始沟道孔的侧壁上的所述多个第一牺牲层中的每个第一牺牲层的侧表面和所述初始沟道孔的侧壁上的所述多个第二牺牲层中的每个第二牺牲层的侧表面之间形成偏移，以形成沟道孔；
用沟道形成结构填充所述沟道孔，形成半导体沟道；
基于所述多个第二牺牲层形成多个栅电极；
去除所述多个第一牺牲层，
其中，所述沟道形成结构包括在所述沟道孔侧壁依次形成的阻挡层、存储层和隧穿层，并且所述方法进一步包括：
去除所述存储层的一部分以断开所述存储层并暴露所述隧穿层，形成第三栅缝隙。
7.根据权利要求6所述的方法，其中，形成所述多个栅电极包括：
在所述叠层结构中形成第一初始栅缝隙；
通过所述第一初始栅缝隙去除所述多个第二牺牲层，形成多个栅极形成隧道；
向所述多个栅极形成隧道填充导体材料，形成所述多个栅电极。
8.根据权利要求7所述的方法，还包括：去除所述阻挡层的一部分以暴露所述存储层，形成另一栅缝隙。
9.根据权利要求8所述的方法，还包括：在所述另一栅缝隙中形成初始密封结构，所述密封结构覆盖暴露的阻挡层、暴露的存储层和所述多个栅电极，并在所述多个栅电极的相邻的栅电极间形成气隙。
10.根据权利要求8所述的方法，还包括：在所述第三栅缝隙中形成初始密封结构，所述密封结构覆盖暴露的阻挡层、暴露的存储层、暴露的隧穿层和所述多个栅电极，并在所述多个栅电极的相邻的栅电极间形成气隙。
11.根据权利要求9或10所述的方法，还包括：在所述初始密封结构中形成暴露所述衬底的源极沟槽，通过所述源极沟槽在所述衬底中形成掺杂区域，用导体材料填充所述源极沟槽。
12.一种三维（3D）存储设备，包括：
形成在衬底上的多个栅电极；
半导体沟道，所述半导体沟道包括阻挡层、存储层和隧穿层；所述存储层至少沿垂直于所述衬底的顶表面的方向和平行于所述衬底的顶表面的方向延伸；
密封结构，所述密封结构直接覆盖所述阻挡层和所述存储层，并在所述多个栅电极的相邻的栅电极间形成气隙；
源极结构，形成在所述密封结构中，与所述衬底接触，
其中，所述存储层被断开以使得所述隧穿层与所述密封结构接触。
13.根据权利要求12所述的三维（3D）存储设备，其中，所述密封结构还直接覆盖所述隧穿层。
14.根据权利要求13所述的三维（3D）存储设备，其中，所述存储层包括断开部分，每个所述断开部分对应不同的栅电极。
15.根据权利要求14所述的三维（3D）存储设备，其中，每个所述断开部分包括垂直于所述衬底的顶表面的垂直部分和平行于所述衬底的顶表面的平行部分，并部分地围绕其对应的栅电极。
16.一种三维（3D）存储设备，包括：
形成在衬底上的多个栅电极；
半导体沟道，所述半导体沟道包括阻挡层、存储层和隧穿层；
密封结构，所述密封结构直接覆盖所述阻挡层、所述存储层和所述隧穿层，并在所述多个栅电极的相邻的栅电极间形成气隙；
源极结构，形成在所述密封结构中，与所述衬底接触，
其中，所述存储层被断开以使得所述隧穿层与所述密封结构接触。
17.根据权利要求16所述的三维（3D）存储设备，其中，所述存储层包括断开部分，每个所述断开部分对应不同的栅电极。
CN202010005716.6A 2018-11-22 2018-11-22 三维存储设备及其制造方法 Active CN111180460B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010005716.6A CN111180460B (zh) 2018-11-22 2018-11-22 三维存储设备及其制造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201880002741.XA CN109643716B (zh) 2018-11-22 2018-11-22 三维存储设备及其制造方法
PCT/CN2018/116935 WO2020103081A1 (en) 2018-11-22 2018-11-22 Three-dimensional memory devices and fabrication methods thereof
CN202010005716.6A CN111180460B (zh) 2018-11-22 2018-11-22 三维存储设备及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201880002741.XA Division CN109643716B (zh) 2018-11-22 2018-11-22 三维存储设备及其制造方法

Publications (2)

Publication Number Publication Date
CN111180460A CN111180460A (zh) 2020-05-19
CN111180460B true CN111180460B (zh) 2021-02-19

Family

ID=66060097

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010005716.6A Active CN111180460B (zh) 2018-11-22 2018-11-22 三维存储设备及其制造方法
CN201880002741.XA Active CN109643716B (zh) 2018-11-22 2018-11-22 三维存储设备及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201880002741.XA Active CN109643716B (zh) 2018-11-22 2018-11-22 三维存储设备及其制造方法

Country Status (7)

Country Link
US (2) US10892276B2 (zh)
EP (1) EP3844813B1 (zh)
JP (1) JP7462614B2 (zh)
KR (1) KR102611730B1 (zh)
CN (2) CN111180460B (zh)
TW (1) TWI693702B (zh)
WO (1) WO2020103081A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110112136B (zh) * 2019-05-20 2021-12-17 长江存储科技有限责任公司 半导体结构及其形成方法
US11201167B2 (en) * 2019-12-05 2021-12-14 Micron Technology, Inc. Semiconductor pillars having triangular-shaped lateral peripheries, and integrated assemblies
KR102668062B1 (ko) 2020-02-17 2024-05-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 제조 방법들
KR20220006384A (ko) * 2020-07-08 2022-01-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN112883617B (zh) * 2021-03-04 2022-09-13 西南交通大学 隧道衬砌监测范围计算方法、装置、设备及可读存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679761A (zh) * 2016-01-26 2016-06-15 中国科学院微电子研究所 三维半导体器件及其制造方法
CN108511454A (zh) * 2018-03-30 2018-09-07 长江存储科技有限责任公司 一种3d nand存储器及其制备方法
CN108538847A (zh) * 2012-09-11 2018-09-14 三星电子株式会社 制造三维半导体存储装置的方法
US10256252B1 (en) * 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174377B1 (en) * 1997-03-03 2001-01-16 Genus, Inc. Processing chamber for atomic layer deposition processes
US8803214B2 (en) * 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6095951B2 (ja) * 2012-11-09 2017-03-15 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
US9252151B2 (en) * 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
US9524976B2 (en) * 2013-09-15 2016-12-20 Sandisk Technologies Llc Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device
US9460931B2 (en) * 2013-09-17 2016-10-04 Sandisk Technologies Llc High aspect ratio memory hole channel contact formation
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9362298B2 (en) * 2014-09-11 2016-06-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and manufacturing method thereof
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
US9484357B2 (en) * 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
US9419012B1 (en) * 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation
US9627399B2 (en) * 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
KR102413766B1 (ko) 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR20180012640A (ko) * 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
JP2018049935A (ja) * 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法
US10403637B2 (en) 2017-01-20 2019-09-03 Macronix International Co., Ltd. Discrete charge trapping elements for 3D NAND architecture
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
IT201700019392A1 (it) * 2017-02-21 2018-08-21 Sabrina Barbato Dispositivo di memoria 3d
JP2019161042A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体装置
CN108831889A (zh) * 2018-09-19 2018-11-16 长江存储科技有限责任公司 三维存储器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538847A (zh) * 2012-09-11 2018-09-14 三星电子株式会社 制造三维半导体存储装置的方法
CN105679761A (zh) * 2016-01-26 2016-06-15 中国科学院微电子研究所 三维半导体器件及其制造方法
US10256252B1 (en) * 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
CN108511454A (zh) * 2018-03-30 2018-09-07 长江存储科技有限责任公司 一种3d nand存储器及其制备方法

Also Published As

Publication number Publication date
US20210104541A1 (en) 2021-04-08
CN111180460A (zh) 2020-05-19
JP7462614B2 (ja) 2024-04-05
CN109643716B (zh) 2019-12-31
US20200168625A1 (en) 2020-05-28
TW202021097A (zh) 2020-06-01
JP2022501804A (ja) 2022-01-06
TWI693702B (zh) 2020-05-11
US11302715B2 (en) 2022-04-12
US10892276B2 (en) 2021-01-12
EP3844813B1 (en) 2024-03-27
CN109643716A (zh) 2019-04-16
KR20210022104A (ko) 2021-03-02
EP3844813A4 (en) 2022-04-27
KR102611730B1 (ko) 2023-12-07
WO2020103081A1 (en) 2020-05-28
EP3844813A1 (en) 2021-07-07

Similar Documents

Publication Publication Date Title
CN111092084B (zh) 三维存储器件及其制作方法
US9595535B1 (en) Integration of word line switches with word line contact via structures
CN111180460B (zh) 三维存储设备及其制造方法
CN111180449B (zh) 形成三维存储设备的栅极结构的方法
CN113889480A (zh) 三维存储器器件及其制造方法
US11706920B2 (en) Three-dimensional memory devices and fabrication methods thereof
US11581332B2 (en) Three-dimensional memory devices and fabrication methods thereof
US20210296361A1 (en) Three-dimensional memory devices and fabrication methods thereof
CN112567518B (zh) 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
CN111788686B (zh) 三维存储器件及用于形成其的方法
US11943923B2 (en) Three-dimensional memory devices and fabrication methods thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant