CN113889480A - 三维存储器器件及其制造方法 - Google Patents

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喻兰芳
严萍
张森
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Abstract

提供了一种用于形成3D NAND存储器器件的栅极结构的方法。所述方法包括：在衬底(100)上形成包括多个电介质层对的交替电介质堆叠(200)，所述多个电介质层对中的每一个包括第一电介质层(210)和与第一电介质层不同的第二电介质层(220)(100)；形成垂直穿过所述交替电介质堆叠并沿水平方向延伸的缝隙(400)；通过所述缝隙(400)移除所述交替电介质堆叠(200)中的多个第二电介质层(220)，以形成多个水平沟槽(410)；在所述多个水平沟槽(410)的每一个中形成栅极结构(500)；在所述缝隙(400)的侧壁上形成间隔层(700)以覆盖所述栅极结构(500)，其中所述间隔层(700)具有层压结构；以及在所述缝隙中形成导电壁(900)，其中所述导电壁(900)通过所述间隔层(700)与所述栅极结构(500)绝缘。

Description

三维存储器器件及其制造方法
本申请是申请日为2018年10月30日、申请号为201880005438.5、名称为“三维存储器器件及其制造方法”的发明专利申请的分案申请。
对相关申请的交叉引用
本申请要求于2017年11月16日递交的中国专利申请No.201711138366.5的优先权，上述申请的全部内容通过引用方式被并入本文。
背景技术
本公开内容的实施例涉及三维(3D)存储器器件及其制造方法。
通过改进处理技术、电路设计、编程算法和制造过程，可以将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面处理和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。
发明内容
本文公开了用于形成3D存储器器件的栅极结构的方法及其制造方法的实施例。
本公开内容公开了一种形成三维(3D)NAND存储器器件的方法，包括：在衬底上形成包括多个电介质层对的交替电介质堆叠，所述多个电介质层对中的每一个包括第一电介质层和与所述第一电介质层不同的第二电介质层；形成垂直穿过所述交替电介质堆叠并沿水平方向延伸的缝隙；通过所述缝隙移除所述交替电介质堆叠中的多个第二电介质层，以形成多个水平沟槽；在所述多个水平沟槽的每一个中形成栅极结构；在所述缝隙的侧壁上形成间隔层以覆盖所述栅极结构，其中所述间隔层具有层压结构；以及在所述缝隙中形成导电壁，其中所述导电壁通过所述间隔层与所述栅极结构绝缘。
在一些实施例中，多个电介质层对中的每一个由厚度为约10nm至约150nm的氧化硅层和厚度为约10nm至约150nm的氮化硅层形成。
在一些实施例中，该方法还包括：形成多个沟道结构，每个所述沟道结构垂直穿透所述交替电介质堆叠；其中所述缝隙在所述多个沟道结构之间水平延伸。
在一些实施例中，该方法还包括：在形成所述缝隙之后，在所述衬底中的所述缝隙下方形成掺杂区；在形成所述导电壁之前，移除所述缝隙底部的所述间隔层的一部分以暴露所述掺杂区；以及在所述缝隙中形成所述导电壁，以使所述导电壁与所述掺杂区接触。
在一些实施例中，形成多个沟道结构包括：形成垂直延伸穿过所述交替电介质堆叠的沟道孔；在所述沟道孔的侧壁上形成功能层；以及形成覆盖所述功能层侧壁的沟道层。
在一些实施例中，形成功能层包括：在所述沟道孔的侧壁上形成阻挡层，用于在操作期间阻挡电子电荷的流出；在所述阻挡层的表面上形成存储层，用于在操作期间存储电子电荷；以及在所述存储层的表面上形成隧穿层，用于在操作期间隧穿电子电荷。
在一些实施例中，该方法还包括：在所述多个水平沟槽中的每一个中形成所述栅极结构之前，在所述多个水平沟槽中形成绝缘层。
在一些实施例中，形成间隔层包括：在具有第一介电材料的第一间隔子层和具有第三介电材料的第三间隔子层之间形成具有第二介电材料的第二间隔子层；其中所述第二介电材料的第二k值高于所述第一介电材料的第一k值并高于所述第三介电材料的第三k值。
在一些实施例中，形成间隔层包括：通过执行第一原子层沉积过程以沉积低温氧化物材料来形成覆盖所述缝隙侧壁的所述第一间隔子层；通过执行第二原子层沉积过程沉积氮化物材料，形成覆盖所述第一间隔子层的所述第二间隔子层；以及通过执行第三原子层沉积过程沉积低温氧化物材料或高温氧化物材料，形成覆盖所述第二间隔子层的所述第三间隔子层。
在一些实施例中，该方法还包括：在形成所述间隔层之前，移除与所述缝隙的侧壁相邻的所述栅极结构的部分；以及形成所述第一间隔子层和所述第二间隔子层，每个子层具有多个凹槽，每个凹槽对应一个栅极结构。
在一些实施例中，该方法还包括：执行注入过程以处理所述间隔层的暴露表面。
在一些实施例中，该方法还包括：将钛离子或氮化钛离子注入到所述第三间隔子层的至少一部分中。
本公开内容另一方面提供了一种三维(3D)NAND存储器器件，包括：交替电介质/导体堆叠，包括在衬底上的多个电介质/导电层对，所述多个电介质/导电层对中的每一个包括电介质层和导电层；缝隙垂直穿透所述交替电介质/导体堆叠并沿水平方向延伸；所述缝隙中的导电壁；以及在所述缝隙的侧壁上的间隔层，其被配置为使所述导电壁与所述交替电介质/导体堆叠的所述多个导电层绝缘，其中所述间隔层具有层压结构。
在一些实施例中，各个所述电介质层是氧化硅，其厚度在约10nm至约150nm的范围内；各个所述导电层是钨，其厚度在约10nm至约150nm的范围内；以及所述导电壁包括钨。
在一些实施例中，所述器件还包括：在所述衬底中的所述缝隙下方的掺杂区，其中所述导电壁在所述缝隙的底部与所述掺杂区接触。
在一些实施例中，所述器件还包括：多个沟道结构，每个沟道结构垂直穿透所述交替电介质/导体堆叠；其中所述缝隙在所述多个沟道结构之间水平延伸。
在一些实施例中，所述多个沟道结构中的每一个包括：垂直延伸穿过所述交替电介质/导体堆叠的沟道孔；所述沟道孔侧壁上的功能层；以及覆盖所述功能层侧壁的沟道层。
在一些实施例中，所述功能层包括：所述沟道孔的侧壁上的阻挡层，其被配置为在操作期间阻挡电子电荷的流出；所述阻挡层表面上的存储层，被配置为在操作期间存储电子电荷；以及所述存储层的表面上的隧穿层，其被配置为在操作期间隧穿电子电荷。
在一些实施例中，所述器件还包括：在每个电介质层和每个导电层之间，以及在所述导电层和所述功能层之间的绝缘层。
在一些实施例中，具有层压结构的间隔层包括：第一间隔子层，具有第一介电材料；第二间隔子层，具有第二介电材料；第三间隔子层，具有第三介电材料；其中所述第二间隔子层夹在第一间隔子层和第三间隔子层之间，并且所述第二介电材料的第二k值高于所述第一介电材料的第一k值且高于所述第三介电材料的第三k值。
在一些实施例中，所述第一介电材料是低温氧化物材料；所述第二介电材料是氮化物材料；以及所述第三介电材料是低温氧化物材料或高温氧化物材料。
在一些实施例中，所述第一间隔子层和所述第二间隔子层都具有多个凹槽，每个凹槽对应于多个导电层中的一个。
在一些实施例中，所述器件还包括：隔离膜，包括钛或氮化钛，设置在所述第三间隔子层和所述导电壁之间。
通过本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其他方面。
附图说明
附图已并入本文中并构成说明书的一部分，其示出了本公开内容所公开的实施例，并且与详细说明一起进一步用于解释本公开内容所公开的原理，以使所属领域的技术人员能够制作及使用本公开内容所公开的内容。
图1示出了根据本公开内容的一些实施例的用于形成3D存储器器件的示例性方法的流程图。
图2-13示出了根据本公开内容的一些实施例的在图1所示方法的某些制造阶段的示例性3D存储器器件的示意性剖视图。
以下，将参考附图描述本公开内容的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。本领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开内容的精神和范围。对本领域的技术人员显而易见的是，本公开内容还可以用于多种其它应用。
根据本公开内容的各种实施例提供了用于形成3D存储器器件的栅极结构的后栅极过程。在所公开的方法中，在形成多层栅极结构之后，并且在缝隙的侧壁上形成隔离层(例如，氧化硅层)之前，可以形成额外的隔离层(例如，硅膜)以覆盖暴露的多层栅极结构的表面，以防止多层栅极结构的暴露表面在氧化硅层的沉积期间被氧化。这样，可以消除多层栅极结构与缝隙中的导电壁之间的泄漏。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在本领域技术人员的知识范围内。
通常，可以至少部分从上、下文中的使用来理解术语。例如，至少部分取决于上、下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上、下文，诸如“一”、“一个”或“所述”的术语也可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开内容中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个单元或特征与另一个或多个单元或特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上添加后续材料层的材料。可以对衬底自身进行图案化。添加于衬底上(例如，顶部)的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直及/或沿锥形表面延伸。衬底可以是层，其中可以包括一个或多个层，及/或可以在其上、其上方及/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线及/或通孔)和一个或多个电介质层。
如本文使用的，术语“名义/名义上”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于及/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“约”指可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器器件”是指在横向取向的衬底上具有存储器单元晶体管的垂直取向的串(在本文中称为“存储器串”，例如NAND串)的半导体器件，以使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直”意味着名义上垂直于衬底的横向表面。
通常，在多个NAND串之间提供缝隙。填充在缝隙中的金属壁(例如，钨(W)壁)用作多个NAND串的阵列共享源极(ACS)。通常，在多个NAND串的栅极(例如，W栅极)和金属壁(例如，W壁)之间会沉积氧化物层作为间隔层。然而，用作间隔层的低温氧化物(LTO)材料具有差的沉积质量和低的沉积密度，导致多个NAND串的栅极(例如，W栅极)和金属壁(例如，W壁)之间的低崩溃电压，从而导致3D存储器器件的不良电性能。
因此，本公开内容提供了一种形成3D存储器器件的方法，以改善栅极和金属壁之间的间隔层的质量。通过改善间隔层的沉积填充模式，该方法可以显著提高间隔层的隔离性能，从而增加栅极和金属壁之间的崩溃电压。
图1根据本公开内容的一些实施例示出用于形成3D存储器器件的示例性方法的流程图。图2-13根据本公开内容的一些实施例示出在图1所示方法的某些制造阶段的示例性3D存储器器件的示意性剖视图。
如图1所示，该方法开始于操作S2，其中在衬底上形成一交替电介质堆叠。在一些实施例中，衬底可以是具有任何合适结构的任何合适的半导体衬底，例如单晶单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。
如图2所示，包括多个电介质层对的交替电介质堆叠200可以形成在衬底100上。交替电介质堆叠200的每个电介质层对可以包括第一电介质层210和第二电介质层220的交替堆叠，所述第二电介质层220不同于所述第一电介质层210。在一些实施例中，第一电介质层210可以用作绝缘层，第二电介质层220可以用作牺牲层，其将在后续过程中被移除。
多个第一电介质层210和第二电介质层220在与衬底100的表面平行的横向方向上延伸。在一些实施例中，交替电介质堆叠200具有较电介质层对更多的层，所述电介质层对由不同材料制成并具有不同厚度。交替电介质堆叠200可以通过一种或多种薄膜沉积过程形成，包括但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替电介质堆叠200可包括多个氧化物/氮化物层对。每个电介质层对包括氧化硅层210和氮化硅层220。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物堆叠”。即，在交替电介质堆叠200中，多个氧化物层210和多个氮化物层220在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠的顶层和底层之外，每个其他氧化物层210可以被两个相邻的氮化物层220夹在中间，并且每个氮化物层220可以被两个相邻的氧化物层210夹在中间。
氧化物层210可各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在约10nm至约150nm的范围内。类似地，氮化物层220可各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在约10nm至约150nm的范围内。在一些实施例中，交替电介质堆叠200的总厚度可以大于1000nm。
应注意，在本公开内容中，氧化物层210和/或氮化物层220可包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，氮化物层可以是氮化硅层。
交替电介质堆叠200可包括任何合适数量的氧化物层210和氮化物层220的层。在一些实施例中，交替电介质堆叠200中的氧化物层210和氮化物层220的总层数大于或等于64。也就是说，氧化物/氮化物层对的数目可以大于或等于32。在一些实施例中，交替氧化物/氮化物堆叠包括更多的氧化物层或更多的氮化物层，其具有与氧化物/氮化物层对不同的材料和/或厚度。例如，交替电介质堆叠200中的底层和顶层可以是氧化物层210。
如图1所示，该方法进行到操作S4，其中可以在交替电介质堆叠中形成多个沟道结构。每个沟道结构可包括垂直延伸穿过交替电介质堆叠200的沟道孔300、沟道孔300的底部上的外延层340、沟道孔300的侧壁上的功能层310，以及在功能层、填充结构330和沟道孔300上的沟道插塞350之间的沟道层320。多个沟道结构可以在交替电介质堆叠200中布置为阵列。例如，多个沟道结构的数目可以是1、22、32、...、(1+n)2，其中n是大于1的整数。
如图3所示，在一些实施例中，形成沟道结构的制造过程包括形成垂直延伸穿过交替电介质堆叠200的沟道孔300。沟道孔300可以具有高纵横比，并且可以通过蚀刻交替电介质堆叠200以及随后的清洁过程来形成。形成沟道孔300的蚀刻过程可以是湿蚀刻、干蚀刻或其组合。
在一些实施例中，形成沟道结构的制造过程包括在沟道孔300的底部形成外延层340。在一些实施例中，外延层340可以是通过使用选择性外延生长(SEG)过程形成的多晶硅(polysilicon)层。例如，可以执行SEG预清洁过程以清洁多个沟道孔300。可以执行接下来的沉积过程以在每个沟道孔300的底部形成多晶硅层。在一些实施例中，可以在多晶硅层上执行任何合适的掺杂过程，例如，离子金属等离子(IMP)过程，以形成外延层340。在一些实施例中，外延层340可以不直接形成在衬底100的表面上。可以在外延层340和衬底100之间形成一层或多层。也就是说，外延层340覆盖衬底100之上。
在一些实施例中，在沟道孔300的侧壁上形成功能层310。功能层可以是复合电介质层，例如阻挡层312、存储层314和隧穿层316的组合。功能层310，包括阻挡层312、存储层314和隧穿层316，可以通过一种或多种薄膜沉积过程形成，例如ALD、CVD、PVD，任何其他合适的过程，或者其任何组合。
如图3所示，阻挡层312可以形成在存储层314和沟道孔300的侧壁之间。阻挡层312可以用于阻挡电子电荷的流出。在一些实施例中，阻挡层312可以是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层312包括高介电常数(高k值)电介质(例如，氧化铝)。在一些实施例中，阻挡层312的厚度可以在约3nm至约20nm的范围内。
存储层314可以形成在隧穿层316和阻挡层312之间。来自沟道层的电子或空穴可以通过隧穿层316隧穿到存储层314。存储层314可以用于存储电子电荷(电子或空穴)用于存储操作。存储层314中的电荷的存储或移除可以影响半导体沟道的开/关状态和/或电导。存储层314可包括一个或多个材料膜，包括但不限于，氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或其任何组合。在一些实施例中，存储层314可包括通过使用一种或多种沉积过程形成的氮化物层。在一些实施例中，存储层314的厚度可以在约3nm至约20nm的范围内。
隧穿层316可以形成在存储层314的侧壁上。隧穿层316可以用于隧穿电子电荷(电子或空穴)。隧穿层316可包括介电材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层316可以是通过使用沉积过程形成的氧化物层。在一些实施例中，隧穿层316的厚度可以在约3nm至约20nm的范围内。
在一些实施例中，形成沟道结构的制造过程还包括形成覆盖功能层310的侧壁的沟道层320。在一些实施例中，沟道层320可以是通过使用薄膜沉积过程，例如ALD、CVD、PVD或任何其他合适的过程形成的非晶硅层或多晶硅层。在一些实施例中，沟道层320的厚度可以在约5nm至20nm的范围内。
在一些实施例中，形成沟道结构的制造过程还包括形成填充结构330以覆盖沟道层320并填充沟道孔310。在一些实施例中，填充结构330可以是通过使用任何合适的沉积过程，例如ALD、CVD、PVD等，形成的氧化物层。在一些实施例中，填充结构330可包括一个或多个气隙。
在一些实施例中，形成沟道结构的制造过程还包括在沟道孔300的顶部形成沟道插塞350。沟道插塞350可以与沟道层320接触。沟道插塞350的材料可以包括任何合适的导电材料，例如Si、W等。可以通过使用任何合适的沉积过程和随后的化学机械平坦化(CMP)过程来形成沟道插塞350。
如图1所示，该方法进行到操作S6，其中可以在交替电介质堆叠中形成多个缝隙。如图4所示，每个缝隙400可以垂直地穿过交替电介质堆叠200，并且在两个沟道结构阵列之间基本上以直线延伸。可以通过在交替电介质堆叠200上方形成屏蔽层并使用例如光刻过程对屏蔽进行图案化以形成与图案化的屏蔽层中的多个缝隙对应的开口，来形成多个缝隙400。可以进行合适的蚀刻过程，例如干蚀刻和/或湿蚀刻，以移除由开口暴露的交替电介质堆叠200的部分，直到多次显露出衬底100。可以在形成多个缝隙之后移除屏蔽层。
在一些实施例中，可以通过使用任何合适的掺杂过程在每个缝隙400的底部形成掺杂区420，例如通过缝隙400的离子注入和/或热扩散。掺杂区420中的掺杂物可以是任何合适的N+或P+离子。在后续过程中在每个缝隙400中形成导电壁之后，每个导电壁的下端可以与相应的掺杂区420接触。应当理解，掺杂区可以在较早的制造阶段中形成，例如，根据一些实施例，在形成多层栅极结构之前。
如图1所示，该方法进行到操作S8，其中可以移除交替电介质堆叠200中的第二电介质层220以形成多个水平沟槽410。如图4所示，多个水平沟槽410可以在水平方向上延伸，并且可以用作在后续过程中形成的栅极结构的空间。应注意，本文使用的术语“水平/水平地”意味着名义上平行于衬底的横向表面。
如上所述，交替电介质堆叠200中的第二电介质层220用作牺牲层，并且通过使用任何合适的蚀刻过程来移除，例如，等向性干蚀刻或湿蚀刻。蚀刻过程可以在第二电介质层220的材料对第一电介质层210的材料上具有足够高的蚀刻选择性，使得蚀刻过程对第一电介质层210的影响最小。等向性干蚀刻和/或湿蚀刻可以在各个方向上移除第二电介质层220，以暴露每个第一电介质层210的顶表面和底表面。这样，然后可以在第一电介质层210之间形成多个水平沟槽410。
在一些实施例中，第二电介质层220包括氮化硅，并且等向性干蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。等向性干蚀刻的射频(RF)功率可低于约100W，并且偏压可低于约10V。在一些实施例中，第二电介质层220包括氮化硅，并且湿蚀刻的蚀刻剂包括磷酸。
在移除第二电介质层220之后，可以通过使用任何合适的清洁过程来清洁多个缝隙400和多个水平沟槽410。例如，可以执行磷酸漂洗过程以移除水平沟槽410的内壁上的杂质。在一些实施例中，漂洗温度可以在约100℃至约200℃的范围内，并且漂洗时间可以为约10分钟至约100分钟。在清洁过程之后，第一电介质层210的顶表面212和底表面214以及原先被第二电介质层220围绕的功能层310的外侧壁部分可以通过多个水平沟槽410暴露出来。
如图1所示，该方法进行到操作S10，其中可以在多个水平沟槽410中的每一个中形成绝缘层600。绝缘层可以用作栅极电介质层，用于使后续过程中形成的各个字线(即，栅极)与邻近的第一电介质层212绝缘。
在一些实施例中，可以形成绝缘层以一种或多种合适的绝缘材料覆盖如图4所示的水平沟槽410的暴露表面。例如，可以利用一种或多种合适的沉积过程，例如CVD、PVD和/或ALD，将一种或多种绝缘材料沉积到水平沟槽410中。在一些实施例中，凹陷蚀刻和/或化学机械平坦化(CMP)可用于移除过多的绝缘材料。一种或多种绝缘材料可包括提供电绝缘功能的任何合适的材料。例如，一种或多种绝缘材料可包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化钛等，和/或其任何合适的组合。在一些实施例中，多个绝缘层可具有不同的绝缘材料。
在一些实施例中，绝缘层可具有层压结构。例如，绝缘层可以包括覆盖第一电介质层210的顶表面212和底表面214的第一绝缘子层，以及被多个水平沟槽410暴露的功能层310的外侧壁部分。绝缘层还可包括覆盖第一绝缘子层表面的第二绝缘子层。在一些实施例中，第一绝缘子层可包括高介电常数(高k值)电介质(例如，氧化铝)，第二绝缘子层可包括氮化钛作为胶层以防止后续的栅极层剥离。
在一些其他实施例中，绝缘层可以是单一膜结构。例如，绝缘层可以包括覆盖第一电介质层210的顶表面212和底表面214以及被多个水平沟槽410暴露的功能层310的外侧壁部分的单一高k值电介质层(例如，氮化钛膜)。氮化钛膜的厚度可以在约1nm至约10nm的范围内。
如图1所示，该方法进行到操作S12，其中可以在每个水平沟槽410中形成栅极结构。可以通过用合适的栅极金属材料填充水平沟槽230来形成栅极结构。如图5所示，栅极金属材料可以填充每个水平沟槽410，以在多个水平沟槽410中形成多个栅极结构500。栅极结构500可以为随后形成的字线(即栅极)提供基础材料。栅极金属材料可包括任何合适的导电材料，例如钨、铝、铜、钴或其任何组合，用于形成字线(即栅极)。可以使用适当的沉积方法，诸如CVD、物理气相沉积(PVD)、等离子增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD，将栅极材料沉积到水平沟槽410中。在一些实施例中，导电层530包括通过CVD形成的钨。
在一些实施例中，在形成多个栅极结构500之后，可以通过凹陷蚀刻过程移除多个栅极结构500的部分。在一些实施例中，为了确保多个栅极之间的绝缘，可以执行凹陷蚀刻过程，例如湿蚀刻过程，以移除多个栅极结构500的暴露部分。这样做时，凹槽510可以形成在邻近缝隙400的侧壁的每个水平沟槽410中，如图6所示。多个栅极结构500的剩余部分各自被绝缘层600夹在中间。
如图1所示，该方法前进到操作S14，其中可以在多个缝隙400的侧壁上形成具有层压结构的间隔层700。间隔层700也称为栅极线间隔(GLSP)层，并且可以包括第一间隔子层710、第二间隔子层720和第三间隔子层730，如图10所示。间隔层700可用于在多个栅极结构500和在后续过程中形成的导电壁之间提供电绝缘。
在一些实施例中，用于形成间隔层700的制造过程可包括在多个缝隙400的侧壁上形成第一间隔子层710。如图7所示，第一间隔子层710可以覆盖缝隙400的侧壁、绝缘层600的暴露表面以及多个栅极结构500的暴露表面。第一间隔子层710可以通过使用任何合适的沉积过程(例如，原子层沉积(ALD)过程)形成，以沉积低温氧化物材料，例如氧化硅。第一间隔子层710可用于防止多个栅极结构500在后续过程中被氧化。在一些实施例中，第一间隔子层710的厚度可以在约0.1nm至约10nm的范围内。
在一些实施例中，用于形成间隔层700的制造过程可包括形成第二间隔子层720以覆盖第一间隔子层710，如图8所示。可以通过使用任何合适的沉积过程，例如原子层沉积(ALD)过程，来形成第二间隔子层720，以沉积高k值材料，例如k值大于5的介电材料。例如，第二间隔子层720可以是氮化物材料，例如氮化硅层。在一些实施例中，第二间隔子层720的厚度可以在约1nm至约10nm的范围内。
由于第一间隔子层710和第二间隔子层720均在多栅极结构500的凹陷蚀刻过程之后形成并且具有相对小的厚度，因此第一间隔子层710和第二间隔子层720也包括对应于多个凹槽510的多个凹槽，如图7和8所示。
在一些实施例中，用于形成间隔层700的制造过程可包括形成第三间隔子层730以覆盖第二间隔子层720，如图9所示。第三间隔子层730可以通过使用任何合适的沉积过程形成，例如原子层沉积(ALD)过程，以沉积低温氧化物材料或高温氧化物材料。第三间隔子层730的材料可以包括与第二间隔子层720的材料不同的任何合适的绝缘材料，例如氧化硅等。在一些实施例中，第三间隔子层730的厚度可以在约2nm至约10nm的范围内。
需要说明的是，间隔层700具有层压结构，其中第二间隔子层720被第一间隔子层710和第三间隔子层730夹在中间。第二间隔子层720的介电材料可以具有较高的k值，例如高于5的k值。第一间隔子层710和第三间隔子层730的介电材料可以具有相对低的k值，例如低于4的k值。这种层压结构可以有效地增加间隔层700的等效氧化物厚度(EOT)，从而提高间隔层700的隔离性能。例如，在一些实施例中，间隔层700的EOT可以在40nm到100nm的范围内。因此，间隔层700的改善的膜质量可导致栅极结构500与在后续过程中形成的阵列共享源极(例如，导电壁)之间的更高崩溃电压。
在一些实施例中，在形成包括第一间隔子层710、第二间隔子层720和第三间隔子层730的间隔层700之后，可以进行蚀刻过程以对间隔层700塑形。例如，如图10所示，可以移除每个缝隙400的底部处的间隔层700的部分以暴露衬底100的掺杂区420。在一些实施例中，可以在衬底100的掺杂区420中形成沟槽800。此外，可以在相同的蚀刻过程中移除间隔层700的位于多个缝隙400外部的部分。这样，间隔层700可以形成在多个缝隙400的侧壁上。
在一些实施例中，用于形成间隔层700的制造过程可以进一步包括进行注入(IMP)过程以处理间隔层700的暴露表面。这样，可以在每个缝隙400的侧壁上形成隔离膜740，如图11所示。在一些实施例中，IMP过程可以将钛离子和/或氮化钛离子注入到间隔层700的暴露表面，使得第三间隔子层730的至少一部分被转变为隔离膜740，其可以具有SiO/Ti/TiN复合结构。
如图1所示，该方法前进到操作S16，其中可以在多个缝隙400中的每一个中形成导电壁。如图12所示，导电壁900可以夹在每个缝隙400中的间隔层700之间。在一些实施例中，导电壁900可以通过沉积任何合适的导电材料形成，例如金属材料，包括钨、铝、铜、多晶硅、硅化物和/或其组合等。可以使用合适沉积方法，诸如CVD、物理气相沉积(PVD)，等离子增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD来将导电材料沉积到缝隙400中。在一些实施例中，导电壁900包括通过CVD形成的钨。导电壁900与缝隙400底部的掺杂区420接触，并用作多个NAND串的阵列共享源极(ACS)。在形成导电壁900之后，可以进行化学机械平坦化(CMP)过程以平坦化所形成的结构的顶表面，如图13所示。
因此，在根据本公开内容的一些实施例中提供了用于形成3D存储器器件的方法。在所公开的方法中，多个沉积过程可以在栅极结构和阵列共享源极之间形成层压的间隔层。层压的间隔层可以包括被第一间隔子层和第三间隔子层夹在中间的第二间隔子层。第二间隔子层的介电材料的k值可以高于第一间隔子层和第三间隔子层的介电材料的k值。这种层压结构可以有效地改善间隔层的等效氧化物厚度(EOT)，从而提高间隔层的隔离性能。因此，间隔层的改善的膜质量可导致栅极结构和阵列共享源极之间的更高崩溃电压。
本文公开了用于形成3D存储器器件的栅极结构的方法的实施例及其制造方法。
本公开内容公开了一种形成三维(3D)NAND存储器器件的方法，包括：在衬底上形成包括多个电介质层对的交替电介质堆叠，所述多个电介质层对中的每一个包括第一电介质层和与第一电介质层不同的第二电介质层；形成垂直穿过所述交替电介质堆叠并沿水平方向延伸的缝隙；通过所述缝隙移除所述交替电介质堆叠中的多个第二电介质层，以形成多个水平沟槽；在所述多个水平沟槽的每一个中形成栅极结构；在所述缝隙的侧壁上形成间隔层以覆盖所述栅极结构，其中所述间隔层具有层压结构；以及在所述缝隙中形成导电壁，其中所述导电壁通过所述间隔层与所述栅极结构绝缘。
在一些实施例中，多个电介质层对中的每一个由厚度为约10nm至约150nm的氧化硅层和厚度为约10nm至约150nm的氮化硅层形成。
在一些实施例中，该方法还包括：形成多个沟道结构，每个所述沟道结构垂直穿透所述交替电介质堆叠；其中所述缝隙在所述多个沟道结构之间水平延伸。
在一些实施例中，该方法还包括：在形成所述缝隙之后，在所述衬底中的所述缝隙下方形成掺杂区；在形成所述导电壁之前，移除所述缝隙底部的所述间隔层的一部分以暴露所述掺杂区；以及在所述缝隙中形成所述导电壁，以使所述导电壁与所述掺杂区接触。
在一些实施例中，形成多个沟道结构包括：形成垂直延伸穿过所述交替电介质堆叠的沟道孔；在所述沟道孔的侧壁上形成功能层；以及形成覆盖所述功能层侧壁的沟道层。
在一些实施例中，形成功能层包括：在所述沟道孔的侧壁上形成阻挡层，用于在操作期间阻挡电子电荷的流出；在所述阻挡层的表面上形成存储层，用于在操作期间存储电子电荷；以及在所述存储层的表面上形成隧穿层，用于在操作期间隧穿电子电荷。
在一些实施例中，该方法还包括：在所述多个水平沟槽中的每一个中形成所述栅极结构之前，在所述多个水平沟槽中形成绝缘层。
在一些实施例中，形成间隔层包括：在具有第一介电材料的第一间隔子层和具有第三介电材料的第三间隔子层之间形成具有第二介电材料的第二间隔子层；其中所述第二介电材料的第二k值高于所述第一介电材料的第一k值并高于所述第三介电材料的第三k值。
在一些实施例中，形成间隔层包括：通过执行第一原子层沉积过程以沉积低温氧化物材料来形成覆盖所述缝隙侧壁的所述第一间隔子层；通过执行第二原子层沉积过程沉积氮化物材料，形成覆盖所述第一间隔子层的所述第二间隔子层；以及通过执行第三原子层沉积过程沉积低温氧化物材料或高温氧化物材料，形成覆盖所述第二间隔子层的所述第三间隔子层。
在一些实施例中，该方法还包括：在形成间隔层之前，移除与所述缝隙的侧壁相邻的所述栅极结构的部分；以及形成所述第一间隔子层和所述第二间隔子层，每个子层具有多个凹槽，每个凹槽对应一个栅极结构。
在一些实施例中，该方法还包括：进行注入过程以处理所述间隔层的暴露表面。
在一些实施例中，该方法还包括：将钛离子或氮化钛离子注入到所述第三间隔子层的至少一部分中。
本公开内容另一方面提供了一种三维(3D)NAND存储器器件，包括：交替电介质/导体堆叠，包括在衬底上的多个电介质/导电层对，所述多个电介质/导电层对中的每一个包括电介质层和导电层；缝隙，其垂直穿透所述交替电介质/导体堆叠并沿水平方向延伸；所述缝隙中的导电壁；以及在所述缝隙的侧壁上的间隔层，其被配置为使所述导电壁与所述交替电介质/导体堆叠的所述多个导电层绝缘，其中所述间隔层具有层压结构。
在一些实施例中，各个所述电介质层是氧化硅，其具有在约10nm至约150nm的范围内的厚度；各个所述导电层是钨，其具有在约10nm至约150nm的范围内的厚度；以及所述导电壁包括钨。
在一些实施例中，所述器件还包括：在所述衬底中的所述缝隙下方的掺杂区，其中所述导电壁在所述缝隙的底部与所述掺杂区接触。
在一些实施例中，所述器件还包括：多个沟道结构，每个沟道结构垂直穿透所述交替电介质/导体堆叠；其中所述缝隙在所述多个沟道结构之间水平延伸。
在一些实施例中，所述多个沟道结构中的每一个包括：垂直延伸穿过所述交替电介质/导体堆叠的沟道孔；所述沟道孔侧壁上的功能层；以及覆盖所述功能层侧壁的沟道层。
在一些实施例中，所述功能层包括：所述沟道孔的侧壁上的阻挡层，被配置为在操作期间阻挡电子电荷的流出；所述阻挡层表面上的存储层，被配置为在操作期间存储电子电荷；以及所述存储层的表面上的隧穿层，被配置为在操作期间隧穿电子电荷。
在一些实施例中，所述器件还包括：在每个电介质层和每个导电层之间，以及在所述导电层和所述功能层之间的绝缘层。
在一些实施例中，具有层压结构的间隔层包括：第一间隔子层，具有第一介电材料；第二间隔子层，具有第二介电材料；以及第三间隔子层，具有第三介电材料；其中所述第二间隔子层夹在所述第一间隔子层和所述第三间隔子层之间，并且所述第二介电材料的第二k值高于所述第一介电材料的第一k值且高于所述第三介电材料的第三k值。
在一些实施例中，所述第一介电材料是低温氧化物材料；所述第二介电材料是氮化物材料；以及所述第三介电材料是低温氧化物材料或高温氧化物材料。
在一些实施例中，所述第一间隔子层和所述第二间隔子层都具有多个凹槽，每个凹槽对应于多个导电层中的一个。
在一些实施例中，所述器件还包括：隔离膜，包括钛或氮化钛，设置在所述第三间隔子层和所述导电壁之间。
根据本公开内容的说明书、权利要求和附图，本领域技术人员可以理解本公开内容的其他方面。
对特定实施例的上述说明将完全地展现本公开内容的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改及/或调整以用于各种应用，而不需要过度实验，不脱离本公开内容的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开内容的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的已经任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开内容的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (20)

1.一种形成三维(3D)NAND存储器器件的方法，包括：
在衬底上形成包括多个电介质层对的交替电介质堆叠，所述多个电介质层对中的每一个包括第一电介质层和与所述第一电介质层不同的第二电介质层；
形成缝隙，所述缝隙垂直穿过所述交替电介质堆叠并沿水平方向延伸；
通过所述缝隙移除所述交替电介质堆叠中的多个第二电介质层，以形成多个水平沟槽；
在所述多个水平沟槽中形成绝缘层，所述绝缘层包括第一绝缘子层和第二绝缘子层，所述第一绝缘子层包括高介电常数电介质，所述第二绝缘子层包括氮化钛；
在所述多个水平沟槽中的每一个水平沟槽中形成栅极结构；
在所述缝隙的侧壁上形成间隔层以覆盖所述栅极结构，其中，所述间隔层具有层压结构；
执行注入过程以处理所述间隔层的暴露表面，以形成隔离膜，所述隔离膜包括钛或氮化钛；以及
在所述缝隙中形成导电壁，其中，所述导电壁通过所述间隔层与所述栅极结构绝缘。
2.如权利要求1所述的方法，其中，所述多个电介质层对中的每一个由具有约10nm至约150nm的厚度的氧化硅层和具有约10nm至约150nm的厚度的氮化硅层形成。
3.如权利要求1所述的方法，还包括：
形成多个沟道结构，每个所述沟道结构垂直穿透所述交替电介质堆叠；
其中，所述缝隙在所述多个沟道结构之间水平延伸。
4.如权利要求1所述的方法，还包括：
在形成所述缝隙之后，在所述衬底中的所述缝隙下方形成掺杂区；
在形成所述导电壁之前，移除所述缝隙底部的所述间隔层的一部分以暴露所述掺杂区；以及
在所述缝隙中形成所述导电壁，以使所述导电壁与所述掺杂区接触。
5.如权利要求3所述的方法，其中，形成所述多个沟道结构包括：
形成沟道孔，所述沟道孔垂直延伸穿过所述交替电介质堆叠；
形成功能层，所述功能层在所述沟道孔的侧壁上；以及
形成沟道层，所述沟道层覆盖所述功能层的侧壁。
6.如权利要求5所述的方法，其中，形成所述功能层包括：
在所述沟道孔的侧壁上形成阻挡层，用于在操作期间阻挡电子电荷的流出；
在所述阻挡层的表面上形成存储层，用于在操作期间存储电子电荷；以及
在所述存储层的表面上形成隧穿层，用于在操作期间隧穿电子电荷。
7.如权利要求1所述的方法，其中，形成所述间隔层包括：
通过执行第一原子层沉积过程以沉积低温氧化物材料，来形成覆盖所述缝隙的所述侧壁的所述第一间隔子层；
通过执行第二原子层沉积过程以沉积氮化物材料，来形成覆盖所述第一间隔子层的所述第二间隔子层；以及
通过执行第三原子层沉积过程以沉积低温氧化物材料或高温氧化物材料，来形成覆盖所述第二间隔子层的所述第三间隔子层。
8.如权利要求1所述的方法，其中，形成所述间隔层包括：
在具有第一介电材料的第一间隔子层和具有第三介电材料的第三间隔子层之间形成具有第二介电材料的第二间隔子层；以及
其中，所述第二介电材料的第二k值高于所述第一介电材料的第一k值并且高于所述第三介电材料的第三k值。
9.如权利要求1所述的方法，还包括：
在形成所述间隔层之前，移除与所述缝隙的所述侧壁相邻的所述栅极结构的部分；以及
形成所述第一间隔子层和所述第二间隔子层，每个子层具有多个凹槽，每个凹槽对应于一个栅极结构。
10.如权利要求7或8所述的方法，还包括：
将钛离子或氮化钛离子注入到所述第三间隔子层的至少一部分中。
11.一种三维(3D)NAND存储器器件，包括：
交替电介质/导体堆叠，其包括在衬底上的多个电介质/导电层对，所述多个电介质/导电层对中的每一个包括电介质层和导电层；
绝缘层，其在每个电介质层和每个导电层之间，其中，所述绝缘层包括第一绝缘子层和第二绝缘子层，所述第一绝缘子层包括高介电常数电介质，所述第二绝缘子层包括氮化钛；
缝隙，其垂直穿透所述交替电介质/导体堆叠并沿水平方向延伸；
导电壁，其在所述缝隙中；
间隔层，其在所述缝隙的侧壁上，被配置为使所述导电壁与所述交替电介质/导体堆叠的所述多个导电层绝缘，其中，所述间隔层具有层压结构；以及
隔离膜，其被设置在所述间隔层和所述导电壁之间，所述隔离膜包括钛或氮化钛。
12.如权利要求11所述的器件，其中：
所述电介质层中的每一个是氧化硅，其具有约10nm至约150nm的范围内的厚度；
所述导电层中的每一个是钨，其具有约10nm至约150nm的范围内的厚度；以及
所述导电壁包括钨。
13.如权利要求11所述的器件，还包括：
掺杂区，其在所述衬底中的所述缝隙下方，其中，所述导电壁在所述缝隙的底部与所述掺杂区接触。
14.如权利要求11所述的器件，其中还包括：
多个沟道结构，每个沟道结构垂直穿透所述交替电介质/导体堆叠；
其中，所述缝隙在所述多个沟道结构之间水平延伸。
15.如权利要求14所述的器件，其中，所述多个沟道结构中的每一个包括：
沟道孔，其垂直延伸穿过所述交替电介质/导体堆叠；
功能层，其在所述沟道孔的侧壁上；以及
沟道层，其覆盖所述功能层的侧壁。
16.如权利要求15所述的器件，其中，所述功能层包括：
在所述沟道孔的侧壁上的阻挡层，其被配置为在操作期间阻挡电子电荷的流出；
在所述阻挡层的表面上的存储层，其被配置为在操作期间存储电子电荷；以及
在所述存储层的表面上的隧穿层，其被配置为在操作期间隧穿电子电荷。
17.如权利要求15所述的器件，其中，所述绝缘层还在所述导电层和所述功能层之间。
18.如权利要求11所述的器件，其中：
所述第一介电材料是低温氧化物材料；
所述第二介电材料是氮化物材料；以及
所述第三介电材料是低温氧化物材料或高温氧化物材料。
19.如权利要求11所述的器件，其中：
所述第一间隔子层和所述第二间隔子层都具有多个凹槽，每个凹槽对应于多个导电层中的一个。
20.如权利要求11所述的器件，其中，具有所述层压结构的所述间隔层包括：
第一间隔子层，其具有第一介电材料；
第二间隔子层，其具有第二介电材料；以及
第三间隔子层，其具有第三介电材料；
其中，所述第二间隔子层被夹在所述第一间隔子层和所述第三间隔子层之间，并且所述第二介电材料的第二k值高于所述第一介电材料的第一k值并且高于所述第三介电材料的第三k值。
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