CN112420732B - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供三维存储器及其制备方法。制备三维存储器的方法包括：在衬底的一侧上形成叠层结构以及贯穿叠层结构并延伸至衬底中的存储串单元；形成贯穿叠层结构并延伸至衬底中以及与存储串单元具有间距的共源极孔；经由共源极孔，在叠层结构中形成栅极间隙，并在栅极间隙中形成栅极层；以及在共源极孔的侧壁上形成包括第一沉积层、保护层和第二沉积层的侧壁结构，以覆盖共源极孔的侧壁以及栅极层的端部。根据该制备方法，通过在侧壁结构中设置保护层，避免在对侧壁结构进行刻蚀时，在盖帽层中形成较大台阶，从而避免了在对共源极进行化学机械研磨时在台阶处出现金属残留物，规避了由于金属残留物而导致的漏电和短路问题。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及三维存储器的结构及其制备方法。

背景技术

半导体技术发展了以金属栅极替代多晶硅栅极并使用高介电常数材料作为栅极阻挡层的半导体器件。在该器件中，使用高介电常数材料可以有效地减小栅极阻挡层的厚度、进一步缩小器件的尺寸并提高器件的性能。

在三维存储器中，栅极阻挡层的厚度对后续的制备工艺有十分重要的影响。为了满足器件要求，栅极附近的栅极阻挡层的厚度不宜过厚。然而，在共源极(Array CommonSource，ACS)孔的侧壁附近的栅极阻挡层较薄的情况下，对共源极的侧壁结构进行刻蚀，会导致侧壁附近的栅极阻挡层损失严重，从而导致三维存储器的顶部盖帽层受到腐蚀，因此形成较大的台阶。由此，在对共源极进行化学机械研磨时将在台阶处遗留金属残留物，从而导致存储器件发生漏电和短路，严重影响器件的电气性能。

发明内容

本申请提供可至少部分地解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了制备三维存储器的方法，该方法包括：在衬底的一侧上形成叠层结构以及贯穿叠层结构并延伸至衬底中的存储串单元；形成贯穿叠层结构并延伸至衬底中以及与存储串单元具有间距的共源极孔；经由共源极孔，在叠层结构中形成栅极间隙，并在栅极间隙中形成栅极层；以及在共源极孔的侧壁上形成包括第一沉积层、保护层和第二沉积层的侧壁结构，以覆盖共源极孔的侧壁以及栅极层的端部。在实施方式中，形成侧壁结构包括在共源极孔的侧壁上依次形成第一沉积层、保护层和第二沉积层。在另一实施方式中，形成侧壁结构包括在共源极孔的侧壁上依次形成保护层、第一沉积层和第二沉积层。在实施方式中，在形成共源极孔之前，该方法还包括在叠层结构的远离衬底的表面上形成盖帽层，以覆盖叠层结构的该表面和存储串单元的顶部。在实施方式中，该方法还包括在形成有侧壁结构的共源极孔中形成共源极。在实施方式中，保护层包括高介电常数材料。在实施方式中，该高介电常数材料为Al₂O₃。在实施方式中，该第一沉积层和该第二沉积层中至少之一包括氧化硅。在实施方式中，该方法还包括在形成栅极层之前，在栅极间隙的内壁和共源极孔的侧壁上形成栅极阻挡层。在实施方式中，形成栅极层包括在栅极阻挡层上依次形成黏合层和金属层。在实施方式中，形成栅极层还包括去除栅极层位于栅极间隙外的部分以暴露黏合层和金属层的端部。在实施方式中，金属层包括钨。在实施方式中，在形成共源极孔后，该方法还包括经由共源极孔对衬底进行掺杂，以形成公共源区。在实施方式中，该方法还包括在形成侧壁结构之后，去除侧壁结构的位于共源极孔的底表面上的部分，以暴露公共源区。

本申请另一方面提供了三维存储器，该存储器包括：衬底；叠层结构，位于衬底的一侧上，叠层结构包括交替叠置的多个栅极层和多个电介质层；存储串单元，贯穿叠层结构并延伸至衬底中；共源极，贯穿叠层结构并延伸至衬底中，共源极与存储串单元具有间距；以及侧壁结构，覆盖共源极的侧壁，位于共源极与叠层结构之间，侧壁结构包括第一沉积层、保护层和第二沉积层。在实施方式中，侧壁结构依次包括第一沉积层、保护层和第二沉积层。在另一实施方式中，侧壁结构依次包括保护层、第一沉积层和第二沉积层。在实施方式中，该存储器，还包括盖帽层，盖帽层覆盖叠层结构的远离衬底的表面和存储串单元的顶部。在实施方式中，保护层包括高介电常数材料。在实施方式中，该高介电常数材料为Al₂O₃。在实施方式中，第一沉积层和第二沉积层中至少之一包括氧化硅。在实施方式中，该存储器还包括栅极阻挡层，在侧壁结构与盖帽层之间以及多个栅极层与多个电介质层之间形成连续膜结构。在实施方式中，栅极层包括黏合层和金属层，黏合层与金属层的端部由侧壁结构覆盖。在实施方式中，金属层包括钨。在实施方式中，在衬底中与共源极对应的位置处还包括公共源区。

上述实施方案的三维存储器的制备方法和结构，通过在共源极孔的侧壁结构中设置保护层，使共源极孔的侧壁附近的高介电材料的厚度增加，避免在对共源极孔的侧壁结构进行刻蚀时，在三维存储器的顶部的盖帽层中形成较大台阶，从而避免了在对共源极进行化学机械研磨时在台阶处出现金属残留物，规避了由于金属残留物而导致的漏电和短路问题，保证了器件的电器性能。同时，该保护层还可以防止在使用含氟化合物还原生成金属栅极和共源极时产生的氟残留物向沉积质量差、致密度低的侧壁结构中的氧化物中扩散，减小漏电流，提升器件性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中：

图1是根据本申请的示例性实施方式的三维存储器的制备方法的流程图；

图2至图9是根据本申请的示例性实施方式的制备方法的工艺示意图；以及

图10至图15是根据本申请另一示例性实施方式的制备方法的工艺示意图。

具体实施方式

以下将结合附图对本申请进行详细描述，本文中提到的示例性实施方式仅用于解释本申请，并非用于限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而不用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。应理解，在本说明书中，第一、第二等表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何先后顺序。

还应理解，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。

此外，在本申请中当使用“连接”、“覆盖”和/或“在…上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域中普通技术人员的通常理解相同的含义。此外，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而是可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

图1是根据本申请的示例性实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供三维存储器的制备方法1000，该方法包括以下步骤：

S1，在衬底的一侧上形成叠层结构以及贯穿叠层结构并延伸至衬底中的存储串单元。

S2，形成贯穿叠层结构并延伸至衬底中以及与存储串单元具有间距的共源极孔。

S3，经由共源极孔，在叠层结构中形成栅极间隙，并在栅极间隙中形成栅极层。

S4，在共源极孔的侧壁上形成包括第一沉积层、保护层和第二沉积层的侧壁结构，以覆盖共源极孔的侧壁以及栅极层的端部。

下面将结合图2至图15详细说明上述制备方法1000的各个步骤的具体工艺。为了便于理解，在下文中以3D NAND存储器的结构作为示例进行描述，然而本申请不限于此。本领域技术人员可以理解的是，本申请也可应用于具有类似结构的其它三维存储器中。

图2是根据示例性实施方式的在形成栅极层之前的3D NAND存储器的截面示意图。详细地，参照图2，在衬底100的一侧上形成叠层结构110(步骤S1)可包括采用诸如原子层沉积(Atomic Layer Deposition，ALD)、物理气相沉积(Physical Vapor Deposition，PVD)或化学气相沉积(Chemical Vapor Deposition，CVD)等的沉积工艺，在衬底100的一侧上形成叠层结构110。其中，衬底100可包括单晶硅(Si)、单晶(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。叠层结构110包括交替叠置的多个栅极牺牲层(未示出)和多个电介质层111。多个电介质层111由多个栅极牺牲层彼此间隔开。电介质层111包括但不限于氧化硅(SiO_X)，栅极牺牲层包括但不限于氮化硅(SiN_X)。电介质层111与栅极牺牲层的层数不限于图2中所示的层数，而是可以根据需要另外设置，例如，32层、64层、128层等。电介质层111与栅极牺牲层可通过一种或多种沉积工艺形成。本文中所述的沉积工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。

参照图2，形成贯穿叠层结构110并延伸至衬底100中的存储串单元120(步骤S1)可包括：形成贯穿叠层结构110并延伸至衬底100的多个沟道孔(未示出)、在沟道孔的底部形成外延结构121、在外延结构121的远离衬底100的表面上形成外延介质层(未示出)、在沟道孔中形成沟道柱122。

在该步骤中，可采用各向异性刻蚀(例如，诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等的干法刻蚀)工艺，在叠层结构110中形成沟道孔，并且可通过控制刻蚀时间，使该刻蚀在衬底100的表面下方附近停止。在该步骤中，外延结构121可为多晶硅或单晶硅，外延介质层可为氧化硅，但实施方式不限于此。

在该步骤中，在沟道孔中形成沟道柱122可包括：在沟道孔的侧壁上依次沉积形成阻挡介质层123、电荷存储层124、隧穿介质层125和沟道层126。沟道层126可由掺杂多晶硅组成，阻挡介质层123和隧穿介质层125可包括但不限于氧化硅(SiO_X)，电荷存储层124可由包含量子点或纳米晶体的绝缘材料组成，例如，包含金属或者半导体微粒的氮化硅(SiN_X)。

在该步骤中，沟道柱122还可包括芯部绝缘层127。在替代的实施方式中，沟道柱122中可省略芯部绝缘层127。沟道柱122在远离衬底100的端部还可包括沟道插塞128，沟道插塞128的材料可选用与沟道层126相同的材料制备，但实施方式不限于此。

参照图2，在叠层结构110的远离衬底100的表面上形成盖帽层112可包括通过与形成电介质层111相同的工艺形成盖帽层112，以覆盖叠层结构110的该表面和存储串单元120的顶部。其中，盖帽层112的材料可包括氧化硅(SiO_X)，但实施方式不限于此。

参照图2，形成贯穿盖帽层112和叠层结构110并延伸至衬底100中以及与存储串单元120具有间距的共源极孔130(步骤S2)可包括：采用例如各向异性刻蚀(例如，诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等的干法刻蚀)工艺形成共源极孔130，并通过控制刻蚀时间，使该刻蚀在衬底100的表面下方附近停止。

参照图2，经由共源极孔130，在叠层结构110中形成栅极间隙140(步骤S3)可包括去除叠层结构110中的栅极牺牲层以形成栅极间隙140。在该步骤中，可利用共源极孔130作为刻蚀剂通道，采用例如各向同性刻蚀去除叠层结构110中的栅极牺牲层。各向同性刻蚀可采用选择性的湿法刻蚀或气相刻蚀。在湿法刻蚀中，使用刻蚀溶液作为刻蚀剂，并将半导体结构浸没在刻蚀溶液中。在气相刻蚀中，使用刻蚀气体作为刻蚀剂，并将半导体结构暴露于刻蚀气体中。在叠层结构110中的电介质层111和栅极牺牲层分别为氧化硅(SiO_X)和氮化硅(SiN_X)的情形下，在湿法刻蚀中，可采用磷酸溶液作为刻蚀剂，在气相刻蚀中，可采用C₄F₈、C₄F₆、H₂F₂和O₂中的一种或多种作为刻蚀剂。在刻蚀步骤中，刻蚀剂充满共源极孔130，并逐渐向叠层结构110内部刻蚀栅极牺牲层。由于刻蚀剂的选择性，该刻蚀去除叠层结构110中的栅极牺牲层并保留电介质层111。

参照图2，在去除栅极牺牲层后，可通过一种或多种沉积工艺在栅极间隙140与共源极孔130的内壁上形成栅极阻挡层141。栅极阻挡层141可包括但不限于高介电常数材料氧化铝(Al₂O₃)。形成氧化铝(Al₂O₃)的铝源可为三甲基铝(TMA)、氯化铝(AlCl₃)等，氧源可为水(H₂O)、臭氧(O₃)等。

图3是根据示例性实施方式的形成栅极层150的3D NAND存储器的截面示意图。参照图3，在栅极间隙140(参见图2)中形成栅极层150(步骤S3)可包括：在栅极阻挡层141上依次形成黏合层151和金属层152，并去除金属层152和黏合层151的多余部分。可选地，在其它实施方式中，也可直接在栅极阻挡层141上形成金属层152作为栅极层150。

由于金属层152对于栅极阻挡层141具有较低的附着力，因此在半导体工艺中通常在金属层152与栅极阻挡层141之间形成有黏合层151，但实施方式不限于此。黏合层151的材料包括但不限于氮化钽(TaN)、氮化钛(TiN)或Ti/TiN中的至少一种。黏合层151可通过一种或多种沉积工艺形成。当使用氮化钽(TaN)或氮化钛(TiN)作为黏合层151的材料时，可通过物理气相沉积(PVD)工艺形成黏合层151。具体地，可在真空腔体中通入惰性气体，在金属靶材和待沉积区域上施加高压直流电，由于辉光放电所产生的电子会碰撞并激发惰性气体产生等离子体，具有高动能的等离子体轰击所述金属靶材的表面，使金属粒子以气相态溅射沉积在待沉积区域的表面而形成薄膜，在轰击所述金属靶材数秒后，通入氮气(N₂)以形成氮化物，即氮化钽(TaN)或氮化钛(TiN)。当使用Ti/TiN作为黏合层151的材料时，形成Ti/TiN的反应原料可选用但不限于氯化钛(TiCl₄)和氨气(NH₃)等材料。可选地，在其它实施方式中，为进一步降低接触电阻，在沉积黏合层151之前，还可形成一层较薄(厚度约为几百埃)的钽(Ta)金属层或钛(Ti)金属层。

接下来，可在黏合层151上通过沉积工艺形成金属层152。在本实施方式中，以钨(W)作为金属层152的材料为例进行说明，但实施方式不限于此，也可采用其它适当的材料来形成栅极。当电流通过由钨(W)形成的栅极时，电流密度与电场作用力小，并且由于钨(W)原子具有较大的质量与半径，电场力也会阻碍钨(W)原子向阳极移动，因此，钨(W)原子迁移到阳极相对比较困难，从而难以形成导致线路开路的空洞，提高栅极的稳定性。

具体地，在初始阶段通入还原物(例如，甲矽烷SiH₄、乙硼烷B₂H₆、氢气等)与钨源(例如，六氟化钨WF₆等)以使二者进行反应。在反应过程中，形成薄钨(W)层和氢气(H₂)。该薄钨层可作为后续大量沉积钨(W)的种子层，具体反应过程如下：

3SiH₄+2WF₆→2W(s)+3SiF₄+6H₂

在初始阶段之后，可主要通过氢气(H₂)还原六氟化钨(WF₆)以沉积金属层152，具体反应过程如下：

WF₆+3H₂→W(s)+6HF

以氢气(H₂)作为还原物进行说明主要是由于氢气分子的半径比甲矽烷(SiH₄)的半径小，因此可得到对等角度的沉积以及较好的台阶覆盖率和填充性能，但实施方式不限于此。

上述实施方式采用非选择性与毯覆性的方法沉积栅极阻挡层141、黏合层151以及金属层152，因此，在共源极孔130和栅极间隙140的内壁上均形成有栅极阻挡层141、黏合层151和金属层152。因此，需要将栅极阻挡层141、黏合层151和金属层152的多余部分去除。在该步骤中，可通过湿法刻蚀(例如，通过高温混合酸对共源极孔130的侧壁进行回刻)将不需要的黏合层151和金属层152的部分去除。可选地，在其它实施方式中，可通过将半导体结构放入炉管内进行含氧退火，使表面的金属钨形成钨氧化物，再通过酸溶液(例如，氢氟酸)将氧化的金属钨去除，并搭配对金属层152与黏合层151具有高选择比的溶液，将位于栅极间隙140外的金属层152和黏合层151以及栅极间隙140内的部分金属层152和黏合层151去除，最终在栅极间隙140中形成凹槽153，如图3所示，但实施方式不限于此。例如，在其它实施方式中，刻蚀后的栅极层150可与共源极孔130的侧壁对齐，而不形成凹槽153。至此，在栅极间隙140中沿远离栅极间隙140的内壁的方向上依次沉积有栅极阻挡层141、黏合层151和金属层152。其中，黏合层151和金属层152构成栅极层150。

另外，衬底100的与共源极孔130对应的区域还可包括公共源区160。公共源区160可通过离子注入工艺将掺杂原子经由共源极孔130注入到衬底100的相应位置中。

接下来，可去除栅极阻挡层141的位于共源极孔130的底表面上以及盖帽层112的远离衬底100的表面上的部分，以暴露公共源区160。图4是根据示例性实施方式的去除栅极阻挡层141的一部分的3D NAND存储器的截面示意图。参照图4，在该步骤中，可通过例如干法刻蚀去除栅极阻挡层141的位于共源极孔130的底表面上以及盖帽层112的远离衬底100的表面上的部分。

图5至图9是根据示例性实施方式的在共源极孔130的内壁上按照依次形成第一沉积层171、保护层172以及第二沉积层173的顺序形成侧壁结构170(步骤S4)，并去除侧壁结构170(参见图7)的一部分，以及形成共源极190的工艺示意图。接下来，将参照图5至图9进行详细描述。

参照图5，在该步骤中，可在共源极孔130的内壁上形成第一沉积层171。第一沉积层171覆盖共源极孔130的侧壁、黏合层151与金属层152的端部，并填充凹槽153(参见图3)。第一沉积层171可在较低温度下(例如，约50℃)通过诸如原子层沉积(ALD)的工艺形成，以防止金属层152氧化。参照图6，可通过沉积工艺在第一沉积层171上形成保护层172。在本实施方式中，保护层172可为高介电常数材料氧化铝(Al₂O₃)，但实施方式不限于此。形成Al₂O₃的铝源可为三甲基铝(TMA)、氯化铝(AlCl₃)等，氧源可为水(H₂O)、臭氧(O₃)等。参照图7，可在保护层172上形成第二沉积层173。第二沉积层173可在较低温度下(例如，约50℃)或较高温度下(例如，约300℃)形成。第一沉积层171和第二沉积层173可包括但不限于氧化硅(SiO₂)。参照图8，可对共源极孔130进行侧壁刻蚀，以去除侧壁结构170(参见图7)的位于共源极孔130的底表面上的部分并对位于共源极孔130的侧壁上的第二沉积层173进行塑形，最终获得深孔180。深孔180贯穿盖帽层112和叠层结构110并延伸至衬底100的公共源区160中。

参照图9，在深孔180的侧壁上依次形成绝缘层191和金属填充物192，以形成共源极190。其中，金属填充物192与公共源区160接触。金属填充物192可包括钨(W)并且其制备工艺可与上文中通过金属钨(W)制备栅极金属层152的工艺类似，在此不再赘述。在形成金属填充物192之后，可对其进行化学机械研磨(CMP)以使其平整化。

根据现有技术，为了满足器件要求，栅极附近的栅极阻挡层的厚度不宜过厚，因此，在对栅极层进行湿法回刻以及进行清洗的过程中，会对共源极孔的侧壁周围的栅极阻挡层造成损坏，而导致盖帽层受到刻蚀剂的腐蚀，因此形成较大的台阶。该台阶的出现会加重由于对共源极的金属填充物进行化学机械研磨而产生的金属残留物的遗留，因此加剧器件的漏电和短路问题，严重影响器件的性能。

针对现有技术中的上述问题，根据本申请的示例性实施方式，在共源极孔的侧壁结构中设置保护层，可增加共源极孔的侧壁上的高介电常数材料的厚度。该保护层与栅极阻挡层一起为盖帽层提供更好的抗腐蚀保护，避免盖帽层受到侧壁刻蚀的刻蚀剂的腐蚀，避免台阶的出现或减轻出现的台阶的严重程度，从而减少由于对共源极进行化学机械研磨而产生的金属残留物，避免发生漏电和短路，改善器件的电气性能。

此外，如上文所述，栅极的金属层和共源极的金属填充物使用含氟的钨化合物作为前驱体，通过热分解或氢气还原而成。在该反应过程中，生成的氟残留物会遗留在栅极和共源极中，并且当后续进行热处理(例如，退火)时，氟残留物非常容易侵蚀周围或层间的氧化物层，导致半导体器件产生漏电流，甚至可能导致器件无法工作。根据本申请的示例性实施方式，在共源极孔的侧壁结构中设置保护层，可有效地防止共源极中的氟残留物往存储单元的方向侵蚀以及栅极中的氟残留物往共源极的方向侵蚀，进一步避免漏电流的产生。

图10至图15是根据另一示例性实施方式的在共源极孔130的内壁上按照依次形成保护层172、第一沉积层171和第二沉积层173的顺序形成侧壁结构170(步骤S4)，并去除侧壁结构170(参见图7)的一部分，以及形成共源极190的工艺示意图。图10至图15为在图3之后的后续制备工艺，由于在形成栅极层之前的步骤与上一实施方式类似，因此省略对图1至图3中的步骤的重复描述。接下来，将参照图10至图15进行详细描述。

参照图10，在对栅极层150(参见图3)进行回刻并形成凹槽153(参见图3)之后，可在共源极孔130的内壁上通过沉积工艺形成保护层172，以覆盖栅极层的端部。在本实施方式中，保护层172可为高介电常数材料氧化铝(Al₂O₃)，但实施方式不限于此。形成Al₂O₃的铝源可为三甲基铝(TMA)、氯化铝(AlCl₃)等，氧源可为水(H₂O)、臭氧(O₃)等。

衬底100的与共源极孔130对应的区域还可包括公共源区160。公共源区160可通过离子注入工艺将掺杂原子经由共源极孔130注入到衬底100的相应位置中。参照图11，可通过例如干法刻蚀去除栅极阻挡层141和保护层172的位于共源极孔130的底表面上以及盖帽层112的远离衬底100的表面上的部分，以暴露公共源区160。

参照图12，通过沉积工艺在共源极孔130的内壁上形成第一沉积层171。参照图13，通过沉积工艺在第一沉积层171上形成第二沉积层173。第一沉积层171和第二沉积层173可在较低温度下(例如，约50℃)或较高温度下(例如，约300℃)形成。第一沉积层171和第二沉积层173可包括但不限于氧化硅(SiO₂)。

参照图14，可对共源极孔130进行侧壁刻蚀，以去除第一沉积层171和第二沉积层173的位于共源极孔130的底表面上的部分并对位于共源极孔130的侧壁上的第二沉积层173进行塑形，最终获得深孔180。深孔180贯穿盖帽层112和叠层结构110并延伸至衬底100的公共源区160中。

参照图15，在深孔180的侧壁上依次形成绝缘层191和金属填充物192，以形成共源极190。其中，金属填充物192与公共源区160接触。金属填充物192可包括钨(W)并且其制备工艺可与上文中通过金属钨(W)制备栅极金属层152的工艺类似，在此不再赘述。在形成金属填充物192之后，可对其进行化学机械研磨(CMP)以使其平整化。

如前所述，通过提供保护层，可为盖帽层提供更好的抗腐蚀保护，从而减少由于对共源极进行化学机械研磨而产生的金属残留物，避免发生漏电和短路，改善器件的电气性能。此外，上述保护层可有效地防止共源极中的氟残留物往存储单元的方向侵蚀以及栅极中的氟残留物往共源极的方向侵蚀，进一步避免漏电流的产生。

在上述实施方式中，均以单堆栈结构的三维存储器件为例进行描述，但应理解，本申请的构思可应用于多堆栈结构的三维存储器件，例如，双堆栈结构的三维存储器件。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (14)

1.制备三维存储器的方法，其特征在于，所述方法包括：

在衬底的一侧上形成叠层结构以及贯穿所述叠层结构并延伸至所述衬底中的存储串单元；

在所述叠层结构的远离所述衬底的表面上形成盖帽层，以覆盖所述叠层结构的所述表面和所述存储串单元的顶部；

形成贯穿所述叠层结构和所述盖帽层并延伸至所述衬底中以及与所述存储串单元具有间距的共源极孔；

经由所述共源极孔，在所述叠层结构中形成栅极间隙；

在所述栅极间隙的内壁和所述共源极孔的侧壁上形成栅极阻挡层；

在所述栅极阻挡层的位于所述栅极间隙中的部分上形成栅极层；

在所述共源极孔的侧壁上形成保护层以覆盖所述共源极孔的侧壁以及所述栅极层的端部，所述栅极阻挡层和所述保护层均包括氧化铝；

去除所述栅极阻挡层和所述保护层的位于所述共源极孔的底表面上以及所述盖帽层的远离所述衬底的表面上的部分；以及

在所述保护层上形成第一沉积层和第二沉积层。

2.根据权利要求1所述的方法，其中，还包括在形成有所述保护层、所述第一沉积层和所述第二沉积层的所述共源极孔中形成共源极。

3.根据权利要求1所述的方法，其中，所述保护层包括高介电常数材料。

4.根据权利要求1所述的方法，其中，所述第一沉积层和所述第二沉积层中至少之一包括氧化硅。

5.根据权利要求1所述的方法，其中，形成所述栅极层包括在所述栅极阻挡层上依次形成黏合层和金属层。

6.根据权利要求5所述的方法，其中，形成所述栅极层还包括：

去除所述栅极层位于所述栅极间隙外的部分以暴露所述黏合层和所述金属层的端部。

7.根据权利要求5所述的方法，其中，所述金属层包括钨。

8.根据权利要求1所述的方法，其中，在形成所述共源极孔后，所述方法还包括经由所述共源极孔对所述衬底进行掺杂，以形成公共源区。

9.根据权利要求8所述的方法，其中，还包括：

去除所述第一沉积层和所述第二沉积层的位于所述共源极孔的底表面上的部分，以暴露所述公共源区。

10.三维存储器，其特征在于，包括：

衬底；

叠层结构，位于所述衬底的一侧上，所述叠层结构包括交替叠置的多个栅极层和多个电介质层；

存储串单元，贯穿所述叠层结构并延伸至所述衬底中；

盖帽层，覆盖所述叠层结构的远离所述衬底的表面和所述存储串单元的顶部；

共源极，贯穿所述叠层结构和所述盖帽层并延伸至所述衬底中，所述共源极与所述存储串单元具有间距；

侧壁结构，覆盖所述共源极的侧壁，位于所述共源极与所述叠层结构之间，所述侧壁结构依次包括高介电常数层、第一沉积层和第二沉积层；以及

栅极阻挡层，在所述侧壁结构与所述盖帽层之间以及所述多个栅极层与所述多个电介质层之间形成连续膜结构，其中，所述栅极阻挡层与所述高介电常数层均包括氧化铝。

11.根据权利要求10所述的存储器，其中，所述第一沉积层和所述第二沉积层中至少之一包括氧化硅。

12.根据权利要求10所述的存储器，其中，所述栅极层包括黏合层和金属层，所述黏合层与所述金属层的端部由所述侧壁结构覆盖。

13.根据权利要求12所述的存储器，其中，所述金属层包括钨。

14.根据权利要求10所述的存储器，其中，在所述衬底中与所述共源极对应的位置处还包括公共源区。

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