CN112071749B - 半导体装置和制造该半导体装置的方法 - Google Patents

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Abstract

半导体装置和制造该半导体装置的方法。一种制造半导体装置的方法包括：在基板上形成包括水平凹部的叠层结构；形成阻挡层作为水平凹部的内衬；在阻挡层上形成包括介电阻隔元件和导电阻隔元件的界面控制层；以及在界面控制层上形成导电层以填充水平凹部。

Description

半导体装置和制造该半导体装置的方法
技术领域
本公开的示例性实施方式涉及一种制造半导体装置的方法，更具体地，涉及一种垂直半导体装置和一种制造该半导体装置的方法。
背景技术
已提出包括以三维方式垂直布置的存储器单元的垂直半导体装置以提高半导体装置的集成度。
发明内容
本公开的实施方式涉及能够防止导电材料和介电材料之间的相互作用的垂直半导体装置，以及制造该垂直半导体装置的方法。
根据一个实施方式，一种制造半导体装置的方法包括：在基板上形成包括水平凹部的叠层结构；形成作为水平凹部的内衬的阻挡层；在阻挡层上形成包括介电阻隔元件和导电阻隔元件的界面控制层；以及在界面控制层上形成导电层以填充水平凹部。
根据另一实施方式，一种半导体装置包括：叠层结构，该叠层结构包括彼此垂直间隔开的多个水平凹部；阻挡层，该阻挡层形成水平凹部的内衬；以及栅极结构，该栅极结构设置在水平凹部内并且覆盖阻挡层，其中，栅极结构包括：界面控制层，该界面控制层覆盖阻挡层，该界面控制层包括导电阻隔元件和介电阻隔元件；以及栅极，该栅极填充在水平凹部内并且位于界面控制层上。
附图说明
图1是示出根据本公开的一个实施方式的半导体装置的截面图。
图2A至图2D是示出制造图1所示的半导体装置的方法的示例的截面图。
图3A至图3C是示出制造图1所示的半导体装置的方法的另一示例的截面图。
图4A至图4E是示出制造图1所示的半导体装置的方法的又一示例的截面图。
图5是示出根据本公开的另一实施方式的半导体装置的截面图。
图6A至6E示出了根据本公开的另一实施方式的半导体装置。
图7是示出根据本公开的另一实施方式的半导体装置的截面图。
图8A至图8D是示出垂直半导体装置的平面图。
图9A至9C是示出根据本公开的其它实施方式的垂直半导体装置的平面图。
图10A至10I是示出制造垂直半导体装置的方法的示例的截面图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。然而，本公开可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并且将本公开的范围完全传达给本领域技术人员。贯穿本公开，在本公开的所有各个附图和实施方式中，相同的附图标记表示相同的部件。
附图不一定按比例绘制，并且在某些情况下，为了清楚地示出实施方式的特征，比例可能被夸大。当第一层被称为位于第二层“上”或位于基板“上”时，不仅表示第一层直接形成在第二层或基板上的情况，而且还表示第三层存在于第一层与第二层或基板之间的情况。
将参照作为本公开的理想示意图的截面图、平面图和框图来描述本专利说明书中描述的实施方式。因此，可以根据制造技术和/或公差修改示例性视图的形状。因此，本公开的以下实施方式不限于附图中所示的特定形式，而是可以包括由制造工艺产生的形式的变化。因此，图中所示的区域具有示意性的属性，并且图中所示的区域的形状旨在示出装置的特定形式的区域，而非旨在限制本公开的范围。
以下实施方式示出了包括在介电层形成之后在介电层上的栅极的栅极结构。当形成栅极时，可以形成高功能多层(High-Functional Multi-layer,HFML)结构。高功能多层结构可以包括提高介电层和栅极之间的粘附性的材料。高功能多层结构可以包括可以防止介电层和栅极之间的相互作用(interaction)的材料。高功能多层结构可以包括能够阻挡从栅极扩散的杂质的材料。高功能多层结构可以包括防止介电层和栅极之间的反应的材料。
利用高功能多层结构，可以形成具有高介电常数和烟雾阻挡(Fume Blocking)特性的栅极结构。
高功能多层结构可以被称为界面控制层。界面控制层可以是包括氮化钛(TiN)和氧化钛(TiON)的叠层。例如，界面控制层可以包括TOT(TiN/TiON/TiN)叠层或OT(TiON/TiN)叠层。
当在高纵横比的凹部上形成单层TiN时，单层TiN可能具有较差的阶梯覆盖。当增加TiN的厚度以补偿该较差的阶梯覆盖时，可能由于TiN的高电阻分量而增加栅极的电阻Rs。当栅极的电阻增加时，编程操作速率可能较慢。
作为比较例，当应用阻挡层和TiN的叠层时，介电常数可能不足以阻挡电子的反向隧穿(back tunneling)。
本公开的实施方式可以提供可以同时满足高介电常数和高功函数的阻隔层。
图1是示出根据本公开的一个实施方式的半导体装置100的截面图。
参照图1，半导体装置100可以包括基板101、设置在基板101上的介电层102以及设置在介电层102上的导电层104。半导体装置100还可以包括位于导电层104和介电层102之间的界面控制层103。
基板101可以具有适合于半导体加工的材料。基板101可以包括半导体基板。基板101可以由含硅材料形成。例如，基板101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、这些材料的组合或这些材料的多层。基板101可以包括例如锗的其它半导体材料。基板101可以包括III/V族半导体基板，例如化合物半导体基板(例如GaAs)。基板101可以包括绝缘体上硅(SOI)基板。
介电层102可以包括氧化硅、氮化硅、高k材料或其组合。介电层102可以包括单层材料，多层材料，层压材料，混合(intermixing)材料或其组合。介电层102的高k材料可以比氧化硅(SiO2)具有更高的介电常数。氧化硅可以具有约3.9的介电常数，并且高k材料可以包括具有约4或更大的介电常数的材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)或其组合。
导电层104可以包括低电阻材料。导电层104可以包括半导体材料、金属、金属氮化物、金属硅化物或其组合。在一个实施方式中，导电层104可以包括钨。
作为导电层104的钨层可以使用六氟化钨(WF6)作为基础材料(base material)。六氟化钨(WF6)是用于形成钨层的钨源气体。可以使用钨源气体和反应气体来沉积钨层。钨源气体可以包括六氟化钨气体。反应气体可以包括含氢气体。例如，反应气体可以包括H2、SiH4或B2H6。
界面控制层103可以包括导电材料。界面控制层103可以包括提高介电层102和导电层104之间的粘附性的材料。界面控制层103可以包括能够防止介电层102和导电层104之间的相互作用的材料。界面控制层103可以包括能够阻挡从导电层104扩散的杂质的材料。界面控制层103可以包括能够防止介电层102和导电层104之间的反应的材料。界面控制层103可以比导电层104薄。
界面控制层103可以包括基于金属氮化物的材料。界面控制层103可以包括金属氮化物和含氧金属氮化物的叠层。含氧金属氮化物可以是金属氮化物的氧化物。根据本公开的另一实施方式，含氧金属氮化物可以是指掺氧金属氮化物。界面控制层103可以包括氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、氮氧化钨、氮化铝、氮氧化铝或其组合。例如，界面控制层103可以包括基于氮化钛的材料(TiN基材料)。在此，基于氮化钛的材料可以包括氮化钛(TiN)、氮氧化钛(TiON)或其组合。
界面控制层103可以包括第一阻隔层103L、第二阻隔层103U和位于第一阻隔层103L和第二阻隔层103U之间的界面层103I。第一阻隔层103L可以直接接触介电层102，并且第二阻隔层103U可以直接接触导电层104。第一阻隔层103L和第二阻隔层103U可以具有相同的材料。界面层103I可以由与第一阻隔层103L和第二阻隔层103U的材料不同的材料形成。界面层103I可以比第一阻隔层103L和第二阻隔层103U薄得多。第一阻隔层103L和第二阻隔层103U可以具有相同的厚度或不同的厚度。第一阻隔层103L可以具有约至/>的厚度，并且第二阻隔层103U可以具有约/>至/>的厚度。界面层103I可以具有约/>至/>的厚度。
例如，第一阻隔层103L和第二阻隔层103U可以由氮化钛(TiN)形成，并且界面层103I可以由氮氧化钛(TiON)形成。在此，氮氧化钛(TiON)可以是氮化钛的氧化物。可以通过沉积氮化钛然后氧化氮化钛来形成氮氧化钛(TiON)。根据另一实施方式，可以通过在沉积氮化钛时注入氧气来形成氮氧化钛。氮氧化钛(TiON)可以是导电氮氧化钛。
界面控制层103可以是TiN/TiON/TiN叠层，其中氮氧化钛层(TiON)位于氮化钛层(TiN)之间。
图2A至图2D是示出制造图1所示的半导体装置的方法的示例的截面图。
参照图2A，可以在基板101上形成介电层102。可以将介电层102暴露于退火。介电层102可以包括氧化铝(Al2O3)。根据本公开的另一实施方式，介电层102可以包括其中按顺序依次层叠氮化硅、氧化硅和氧化铝的叠层。
可以在介电层102上形成初始阻隔层103'。初始阻隔层103'可以形成为具有初始厚度D1。初始阻隔层103'可以包括氮化钛。初始阻隔层103'可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。
参照图2B，可以将初始阻隔层103'暴露于氧化工艺110。可以在沉积有初始阻隔层103'的腔室内原位执行氧化工艺110。可以在使氧气(O2)流动的同时执行氧化工艺110。也可以在使NO或NO2流动的同时执行氧化工艺110。
在氧化工艺110之后，初始阻隔层103'可以包括第一阻隔层103L和界面层103I。第一阻隔层103L可以是初始阻隔层103′的未氧化部分，并且界面层103I可以是初始阻隔层103′的氧化部分。可以在初始阻隔层103'的表面区域中形成界面层103I。换句话说，界面层103I可以是初始阻隔层103'的局部氧化物。界面层103I可以比第一阻隔层103L薄。
当初始阻隔层103'包括氮化钛时，第一阻隔层103L可以是氮化钛(TiN)，并且界面层103I可以是氮氧化钛(TiON)。
根据本公开的另一实施方式，可以非原位(ex-situ)地执行氧化工艺110。例如，可以通过将形成有初始阻隔层103'的基板101转移到氧化工艺腔室来执行氧化工艺110。这样，用于形成初始阻隔层103'的腔室和在其中执行氧化工艺110的腔室可以彼此不同。可以在含氧气体的气氛中执行非原位氧化工艺110。含氧气体可以包括O2、NO或NO2。
根据本公开的另一实施方式，氧化工艺110可以通过将形成有初始阻隔层103'的基板101暴露于大气来非原位地执行。当暴露于大气中时，部分初始阻隔层103'可以自然氧化。界面层103I可以具有超薄厚度的自然氧化物层。
如上所述，原位或非原位执行的氧化工艺110可以执行约1至6400秒。当执行氧化工艺110时，氧气或含氧气体可以以约1sccm至100000sccm流动。
第一阻隔层103L可以形成为具有第一厚度D11，并且界面层103I可以形成为具有第二厚度D12。第一阻隔层103L的第一厚度D11可以约为至/>界面层103I的第二厚度D12可以比第一阻隔层103L的第一厚度D11薄。
参照图2C，可以在界面层103I上形成第二阻隔层103U。第二阻隔层103U可以在形成初始阻隔层103'的腔室中原位形成。换句话说，第二阻隔层103U可以在执行氧化工艺110之后在同一腔室中原位形成。根据本公开的另一实施方式，在执行氧化工艺110之后，可以通过将基板101转移到形成初始阻隔层103'的腔室来形成第二阻隔层103U。
在一个实施方式中，初始阻隔层103'、第一阻隔层103L、界面层103I和第二阻隔层103U可以在同一腔室中原位形成。在另一实施方式中，初始阻隔层103′和第二阻隔层103U可在同一腔室中形成，并且第一阻隔层103L和界面层103I可在另一腔室中非原位形成。
第二阻隔层103U和第一阻隔层103L可以由相同的材料形成。根据本公开的另一实施方式，第二阻隔层103U和第一阻隔层103L可以具有不同的材料。第一阻隔层103L和第二阻隔层103U可以具有相同的厚度或不同的厚度。第二阻隔层103U可以包括氮化钛。第二阻隔层103U可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。第二阻隔层103U可以具有第三厚度D13。第二阻隔层103U和初始阻隔层103'可以具有相同的厚度(D13＝D1)。第二阻隔层103U的第三厚度D13可以比界面层103I的第二厚度D12和第一阻隔层103L的第一厚度D11更厚。第二阻隔层103U可以具有约至/>的厚度。
通过上述一系列工艺，可以形成界面控制层103，并且界面控制层103可以包括第一阻隔层103L、第二阻隔层103U和界面层103I。界面控制层103可以是其中按顺序依次层叠第一阻隔层103L、界面层103I和第二阻隔层103U的叠层。第一阻隔层103L和第二阻隔层103U可以包括氮化钛，并且界面层103I可以包括氮氧化钛(TiON)。因此，界面控制层103可以包括TiN/TiON/TiN叠层，其中氮氧化钛位于氮化钛层之间。
参照图2D，可以在第二阻隔层103U上形成导电层104。导电层104可以包括钨。作为导电层104的钨层可以使用六氟化钨(WF6)作为基础材料。六氟化钨(WF6)是用于形成钨层的钨源气体。可以使用钨源气体和反应气体来沉积钨层。钨源气体可以包括六氟化钨气体。反应气体可以包括含氢气体。例如，反应气体可以包括H2、SiH4或B2H6。
在导电层104的沉积期间，杂质可能扩散到介电层102中。例如，在常规工艺中，当导电层104包括钨层时，从WF6分解的氟104F可能扩散到介电层102中。在本公开的一个实施方式中，可以通过界面控制层103阻挡氟104F的扩散。
一些氟104F可以沿着第二阻隔层103U的晶界扩散。在本公开的该实施方式中，可以通过界面控制层103的界面层103I阻挡扩散的氟104F1。因此，可以防止氟104F1扩散到第一阻隔层103L和介电层102中。
此外，在钨层的沉积期间，可能产生作为WF6/H2的反应副产物的氟化氢(HF)气体，并且氟化氢(HF)气体可以被称为烟气(gas fume)104F2。烟气104F2可以通过随后的热处理在介电层102中造成缺陷。在一个实施方式中，烟气104F2的扩散可以被界面控制层103的界面层103I阻挡。因此，界面层103I可以保护第一阻隔层103L和介电层102不被烟气104F2损坏
图3A至图3C是示出制造图1所示的半导体装置100的方法的另一示例的截面图。
参照图3A，可以在基板101上形成介电层102。可以将介电层102暴露于随后的退火工艺。介电层102可以包括氧化铝(Al2O3)。根据本公开的另一实施方式，介电层102可以包括氮化硅、氧化硅和氧化铝的叠层。
可以在介电层102上形成第一阻隔层103L。第一阻隔层103L可以包括氮化钛。第一阻隔层103L可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。
参照图3B，可以在第一阻隔层103L上形成界面层103I1。尽管图2B的界面层103I可以通过氧化工艺形成，但是图3B的界面层103I1可以通过沉积工艺形成。
作为形成界面层103I1的示例，可以在第一阻隔层103L上沉积氮化钛，并且可以通过在氮化钛的沉积期间同时使氧气流动来沉积氮氧化钛(TiON)。界面层103I1的厚度可以与图2B的界面层103I的厚度相同。
可以在形成第一阻隔层103L的腔室中原位执行形成界面层103I1的工艺。界面层103I1可以比第一阻隔层103L薄。
第一阻隔层103L可以由氮化钛(TiN)形成，并且界面层103I1可以由氮氧化钛(TiON)形成。
参照图3C，可以在界面层103I1上形成第二阻隔层103U。第二阻隔层103U和第一阻隔层103L可以具有相同的材料。根据本公开的另一实施方式，第二阻隔层103U和第一阻隔层103L可以具有不同的材料。第一阻隔层103L和第二阻隔层103U可以具有相同的厚度或不同的厚度。第二阻隔层103U可以包括氮化钛。第二阻隔层103U可以在形成界面层103I1之后原位形成或非原位形成。
通过上述一系列工艺，可以形成界面控制层103，并且界面控制层103可以包括第一阻隔层103L、界面层103I1和第二阻隔层103U的叠层。第一阻隔层103L和第二阻隔层103U可以包括氮化钛，并且界面控制层103I1可以包括氮氧化钛(TiON)。因此，界面控制层103可以包括TiN/TiON/TiN叠层。
随后，可以在第二阻隔层103U上形成导电层104。导电层104可以包括钨。作为导电层104的钨层可以使用六氟化钨(WF6)作为基础材料。六氟化钨(WF6)是用于形成钨层的钨源气体。可以使用钨源气体和反应气体来沉积钨层。钨源气体可以包括六氟化钨气体。反应气体可以包括含氢气体。例如，反应气体可以包括H2、SiH4或B2H6。
图4A至图4C是示出制造图1所示的半导体装置100的方法的又一示例的图。图4A至图4C的制造方法可能类似于图3A至图3C所示的制造方法。特别地，可以在第一阻隔层103L上沉积界面层103I2。可以通过数次重复执行基础层103B的沉积工艺和基础层103B的氧化工艺110B来形成下面将要描述的界面层103I2。现在将更详细地描述第一阻隔层103L、界面层103I2和第二阻隔层103U。
参照图4A，可以在第一阻隔层103L上形成基础层103B。基础层103B可以由与第一阻隔层103L的材料相同的材料形成。基础层103B和第一阻隔层103L可以包括氮化钛。第一阻隔层103L和基础层103B可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。基础层103B可以非常薄。基础层103B可以比第一阻隔层103L薄得多。
参照图4B，可以将基础层103B暴露于氧化工艺110B。可以在沉积基础层103B的腔室中原位执行氧化工艺110B。根据本公开的另一实施方式，氧化工艺110B可以在与沉积基础层103B的腔室不同的另一腔室中非原位地执行。
基础层103B可以通过氧化工艺110B完全氧化。因此，可以形成超薄界面层103B1。当基础层103B包括氮化钛(TiN)时，超薄界面层103B1可以包括氮氧化钛(TiON)。
参照图4C和图4D，通过重复基础层103B的沉积工艺和基础层103B的氧化工艺110B，可以另外形成另一超薄界面层103B2。
以这种如上所述的方式，可以通过重复执行基础层103B的沉积工艺和基础层103B的氧化工艺110B来形成包括超薄界面层103B1和103B2的界面层103I2。所得界面层103I2的总厚度可以约为至/>并且超薄界面层103B1和103B2中的每一个可以约为/>至
随后，如图4E所示，可以在界面层103I2上形成第二阻隔层103U。第二阻隔层103U可以包括氮化钛。第二阻隔层103U可以在形成界面层103I2之后原位形成或非原位地形成。
图5是示出根据本公开的另一实施方式的半导体装置200的截面图。除了介电层202之外，图5所示的半导体装置200可以具有与图1所示的半导体装置100的组成元件相同的组成元件。在下文中，将省略对相同组成元件的详细描述。
参照图5，半导体装置200可以包括基板101、位于基板101上的介电层202、位于介电层202上的导电层104以及位于导电层104和介电层202之间的界面控制层103。半导体装置200可以是非易失性存储器的一部分，并且导电层104可以被称为栅极。可以在基板101的表面上形成沟道区101C。
介电层202可以包括隧穿介电层202L、电荷存储层202M和阻挡层202U。隧穿介电层202L可以直接接触基板101的沟道区101C，并且阻挡层202U可以直接接触第一阻隔层103L。电荷存储层202M可以形成在隧穿介电层202L和阻挡层202U之间。隧穿介电层202L可以包括氧化硅。电荷储存层202M可以包括氮化硅。阻挡层202U可以包括氧化硅、氧化铝或者氧化硅和氧化铝的叠层。
半导体装置200可以通过将电子编程到电荷存储层202M中或从电荷存储层202M中擦除电子的操作来存储数据。在这种实施方式中，由于界面控制层103包括界面层103I，因此可以充分阻挡电子的反向隧穿。在缺少本公开的界面控制层103的情况下，常规装置仅利用阻挡层202U以及第一阻隔层103L和第二阻隔层103U阻挡电子的反向隧穿，从而受到限制。
由于形成了界面控制层103，因此可以减小导电层104的厚度，并且可以降低导电层104的电阻。
由于界面层103I阻挡了在导电层104沉积期间产生的杂质或反应副产物的渗透，因此可以保护阻挡层202U免受侵蚀。
参照图1至图5，界面层103I、103I1和103I2可以是具有低氧含量的导电氮氧化钛。
图6A至6E示出了根据本公开的另一实施方式的半导体装置210。
参照图6A，半导体装置210可以包括基板201、位于基板201上的介电层202、位于介电层202上的界面控制层203I、位于界面控制层203I上的阻隔层203以及位于阻隔层203上的导电层204。
介电层202可以包括氧化硅、氮化硅、高k材料或其组合。介电层202可以包括单层材料、多层材料、层压材料、混合材料或其组合。作为介电层202，高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)或其组合。
导电层204可以包括低电阻材料。导电层204可以包括半导体材料、金属、金属氮化物、金属硅化物或其组合。在本公开的该实施方式中，导电层204可以包含钨。作为导电层104的钨层可以使用六氟化钨(WF6)作为基础材料。六氟化钨(WF6)是用于形成钨层的钨源气体。可以使用钨源气体和反应气体来沉积钨层。钨源气体可以包括六氟化钨气体。反应气体可以包括含氢气体。例如，反应气体可以包括H2、SiH4或B2H6。
界面控制层203I可以包括介电材料。界面控制层203I可以包含氧。界面控制层203I可以是含氧的金属氮化物，并且含氧的金属氮化物可以是介电材料。界面控制层203I可以是含氧的氮化钛。界面控制层203I可以是介电氮氧化钛。介电氮氧化钛可以与导电氮氧化钛不同。导电氮氧化钛可以具有第一氧含量，并且介电氮氧化钛可以具有高于导电氮氧化钛的第一氧含量的第二氧含量。
阻隔层203可以包括导电材料。阻隔层203可以包括金属氮化物。阻隔层203可以包括氮化钛。
阻隔层203可以是无氧氮化钛，而界面控制层203I可以是含氮氧化钛。
可以通过在氮化钛的沉积期间同时使含氧气体流动来形成作为界面控制层203I的介电氮氧化钛。根据本公开的另一实施方式，可以通过沉积和氧化氮化钛来形成作为界面控制层203I的介电氮氧化钛。
参照图6B，半导体装置220可以类似于图6A所示的半导体装置210。
半导体装置220可以包括基板201、位于基板201上的介电层202、位于介电层202上的第一界面控制层203I1、位于第一界面控制层203I1上的第二界面控制层203I2、位于第二界面控制层203I2上的阻隔层203以及位于阻隔层203上的导电层204。如上所述，第一界面控制层203I1和第二界面控制层203I2可以形成在阻隔层203和介电层202之间。
第一界面控制层203I1和第二界面控制层203I2可以具有不同的氧含量。第一界面控制层203I1可以比第二界面控制层203I2具有更高的氧含量。第一界面控制层203I1可以是介电材料，并且第二界面控制层203I2可以是导电材料。
第一界面控制层203I1和第二界面控制层203I2可以包含氧。第一界面控制层203I1和第二界面控制层203I2可以是含氧的金属氮化物。第一界面控制层203I1和第二界面控制层203I2可以是含氧的氮化钛。含氧的氮化钛可以包括氮氧化钛，因此第一界面控制层203I1和第二界面控制层203I2可以是氮氧化钛。
第一界面控制层203I1可以是具有高氧含量的氮氧化钛，并且第二界面控制层203I2可以是具有低氧含量的氮氧化钛。因此，第一界面控制层203I1可以是介电氮氧化钛，并且第二界面控制层203I可以是导电氮氧化钛。
可以通过在沉积氮化钛时同时使含氧气体流动来形成作为第一界面控制层203I1和第二界面控制层203I2的氮氧化钛。根据另一实施方式，可以通过沉积和氧化氮化钛来形成作为第一界面控制层203I1和第二界面控制层203I2的氮氧化钛。
根据本公开的另一实施方式，第二界面控制层203I2可以是不含氧的氮化钛。
参照图6C，半导体装置230可以包括基板201、位于基板201上的介电层202、位于介电层202上的界面控制层203I3、位于界面控制层203I3上的阻隔层203以及位于阻隔层203上的导电层204。这样，界面控制层203I3可以形成在阻隔层203和介电层202之间。
界面控制层203I3可以包含氧，并且氧可以根据梯度GR分布，在梯度GR中氧含量根据深度(或厚度)逐渐降低。界面控制层203I3可以包括与介电层202接触的下表面P1以及与阻隔层203接触的上表面P2。氧含量可以在下表面P1上最高，并且氧含量可以在上表面P2上最低。氧含量可以沿着深度方向从上表面P2到下表面P1逐渐升高。推论为，氧含量可以从下表面P1到上表面P2逐渐降低。界面控制层203I3中的氧含量可以具有线性分布轮廓(profile)。下表面P1可以是介电相，并且上表面P2可以是导电相。因此，界面控制层203I3可以具有其中导电相和介电相在同一层结构中混合的结构。
界面控制层203I3可以包括氮氧化钛。下表面P1可以是介电氮氧化钛相，并且上表面P2可以是导电氮氧化钛相。
如上所述，界面控制层203I3可以包括其中氧含量沿着深度方向逐渐降低的氧渐变(oxygen-graded)的氮氧化钛(氧渐变的TiON)。
可以通过在沉积氮化钛时同时使含氧气体流动来形成作为界面控制层203I3的氮氧化钛。根据本公开的另一实施方式，可以通过沉积氮化钛和氧化氮化钛来形成作为界面控制层203I3的氮氧化钛。
图6D和图6E是图6C的实施方式的变型例，并且界面控制层203I3中的氧含量可以具有根据阶梯轮廓GR1或GR2的氧分布。
参照图6D和图6E，界面控制层203I3可以包括多个氧控制层I1至I7。氧控制层I1至I7可以包括氮氧化钛(TiON)，但可以具有不同的氧含量。
在图6D中，界面控制层203I3可以包括第一氧控制层I1至第七氧控制层I7。第一氧控制层I1的氧含量可以最高，并且第七氧控制层I7的氧含量可以最低。界面控制层203I3可以具有阶梯轮廓GRI，其中氧含量从第七氧控制层I7到第一氧控制层I1逐步(stepwise)升高。
在图6E中，界面控制层203I3可以包括第一氧控制层I1至第七氧控制层I7。第四氧控制层I4的氧含量可以最高，并且第一氧控制层I1和第七氧控制层I7的氧含量可以最低。界面控制层203I3中的氧含量可以具有阶梯轮廓GR2。例如，氧含量可以从第七氧控制层I7到第四氧控制层I4逐步升高，并且氧含量可以从第四氧控制层I4到第一氧控制层I1逐步降低。
图6D和图6E的界面控制层203I3可以通过图3A至图3C所示的方法形成。换句话说，可以通过在沉积氮化钛时同时使含氧气体流动来形成作为第一氧控制层I1至第七氧控制层I7的氮氧化钛。在第一氧控制层I1至第七氧控制层I7中，可以通过调节含氧气体的流速来获得氧含量的差异。
第一氧控制层I1至第七氧控制层I7可以是介电氮氧化钛。
图6D和图6E的界面控制层203I3可以通过图4A至图4E所示的方法形成。换句话说，第一氧控制层I1至第七氧控制层I7可以通过数次重复基础层的沉积工艺和基础层的氧化工艺而形成。在第一氧控制层I1至第七氧控制层I7中，可以通过改变基础层的厚度或氧化工艺参数来调节氧含量的差异。
图7是示出根据本公开的另一实施方式的半导体装置的截面图。
图7的半导体装置150可以类似于图1所示的半导体装置100。在下文中，将省略对相同组成元件的详细描述。
参照图7，半导体装置150可以包括基板101、位于基板101上的介电层102、位于介电层102上的界面控制层103以及位于界面控制层103上的导电层104。介电层102可以包括氧化硅层102A和氧化铝层102B的叠层。界面控制层103可以包括第一阻隔层103L、界面层103I和第二阻隔层103U的叠层。第一阻隔层103L、界面层103I和第二阻隔层103U的叠层可以包括TiN/TiO2/TiN叠层。
半导体装置150还可以包括位于界面控制层103和介电层102之间的界面化合物(compound)层151。界面化合物层151可以比氧化铝层102B具有更高的介电常数和更大的功函数。
界面化合物层151可以是第一阻隔层103L和介电层102的化合物。换句话说，界面化合物层151可以是通过氧化铝层102B和第一阻隔层103L之间的反应形成的化合物。
当第一阻隔层103L包括氮化钛时，界面化合物层151可以是通过氮化钛和氧化铝层102B之间的反应形成的材料。如在本公开的上述实施方式中所述，氧化铝层102B和第一阻隔层103L可以在界面控制层103的形成期间反应。因此，界面化合物层151可以形成在氧化铝层102B和第一阻隔层103L之间的界面上。界面化合物层151可以包括AlTiON或AlTiO。
半导体装置150还可以包括位于氧化硅层102A和氧化铝层102B之间的界面增强层152。在形成界面控制层103的界面层103I的氧化工艺期间，可以在氧化硅层102A和氧化铝层102B之间的界面处形成界面增强层152。界面增强层152不仅可以提高氧化硅层102A的膜质量，而且可以稳定地维持氧化硅层102A的厚度。界面增强层152可以是随着氧化硅层102A的表面氧化和生长而获得的氧化硅生长层。
图7的界面化合物层151和界面增强层152可以应用于图5的半导体装置200和图6A至图6C的半导体装置210、220和230的实施方式。
图8A至图8D是示出垂直半导体装置的平面图。图8B是图8A所示垂直半导体装置300的一部分300’的详细视图。图8C是沿着图8A所示的线A-A’截取的截面图。图8D是图8C所示垂直半导体装置300的一部分300”的详细视图。
在图8A至图8D中，垂直半导体装置300可以包括垂直NAND存储器。垂直半导体装置300可以包括三维(3D)NAND存储器。垂直半导体装置300可以包括下部结构301和单元叠层MC。单元叠层MC可以形成在下部结构301上。可以通过交替和重复地层叠介电层302和栅极结构310来形成单元叠层MC。垂直半导体装置300还可以包括穿透单元叠层MC的多个垂直沟道结构320。
介电层302之间的空间可以定义为水平凹部303，并且水平凹部303可以填充有栅极结构310。栅极结构310可以被称为"水平字线"或"水平栅极"。
栅极结构310可以包括围绕垂直沟道结构320的多层材料。栅极结构310可以包括界面控制层311和栅极315。界面控制层311可以包括第一阻隔层312、界面层313和第二阻隔层314(参见图8B和图8D)。界面控制层311可以包括TiN/TiO2/TiN叠层。
垂直沟道结构320可以包括与栅极结构310相邻的电荷存储层321、与电荷存储层321接触的隧穿介电层322以及与隧穿介电层322接触的沟道层323。沟道层323的内部空间可填充有核心介电层324。可以在核心介电层324上形成导电焊盘325。垂直沟道结构320可以形成在沟道孔326中。沟道孔326可以具有穿透单元叠层MC的形状。隧穿介电层322的形状可以形成为围绕沟道层323的外壁。电荷存储层321的形状可以形成为围绕隧穿介电层322的外壁。
垂直半导体装置300还可以包括第一阻挡层330和第二阻挡层331。第一阻挡层330可以接触电荷存储层321的外壁。第一阻挡层330可以位于电荷存储层321和界面控制层311之间。第一阻挡层330可以包括氧化铝(Al2O3)。第二阻挡层331可以形成在第一阻挡层330和电荷存储层321之间。第二阻挡层331可以是通过氧化电荷存储层321的表面的一部分而获得的材料。第二阻挡层331可以包括氧化硅或氮氧化硅。第一阻挡层330和第二阻挡层331可以具有不同的材料。根据本公开的另一实施方式，可以省略第二阻挡层331。第二阻挡层331可以是垂直沟道结构320的一部分，并且第二阻挡层331可以与电荷存储层321接触。
相邻单元叠层MC可以通过狭缝340彼此分开。狭缝340可以具有沟槽形状。相邻的栅极结构310可以被狭缝340分成多个块。一个块可以包括一个栅极结构310和多个垂直沟道结构320。在每个块中，多个垂直沟道结构320可以共享一个栅极结构310。从俯视图的角度来看，多个垂直沟道结构320可以规则地布置。尽管图8A示出了其中一个块包括三个垂直沟道结构320的实施方式，但是在其它实施方式中，存储器块可以具有不同数量的垂直沟道结构320。
单元叠层MC和垂直沟道结构320的顶面可以被覆盖层350覆盖。
图9A至图9C是示出根据本公开的其它实施方式的垂直半导体装置的平面图。
除了栅极结构410和510之外，图9A所示的垂直半导体装置400和图9B所示的垂直半导体装置500的组成元件可以类似于图8A至图8D所示的半导体装置300的组成元件。
参照图9A，垂直半导体装置400可以包括围绕垂直沟道结构320的栅极结构410。如图8C所示，垂直沟道结构320可以包括电荷存储层321、隧穿介电层322、沟道层323、核心介电层324和第二阻挡层331。第一阻挡层330可以形成在垂直沟道结构320和栅极结构410之间。栅极结构410可以包括界面控制层411、阻隔层412和栅极315。界面控制层411为介电材料，并且可以包括氧化钛(TiO2)或氮氧化钛(TiON)。阻隔层412可以包括氮化钛。界面控制层411和阻隔层412的叠层可以包括TiO2/TiN叠层或TiON/TiN叠层。
参照图9B，垂直半导体装置500可以包括围绕垂直沟道结构320的栅极结构510。如图8C所示，垂直沟道结构320可以包括电荷存储层321、隧穿介电层322、沟道层323、核心介电层324和第二阻挡层331。第一阻挡层330可以形成在垂直沟道结构320和栅极结构510之间。栅极结构510可以包括介电界面控制层511、导电界面控制层512、阻隔层513和栅极315。介电界面控制层511为介电材料，并且可以包括具有高氧含量的氮氧化钛(TiON)。导电界面控制层512为导电材料，并且可以包括具有低氧含量的氮氧化钛。阻隔层513可以包括氮化钛。
除了栅极结构610之外，图9C的垂直半导体装置600的组成元件可以类似于图8A至图8D的半导体装置300的组成元件。
参照图9C，垂直半导体装置600可以包括围绕垂直沟道结构320的栅极结构610。如图8C所示，垂直沟道结构320可以包括电荷存储层321、隧穿介电层322、沟道层323、核心介电层324和第二阻挡层331。第一阻挡层330可以形成在垂直沟道结构320和栅极结构610之间。栅极结构610可以包括界面化合物层621、界面控制层611、阻隔层612和栅极315。界面控制层611可以包括TiON、TiO2、TiN/TiO2/TiN叠层、TiON/TiN叠层或TiO2/TiN叠层。阻隔层612可以包括氮化钛。
界面化合物层621可以对应于图7的界面化合物层151。界面化合物层621可以比第一阻挡层330具有更高的介电常数和更大的功函数。
界面化合物层621可以包括第一阻挡层330和界面控制层611的化合物。例如，界面化合物层621可以是通过第一阻挡层330和界面控制层611之间的反应形成的化合物。界面化合物层621可以相比第一阻挡层330和界面控制层611具有非常薄的厚度。界面化合物层621可以具有约或更小的厚度。第一阻挡层330可以包括第一元素，界面控制层611可以包括第二元素，并且界面化合物层621可以包括第一元素和第二元素的化合物。
当第一阻挡层330包括氧化铝并且界面控制层611包括TiN/TiO2/TiN叠层时，界面化合物层621可以包括氧化铝和氮化钛的化合物。界面化合物层621可以包括基于氧化钛的材料，例如AlTiON或AlTiO。
垂直半导体装置600还可以包括在第一阻挡层330和第二阻挡层331之间的界面增强层622。界面增强层622可以对应于图7的界面增强层152。在形成界面控制层103的界面层103I的氧化工艺期间，界面增强层622可以形成在第一阻挡层330和第二阻挡层331之间的界面上。界面增强层622不仅可以提高第二阻挡层331的膜质量，而且可以稳定地保持第二阻挡层331的厚度。界面增强层622可以是随着第二阻挡层331的表面氧化和生长而获得的氧化硅生长层。
图10A至图10I是示出制造垂直半导体装置的方法的示例的截面图。图10A至图10I示出了制造图8A至图8D所示的垂直半导体装置300的方法的示例。
参照图10A，可以在下部结构11上形成叠层结构M。在叠层结构M中，介电层12和牺牲层13可以交替层叠。介电层12和牺牲层13中的每一个可以由多个层形成。尽管为了便于描述，在本公开的实施方式中示出了四个介电层12和三个牺牲层13交替层叠，但是介电层12和牺牲层13的数量可以以各种配置来设置。介电层12和牺牲层13可以在垂直于下部结构11的表面的方向上重复层叠。介电层12和牺牲层13可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。形成在顶部的介电层12可能受到后续工艺的侵蚀和损坏。因此，顶部介电层12可以形成为比下方的其它介电层12更厚。每个牺牲层13可以具有相同的厚度。
介电层12和牺牲层13可以包括对于相同蚀刻溶液具有不同蚀刻选择性的材料。牺牲层13可以由与介电层12的材料不同的材料形成。牺牲层13可以由相对于介电层12具有蚀刻选择性的材料形成。牺牲层13可以是可以通过湿法蚀刻工艺快速去除的材料。介电层12可以是氧化硅或氮化硅，并且牺牲层13可以是相对于介电层12具有蚀刻选择性的材料。例如，牺牲层13可以选自氧化硅、氮化硅、碳化硅、硅或硅锗。在一个实施方式中，介电层12可以是氧化硅，并且牺牲层13可以是氮化硅。
下部结构11可以包括半导体基板。下部结构11可以包括通过杂质注入而在半导体基板中形成的源区。下部结构11可以包括通过在半导体基板上形成掺杂多晶硅层然后对掺杂多晶硅层图案化而形成的源区。下部结构11可以包括其中形成管式沟槽(pipe trench)的管式栅极。下部结构11可以包括半导体基板和位于半导体基板上的蚀刻停止层。
参照图10B，可以形成沟道孔14。可以通过蚀刻叠层结构M来形成沟道孔14。例如，可以通过顺序执行各向异性蚀刻工艺来蚀刻介电层12和牺牲层13以形成沟道孔14。可以使用蚀刻掩模层(未示出)来形成沟道孔14。下部结构11的表面可以暴露在沟道孔14的底部。沟道孔14可以沿着垂直于下部结构11的表面的方向形成。沟道孔14可以被称为“垂直凹部”。
虽然未示出，但是从平面图的角度来看，多个沟道孔14可以形成为孔的阵列。当形成沟道孔14时，下部结构11的表面可能被过度蚀刻。
参照图10C，可以在沟道孔14中形成垂直沟道结构CP。垂直沟道结构CP可以包括电荷存储层15、隧穿介电层16和沟道层17。电荷存储层15可以包括氮化硅。隧穿介电层16可以包括氧化硅。沟道层17可以包括半导体材料。例如，沟道层17可以包括多晶半导体材料、非晶半导体材料或单晶半导体材料中的一种。沟道层17可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族化合物或II-VI族化合物。沟道层17可以包括多晶硅。
沟道层17、隧穿介电层16和电荷存储层15可以形成为沟道孔14侧壁上的间隔物。沟道层17、隧穿介电层16和电荷存储层15可以具有顶面和底面开口的形状。沟道层17可以具有带内部空间的管状形状。隧穿介电层16可以形成在沟道层17的外壁上，并且电荷存储层15可以形成在隧穿介电层16的外壁上。根据另一实施方式，沟道层17可以具有顶部和底部开口的形状。沟道层17的内部空间可以部分填充有核心层18。核心层18可以包括氧化硅或氮化硅。垂直沟道结构CP还可以包括导电焊盘19。导电焊盘19可以形成在核心介电层18上。沟道层17的内部空间可以填充核心有介电层18和导电焊盘19，并且这些材料的组合可以完全填充沟道层17的内部空间。导电焊盘19可以包括掺杂有杂质的多晶硅。导电焊盘19可以电连接到沟道层17。
垂直沟道结构CP可以称为“柱结构”。
根据另一实施方式，沟道层17可以填充沟道孔14的内部，以填充沟道孔14的中部区域。在这样的实施方式中，可以省略核心介电层18，并且可以通过利用杂质对沟道层17的顶部进行掺杂来形成导电焊盘19。
参照图10D，可以形成多个狭缝21。狭缝21可以是垂直凹部。狭缝21可以被称为沟槽。可以蚀刻垂直沟道结构CP之间的叠层结构M以形成狭缝21。例如，可以选择性地蚀刻垂直沟道结构CP之间的介电层12和牺牲层13。狭缝21的形状和数量可以在不同的实施方式之间变化。狭缝21可以具有彼此平行延伸并使垂直沟道结构CP插入其间的线形形状。狭缝21可以暴露下部结构11的顶面以及介电层12和牺牲层13的侧壁。狭缝21可以位于多个垂直沟道结构CP之间。在形成狭缝21之前，可以形成覆盖层20。覆盖层20可以在形成狭缝21时保护垂直沟道结构CP。覆盖层20可以是通过掩模层(未示出)进行图案化的图案。覆盖层20可以是相对于介电层12和牺牲层13具有蚀刻选择性的材料。覆盖层20可以包括氧化硅或氮化硅。
参照图10E，可以形成多个水平凹部22。可以通过去除经由狭缝21暴露的牺牲层13来形成水平凹部22。每个水平凹部22可以局部地暴露垂直沟道结构CP的侧壁。可以通过湿法蚀刻工艺去除牺牲层13来形成水平凹部22。例如，当牺牲层13包括氮化硅时，可以使用磷酸(H3PO4)溶液通过湿法蚀刻工艺去除牺牲层13。可以通过去除牺牲层13而在介电层12之间形成水平凹部22。电荷存储层15的侧壁可以被水平凹部22部分地暴露。水平凹部22可以具有平行于下部结构11表面的高纵横比。
包括水平凹部22的结构可以被称为“间隙填充目标结构”。
参照图10F，可以形成第一阻挡材料23A。第一阻挡材料23A可以形成在电荷存储层15的暴露的侧壁上。第一阻挡材料23A可以包括氧化铝。第一阻挡材料23A可以沿着水平凹部22的轮廓共形地形成。第一阻挡材料23A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。第一阻挡材料23A可以对应于图8A至图8D的第一阻挡层330。
在形成第一阻挡材料23A之前，可以对电荷存储层15的表面的通过水平凹部22暴露的部分进行氧化。由此，可以形成第二阻挡层23’，并且第二阻挡层23’可以对应于图8A至图8D的第二阻挡层331。垂直沟道结构CP还可以包括第二阻挡层23’。根据本公开的另一实施方式，第二阻挡层23’可以通过在电荷存储层15形成之前沉积氧化硅而形成在沟道孔14的侧壁上。
随后，可以将第一阻挡材料23A暴露于退火工艺。
接下来，可以在第一阻挡材料23A上形成初始阻隔材料24A。初始阻隔材料24A可以沿着水平凹部22的轮廓共形地形成。初始阻隔材料24A可以在第一阻挡材料23A上形成水平凹部22的表面的内衬(line)。初始阻隔材料24A可以包括金属氮化物。例如，初始阻隔材料24A可以包括氮化钛(TiN)。形成有初始阻隔材料24A的水平凹部22可以被称为有内衬的水平凹部。
参照图10G，可以将初始阻隔材料24A暴露于氧化工艺25。氧化工艺25可以选择性地氧化初始阻隔材料24A的表面。初始阻隔材料24A的一部分可以通过氧化工艺25而氧化。
第一阻隔材料24B和界面材料26A可以通过氧化工艺25形成。界面材料26A可以是初始阻隔材料24A的局部氧化物。第一阻隔材料24B可以指初始阻隔材料24A的未氧化部分。
界面材料26A可以形成为超薄层。界面材料26A可以比第一阻隔材料24B薄。
第一阻隔材料24B可以包括氮化钛。界面材料26A可以包括氮氧化钛。
在初始阻隔材料24A的沉积和初始阻隔材料24A的氧化工艺25期间，可以通过第一阻挡材料23A和初始阻隔材料24A之间的反应形成界面化合物层(未示出)(见图9C)。此外，在氧化工艺25期间，可以在第一阻隔层材料23A和第二阻挡层23’之间形成界面增强层(未示出)(见图9C)。
参照图10H，可以形成第二阻隔材料27A。第二阻隔材料27A可以包括氮化钛。
通过形成第二阻隔材料27A，可以形成界面控制材料，即，由第一阻隔材料24B、界面材料26A和第二阻隔材料27A的叠层形成的界面控制材料。第一阻隔材料24B、界面材料26A和第二阻隔材料27A的叠层可以包括TiN/TiON/TiN叠层。
可以在第二阻隔材料27A上形成导电材料28A。导电材料28A可以完全填充水平凹部22。导电材料28A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。导电材料28A可以包括钨层。可以通过使用包含钨和氟的气体作为钨源气体并且使用包含氢的气体作为反应气体来沉积导电材料28A。钨源气体可以包括六氟化钨(WF6)。作为导电材料28A的钨层的沉积工艺可以按照钨成核层形成工艺和钨主体层(bulk layer)形成工艺的顺序执行。
当钨层沉积为导电材料28A时，界面控制材料的一部分(例如第二阻隔材料27A的一部分)可能被沉积工艺中出现的副产物气体蚀刻。例如，如上所述，氢可以在沉积工艺中与氟反应而产生作为蚀刻剂的氟化氢气体。当界面控制材料由TiN/TiON/TiN叠层形成时，蚀刻量可能增加。随着蚀刻量增加，填充水平凹部22的钨主体层的厚度可以增加。此外，当形成TiN/TiON/TiN叠层作为界面控制材料时，钨主体层的晶粒尺寸可以增加。因此，当钨主体层的厚度增加并且钨主体层的晶粒尺寸增加时，可以改善导电材料28A的薄层电阻。
水平凹部22可以由间隙填充材料29填充，间隙填充材料29包括第一阻挡材料23A、第一阻隔材料24B、界面材料26A、第二阻隔材料27A和导电材料28A的叠层。
参照图10I，可以形成栅极结构30。为了形成栅极结构30，可以选择性地蚀刻间隙填充材料29。例如，可以选择性地蚀刻第一阻挡材料23A、第一阻隔材料24B、界面材料26A、第二阻隔材料27A和导电材料28A，这可以被称为“栅极隔离工艺”。
可以蚀刻间隙填充材料29以暴露覆盖层20的顶面和狭缝21的侧壁。通过对间隙填充材料29的选择性蚀刻工艺，可以在水平凹部22中形成栅极结构30。水平凹部22的表面可以由第一阻挡层23覆盖。可以通过蚀刻第一阻挡材料23A来形成第一阻挡层23。栅极结构30可以在第一阻挡层23上填充水平凹部22。栅极结构30可以包括第一阻隔层24、界面层26、第二阻隔层27和栅极28。可以通过选择性地蚀刻第一阻隔材料24B来形成第一阻隔层24。
可以通过选择性地蚀刻界面材料26A来形成界面层26，并且可以通过选择性地蚀刻第二阻隔材料27A来形成第二阻隔层27。可以通过选择性地蚀刻导电材料28A来形成栅极28。间隙填充材料29的选择性蚀刻工艺可以包括回蚀工艺。因此，可以在水平凹部22内形成栅极结构30。第一阻隔层24、界面层26和第二阻隔层27可以在第一阻挡层23上形成水平凹部22的表面的内衬。栅极28可以填充水平凹部22。可以在水平凹部22中没有空隙地形成栅极28，因此可以在水平凹部22中形成栅极结构30，而不会出现由来自沉积工艺的烟雾引起的缺陷。
由于第一阻隔层24、界面层26和第二阻隔层27为氮化钛、氮氧化钛和氮化钛，并且栅极28为钨，因此栅极结构30可以为TiN/TiON/TiN/W叠层。
栅极结构30可以具有围绕垂直沟道结构CP的形状。栅极结构30可以被称为水平栅极或水平字线。
根据上述实施方式，可以形成包括第一阻隔层24、界面层26和第二阻隔层27的界面控制层。
当形成界面控制层时，通过经由氧化工艺25形成界面材料26A，可以阻挡氟的渗透，氟是沉积钨层的后续工艺中产生的副产物。因此，可以防止对第一阻挡材料23A的侵蚀。
此外，由于通过氧化工艺25形成界面材料26A，因此可以提高界面控制层的介电常数。结果，可以在界面控制层中防止空闲电子的反向隧穿，以改善擦除饱和阈值电压(EraseSat Vt)。
此外，由于TiN/TiON/TiN或TiON/TiN叠层具有晶粒尺寸显著减小到小于TiN单层的晶粒尺寸的TiN，因此后续钨层的晶粒尺寸可以相对增加。结果，可以改善栅极28的电阻，并且可以提高编程速度。
根据本公开的实施方式，由于阻隔层的厚度没有增加，因此栅极的电阻可以降低，并且可以通过界面层来保证介电常数。
根据本公开的实施方式，即使当垂直半导体装置的数量增加时，栅极也可以实现为具有高介电特性和低电阻。
根据本公开的实施方式，可以通过增加栅极的晶粒尺寸来同时改善阻隔层和栅极的电阻。此外，可以通过防止由于伴随栅极的沉积的蚀刻材料导致的下层材料的劣化来提高存储器单元的可靠性。
虽然已经针对特定实施方式描述了本公开，但是对于本领域技术人员来说，显然可以在不脱离如所附权利要求限定的本公开的精神和范围的情况下进行各种更改和变型。
相关申请的交叉引用
本申请要求于2019年6月10日提交的韩国专利申请No.10-2019-0067994的优先权，其通过引用整体并入本文。

Claims (16)

1.一种制造半导体装置的方法，该方法包括以下步骤：
在基板上形成包括水平凹部的叠层结构；
形成作为所述水平凹部的内衬的阻挡层；
在所述阻挡层上形成包括介电阻隔元件和导电阻隔元件的界面控制层；以及
在所述界面控制层上形成导电层以填充所述水平凹部，
其中，形成所述阻挡层的步骤包括以下步骤：
形成氧化硅层；
形成氧化铝层；以及
在所述氧化硅层和所述氧化铝层之间形成界面增强层，
其中，所述界面增强层是通过氧化所述氧化硅层的表面而形成的。
2.根据权利要求1所述的方法，其中，形成所述界面控制层的步骤包括以下步骤：
在所述阻挡层上形成介电阻隔层；以及
在所述介电阻隔层上形成导电阻隔层。
3.根据权利要求1所述的方法，其中，形成所述界面控制层的步骤包括以下步骤：
在所述阻挡层上形成包括多个具有不同氧含量的层的介电阻隔层；以及
在所述介电阻隔层上形成导电阻隔层。
4.根据权利要求1所述的方法，其中，形成所述界面控制层的步骤包括以下步骤：
在所述阻挡层上形成初始阻隔材料；
将所述初始阻隔材料暴露于氧化工艺中以形成第一导电阻隔层和在所述第一导电阻隔层上的介电阻隔层；以及
在所述介电阻隔层上形成第二导电阻隔层。
5.根据权利要求4所述的方法，其中，所述氧化工艺氧化所述初始阻隔材料的表面。
6.根据权利要求4所述的方法，其中，所述氧化工艺非原位执行或原位执行。
7.根据权利要求4所述的方法，其中，在形成所述初始阻隔材料的腔室中原位执行所述氧化工艺。
8.根据权利要求4所述的方法，其中，通过将基板从形成所述初始阻隔材料的环境转移到氧化工艺腔室来执行所述氧化工艺。
9.根据权利要求4所述的方法，其中，通过将形成有所述初始阻隔材料的基板暴露于大气而非原位地执行所述氧化工艺。
10.根据权利要求1所述的方法，其中，形成所述界面控制层的步骤包括以下步骤：
在所述阻挡层上形成第一导电阻隔层；
在使氧气在所述第一导电阻隔层上流动的同时形成介电阻隔层；以及
在所述介电阻隔层上形成第二导电阻隔层。
11.根据权利要求1所述的方法，其中，形成所述界面控制层的步骤包括以下步骤：
在所述阻挡层上形成第一导电阻隔层；以及
重复地通过在所述第一导电阻隔层上沉积基础材料并且氧化所述基础材料而形成介电阻隔层，以形成多个经氧化的基础材料层；以及
在所述介电阻隔层上形成第二阻隔层。
12.根据权利要求1所述的方法，其中，所述导电阻隔元件包括金属氮化物，并且所述介电阻隔元件包括所述金属氮化物的氧化物。
13.根据权利要求1所述的方法，其中，所述导电阻隔元件包括氮化钛，并且所述介电阻隔元件包括氮氧化钛。
14.根据权利要求1所述的方法，其中，所述界面控制层包括氮氧化钛和氮化钛的叠层。
15.根据权利要求1所述的方法，其中，所述界面控制层包括其中氮氧化钛插入在两个氮化钛层之间的叠层。
16.根据权利要求1所述的方法，其中，所述导电层包括使用六氟化钨气体沉积的钨。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150449A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2022144175A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体装置およびその製造方法
TWI809930B (zh) * 2022-04-19 2023-07-21 南亞科技股份有限公司 具有襯層結構的半導體元件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100753A (ja) * 1998-09-17 2000-04-07 Samsung Electronics Co Ltd 界面調節層を利用して金属配線層を形成する半導体素子の製造方法
CN101188187A (zh) * 2006-11-17 2008-05-28 上海华虹Nec电子有限公司 具有稳定氧化硅层的样品制备方法
CN102077356A (zh) * 2008-07-02 2011-05-25 应用材料股份有限公司 用以制造高效能金属氧化物和金属氮氧化物薄膜晶体管的栅极介电层处理
CN104752360A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器件及其形成方法
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
CN109417025A (zh) * 2016-06-28 2019-03-01 桑迪士克科技有限责任公司 包含多层字线阻挡膜的三维存储器件及其制造方法
CN109585448A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101286239B1 (ko) * 2007-08-24 2013-07-15 삼성전자주식회사 산소 포획 패턴을 갖는 반도체 소자의 배선 구조 및 그제조 방법
US8143131B2 (en) * 2009-03-31 2012-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating spacers in a strained semiconductor device
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
US9299605B2 (en) * 2014-03-07 2016-03-29 Applied Materials, Inc. Methods for forming passivation protection for an interconnection structure
US9484353B1 (en) * 2015-07-20 2016-11-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
US20180331117A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
KR102130057B1 (ko) * 2019-01-16 2020-07-06 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100753A (ja) * 1998-09-17 2000-04-07 Samsung Electronics Co Ltd 界面調節層を利用して金属配線層を形成する半導体素子の製造方法
CN101188187A (zh) * 2006-11-17 2008-05-28 上海华虹Nec电子有限公司 具有稳定氧化硅层的样品制备方法
CN102077356A (zh) * 2008-07-02 2011-05-25 应用材料股份有限公司 用以制造高效能金属氧化物和金属氮氧化物薄膜晶体管的栅极介电层处理
CN104752360A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器件及其形成方法
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
CN109417025A (zh) * 2016-06-28 2019-03-01 桑迪士克科技有限责任公司 包含多层字线阻挡膜的三维存储器件及其制造方法
CN109585448A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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