CN113284907B - 三维存储器及其制造方法 - Google Patents

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Abstract

本申请提供了一种制造三维存储器的方法及三维存储器。该方法包括：在衬底上形成叠层结构；形成贯穿叠层结构并延伸至衬底中的沟道结构和栅线缝隙，并经由栅线缝隙在叠层结构内形成栅极层，沟道结构包括功能层和沟道层；在栅线缝隙的内壁上形成沉积层并在栅线缝隙中设置导电填充物；去除部分衬底、部分沉积层以及部分功能层，以暴露导电填充物和沟道层；在衬底的远离叠层结构的一侧上形成与所暴露的导电填充物和沟道层接触的导电层。

Description

三维存储器及其制造方法
技术领域
本申请涉及半导体领域，更具体的，涉及一种三维存储器及其制造方法。
背景技术
在常规的三维存储器(3D NAND)的制备工艺中，形成划分存储器的栅线缝隙结构通常包括形成栅线缝隙并对所形成的栅线缝隙进行氧化物沉积与导电物填充。为了便于后续制备工艺的进行，现有技术通常在氧化物沉积和导电物填充操作之前对栅线缝隙底部的高介电常数介质层进行部分刻蚀，并以栅线缝隙底部处的剩余高介电常数介质层作为后续衬底去除操作的刻蚀停止层。利用这类技术所制备的三维存储器的结构表现为：栅线缝隙结构中的导电物填充层处于浮置状态，即，栅线缝隙结构中的导电填充物与源极层之间存在中间介质。
由于栅线缝隙中的导电物填充层与源极层之间存在的中间介质使得导电填充物与源极层电隔离，因此在对选择存储块施加操作电压(例如，读写电压或擦除操作)时，选择存储块与其周围的未选择存储块之间会形成电感耦合效应，导致未选择存储块的沟道结构位于源极层的部分周围聚集电荷，从而影响未选择存储块的电压状态，进而影响三维存储器的电学性能。随着三维存储器中的存储块的数量不断增加，这种由于电感耦合效应而产生的不良影响变得愈发严重。
因此，需要一种能够有效消除存储块之间的电感耦合效应的制造三维存储器的方法及三维存储器。
应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。
发明内容
为了解决或部分解决现有技术中存在的上述问题中的至少一个，本申请提供了一种三维存储器的制造方法。
本申请提供了一种制备三维存储器的方法，其特征在于，该方法包括：在衬底上形成叠层结构；形成贯穿叠层结构并延伸至衬底中的沟道结构和栅线缝隙，并经由栅线缝隙在叠层结构内形成栅极层，沟道结构包括功能层和沟道层；在栅线缝隙的内壁上形成沉积层并在栅线缝隙中设置导电填充物；去除部分衬底，并去除部分沉积层以及部分功能层，以在所述衬底的远离所述叠层结构的一侧暴露导电填充物和沟道层；在剩余衬底的远离叠层结构的一侧上形成与所暴露的导电填充物和沟道层接触的导电层。
在本申请的一个实施方式中，该方法还包括：在形成栅极层之前，在栅线缝隙的内壁上形成介质层；以及在形成沉积层之前，去除介质层的位于栅线缝隙底部的部分。
在本申请的一个实施方式中，在栅线缝隙的内壁上形成沉积层包括：在栅线缝隙的内壁上形成第一沉积层；去除第一沉积层的位于栅线缝隙底部的部分，以暴露衬底；以及在栅线缝隙的内壁上形成第二沉积层。
在本申请的一个实施方式中，去除部分衬底包括：去除部分衬底，以暴露第二沉积层的底端和部分功能层。
在本申请的一个实施方式中，去除部分沉积层还包括：去除第二沉积层的位于栅线缝隙底部的部分，以暴露栅线缝隙中的导电填充物。
在本申请的一个实施方式中，去除部分功能层包括：在去除第二沉积层的同时去除所暴露的功能层，以暴露沟道层。
在本申请的一个实施方式中，在栅线缝隙的内壁上形成第一沉积层包括：在栅线缝隙的内壁上依次形成第一子沉积层和第二子沉积层。
在本申请的一个实施方式中，导电填充物包括多晶硅。
在本申请的一个实施方式中，导电层为多晶硅层。
本申请还提供了一种三维存储器，其特征在于，包括：衬底；叠层结构，设置于衬底的一侧上；
导电层，设置于衬底的远离叠层结构的一侧上；沟道结构，贯穿叠层结构，沟道结构包括沟道层和围绕沟道层的功能层；栅线缝隙结构，贯穿叠层结构，栅线缝隙结构包括导电填充物和围绕导电填充物的沉积层；以及其中，导电层与导电填充物和沟道层接触。
在本申请的一个实施方式中，导电填充物包括多晶硅。
在本申请的一个实施方式中，导电层为多晶硅层。
在本申请的一个实施方式中，沉积层包括第一沉积层和第二沉积层。
在本申请的一个实施方式中，第一沉积层包括第一子沉积层和第二子沉积层。
在本申请的一个实施方式中，第一沉积层和第二沉积层包括氧化物层。
与现有技术相比，本申请上述一些实施方式所提供的制备三维存储器的方法的优点至少包括：
可将选择不进行操作的存储块周围由于与选择进行操作的存储块之间的电感耦合效应而产生的电荷导出三维存储器外部，能够有效降低存储块之间的电感耦合效应，从而消除选择存储块对周围存储块状态的影响，进而保证三维存储器的电性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请实施方式的制造三维存储器的方法流程框图；
图2至图11是根据本申请实施方式的三维存储器的制备方法所获得结构的剖面示意图；以及
图12是根据本申请实施实施方式的三维存储器的结构剖面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的。反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。
还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
图1是根据本申请实施方式的制造三维存储器的方法示意性流程图。参考图1，本申请实施方式提供的方法1000包括：
步骤S110，在衬底上形成叠层结构；
步骤S120，形成贯穿叠层结构并延伸至衬底中的沟道结构和栅线缝隙，并经由栅线缝隙在叠层结构内形成栅极层，沟道结构包括功能层和沟道层；
步骤S130，在栅线缝隙的内壁上形成沉积层并在栅线缝隙中设置导电填充物；
步骤S140，去除部分衬底、部分沉积层以及部分功能层，以暴露导电填充物和沟道层；
步骤S150，在剩余衬底的远离叠层结构的一侧上形成与所暴露的导电填充物和沟道层接触的导电层。
下面将详细说明上述制备方法1000的各个步骤的具体工艺。为了便于理解，在下文中以3D NAND存储器的结构作为示例进行描述，然而本申请不限于此。本领域技术人员可以理解的是，本申请也可应用于具有类似结构的其它三维存储器中。
图2至图11是根据本申请实施方式的三维存储器的制备方法1000所获得结构的剖面示意图。应理解的是，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行。下面结合图2至图11进一步详细描述上述的步骤S110至步骤S150。
步骤S110：在衬底上形成叠层结构。
在步骤S110中，如图2所示，衬底110可为复合衬底。具体地，可采用诸如化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)或其任何组合的薄膜沉积工艺在基底111上依次形成第一氧化物层112、第一多晶硅层113、第二氧化物层114、第二多晶硅层115，以形成衬底110。可以理解的是，以上结构仅是示例性的，本发明的衬底不限于此，可通过在基底上沉积其他不同层来实现衬底。
可选地，基底111可包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。第一氧化物层112和第二氧化物层114的材料可为氧化硅，第一多晶硅层113和第二多晶硅层115的材料可为多晶硅，但不限于此。
在形成衬底110之后，可在衬底110的一侧上形成叠层结构120。叠层结构120包括交叠叠置的多个栅极介质层121和栅极牺牲层122。叠层结构120的形成方法可包括诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺。在叠层结构120中，多个栅极介质层121的厚度可相同也可不相同，多个栅极牺牲层122的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在叠层结构120的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，叠层结构120堆叠的层数可为8层、32层、64层、128层等，本申请对此不做具体限制。栅极介质层121和栅极牺牲层122可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。根据一个示例性实施方式，栅极介质层121的材质可以为二氧化硅，二氧化硅还可以掺杂有磷、硼、氟、碳等杂质，但不限于此。根据一个示例性实施方式，栅极牺牲层122的材质可以为氮化硅，但不限于此。
上文中对单个叠层结构120的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，可采用双堆叠技术或多堆叠技术，通过在叠层结构的厚度的方向上依次堆叠的N个(N≥2)子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
在一些实施方式中，叠层结构120边缘可形成台阶状结构。该台阶状结构可通过向叠层结构120的多个栅极介质层121和多个栅极牺牲层122执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。经过上述工艺处理后，衬底110上由叠层结构120形成的台阶状结构对应的区域可被称为台阶区，其可为用于提供字线(栅极层)的电连接区。
步骤S120：形成贯穿叠层结构并延伸至衬底中的沟道结构和栅线缝隙，并经由栅 线缝隙在叠层结构内形成栅极层，沟道结构包括功能层和沟道层。
在步骤S120中，如图3所示，在叠层结构120中形成沟道孔310，沟道孔310沿叠层结构120的厚度方向贯穿叠层结构120并延伸至衬底110中。沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构120并延伸至衬底110的圆柱形或柱形形状。
沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁上形成功能层320和沟道层330。具体地，功能层320可包括在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧穿层(未示出)。电荷捕获层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。在本申请的实施方式中，功能层320包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。沟道层330可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在功能层320的表面来形成。沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，沟道层330可包括硅，例如，非晶硅、多晶硅或单晶硅。与沟道孔310类似，功能层320、沟道层330也延伸穿过叠层结构120并进入衬底110中。
如图4所示，在叠层结构120中还可形成与沟道结构300具有间距的栅线缝隙410，栅线缝隙410沿叠层结构120的厚度方向贯穿叠层结构120并延伸至衬底110中。栅线缝隙410可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。根据一个示例性实施方式，可采用例如各向异性刻蚀(例如，诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等的干法刻蚀)工艺形成栅线缝隙410，并通过控制刻蚀时间，使该刻蚀在贯穿叠层结构120后，在衬底110中停止。
可将栅线缝隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构120中的全部栅极牺牲层122以形成牺牲间隙。具体地，可采用例如各向同性刻蚀去除叠层结构120中的栅极牺牲层122，其中，各向同性刻蚀可采用选择性的湿法刻蚀或气相刻蚀。当使用湿法刻蚀时，需使用刻蚀溶液作为刻蚀剂，并将存储器结构浸没在刻蚀溶液中。当使用气相刻蚀时，需使用刻蚀气体作为刻蚀剂，并将存储器结构暴露于刻蚀气体中。在进行刻蚀的过程中，刻蚀剂充满栅线缝隙410，并逐渐向叠层结构120内部刻蚀栅极牺牲层122。为了确保在该步骤中去除栅极牺牲层122的同时栅极介质层121不会被去除，制备栅极牺牲层122和栅极介质层121的材料应当具有较高的刻蚀选择比。由于刻蚀剂的选择性，该刻蚀去除叠层结构120中的栅极牺牲层122并保留栅极介质层121。经由栅线缝隙410在栅线缝隙410的内壁上以及牺牲间隙的内壁上形成介质层130。其中，介质层130可包括但不限于高介电常数材料氧化铝(Al2O3)。形成氧化铝(Al2O3)的铝源可为三甲基铝(TMA)、氯化铝(AlCl3)等，氧源可为水(H2O)、臭氧(O3)等。在沉积有介质层130的牺牲间隙中形成栅极层140。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层140。栅极层140可选用导电材料，例如，钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。栅极层140可作为字线横向(垂直于叠层结构120的厚度方向)地延伸。为了后续制备工艺的进行，在形成栅极层140之后，将介质层130位于栅线缝隙410底部的部分进行刻蚀处理，以暴露衬底110。
步骤S130：在栅线缝隙的内壁上形成沉积层并在栅线缝隙中设置导电填充物。
在步骤S130中，可通过填充栅线缝隙410形成栅线缝隙结构400。例如，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅线缝隙410中填充沉积层。
在该步骤中，可在栅线缝隙410的内壁上形成第一沉积层411，第一沉积层411包括依次形成的第一子沉积层421和第二子沉积层422，如图5所示。第一子沉积层421可在较低温度下(例如，约50℃)通过诸如原子层沉积(ALD)的工艺形成，以防止栅极层140氧化。在第一子沉积层421上形成第二子沉积层422。第二子沉积层422可在较高温度下(例如，约550℃)形成。第一子沉积层421和第二子沉积层422可包括但不限于氧化硅(SiO2)。随后，可对栅线缝隙410进行侧壁刻蚀处理，以对第二子沉积层422的位于栅线缝隙410的侧壁上的部分进行塑形平坦化并去除第一沉积层411的位于栅线缝隙410的底部的部分，以暴露衬底110，如图6所示。继续在栅线缝隙410的内壁上形成第二沉积层412，如图7所示。第二沉积层412可在较高温度下(例如，约550℃)形成，并且可通过控制第二沉积层412的沉积时间来控制第二沉积层412的厚度。第二沉积层412的材料可与第一子沉积层421和第二子沉积层422的材料相同，可包括但不限于氧化硅(SiO2)。根据本申请的实施方式，当第二沉积层412与功能层320的氧化物-氮化物-氧化物(ONO)结构中的氧化物层的材料相同时，第二沉积层412的位于栅线缝隙410的底部的部分的厚度可与功能层320的氧化物-氮化物-氧化物(ONO)结构中的氧化物层的厚度之和基本相等。根据本申请的实施方式，当第二沉积层412与功能层320的氧化物-氮化物-氧化物(ONO)结构中的氧化物层的材料不同时，可根据后续刻蚀处理中的将使用的刻蚀剂对不同材料的不同刻蚀速度而对第二沉积层412的厚度以及功能层320的氧化物-氮化物-氧化物(ONO)结构中的氧化物层的厚度进行设置。
在形成第二沉积层412后，可选择导电填充物430对栅线缝隙410进行填充，例如，可选择多晶硅对栅线缝隙410进行填充，但不限于此。根据本申请的示例性实施方式，可根据晶圆所需的应力而调整导电填充物430的量，同时控制栅线缝隙410内壁上沉积层的厚度不要过薄，从而可防止字线-栅线缝隙之间存在漏电流，进而保证存储器的良率与可靠性。在形成导电填充物430之后，可对其进行回刻操作，对填充的导电填充物430进行平坦化，如图8所示。也可使用其他方式进行平坦化，例如，可利用化学机械研磨(CMP)使其平整化。
步骤S140：去除部分衬底，并且去除部分沉积层以及部分功能层，以在所述衬底的 远离所述叠层结构的一侧暴露导电填充物和沟道层。
在步骤S140中，可采用诸如CMP、干法/湿法刻蚀工艺去除衬底110的基底111。进一步地，可采用例如湿法刻蚀工艺去除第一氧化物层112，第一多晶硅层113可作为湿法刻蚀工艺去除第一氧化物层112的刻蚀停止层。
进一步地，可采用例如湿法刻蚀工艺去除衬底110的第一多晶硅层113，并通过选用预定的刻蚀剂使刻蚀停止于第二氧化物层114以及第二沉积层412和沟道结构300的功能层320，如图9所示。进一步地，可采用例如湿法刻蚀工艺去除衬底110的第二氧化物层114，并通过选用预定的刻蚀剂使刻蚀停止于第二多晶硅层115以及沟道结构300的沟道层330和栅线缝隙结构中所暴露的导电填充物430，从而暴露沟道结构300的部分沟道层330以及栅线缝隙410中的部分导电填充物430，如图10所示。根据本申请的实施方式，当第二沉积层412和沟道结构300的功能层320的ONO结构中的氧化物层321、323的材料相同时，由于第二沉积层412的位于栅线缝隙410的底部的部分的厚度可与功能层320的氧化物-氮化物-氧化物(ONO)结构中的氧化物层的厚度之和基本相等，因此，对第二沉积层412的位于栅线缝隙410的底部的部分以及对功能层320的氧化物-氮化物-氧化物(ONO)结构的刻蚀处理可同时停止。根据本申请的实施方式，当第二沉积层412和沟道结构300的功能层320的ONO结构中的氧化物层321、323的材料不同时，由于第二沉积层412的厚度以及功能层320的氧化物-氮化物-氧化物(ONO)结构中的氧化物层的厚度是根据该步骤中使用的刻蚀剂对不同材料的不同刻蚀速度而设置的，因此，也可使得对第二沉积层412的位于栅线缝隙410的底部的部分以及对功能层320的氧化物-氮化物-氧化物(ONO)结构的刻蚀处理同时停止。
经步骤S140工艺处理后的半导体结构不具有上文中所描述的衬底110中的基底111、第一氧化物层112、第一多晶硅层113以及第二氧化物层114，但仍保留第二多晶硅层115。第二多晶硅层115还可作为叠层结构120与后续工艺过程中形成的导电层的间隔层。并且通过控制第二多晶硅层115的厚度，可有效地控制叠层结构120中栅极层140(字线)与导电层之间的距离。
步骤S150：在剩余衬底的远离叠层结构的一侧上形成与所暴露的导电填充物和沟 道层接触的导电层。
在步骤S150中，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在第二多晶硅层115的远离叠层结构120的一侧上形成导电层170。导电层170的材料可例如包括P型或者N型掺杂的多晶硅，但不限于此。导电层170可覆盖沟道结构300的经步骤S140工艺处理后的暴露的沟道层330以及栅线缝隙结构400中的暴露的导电填充物430，如图11所示，但不限于此。
因此，经该步骤处理后，导电层170可与步骤S140处理后暴露的部分沟道层330以及导电填充物430直接接触，从而实现沟道结构300、导电填充物430与导电层170的电连接。
在通过本申请实施方式的制备三维存储器的方法而获得的三维存储器中，将第一存储块11选择为进行操作的存储块，并将第二存储块12选择为不进行操作的存储块，在将栅线缝隙410中的导电填充物430通过导电层170接地后，第二存储块12周围由于与第一存储块11之间的电感耦合效应而聚集的电荷会经由导电层170以及栅线缝隙结构400中的导电填充物430导出到存储器的外部，从而能够有效地降低第一存储块11与第二存储块12之间的电感耦合效应，进而减低由于电感耦合效应对第二存储块12状态产生的影响，保证了三维存储器的电学性能。
本申请还提供了一种三维存储器100。三维存储器100可采用上述实施方式中任一种制备方法获得，但不限于此。图12为根据本申请实施方式的三维存储器100的结构剖面示意图。如图12所示，三维存储器100可包括：衬底115、叠层结构120、沟道结构300、栅线缝隙结构400以及导电层170。
衬底115的材料可为多晶硅，但不限于此。叠层结构120位于衬底115的一侧上，其包括交叠叠置的多个栅极介质层121和栅极层140。根据一个示例性实施方式，栅极介质层121的材质可以为二氧化硅，二氧化硅还可以掺杂有磷、硼、氟、碳等杂质，但不限于此。根据一个示例性实施方式，栅极层140可选用导电材料，例如，钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合，但不限于此。在叠层结构120中，多个栅极介质层121的厚度可相同也可不相同，多个栅极层140的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。
导电层170位于衬底115的远离叠层结构120的一侧上。根据本申请的示例性实施方式，导电层170至少覆盖衬底115的一部分、沟道层330的远离叠层结构120的一部分以及栅线缝隙410中导电填充物430远离叠层结构120的一部分。导电层170的材料可例如包括P型或者N型掺杂的多晶硅，但不限于此。导电层170一方面可为处于其上方的器件结构例如叠层结构120提供支撑，另一方面可用于实现与其接触的器件结构例如沟道层330以及导电填充物430电连接。
沟道结构300贯穿叠层结构120并延伸至导电层170中，沟道结构300包括沟道层330和围绕沟道层330的功能层320。沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅，但不限于此。功能层320可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构，但不限于此。
栅线缝隙结构400贯穿叠层结构120并延伸至导电层170，栅线缝隙结构400包括导电填充物430和围绕导电填充物430的沉积层。导电填充物430的材料可以是多晶硅，但不限于此。沉积层可包括第一沉积层411和第二沉积层412，其中，第一沉积层411可包括第一子沉积层421和第二子沉积层422。第一子沉积层421可在较低温度下(例如，约50℃)通过诸如原子层沉积(ALD)的工艺形成，以防止栅极层140氧化。第二子沉积层422可在较高温度下(例如，约550℃)形成在第一子沉积层421上。第二沉积层412可在较高温度下(例如，约550℃)形成在第二沉积层412上。第一子沉积层421、第二子沉积层422和第二沉积层412的材料可以是相同的氧化物，并且其厚度根据不同的实际需要可被设置为不同的值。
在根据本申请实施方式提供的三维存储器100中，将第一存储块11选择为进行操作的存储块，并将第二存储块12选择为不进行操作的存储块，在将栅线缝隙410中的导电填充物430通过导电层170接地后，第二存储块12周围由于与第一存储块11之间的电感耦合效应而聚集的电荷会经由导电层170以及栅线缝隙结构400中的导电填充物430导出到存储器的外部，从而能够有效地降低第一存储块11与第二存储块12之间的电感耦合效应，进而减低由于电感耦合效应对第二存储块12状态产生的影响，保证了三维存储器的电学性能。
由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (15)

1.一种制造三维存储器的方法，其特征在于，包括：
在衬底上形成叠层结构；
形成贯穿所述叠层结构并延伸至所述衬底中的沟道结构和栅线缝隙，并经由所述栅线缝隙在所述叠层结构内形成栅极层，所述沟道结构包括功能层和沟道层；
在所述栅线缝隙的内壁上形成沉积层并在所述栅线缝隙中设置导电填充物；
去除部分所述衬底，并去除部分沉积层以及部分功能层，以在所述衬底的远离所述叠层结构的一侧暴露所述导电填充物和所述沟道层；以及
在剩余所述衬底的远离所述叠层结构的一侧上形成与所暴露的导电填充物和沟道层接触的导电层；
其中，在所述栅线缝隙的内壁上形成沉积层并在所述栅线缝隙中设置导电填充物后形成栅线缝隙结构，所述三维存储器至少包括由所述栅线缝隙结构隔开的第一存储块和第二存储块，并将所述第一存储块选择为施加操作电压的存储块，并将所述第二存储块选择为未施加操作电压的存储块。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在形成所述栅极层之前，在所述栅线缝隙的内壁上形成介质层；以及
在形成所述沉积层之前，去除所述介质层的位于所述栅线缝隙底部的部分。
3.根据权利要求1所述的方法，其特征在于，在所述栅线缝隙的内壁上形成所述沉积层包括：
在所述栅线缝隙的内壁上形成第一沉积层；
去除所述第一沉积层的位于所述栅线缝隙底部的部分，以暴露所述衬底；以及
在所述栅线缝隙的内壁上形成第二沉积层。
4.根据权利要求3所述的方法，其特征在于，去除部分所述衬底包括：
去除部分所述衬底，以暴露所述第二沉积层的底端和所述部分功能层。
5.根据权利要求4所述的方法，其特征在于，去除部分所述沉积层还包括：去除所述第二沉积层的位于所述栅线缝隙底部的部分，以暴露所述栅线缝隙中的导电填充物。
6.根据权利要求5所述的方法，其特征在于，去除部分所述功能层包括：在去除所述第二沉积层的同时去除所暴露的功能层，以暴露所述沟道层。
7.根据权利要求3所述的方法，其特征在于，在所述栅线缝隙的内壁上形成所述第一沉积层包括：在所述栅线缝隙的内壁上依次形成第一子沉积层和第二子沉积层。
8.根据权利要求1所述的方法，其特征在于，所述导电填充物包括多晶硅。
9.根据权利要求1所述的方法，其特征在于，所述导电层为多晶硅层。
10.一种三维存储器，其特征在于，包括：
衬底；
叠层结构，设置于所述衬底的一侧上；
导电层，设置于所述衬底的远离所述叠层结构的一侧上；
沟道结构，贯穿所述叠层结构，所述沟道结构包括沟道层和围绕所述沟道层的功能层；
栅线缝隙结构，贯穿所述叠层结构，所述栅线缝隙结构包括导电填充物和围绕所述导电填充物的沉积层；以及
其中，所述导电层与所述导电填充物和所述沟道层接触；
所述三维存储器至少包括由所述栅线缝隙结构隔开的第一存储块和第二存储块，并将所述第一存储块选择为施加操作电压的存储块，并将所述第二存储块选择为未施加操作电压的存储块。
11.根据权利要求10所述的三维存储器，其特征在于，所述导电填充物包括多晶硅。
12.根据权利要求10所述的三维存储器，其特征在于，所述导电层为多晶硅层。
13.根据权利要求10所述的三维存储器，其特征在于，所述沉积层包括第一沉积层和第二沉积层。
14.根据权利要求13所述的三维存储器，其特征在于，所述第一沉积层包括第一子沉积层和第二子沉积层。
15.根据权利要求13所述的三维存储器，其特征在于，所述第一沉积层和所述第二沉积层包括氧化物层。
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