CN112885836A - 垂直半导体装置及其制造方法 - Google Patents

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Abstract

垂直半导体装置及其制造方法。一种半导体装置包括：交替层叠物，其设置在下结构上方并且包括交替地层叠的多个栅电极和多个介电层；存储器层叠结构，其包括延伸以穿透交替层叠物的沟道层以及围绕沟道层的存储器层；源极接触层，其与垂直沟道层的下外壁接触并且设置在下结构和交替层叠物之间；源极接触插塞，其与存储器层叠结构间隔开并且延伸以穿透交替层叠物；以及密封间隔物，其被设置为密封栅电极并且设置在源极接触插塞和栅电极之间，该密封间隔物的抗蚀刻性不同于介电层的抗蚀刻性。

Description

垂直半导体装置及其制造方法
技术领域
本公开的实施方式涉及半导体装置，更具体地，涉及一种制造垂直半导体装置的方法。
背景技术
诸如半导体装置的电子装置的制造包括用于形成三维结构或高宽高比(aspectratio)结构的间隙填充工艺。例如，在制造垂直半导体装置时执行形成高宽高比结构的间隙填充工艺。
发明内容
本公开的实施方式涉及一种具有改进的可靠性的垂直半导体装置以及制造该垂直半导体装置的方法。
根据本公开的实施方式，一种半导体装置包括：交替层叠物，其设置在下结构上方并且包括交替地层叠的多个栅电极和多个介电层；存储器层叠结构，其包括延伸以穿透交替层叠物的沟道层以及围绕沟道层的存储器层；源极接触层，其与垂直沟道层的下外壁接触并且设置在下结构和交替层叠物之间；源极接触插塞，其与存储器层叠结构间隔开并且延伸以穿透交替层叠物；以及密封间隔物，其被设置为密封栅电极并且设置在源极接触插塞和栅电极之间，该密封间隔物的抗蚀刻性不同于介电层的抗蚀刻性。
根据本公开的另一实施方式，一种制造半导体装置的方法包括以下步骤：在下结构上方形成源极牺牲层；在源极牺牲层上方形成多个介电层和多个牺牲层交替地层叠的多层层叠物；形成包括沟道层和存储器层的存储器层叠结构，该存储器层叠结构延伸以穿透多层层叠物和源极牺牲层；形成与存储器层叠结构间隔开并延伸以穿透多层层叠物和源极牺牲层的垂直接触凹陷；通过经由垂直接触凹陷选择性地去除源极牺牲层和存储器层叠结构的存储器层的下部来暴露沟道层的下外壁；形成围绕沟道层的下外壁的源极接触层；利用栅电极替换多层层叠物的牺牲层以形成交替层叠物；在源极接触层和栅电极上方形成含碳间隔物以密封垂直接触凹陷的侧壁；以及在垂直接触凹陷中形成源极接触插塞。
根据本公开的另一实施方式，一种制造半导体装置的方法包括以下步骤：在下结构上方形成包括衬垫层(liner layer)和源极牺牲层的第一多层层叠物；在第一多层层叠物上方形成包括介电层和牺牲层的第二多层层叠物；形成延伸穿过第二多层层叠物和源极牺牲层的垂直接触凹陷；利用源极接触层替换源极牺牲层；在垂直接触凹陷的侧壁上形成含碳间隔物；利用导电层替换牺牲层；以及在垂直接触凹陷中形成源极接触插塞。
附图说明
图1是示出根据本公开的实施方式的垂直半导体装置的横截面图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是示出根据本公开的实施方式的垂直半导体装置的制造方法的横截面图。
图15是示出根据本公开的另一实施方式的垂直半导体装置的横截面图。
图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27和图28是示出根据本公开的另一实施方式的垂直半导体装置的制造方法的横截面图。
具体实施方式
下面将参照附图更详细地描述本公开的实施方式。然而，本公开的实施方式可按不同的形式实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达本公开的各种实施方式的范围。贯穿本公开，相似的标号贯穿本公开的各种附图和实施方式表示相似的部件。
附图未必按比例，在一些情况下，比例可能被夸大以便清楚地示出实施方式的特征。当第一层被称为在第二层“上”或在基板“上”时，其不仅指第一层直接形成在第二层或基板上的情况，而且指第三层存在于第一层与第二层或基板之间的情况。
图1是示出根据本公开的实施方式的垂直半导体装置100的横截面图。
参照图1，垂直半导体装置100可设置在下结构101上方，并且垂直半导体装置100可包括：交替层叠物120，其中介电层111和栅电极127交替地层叠；存储器层叠结构120P，其包括延伸以穿透交替层叠物120的沟道层118以及围绕沟道层118的层(或存储器层)115、116和117的层叠物；源极接触层124，其设置在下结构101和交替层叠物120之间，同时接触沟道层118的底部的外壁；源极接触插塞132，其与存储器层叠结构120P间隔开并延伸穿过交替层叠物120；以及密封间隔物128，其具有与介电层111不同的抗蚀刻性，同时密封源极接触插塞132的外壁。密封间隔物128可密封栅电极127并设置在源极接触插塞132与栅电极127之间，并且可具有与介电层111不同的抗蚀刻性。源极接触插塞132的外壁可由密封间隔物128围绕，并且密封间隔物128可垂直延伸以覆盖栅电极127、介电层111和源极接触层124。
下结构101可包括适合于半导体处理的材料。下结构101可包括基板，并且基板可包括半导体基板。例如，下结构101可以是硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板、其组合或其多层。下结构101可包括其它半导体材料，例如锗。下结构101可包括诸如化合物半导体基板的III/V族半导体基板，例如GaAs。下结构101可包括绝缘体上硅(SOI)基板。尽管未示出，根据本公开的另一实施方式，下结构101可包括基板、形成在基板上方的至少一个控制电路以及多层金属线。
多层层叠结构可形成在下结构101上方。多层层叠结构可包括源极水平层叠物110以及源极水平层叠物110上方的交替层叠物120。源极水平层叠物110的高度可低于交替层叠物120的高度。
源极水平层叠物110可包括下源极层102、源极接触层124和上源极层106。源极接触层124可形成在下源极层102上方，上源极层106可形成在源极接触层124上方。源极接触层124可设置在下源极层102和上源极层106之间。下源极层102、上源极层106和源极接触层124可包括半导体材料。下源极层102、上源极层106和源极接触层124可包括多晶硅。源极接触层124可包括掺杂有磷(P)的多晶硅。源极接触层124可包括含碳的多晶硅。源极接触层124可包括磷掺杂多晶硅(SiP)和碳掺杂多晶硅(SiC)的层叠物。下源极层102和上源极层106可包括未掺杂多晶硅或掺杂多晶硅。
交替层叠物120可被称为存储器单元层叠物或存储器单元串。交替层叠物120可具有多个介电层111和多个栅电极127交替地层叠的结构。介电层111当中的顶介电层113可比低于顶介电层113的水平处的介电层111厚。介电层111可包括氧化硅。栅电极127可包括低电阻材料。栅电极127可包括基于金属的材料。栅电极127可包括金属、金属硅化物、金属氮化物或其组合。例如，金属可包括镍、钴、铂、钛、钽或钨。金属硅化物可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅电极127可包括氮化钛和钨的层叠物。栅电极127的端部可具有从介电层111的端部水平凹陷的形状。
存储器层叠结构120P可垂直延伸以穿透交替层叠物120。存储器层叠结构120P可具有柱形状。存储器层叠结构120P可包括阻挡层115、电荷俘获层116、隧道介电层117、沟道层118和芯介电层119。存储器层叠结构120P可包括ONOP结构。ONOP结构可包括氧化物、氮化物、氧化物和多晶硅层的层叠物。阻挡层115和隧道介电层117可包括氧化物，电荷俘获层116可包括氮化物，沟道层118可包括多晶硅。根据本公开的实施方式，阻挡层115可包括高介电材料，并且高介电材料可包括氧化铝或氧化铪。沟道层118可具有包括内部空间的圆柱形状。隧道介电层117可形成在沟道层118的外壁上，电荷俘获层116可形成在隧道介电层117的外壁上。阻挡层115可形成在电荷俘获层116的外壁上。沟道层118的内部空间可基本上由芯介电层119完全填充。芯介电层119可包括氧化硅或氮化硅。阻挡层115、电荷俘获层116和隧道介电层117的层叠物可被称为存储器层115/116/117，其可以是围绕沟道层118的外壁的环形状。
源极接触层124可选择性地水平穿透存储器层叠结构120P的存储器层115/116/117的底部以接触沟道层118的下外壁。源极接触层124可具有围绕沟道层118的下外壁的形状。
源极接触插塞132可包括含硅材料(或含硅材料图案)129和含金属材料(或含金属材料图案)131的层叠物，并且还可在含硅材料129和含金属材料131之间包括屏障材料(或屏障材料层)130。含硅材料129可包括多晶硅，含金属材料131可包括钨。屏障材料130可包括氮化钛。根据本公开的另一实施方式，源极接触插塞132可仅由钨形成。源极接触插塞132的下部可联接到源极水平层叠物110的下源极层102。
密封间隔物128可形成在源极接触插塞132和栅电极127之间。密封间隔物128可延伸以形成在介电层111和113与源极接触插塞132之间。例如，密封间隔物128可沿着交替层叠物120的栅电极127和介电层111和113层叠的垂直方向延伸，使得密封间隔物128可设置在源极接触插塞132与介电层111和113之间。密封间隔物128可在交替层叠物120的层叠方向上连续。密封间隔物128可包括一个或更多个突起128P，并且突起128P可分别联接到栅电极127的端部(例如，图10中的端部127R)。密封间隔物128的突起128P可在与交替层叠物120的层叠方向垂直的水平方向上延伸。密封间隔物128的突起128P可密封栅电极127的凹陷端部。密封间隔物128可密封介电层111和113的侧面。密封间隔物128可密封源极接触层124的侧面。密封间隔物128可密封上源极层106的侧面，并且可不密封下源极层102的表面的一部分。密封间隔物128可基本上完全围绕源极接触插塞132的外壁。
密封间隔物128可包括基于氧化硅的材料。密封间隔物128可包括低介电材料。低介电材料可具有低于氮化硅的介电常数。密封间隔物128可具有低于大约7的介电常数。密封间隔物128可比介电层111和113以及栅电极127薄。在图1所示的实施方式中，密封间隔物128在水平方向上的厚度可小于介电层111和113以及栅电极127中的每一个在垂直方向上的厚度。例如，密封间隔物128的突起128P在水平方向上的厚度可小于介电层111和113以及栅电极127中的每一个在垂直方向上的厚度。密封间隔物128可以是与介电层111和113不同材料的层。密封间隔物128可以是与栅电极127不同材料的层。密封间隔物128可包括具有高抗湿法蚀刻性的材料。密封间隔物128的抗湿法蚀刻性可得自碳。密封间隔物128可包括含碳材料，介电层111和113可以是无碳材料。介电层111和113可由无碳氧化硅形成，密封间隔物128可由含碳氧化硅形成。例如，介电层111和113可由SiO2形成，密封间隔物128可由SiCO形成。SiCO可比SiO2更抗蚀刻。SiCO的碳含量可小于硅含量和氧含量。例如，SiCO可具有硅(Si)34at％、氧40at％和碳17at％的组成比。SiCO可具有低于氮化硅(Si3N4)的介电常数。
密封间隔物128可形成为具有大约
Figure BDA0002525679720000051
至
Figure BDA0002525679720000052
的厚度。例如，密封间隔物128的突起128P可相对于图1的取向在水平方向上具有
Figure BDA0002525679720000053
至
Figure BDA0002525679720000054
范围内的厚度。SiCO的高抗湿法蚀刻性可减小密封间隔物128的厚度。具体地，SiCO的高抗湿法蚀刻性可防止在执行一个或更多个清洁工艺时密封间隔物128被显著蚀刻。因此，即使当密封间隔物128形成为具有相对小的厚度并且对密封间隔物128执行一个或更多个清洁工艺时，密封间隔物128的厚度也可保持足够厚，以基本上防止生长坏块(GBB)缺陷。结果，用于分离单元块的源极接触插塞132的尺寸可减小，这最终减小了芯片尺寸。另外，即使当形成有源极接触插塞132的垂直接触凹陷具有相对小的尺寸(例如，图1的水平方向上的宽度)时，由于密封间隔物128可形成为具有相对小的厚度，所以垂直接触凹陷可由源极接触插塞132没有空隙地填充。
根据本公开的另一实施方式，密封间隔物128可包括SiCN、SiBCN、SiBN或其组合。密封间隔物128的抗湿法蚀刻性可由碳、氮、硼或其组合获得。
根据本公开的另一实施方式，密封间隔物128可包括一个或更多个无碳氧化硅层和一个或更多个含碳氧化硅层的层叠物。例如，在薄薄地沉积无碳氧化硅层(例如，SiO2层)之后，可在无碳氧化硅层上方沉积含碳氧化硅层(例如，SiCO层)。结果，含碳氧化硅层可与源极接触插塞132直接接触。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是示出根据本公开的实施方式的垂直半导体装置的制造方法的横截面图。例如，图2至图14示出图1的垂直半导体装置100的制造方法。
参照图2，可在下结构101上方形成第一多层层叠物110S。可在第一多层层叠物110S上方形成第二多层层叠物120M。
第一多层层叠物110S可以是包括下源极层102、第一衬垫层103、源极牺牲层104、第二衬垫层105和上源极层106的层叠物。根据图2所示的实施方式，第一多层层叠物110S可具有形成在下源极层103和上源极层106之间的源极牺牲层104、形成在源极牺牲层104和下源极层102之间的第一衬垫层103以及形成在源极牺牲层104和上源极层106之间的第二衬垫层105。下源极层102、上源极层106和源极牺牲层104可包括相同的材料，第一衬垫层103和第二衬垫层105可包括与下源极层102、上源极层106和源极牺牲层104的材料不同的材料。
下源极层102和上源极层106可相对于第一衬垫层103和第二衬垫层105具有蚀刻选择性。下源极层102、上源极层106和源极牺牲层104可包括半导体材料，第一衬垫层103和第二衬垫层105可包括介电材料。下源极层102、上源极层106和源极牺牲层104可包括多晶硅，第一衬垫层103和第二衬垫层105可包括氧化硅。第一衬垫层103和第二衬垫层105可比下源极层102、上源极层106和源极牺牲层104薄。例如，下源极层102和上源极层106可在图2的垂直方向上各自具有大约150nm的厚度，第一衬垫层103和第二衬垫层105可在垂直方向上各自具有大约8nm的厚度。源极牺牲层104的厚度可与下源极层102和上源极层106相同或者更薄。
在源极牺牲层104被去除的同时，第一衬垫层103和第二衬垫层105可保护下源极层102和上源极层106。
第一衬垫层103和第二衬垫层105可包括基于氧化硅的材料。第一衬垫层103和第二衬垫层105中的一者或二者可包括SiO2、SiCO或其组合。
第二多层层叠物120M可比第一多层层叠物110S厚。第二多层层叠物120M可包括介电层111和牺牲层112。第二多层层叠物120M可包括介电层111和牺牲层112的交替层叠物。介电层111和牺牲层112可交替地层叠多次。介电层111和牺牲层112可包括不同的材料。介电层111可相对于牺牲层112具有蚀刻选择性。介电层111可包括氧化硅，牺牲层112可包括氮化硅。介电层111和牺牲层112可具有基本上相同的厚度。介电层111和牺牲层112可比第一衬垫层103和第二衬垫层105厚，并且介电层111和牺牲层112可比下源极层102和上源极层106薄。
介电层111和牺牲层112可使用化学气相沉积(CVD)或原子层沉积(ALD)来形成。形成在第二多层层叠物120M的顶部的最上介电层(或顶介电层)113可能被后续工艺侵袭和损坏。因此，顶介电层113可形成为比顶介电层113下方的其它介电层111厚。顶介电层113可用作蚀刻屏障。
第一衬垫层103和第二衬垫层105可比介电层111和113、下源极层102、上源极层106和源极牺牲层104薄。第一衬垫层103和第二衬垫层105可包括与介电层111和113不同的材料。第一衬垫层103和第二衬垫层105可包括具有高抗湿法蚀刻性的材料。第一衬垫层103和第二衬垫层105的抗湿法蚀刻性可得自碳。第一衬垫层103和第二衬垫层105可包括含碳材料，介电层111和113可包括无碳材料。介电层111和113可包括无碳氧化硅，第一衬垫层103和第二衬垫层105可包括含碳氧化硅。例如，介电层111和113可以是SiO2，第一衬垫层103和第二衬垫层105可以是SiCO。SiCO可比SiO2更抗蚀刻。SiCO的碳含量可小于硅含量和氧含量。例如，SiCO可具有硅(Si)34at％、氧40at％和碳17at％的组成比。
第一衬垫层103和第二衬垫层105可形成为具有大约
Figure BDA0002525679720000071
至
Figure BDA0002525679720000072
的厚度。例如，第一衬垫层103和第二衬垫层105中的每一个可相对于图2的取向在垂直方向上具有
Figure BDA0002525679720000073
至
Figure BDA0002525679720000074
范围内的厚度。SiCO的高抗湿法蚀刻性可减小第一衬垫层103和第二衬垫层105的厚度。例如，SiCO的高抗湿法蚀刻性可防止在湿法蚀刻工艺中去除源极牺牲层104的同时第一衬垫层103和第二衬垫层105被显著蚀刻。因此，即使当第一衬垫层103和第二衬垫层105中的每一个形成为具有相对小的厚度时，在湿法蚀刻工艺中去除源极牺牲层104的同时，第一衬垫层103和第二衬垫层105可分别保护下源极层102和上源极层106。结果，包括第一衬垫层103和第二衬垫层105的第一多层层叠物110S的高度可减小。
根据本公开的另一实施方式，除了碳之外，第一衬垫层103和第二衬垫层105还可包括氮、硼或其组合。
根据本公开的另一实施方式，第一衬垫层103和第二衬垫层105可包括一个或更多个无碳氧化硅层和一个或更多个含碳氧化硅层的层叠物。例如，在薄薄地沉积无碳氧化硅层之后，可在无碳氧化硅层上方沉积含碳氧化硅层。
根据本公开的另一实施方式，第一衬垫层103可由SiO2形成，第二衬垫层105可由SiCO形成。
根据本公开的另一实施方式，第二衬垫层105和上源极层106的层叠物可由一层SiCO代替。
如上所述，当第一衬垫层103和第二衬垫层105中的一者或二者由SiCO形成并且当第二衬垫层105和上源极层106的层叠物由一层SiCO代替时，不仅不会因湿法蚀刻化学品而导致显著厚度损失，而且在执行形成水平接触凹陷的后续工艺和扩大水平接触凹陷的工艺(即，用于去除阻挡层、电荷俘获层和隧道介电层的干法蚀刻工艺和湿法蚀刻工艺)的同时，由于SiCO的厚度损失小，与源极接触插塞的击穿电压(BV)特性可改进。
参照图3，可形成垂直开口114。可通过依次蚀刻第二多层层叠物120M和部分地蚀刻第一多层层叠物110S来形成垂直开口114。
垂直开口114可基本上垂直于下结构101的表面(例如，顶表面)形成。垂直开口114可被成形为穿透第二多层层叠物120M并部分地穿透第一多层层叠物110S。尽管未示出，从平面图的角度，可按孔阵列结构形成多个垂直开口114。当形成垂直开口114时，下结构101的表面可不暴露。例如，下源极层102的一部分可保留在垂直开口114的底表面下方。垂直开口114可被称为垂直凹陷、通孔、垂直孔或沟道孔。
参照图4，可在垂直开口114中形成存储器层叠结构120P。存储器层叠结构120P可具有填充垂直开口114的柱形状。
存储器层叠结构120P可包括阻挡层115、电荷俘获层116、隧道介电层117和沟道层118。存储器层叠结构120P可包括ONOP结构。ONOP结构可包括氧化物层、氮化物层、氧化物层和多晶硅层的层叠物。阻挡层115和隧道介电层117可包括氧化物，电荷俘获层116可包括氮化物，沟道层118可包括多晶硅层。根据本公开的实施方式，阻挡层115可包括高介电材料，并且高介电材料可包括氧化铝或氧化铪。
沟道层118可以是具有内部空间的圆柱形状。隧道介电层117可形成在沟道层118的外壁上，并且电荷俘获层116可形成在隧道介电层117的外壁上。阻挡层115可形成在电荷俘获层116的外壁上。
存储器层叠结构120P还可包括芯介电层119。沟道层118的内部空间可基本上由芯介电层119完全填充。芯介电层119可包括氧化硅或氮化硅。尽管未示出，可在芯介电层119凹陷之后进一步形成联接到沟道层118的上端部的导电焊盘。
阻挡层115、电荷俘获层116和隧道介电层117的层叠物可被称为存储器层，并且电荷俘获层116可被称为存储器材料层。
参照图5，可形成垂直接触凹陷121。垂直接触凹陷121可形成为与存储器层叠结构120P间隔开。垂直接触凹陷121可通过蚀刻第二多层层叠物120M来形成，并且垂直接触凹陷121可向下延伸到第一多层层叠物110S的一部分。垂直接触凹陷121的底部可穿透上源极层106和第二衬垫层105。用于形成垂直接触凹陷121的蚀刻工艺可在源极牺牲层104的上表面上停止。根据本公开的另一实施方式，在形成垂直接触凹陷121的同时，源极牺牲层104的顶表面可部分地凹陷。垂直接触凹陷121可被称为狭缝或沟槽。从俯视图的角度，垂直接触凹陷121可具有在一个方向上延伸的线形状。垂直接触凹陷121可具有垂直于下结构101的表面的高宽高比。
参照图6，可在垂直接触凹陷121的侧壁上形成牺牲密封层122。牺牲密封层122可作为间隔物形成在垂直接触凹陷121的侧壁上。可通过适形地形成牺牲密封材料层，然后对牺牲密封材料层执行切割工艺来形成牺牲密封层122。
用于形成牺牲密封层122的牺牲密封材料层可包括氧化物、氮化物或其组合。例如，用于牺牲密封层122的牺牲密封材料层可包括第一密封层、第二密封层和第三密封层。第一密封层和第三密封层可包括相同的材料，并且第二密封层可包括与第一密封层和第三密封层的材料不同的材料。第二密封层可相对于第一密封层和第三密封层具有蚀刻选择性。第一密封层和第三密封层可包括氧化物，第二密封层可包括氮化物。因此，牺牲密封层122可包括NON结构。NON结构可指氮化物、氧化物和氮化物的层叠物。牺牲密封材料层可覆盖垂直接触凹陷121的底表面和侧壁。
牺牲密封材料层可被切割，结果，可形成牺牲密封层122。牺牲密封材料层的切割工艺可包括蚀刻工艺，并且源极牺牲层104的表面(例如，顶表面)可通过切割工艺暴露。在切割工艺之后，牺牲密封材料层可作为间隔物型牺牲密封层122保留在垂直接触凹陷121的侧壁上。牺牲密封材料层的切割工艺可包括回蚀工艺。
随后，可通过垂直接触凹陷121选择性地去除源极牺牲层104。结果，可形成水平接触凹陷123。垂直接触凹陷121和水平接触凹陷123可彼此联接。可通过经由浸出工艺去除源极牺牲层104而在第一衬垫层103和第二衬垫层105之间形成水平接触凹陷123。水平接触凹陷123可平行于下结构101的表面。当源极牺牲层104被去除时，第一衬垫层103和第二衬垫层105可相对于源极牺牲层104具有蚀刻选择性，因此保留而不会被显著蚀刻。水平接触凹陷123可形成在第一多层层叠物110S中。当源极牺牲层104被去除时，下源极层102和上源极层106可不被去除。可应用湿法蚀刻工艺以去除源极牺牲层104。由于源极牺牲层104包括多晶硅层，所以湿法蚀刻工艺可包括能够蚀刻多晶硅层的化学品。
水平接触凹陷123的一部分可暴露存储器层叠结构120P的下侧壁。存储器层叠结构120P的外壁可以是阻挡层115，并且存储器层叠结构120P的阻挡层115可通过水平接触凹陷123暴露。由于阻挡层115包括氧化物，所以存储器层叠结构120P的阻挡层115可相对于源极牺牲层104具有蚀刻选择性，并且在源极牺牲层104被去除的同时不会被蚀刻。从俯视图的角度，水平接触凹陷123可具有围绕存储器层叠结构120P的下侧壁的环形状。水平接触凹陷123可被称为源极水平气隙。
随后，可去除第一衬垫层103和第二衬垫层105。结果，相对于图6的取向，在垂直方向上，水平接触凹陷123的高度可增加。具有扩展的高度的水平接触凹陷123可直接接触下源极层102和上源极层106。
在第一衬垫层103和第二衬垫层105被去除的同时，存储器层叠结构120P的阻挡层115可被去除。因此，存储器层叠结构120P的电荷俘获层116可暴露。可应用湿法蚀刻工艺以去除第一衬垫层103和第二衬垫层105。湿法蚀刻工艺可包括可选择性地去除氧化硅的化学品。
随后，可通过垂直接触凹陷121和水平接触凹陷123去除存储器层叠结构120P的电荷俘获层116。可通过湿法蚀刻工艺来去除电荷俘获层116。当电荷俘获层116包括氮化物时，湿法蚀刻工艺可包括能够蚀刻氮化物的化学品。
通过去除电荷俘获层116，水平接触凹陷123的水平长度可增加。
随后，可通过垂直接触凹陷121和水平接触凹陷123去除存储器层叠结构120P的隧道介电层117。可通过湿法蚀刻工艺来去除隧道介电层117。当隧道介电层117包括氧化物时，湿法蚀刻工艺可包括能够蚀刻氧化物的化学品。
通过去除隧道介电层117，水平接触凹陷123的水平长度可增加。
如上所述，当执行去除源极牺牲层104的工艺、去除第一衬垫层103和第二衬垫层105的工艺、去除阻挡层115的工艺、去除电荷俘获层116的工艺、去除隧道介电层117的工艺时，牺牲密封层122可用作保护介电层111和113以及牺牲层112的蚀刻屏障。
存储器层叠结构120P的沟道层118的下外壁可通过扩大水平接触凹陷123的工艺而暴露。例如，环形气隙可暴露沟道层118的下外壁。环形气隙可指阻挡层115、电荷俘获层116和隧道介电层117被去除的部分。
形成有一个或更多个水平接触凹陷123的第一多层层叠物可由110S’表示。
通过图2至图6所示的一系列工艺，可形成穿透第一多层层叠物110S’和第二多层层叠物120M的接触开口。该接触开口可包括垂直接触凹陷121和水平接触凹陷123。水平接触凹陷123可从垂直接触凹陷121延伸。垂直接触凹陷121可在垂直于下结构101的表面(例如，顶表面)的方向(例如，垂直方向)上延伸，并且水平接触凹陷123可在平行于下结构101的表面的方向(例如，水平方向)上延伸。水平接触凹陷123可具有平行于下结构101的表面的高宽高比。例如，水平接触凹陷123可具有相对高的水平方向上的宽度与垂直方向上的高度之比。垂直接触凹陷121可具有垂直于下结构101的高宽高比。例如，垂直接触凹陷121可具有相对高的垂直方向上的高度与水平方向上的宽度之比。
参照图7，可形成源极接触材料124A以填充接触开口(例如，垂直接触凹陷121和水平接触凹陷123)。源极接触材料124A可包括导电材料。源极接触材料124A可包括多晶硅。源极接触材料124A可包括掺杂有磷(P)的多晶硅。源极接触材料124A可包括含碳的多晶硅。源极接触材料124A可包括磷掺杂多晶硅(SiP)和碳掺杂多晶硅(SiC)的层叠物。
随后，可选择性地去除源极接触材料124A。选择性地去除源极接触材料124A的工艺可包括凹陷工艺，并且该凹陷工艺可包括湿法蚀刻工艺。可通过对源极接触材料124A执行湿法蚀刻工艺而在水平接触凹陷123中形成源极接触层124。源极接触层124可填充水平接触凹陷123。例如，可使用牺牲密封层122的侧壁来蚀刻源极接触材料124A以使源极接触层124与牺牲密封层122的侧壁自对准。结果，垂直接触凹陷121的底表面可直接接触下源极层102。源极接触层124可保留在水平接触凹陷123中，并且源极接触层124可不保留在垂直接触凹陷121中。
尽管未示出，源极接触层124可随后暴露于氧化工艺。氧化工艺可包括干法氧化工艺或湿法氧化工艺。源极接触层124的边缘可通过氧化工艺而被氧化。结果，可在源极接触层124的边缘(即，通过垂直接触凹陷121的底部暴露的部分)形成屏障氧化物(未示出)。屏障氧化物可包括氧化硅。屏障氧化物可保护源极接触层124免于在后续工艺期间受到侵袭。
形成有源极接触层124的第一多层层叠物110S’可被简称为源极水平层叠物110。源极水平层叠物110可设置在第二多层层叠物120M下方，并且源极接触层124可直接联接到存储器层叠结构120P的沟道层118。
如上所述，通过利用源极接触层124替换源极牺牲层104的一系列工艺形成的源极水平层叠物110可具有嵌入有源极接触层124的结构。
参照图8至图10，可利用栅电极127替换牺牲层112。
如图8所示，可选择性地去除第二多层层叠物120M的牺牲层112。结果，可在介电层111之间形成水平栅极凹陷125。由于牺牲层112包括氮化物，所以可通过包括磷酸(H3PO4)的化学品来去除牺牲层112。在牺牲层112被去除的同时，牺牲密封层122也可同时被去除。根据本公开的另一实施方式，可在去除牺牲层112之后去除牺牲密封层122。
在牺牲层112被去除的同时，源极接触层124可由屏障氧化物充分保护。屏障氧化物可用作保护源极接触层124免受侵袭的保护层。
水平栅极凹陷125可从垂直接触凹陷121连续。存储器层叠结构120P的阻挡层115的部分可通过水平栅极凹陷125暴露。
在图7中的第二多层层叠物120M中形成水平栅极凹陷125之后，可形成第一中间多层层叠物120’。第一中间多层层叠物120’可具有介电层111和水平栅极凹陷125交替的结构。还可在顶介电层113与邻近介电层111之间形成水平栅极凹陷125。
参照图9和图10，栅电极127可分别填充水平栅极凹陷125。可通过形成栅极材料层126以填充水平栅极凹陷125来形成栅电极127(参见图9)。在形成栅极材料层126之后，可形成第二中间多层层叠物120”。第二中间多层层叠物120”可具有介电层111和栅极材料层126交替的结构。栅极材料层126可覆盖垂直接触凹陷121的侧壁。
随后，如图10所示，可通过对栅极材料层126执行回蚀工艺来形成栅电极127。栅电极127可包括低电阻材料。栅电极127可包括基于金属的材料。栅电极127可包括金属、金属硅化物、金属氮化物或其组合。例如，金属可包括镍、钴、铂、钛、钽或钨。金属硅化物可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅电极127可包括氮化钛和钨的层叠物。
栅电极127的端部127R可具有从介电层111的端部水平凹陷的形状。栅电极127的端部127R可通过垂直接触凹陷121暴露。栅电极127可不接触上源极层106、下源极层102和源极接触层124。
在形成栅电极127之后，可形成交替层叠物120。交替层叠物120可具有介电层111和栅电极127交替地层叠的结构。存储器层叠结构120P可穿透交替层叠物120，并且垂直接触凹陷121可穿透交替层叠物120。
参照图11，可密封垂直接触凹陷121的表面。可通过密封层128S来密封垂直接触凹陷121的表面。密封层128S可包括一个或更多个突起128P，并且突起128P可密封栅电极127的端部127R。密封层128S可密封介电层111和113的侧表面。密封层128S可密封源极接触层124的侧表面。密封层128S可密封上源极层106的侧表面，并且可密封下源极层102的暴露表面。密封层128S可包括基于氧化硅的材料。密封层128S可包括低介电材料。该低介电材料可具有低于氮化硅的介电常数。密封层128S的材料可具有低于大约7的介电常数。
密封层128S可比介电层111和113以及栅电极127薄。密封层128S可以是与介电层111和113不同材料的层。密封层128S可以是与栅电极127不同材料的层。密封层128S可包括具有高抗湿法蚀刻性的材料。密封层128S的抗湿法蚀刻性可通过碳获得。密封层128S可由含碳材料形成，介电层111和113可由无碳材料形成。介电层111和113可由无碳氧化硅形成，密封层128S可由含碳氧化硅形成。例如，介电层111和113可由SiO2形成，密封层128S可由SiCO形成。SiCO可比SiO2更抗蚀刻。SiCO中的碳含量可小于硅含量和氧含量。例如，SiCO可具有硅(Si)34at％、氧40at％和碳17at％的组成比。SiCO可具有低于氮化硅(Si3N4)的介电常数。
密封层128S可形成为大约
Figure BDA0002525679720000141
至
Figure BDA0002525679720000142
的厚度。SiCO的高抗湿法蚀刻性可减小密封层128S的厚度。结果，用于分离单元块的垂直接触凹陷121的尺寸可减小，这可减小芯片尺寸。在比较例中，当密封层由SiO2形成时，考虑到后续工艺(例如，清洁工艺)中的损失，密封层应该形成为具有大约
Figure BDA0002525679720000143
或更大的厚度，并且厚SiO2可能阻碍垂直接触凹陷由源极接触插塞没有空隙地填充。为了改进源极接触插塞的间隙填充特性，比较例中的垂直接触凹陷应该形成为具有相对大的尺寸。相反，由于本公开的实施方式中的密封层128S的SiCO具有比SiO2更大的抗湿法蚀刻性，所以SiCO的密封层128S可形成为比比较例中的SiO2的密封层更薄。因此，即使垂直接触凹陷121的尺寸小，源极接触插塞也可没有空隙地填充垂直接触凹陷121。
根据本公开的另一实施方式，密封层128S可包括对后续工艺具有抗湿法蚀刻性的材料。密封层128S可包括SiCN、SiBCN、SiBN或其组合。密封层128S的抗湿法蚀刻性可得自碳、氮、硼或其组合。
根据本公开的另一实施方式，可在形成密封层128S之前形成种子层。种子层可形成薄氧化硅或氮化硅。通过形成种子层，密封层128S的适形性可改进。
根据本公开的另一实施方式，密封层128S可包括一个或更多个无碳氧化硅层和一个或更多个含碳氧化硅层的层叠物。例如，在薄薄地沉积无碳氧化硅层之后，可在无碳氧化硅层上方沉积含碳氧化硅层。无碳氧化硅可改进作为种子层的含碳氧化硅的适形性。
尽管未示出，密封层128S可密封顶介电层113的上表面。
参照图12，可选择性地去除密封层128S以暴露下源极层102的表面。结果，可在垂直接触凹陷121的侧壁上形成密封间隔物128。密封间隔物128的底部可基本上完全覆盖源极接触层124的侧面和上源极层106的侧面。密封间隔物128可包括一个或更多个突起128P，并且突起128P可密封栅电极127的端部127R。密封间隔物128可密封介电层111和113的侧面。
密封间隔物128可沿着介电层111和113以及栅电极127的层叠方向垂直地连续。从俯视图的角度，密封间隔物128可以是密封垂直接触凹陷121的侧壁的闭环形状。
由于密封层128S的厚度薄，所以在用于形成密封间隔物128的蚀刻工艺中垂直接触凹陷121的底表面的开放面积可增加。结果，可确保低电阻和工艺稳定性。
在形成密封间隔物128之后，可执行后清洁工艺。
参照图13和图14，可利用接触材料填充垂直接触凹陷121。例如，可在垂直接触凹陷121中形成源极接触插塞132。源极接触插塞132可填充垂直接触凹陷121。源极接触插塞132可包括含硅材料129和含金属材料131的层叠物，并且还可在含硅材料129和含金属材料131之间包括屏障材料130。含硅材料129可包括多晶硅，含金属材料131可包括钨。屏障材料130可包括氮化钛。根据本公开的另一实施方式，源极接触插塞132可仅由钨形成。
可通过沉积多晶硅以填充垂直接触凹陷121并对多晶硅执行回蚀工艺来形成含硅材料129。可在沉积多晶硅之前执行预清洁工艺，并且可在多晶硅的回蚀工艺之后执行后清洁工艺。含硅材料129可与密封间隔物128接触。
在形成含硅材料129之后，可适形地沉积屏障材料130。可在沉积屏障材料130之前执行预清洁工艺。在适形地沉积屏障材料130之后，可利用含金属材料131填充垂直接触凹陷121的其余部分。在依次沉积屏障材料130和含金属材料131之后，可执行使用化学机械抛光(CMP)的平坦化工艺。结果，屏障材料130和含金属材料131可仅保留在垂直接触凹陷121中。屏障材料130可与密封间隔物128直接接触，并且含金属材料131可不接触密封间隔物128。
尽管在形成密封间隔物128的工艺、形成含硅材料129的工艺和沉积屏障材料130的工艺期间执行多个清洁工艺，但密封间隔物128的厚度损失几乎不会发生。
如上所述，源极水平层叠物110和交替层叠物120可形成在下结构101上方。源极水平层叠物110可包括下源极层102、源极接触层124和上源极层106。交替层叠物120可通过交替地层叠介电层111和栅电极127来形成。存储器层叠结构120P可穿透交替层叠物120和源极水平层叠物110。存储器层叠结构120P的沟道层118的下外壁可直接接触源极接触层124。沟道层118、下源极层102、上源极层106和源极接触插塞132可通过源极接触层124电连接。
栅电极127和源极接触插塞132可通过密封间隔物128彼此电断开。栅电极127和源极接触插塞132可通过密封间隔物128物理断开。在栅电极127和源极接触插塞132之间可以重复地施加高电压，从而增加生长坏块(GBB)。GBB是随着操作次数增加，坏块的数量可能增加的现象。根据本公开的实施方式，密封间隔物128可包括含碳材料，从而防止GBB缺陷。换言之，由于密封间隔物128由具有高抗湿法蚀刻性的材料形成，所以在后续清洁工艺期间基本上不会发生密封间隔物128的厚度损失，因此可确保密封间隔物128具有足够厚以承受栅电极127和源极接触插塞132之间施加的高电压的厚度。
另外，由于根据本公开的实施方式，密封间隔物128由低介电材料形成，所以栅电极127和源极接触插塞132之间的寄生电容可相对小。
参照图2至图14，一种制造垂直半导体装置的方法可包括以下步骤：在下结构101上方形成包括牺牲源极层104的第一多层层叠物110S；在第一多层层叠物110S上方形成介电层111和牺牲层112交替地层叠的第二多层层叠物120M；形成存储器层叠结构120P，该存储器层叠结构120P包括延伸穿过第二多层层叠物120M和第一多层层叠物110S的沟道层118；形成垂直接触凹陷121以与存储器层叠结构120P间隔开并延伸穿过第二多层层叠物120M和第一多层层叠物110S；通过经由垂直接触凹陷121选择性地去除牺牲源极层104来形成水平接触凹陷123；扩大水平接触凹陷123以暴露沟道层118的下外壁；利用源极接触层124填充扩大的水平接触凹陷123；利用栅电极127替换牺牲层112；在源极接触层124和栅电极127上方形成密封垂直接触凹陷121的侧壁的密封间隔物128；以及在垂直接触凹陷121中形成源极接触插塞132。密封间隔物128可由含碳氧化硅形成。
图15是示出根据本公开的另一实施方式的垂直半导体装置200的横截面图。
参照图15，垂直半导体装置200可被定位在下结构101上方，并且垂直半导体装置200可包括：交替层叠物120，其中栅电极127和介电层111交替地层叠；存储器层叠结构120P，其包括延伸以穿透交替层叠物120的沟道层118以及围绕沟道层118的层(或存储器层)115、116和117的层叠物；源极接触层124，其设置在下结构101和交替层叠物120之间以接触沟道层118的下外壁；以及源极接触插塞132，其延伸穿过交替层叠物120以与存储器层叠结构120P间隔开；以及密封间隔物128，其具有与介电层111的抗蚀刻性不同的抗蚀刻性，同时密封源极接触插塞的外壁。密封间隔物128可密封栅电极127并且设置在源极接触插塞132和栅电极127之间，并且可具有与介电层111不同的抗蚀刻性。源极接触插塞132的外壁可由密封间隔物128围绕，其可垂直延伸以覆盖栅电极127、介电层111、含碳衬垫层105’和源极接触层124。
下结构101可包括适合于半导体处理的材料。下结构101可包括基板，并且该基板可包括半导体基板。例如，下结构101可包括硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板、其组合或其多层。下结构101可包括其它半导体材料，例如锗。下结构101可包括诸如化合物半导体基板的III/V族半导体基板，例如GaAs。下结构101可包括绝缘体上硅(SOI)基板。尽管未示出，根据本公开的另一实施方式，下结构101可包括基板、形成在基板上方的至少一个或更多个控制电路以及多层金属线。
多层层叠结构可设置在下结构101上方，并且包括源极水平层叠物110以及在源极水平层叠物110上方的交替层叠物120。源极水平层叠物110可具有低于交替层叠物120的高度。
源极水平层叠物110可包括下源极层102、源极接触层124和含碳衬垫层105’。源极接触层124可形成在下源极层102上方，含碳衬垫层105’可形成在源极接触层124上方。源极接触层124可设置在下源极层102和含碳衬垫层105’之间。下源极层102和源极接触层124可包括半导体材料。下源极层102和源极接触层124可包括多晶硅。源极接触层124可包括掺杂有磷(P)的多晶硅。源极接触层124可包括含碳多晶硅。源极接触层124可包括磷掺杂多晶硅(SiP)和碳掺杂多晶硅(SiC)的层叠物。下源极层102可包括未掺杂多晶硅或掺杂多晶硅。
含碳衬垫层105’可包括基于氧化硅的材料。含碳衬垫层105’可至少包括SiCO。
含碳衬垫层105’可以是与介电层111和113不同材料的层。含碳衬垫层105’可包括具有高抗湿法蚀刻性的材料。含碳衬垫层105’的抗湿法蚀刻性可得自碳。含碳衬垫层105’可以是含碳材料，介电层111和113可以是无碳材料。介电层111和113可以是无碳氧化硅，含碳衬垫层105’可以是含碳氧化硅。例如，介电层111和113可以是SiO2，含碳衬垫层105’可以是SiCO。SiCO可比SiO2更抗蚀刻。SiCO中的碳含量可小于硅含量和氧含量。例如，SiCO可具有硅(Si)34at％、氧40at％和碳17at％的组成比。
含碳衬垫层105’可形成为大约
Figure BDA0002525679720000171
至
Figure BDA0002525679720000172
的厚度。例如，含碳衬垫层105’可相对于图15的取向在垂直方向上具有
Figure BDA0002525679720000173
至
Figure BDA0002525679720000174
范围内的厚度。SiCO的高抗湿法蚀刻性可减小含碳衬垫层105’的厚度。结果，源极水平层叠物110的高度可减小。介电层111当中的底介电层111的厚度可比底介电层111更高水平处的各个介电层111薄。例如，当含碳衬垫层105’由SiCO形成时，底介电层111的厚度可相对薄(例如，大约
Figure BDA0002525679720000181
)。结果，从源极接触层124到与底栅电极127相邻的沟道层118的掺杂剂扩散移动距离可缩短。比底介电层111更高水平处的介电层111可为大约
Figure BDA0002525679720000182
厚。
根据本公开的另一实施方式，除了碳之外，还可利用含氮、硼或其组合的材料替换含碳衬垫层105’。
交替层叠物120可被称为存储器单元层叠物或存储器单元串。交替层叠物120可具有多个介电层111和多个栅电极127交替地层叠的结构。介电层111当中的最上介电层113可比其它介电层111厚。介电层111可包括氧化硅。栅电极127可包括低电阻材料。栅电极127可包括基于金属的材料。栅电极127可包括金属、金属硅化物、金属氮化物或其组合。例如，金属可包括镍、钴、铂、钛、钽或钨。金属硅化物可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅电极127可包括氮化钛和钨的层叠物。栅电极127的端部(例如，图24中的端部127R)可具有从介电层111的端部水平凹陷的形状。
存储器层叠结构120P可垂直延伸以穿透交替层叠物120。存储器层叠结构120P可具有柱形状。存储器层叠结构120P可包括阻挡层115、电荷俘获层116、隧道介电层117、沟道层118和芯介电层119。存储器层叠结构120P可包括ONOP结构。ONOP结构可包括氧化物层、氮化物层、氧化物层和多晶硅层的层叠物。阻挡层115和隧道介电层117可包括氧化物，电荷俘获层116可包括氮化物，沟道层118可包括多晶硅。根据本公开的实施方式，阻挡层115可包括高介电材料，并且该高介电材料可包括氧化铝或氧化铪。沟道层118可以是具有内部空间的圆柱形状。隧道介电层117可形成在沟道层118的外壁上，电荷俘获层116可形成在隧道介电层117的外壁上。阻挡层115可形成在电荷俘获层116的外壁上。沟道层118的内部空间可基本上由芯介电层119完全填充。芯介电层119可包括氧化硅或氮化硅。阻挡层115、电荷俘获层116和隧道介电层117的层叠物可被称为存储器层115/116/117。
源极接触插塞132可包括含硅材料129和含金属材料131的层叠物，并且其还可在含硅材料129和含金属材料131之间包括屏障材料130。含硅材料129可包括多晶硅，含金属材料131可包括钨。屏障材料130可包括氮化钛。根据本公开的另一实施方式，源极接触插塞132可仅由钨形成。源极接触插塞132的下部可联接到源极水平层叠物110的下源极层102。
密封间隔物128可形成在源极接触插塞132和栅电极127之间。密封间隔物128可延伸以形成在介电层111和113与源极接触插塞132之间。密封间隔物128可沿着交替层叠物120的层叠方向连续。密封间隔物128可包括一个或更多个突起128P，并且突起128P可分别联接到栅电极127的端部。密封间隔物128的突起128P可密封栅电极127的端部。密封间隔物128可密封介电层111和113的侧面。密封间隔物128可密封源极接触层124的侧面。密封间隔物128可密封含碳衬垫层105’的侧面，并且可不密封下源极层102的表面的一部分。密封间隔物128可基本上完全围绕源极接触插塞132的外壁。
密封间隔物128可包括基于氧化硅的材料。密封间隔物128可包括低介电材料。该低介电材料可具有低于氮化硅的介电常数。密封间隔物128可具有低于大约7的介电常数。密封间隔物128可比介电层111和113以及栅电极127薄。密封间隔物128可以是与介电层111和113不同材料的层。密封间隔物128可以是与栅电极127不同材料的层。含碳衬垫层105’和密封间隔物128可包括相同的材料。密封间隔物128可包括具有高抗湿法蚀刻性的材料。密封间隔物128的抗湿法蚀刻性可得自碳。密封间隔物128可包括含碳材料，介电层111和113可包括无碳材料。介电层111和113可由无碳氧化硅形成，密封间隔物128可由含碳氧化硅形成。例如，介电层111和113可由SiO2形成，密封间隔物128可由SiCO形成。SiCO可比SiO2更抗蚀刻。SiCO的碳含量可小于SiCO的硅含量和氧含量。例如，SiCO可具有硅(Si)34at％、氧40at％和碳17at％的组成比。SiCO可具有低于氮化硅(Si3N4)的介电常数。
密封间隔物128可形成为具有大约
Figure BDA0002525679720000191
至
Figure BDA0002525679720000192
的厚度。SiCO的高抗湿法蚀刻性可减小密封间隔物128的厚度。结果，用于分离单元块的源极接触插塞132的尺寸可减小，并且因此，芯片尺寸可减小。密封间隔物128可比含碳衬垫层105’薄。
根据本公开的另一实施方式，密封间隔物128可包括SiCN、SiBCN、SiBN或其组合。密封间隔物128的抗湿法蚀刻性可得自碳、氮、硼或其组合。
根据本公开的另一实施方式，密封间隔物128可包括一个或更多个无碳氧化硅层和一个或更多个含碳氧化硅层的层叠物。例如，在薄薄地沉积无碳氧化硅层之后，可在无碳氧化硅层上方沉积含碳氧化硅层。
图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27和图28是示出根据本公开的另一实施方式的垂直半导体装置的制造方法的横截面图。例如，图16至图28示出图5的垂直半导体装置200的制造方法。
参照图16，可在下结构101上方形成第一多层层叠物110S。第一多层层叠物110S可具有包括下源极层102、第一衬垫层103、源极牺牲层104和第二衬垫层105’的层叠结构。在根据图16所示的实施方式的第一多层层叠物110S中，第一衬垫层103可形成在下源极层102和源极牺牲层104之间，并且第二衬垫层105’可形成在源极牺牲层104上方。下源极层102和源极牺牲层104可包括相同的材料，并且第一衬垫层103和第二衬垫层105’可包括与下源极层102和源极牺牲层104的材料不同的材料。第一衬垫层103和第二衬垫层105’可相对于源极牺牲层104具有蚀刻选择性。下源极层102和源极牺牲层104可包括半导体材料，并且第一衬垫层103和第二衬垫层105’可包括介电材料。下源极层102和源极牺牲层104可包括多晶硅，并且第一衬垫层103和第二衬垫层105’可包括氧化硅。源极牺牲层104可具有与下源极层102和第二衬垫层105’相同的厚度或更薄的厚度。第二衬垫层105’可比第一衬垫层103厚。
在源极牺牲层104被去除的同时，第一衬垫层103和第二衬垫层105’可保护下源极层102。
第一衬垫层103和第二衬垫层105’可包括基于氧化硅的材料。第一衬垫层103和第二衬垫层105’中的一者或二者可包括SiO2、SiCO或其组合。
第二衬垫层105’可以是与第一衬垫层103的材料不同材料的层。第二衬垫层105’可包括具有高抗湿法蚀刻性的材料。第二衬垫层105’的抗湿法蚀刻性可得自碳。第二衬垫层105’可包括含碳材料，第一衬垫层103可包括无碳材料。第一衬垫层103可由无碳氧化硅形成，第二衬垫层105’可由含碳氧化硅形成。例如，第一衬垫层103可由SiO2形成，第二衬垫层105’可由SiCO形成。SiCO可比SiO2更抗蚀刻。SiCO的碳含量可小于SiCO的硅含量和氧含量。例如，SiCO可具有硅(Si)34at％、氧40at％和碳17at％的组成比。
第一衬垫层103和第二衬垫层105’可形成为具有大约
Figure BDA0002525679720000201
至
Figure BDA0002525679720000202
的厚度。SiCO的高抗湿法蚀刻性可减小第二衬垫层105’的厚度。结果，第一多层层叠物110S的高度可减小。
根据本公开的另一实施方式，除了碳之外，第二衬垫层105’还可包括氮、硼或其组合。
如上所述，第一衬垫层103可由SiO2形成，第二衬垫层105’可由SiCO形成。与图2不同，在图16中，可省略上源极层106，并且可仅形成第二衬垫层105’。第二衬垫层105’的厚度小于上源极层106的厚度。
随后，可在第一多层层叠物110S上方形成第二多层层叠物120M。第二多层层叠物120M可比第一多层层叠物110S厚。第二多层层叠物120M可包括介电层111和牺牲层112。第二多层层叠物120M可包括介电层111和牺牲层112的交替层叠物。介电层111和牺牲层112可交替地层叠多次。介电层111和牺牲层112可包括不同的材料。介电层111可相对于牺牲层112具有蚀刻选择性。介电层111可包括氧化硅，牺牲层112可包括氮化硅。介电层111和牺牲层112可具有基本上相同的厚度。
介电层111和牺牲层112可通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。形成在第二多层层叠物120M的顶部的最上介电层(或顶介电层)113可能被后续工艺侵袭和损坏。因此，顶介电层113可形成为比设置在顶介电层113下方的介电层111更厚。顶介电层113可用作蚀刻屏障。介电层111当中的与第二衬垫层105’接触的最下介电层(或底介电层)111可比底介电层111上方的其它介电层111更薄。例如，当第二衬垫层105’由SiCO形成时，最下介电层111的厚度可形成为较薄(例如，大约
Figure BDA0002525679720000211
)。底介电层111上方的其它介电层111可具有大约
Figure BDA0002525679720000212
的厚度。
参照图17，可形成垂直开口114。可通过依次蚀刻第二多层层叠物120M和部分地蚀刻第一多层层叠物110S来形成垂直开口114。
垂直开口114可基本上垂直于下结构101的表面(例如，顶表面)形成。垂直开口114可被成形为穿透第二多层层叠物120M，或者其可被成形为部分地穿透第一多层层叠物110S。尽管未示出，从平面图的角度，垂直开口114可形成为多个，并且可具有孔阵列结构。当形成垂直开口114时，下结构101的表面可不暴露。例如，下源极层102的一部分可保留在垂直开口114的底部下方。垂直开口114可被称为垂直凹陷、垂直孔或沟道孔。
参照图18，可在垂直开口114中形成存储器层叠结构120P。存储器层叠结构120P可具有填充垂直开口114的柱形状。
存储器层叠结构120P可包括阻挡层115、电荷俘获层116、隧道介电层117和沟道层118。存储器层叠结构120P可包括ONOP结构。ONOP结构可包括氧化物层、氮化物层、氧化物层和多晶硅层的层叠物。阻挡层115和隧道介电层117可包括氧化物，电荷俘获层116可包括氮化物，并且沟道层118可包括多晶硅层。根据本公开的实施方式，阻挡层115可包括高介电材料，并且该高介电材料可包括氧化铝或氧化铪。
沟道层118可具有包括内部空间的圆柱形状。隧道介电层117可形成在沟道层118的外壁上，电荷俘获层116可形成在隧道介电层117的外壁上。阻挡层115可形成在电荷俘获层116的外壁上。
存储器层叠结构120P还可包括芯介电层119。沟道层118的内部空间可基本上由芯介电层119完全填充。芯介电层119可包括氧化硅或氮化硅。尽管未示出，可在芯介电层119凹陷之后进一步形成联接到沟道层118的上端的导电焊盘。
阻挡层115、电荷俘获层116和隧道介电层117的层叠物可被称为存储器层，并且电荷俘获层116可被称为存储器材料层。
参照图19，可形成垂直接触凹陷121。垂直接触凹陷121可形成为与存储器层叠结构120P间隔开。可通过蚀刻第二多层层叠物120M来形成垂直接触凹陷121，并且垂直接触凹陷121可向下延伸到第一多层层叠物110S的一部分。垂直接触凹陷121的底部可穿透第二衬垫层105’。用于形成垂直接触凹陷121的蚀刻工艺可在源极牺牲层104处停止。根据本公开的另一实施方式，在形成垂直接触凹陷121期间，源极牺牲层104的顶表面可部分地凹陷。垂直接触凹陷121可被称为狭缝或沟槽。从俯视图的角度，垂直接触凹陷121可具有在一个方向上延伸的线形状。垂直接触凹陷121可具有垂直于下结构101的表面的高宽高比。
参照图20，可在垂直接触凹陷121的侧壁上形成牺牲密封层122。牺牲密封层122可作为间隔物形成在垂直接触凹陷121的侧壁上。可通过适形地形成牺牲密封材料层，然后对牺牲密封材料层执行切割工艺来形成牺牲密封层122。
用于形成牺牲密封层122的牺牲密封材料层可包括氧化物、氮化物或其组合。例如，包括氧化物和氮化物的组合的牺牲密封材料层可包括第一密封层、第二密封层和第三密封层。第一密封层和第三密封层可包括相同的材料，并且第二密封层可包括与第一密封层和第三密封层的材料不同的材料。第二密封层可相对于第一密封层和第三密封层具有蚀刻选择性。第一密封层和第三密封层可包括氧化物，第二密封层可包括氮化物。因此，牺牲密封层122可包括NON结构。NON结构可指氮化物、氧化物和氮化物的层叠物。牺牲密封材料层可覆盖垂直接触凹陷121的底部和侧壁。
牺牲密封材料层可经历切割工艺，结果，可形成牺牲密封层122。牺牲密封材料层的切割工艺可包括蚀刻工艺，并且源极牺牲层104的表面(例如，顶表面)可由于切割工艺而暴露。在切割工艺之后，牺牲密封材料层可作为间隔物型牺牲密封层122保留在垂直接触凹陷121的侧壁上。牺牲密封材料层的切割工艺可包括回蚀工艺。
随后，可通过垂直接触凹陷121选择性地去除源极牺牲层104。结果，可形成水平接触凹陷123。垂直接触凹陷121和水平接触凹陷123可彼此联接。可通过经由浸出工艺去除源极牺牲层104而在第二衬垫层105’和第一衬垫层103之间形成水平接触凹陷123。水平接触凹陷123可平行于下结构101的表面。当源极牺牲层104被去除时，第一衬垫层103和第二衬垫层105’由于其蚀刻选择性而可保留，而不会被去除。水平接触凹陷123可形成在第一多层层叠物110S中。当源极牺牲层104被去除时，下源极层102可不被去除。可应用湿法蚀刻工艺以去除源极牺牲层104。由于源极牺牲层104包括多晶硅层，所以湿法蚀刻工艺可包括能够蚀刻多晶硅层的化学品。
水平接触凹陷123的一部分可暴露存储器层叠结构120P的下侧壁。存储器层叠结构120P的外壁可以是阻挡层115，并且存储器层叠结构120P的阻挡层115可通过水平接触凹陷123暴露。由于阻挡层115包括氧化物，所以存储器层叠结构120P的阻挡层115可相对于源极牺牲层104具有蚀刻选择性，并且因此在源极牺牲层104被去除的同时不会被蚀刻。从俯视图的角度，水平接触凹陷123可被成形为围绕存储器层叠结构120P的底部的外壁。
随后，可去除第一衬垫层103。结果，相对于图20的取向，在垂直方向上，水平接触凹陷123的高度可增加。扩大的水平接触凹陷123可直接接触下源极层102和第二衬垫层105’。
在第一衬垫层103被去除的同时，存储器层叠结构120P的底部的阻挡层115可被去除。因此，存储器层叠结构120P的电荷俘获层116可暴露。可应用湿法蚀刻工艺以去除第一衬垫层103。湿法蚀刻工艺可包括可选择性地去除氧化硅的化学品。在第一衬垫层103被去除的同时，第二衬垫层105’可不被去除，因为它具有抗湿法蚀刻性。
随后，可通过垂直接触凹陷121和水平接触凹陷123去除存储器层叠结构120P的底部中的电荷俘获层116。可通过湿法蚀刻工艺来去除电荷俘获层116。当电荷俘获层116包括氮化物时，湿法蚀刻工艺可包括能够蚀刻氮化物的化学品。
通过去除电荷俘获层116，水平接触凹陷123的水平长度可增加。
随后，可通过垂直接触凹陷121和水平接触凹陷123去除存储器层叠结构120P的底部中的隧道介电层117。可通过湿法蚀刻工艺来去除隧道介电层117。当隧道介电层117包括氧化物时，湿法蚀刻工艺可包括能够蚀刻氧化物的化学品。
通过去除隧道介电层117，水平接触凹陷123的水平长度可增加。
在如上所述执行去除源极牺牲层104的工艺、去除第一衬垫层103的工艺、去除阻挡层115的工艺、去除电荷俘获层116的工艺、去除隧道介电层117的工艺的同时，牺牲密封层122可用作蚀刻屏障以用于保护介电层111和113以及牺牲层112。
存储器层叠结构120P的沟道层118的底部的外壁可通过扩大水平接触凹陷123的工艺而暴露。
形成有一个或更多个水平接触凹陷123的第一多层层叠物可由110S’表示。剩余第二衬垫层105’可被称为含碳衬垫层。
通过图16至图20所示的一系列工艺，可形成穿透第一多层层叠物110S’和第二多层层叠物120M的接触开口。该接触开口可包括垂直接触凹陷121和水平接触凹陷123。水平接触凹陷123可从垂直接触凹陷121延伸。垂直接触凹陷121可在垂直于下结构101的表面(例如，顶表面)的方向(例如，垂直方向)上延伸，并且水平接触凹陷123可在平行于下结构101的表面的方向(例如，水平方向)上延伸。水平接触凹陷123可具有平行于下结构101的表面的高宽高比。垂直接触凹陷121可具有垂直于下结构101的高宽高比。
随后，可在图20所示的所得结构上方执行与图7至图14所示类似的工艺。以下，将参照图21至图28给出描述。
参照图21，可形成源极接触材料124A以填充接触开口(例如，垂直接触凹陷121和水平接触凹陷123)。源极接触材料124A可包括导电材料。源极接触材料124A可包括多晶硅。源极接触材料124A可包括磷(P)掺杂多晶硅。源极接触材料124A可包括含碳多晶硅。源极接触材料124A可包括磷掺杂多晶硅(SiP)和碳掺杂多晶硅(SiC)的层叠物。
随后，可选择性地去除源极接触材料124A。源极接触材料124A的选择性去除可包括凹陷工艺，并且该凹陷工艺可包括湿法蚀刻工艺。作为对源极接触材料124A执行湿法蚀刻工艺的结果，可在水平接触凹陷123中形成源极接触层124。源极接触层124可部分地填充水平接触凹陷123。例如，可蚀刻源极接触材料124A，使得源极接触层124与牺牲密封层122的侧壁自对准，并且因此，垂直接触凹陷121的底部可直接接触下源极层102。源极接触层124可保留在水平接触凹陷123中，并且源极接触层124可不保留在垂直接触凹陷121中。
尽管未示出，源极接触层124可随后暴露于氧化工艺。氧化工艺可包括干法氧化或湿法氧化。源极接触层124的边缘可通过氧化工艺而被氧化。结果，可在源极接触层124的边缘形成屏障氧化物(未示出)。屏障氧化物可包括氧化硅。屏障氧化物可保护源极接触层124免于在后续工艺期间受到侵袭。
形成有源极接触层124的第一多层层叠物110S’可被简称为源极水平层叠物110。源极水平层叠物110可设置在第二多层层叠物120M下方，并且源极接触层124可直接联接到存储器层叠结构120P的沟道层118。
如上所述，通过利用源极接触层124替换源极牺牲层104的一系列工艺形成的源极水平层叠物110可具有嵌入有源极接触层124的结构。
参照图22，可选择性地去除第二多层层叠物120M的牺牲层112。结果，可在介电层111之间形成水平栅极凹陷125。由于牺牲层112包括氮化物，所以可通过包括磷酸(H3PO4)的化学品来去除牺牲层112。在牺牲层112被去除的同时，牺牲密封层122也可同时被去除。根据本公开的另一实施方式，可在去除牺牲层112之后去除牺牲密封层122。
在牺牲层112被去除的同时，源极接触层124可由屏障氧化物充分保护。屏障氧化物可用作保护源极接触层124免受侵袭的保护层。
水平栅极凹陷125可从垂直接触凹陷121连续。存储器层叠结构120P的阻挡层115的部分可通过水平栅极凹陷125暴露。
在图21中的第二多层层叠物120M中形成水平栅极凹陷125之后，可形成第一中间多层层叠物120’。第一中间多层层叠物120’可具有介电层111和水平栅极凹陷125交替的结构。还可在顶介电层113与邻近介电层111之间形成水平栅极凹陷125。
参照图23和图24，栅电极127可分别填充水平栅极凹陷125。为了形成栅电极127，可沉积栅极材料层126以填充水平栅极凹陷125(参见图23)。在形成栅极材料层126之后，可形成第二中间多层层叠物120”。第二中间多层层叠物120”可具有介电层111和栅极材料层126交替的结构，并且栅极材料层126可覆盖垂直接触凹陷121的侧壁。
随后，如图24所示，可通过对栅极材料层126执行回蚀工艺来形成栅电极127。栅电极127可包括低电阻材料。栅电极127可包括基于金属的材料。栅电极127可包括金属、金属硅化物、金属氮化物或其组合。例如，金属可包括镍、钴、铂、钛、钽或钨。金属硅化物可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅电极127可包括氮化钛和钨的层叠物。
栅电极127的端部127R可具有从介电层111的端部水平凹陷的形状。栅电极127的端部127R可通过垂直接触凹陷121暴露。栅电极127可不接触第二衬垫层105’、下源极层102和源极接触层124。
在形成栅电极127之后，可形成交替层叠物120。交替层叠物120可具有介电层111和栅电极127交替地层叠的结构。存储器层叠结构120P可穿透交替层叠物120，并且垂直接触凹陷121可穿透交替层叠物120。
源极水平层叠物110可包括下源极层102、源极接触层124和第二衬垫层105’，并且垂直接触凹陷121的底部可不穿透下源极层102。以下，第二衬垫层105’可被称为含碳衬垫层105’。
参照图25，可密封垂直接触凹陷121的表面。垂直接触凹陷121的表面可通过密封层128S来密封。密封层128S可包括一个或更多个突起128P，并且突起128P可密封栅电极127的端部127R。密封层128S可密封介电层111和113的侧面。密封层128S可密封源极接触层124的侧面。密封层128S可密封含碳衬垫层105’的侧面，并且可密封下源极层102的暴露表面。密封层128S可包括基于氧化硅的材料。密封层128S可包括低介电材料。该低介电材料可具有低于氮化硅的介电常数。密封层128S的材料可具有低于大约7的介电常数。
密封层128S可比介电层111和113以及栅电极127薄。密封层128S可以是与介电层111和113的材料不同材料的层。密封层128S可以是与栅电极127不同材料的层。密封层128S可包括具有高抗湿法蚀刻性的材料。密封层128S的抗湿法蚀刻性可得自碳。密封层128S可由含碳材料形成，介电层111和113可由无碳材料形成。介电层111和113可由无碳氧化硅形成，密封层128S可由含碳氧化硅形成。例如，介电层111和113可由SiO2形成，密封层128S可由SiCO形成。SiCO可比SiO2更抗蚀刻。SiCO的碳含量可小于硅含量和氧含量。例如，SiCO可具有硅(Si)34at％、氧40at％和碳17at％的组成比。SiCO可具有低于氮化硅(Si3N4)的介电常数。
密封层128S可形成为具有大约
Figure BDA0002525679720000271
至
Figure BDA0002525679720000272
的厚度。SiCO的高抗湿法蚀刻性可减小密封层128S的厚度。结果，用于分离单元块的各个垂直接触凹陷121的尺寸可减小，这最终导致芯片尺寸减小。在比较例中，当密封层由SiO2形成时，考虑到后续工艺(例如，清洁工艺)中的损失，密封层应该形成为具有大约
Figure BDA0002525679720000273
或更厚的厚度。比较例的厚SiO2密封层可能使得难以利用源极接触插塞没有空隙地填充垂直接触凹陷，并且比较例的各个垂直接触凹陷应该具有相对大的尺寸以便改进源极接触插塞的间隙填充特性。相反，由于根据本公开的实施方式的密封层128S的SiCO具有比SiO2更高的抗湿法蚀刻性，所以密封层128S可形成为比比较例中的SiO2的密封层更薄。因此，即使垂直接触凹陷121的尺寸较小，垂直接触凹陷121也可由源极接触插塞没有空隙地填充。
根据本公开的另一实施方式，密封层128S可包括相对于后续工艺具有抗湿法蚀刻性的材料。密封层128S可包括SiCN、SiBCN、SiBN或其组合。密封层128S的抗湿法蚀刻性可得自碳、氮、硼或其组合。
根据本公开的另一实施方式，可在形成密封层128S之前形成种子层。种子层可形成薄氧化硅层或薄氮化硅层。通过形成种子层，密封层128S的适形性可改进。
根据本公开的另一实施方式，密封层128S可包括一个或更多个无碳氧化硅层和一个或更多个含碳氧化硅层的层叠物。例如，在薄薄地沉积无碳氧化硅层之后，可在无碳氧化硅层上方沉积含碳氧化硅层。无碳氧化硅可改进作为种子层的含碳氧化硅的适形性。
参照图26，可选择性地去除密封层128S以暴露下源极层102的表面。结果，可在垂直接触凹陷121的侧壁上形成密封间隔物128。密封间隔物128的底部可基本上完全覆盖源极接触层124的侧面和含碳衬垫层105’的侧面。密封间隔物128可包括一个或更多个突起128P，并且突起128P可密封栅电极127的端部127R。密封间隔物128可密封介电层111和113的侧面。
密封间隔物128可沿着介电层111和栅电极127的层叠方向垂直地连续。从俯视图的角度，密封间隔物128可具有密封垂直接触凹陷121的侧壁的闭环形状。
由于密封层128S的厚度薄，所以在用于形成密封间隔物128的蚀刻工艺中垂直接触凹陷121的底表面的开放面积可增加。结果，可确保低电阻和工艺稳定性。
在形成密封间隔物128之后，可执行后清洁工艺。
参照图27和图28，可利用导电接触材料填充垂直接触凹陷121。例如，可在各个垂直接触凹陷121中形成源极接触插塞132。源极接触插塞132可填充垂直接触凹陷121。各个源极接触插塞132可包括含硅材料129和含金属材料131的层叠物，并且其还可在含硅材料129和含金属材料131之间包括屏障材料130。含硅材料129可包括多晶硅，含金属材料131可包括钨。屏障材料130可包括氮化钛。根据本公开的另一实施方式，源极接触插塞132可仅由钨形成。
可通过沉积多晶硅以填充垂直接触凹陷121，然后对多晶硅执行回蚀工艺来形成含硅材料129。可在沉积多晶硅之前执行预清洁工艺，并且可在多晶硅的回蚀工艺之后执行后清洁工艺。含硅材料129可与密封间隔物128接触。
在形成含硅材料129之后，可适形地沉积屏障材料130。可在沉积屏障材料130之前执行预清洁工艺。在适形地沉积屏障材料130之后，可利用含金属材料131填充垂直接触凹陷121的其余部分。在依次沉积屏障材料130和含金属材料131之后，可执行使用化学机械抛光(CMP)的平坦化工艺。结果，屏障材料130和含金属材料131可仅保留在垂直接触凹陷121内部。屏障材料130可与密封间隔物128直接接触，并且含金属材料131可不接触密封间隔物128。
尽管在形成密封间隔物128的工艺、形成含硅材料129的工艺和沉积屏障材料130的工艺期间执行多个清洁工艺，但密封间隔物128的厚度损失几乎不会发生。
如上所述，源极水平层叠物110和交替层叠物120可形成在下结构101上方。源极水平层叠物110可包括下源极层102、源极接触层124和含碳衬垫层105’。可通过交替地层叠介电层111和栅电极127来形成交替层叠物120。存储器层叠结构120P可完全穿透交替层叠物120，并且可不完全穿透源极水平层叠物110。存储器层叠结构120P的底部可穿透源极水平层叠物110的含碳衬垫层105’和源极接触层104，但是可不穿透下源极层102。存储器层叠结构120P的沟道层118的底部的外壁可直接接触源极接触层124。沟道层118、下源极层102和源极接触插塞132可通过源极接触层124电连接。
栅电极127和源极接触插塞132可通过密封间隔物128电断开。栅电极127和源极接触插塞132可通过密封间隔物128物理断开。在栅电极127和源极接触插塞132之间可能重复地施加高电压，这增加了GBB。这被称为生长坏块现象。根据本公开的实施方式，可通过形成包括含碳材料的密封间隔物128来防止GBB缺陷。换言之，由于密封间隔物128由具有高抗湿法蚀刻性的材料形成，所以在后续清洁工艺期间基本上不会发生密封间隔物128的厚度损失。因此，密封间隔物128可形成为足够厚以承受栅电极127和源极接触插塞132之间施加的高电压。
另外，由于密封间隔物128由低介电材料形成，所以栅电极127和源极接触插塞132之间的寄生电容可减小。
另外，根据本公开的实施方式，由于含碳衬垫层105’由SiCO形成，所以不会因湿法蚀刻化学品而导致显著厚度损失，并且在形成水平接触凹陷123的工艺和扩大水平接触凹陷123的工艺(即，用于去除阻挡层115、电荷俘获层116和隧道介电层117的干法蚀刻工艺和湿法蚀刻工艺)期间导致的SiCO的厚度损失如此小，以至于与源极接触插塞132的击穿电压(BV)特性可改进。
另外，当含碳衬垫层105’由SiCO形成时，底介电层111可形成为相对薄(例如，大约
Figure BDA0002525679720000291
)。因此，从源极接触层124到与底栅电极127相邻的沟道层118的掺杂剂扩散移动距离可缩短。如图2所示，当应用第二衬垫层105和上源极层106的层叠物时，掺杂剂扩散移动距离可为大约
Figure BDA0002525679720000292
(大约
Figure BDA0002525679720000293
的底介电层+大约
Figure BDA0002525679720000294
的上源极层)。相反，当仅应用第二衬垫层105’时，掺杂剂扩散移动距离可为大约
Figure BDA0002525679720000295
(大约
Figure BDA0002525679720000296
的底介电层111+大约
Figure BDA0002525679720000297
的第二衬垫层105’)。
参照图16至图28，一种制造垂直半导体装置的方法可包括以下步骤：在下结构101上方形成包括牺牲源极层104和含碳衬垫层105’的第一多层层叠物110S；在第一多层层叠物110S上方形成介电层111和牺牲层112交替地层叠的第二多层层叠物120M；形成存储器层叠结构120P，该存储器层叠结构120P包括延伸以穿透第二多层层叠物120M和第一多层层叠物110S的沟道层118；通过与存储器层叠结构120P间隔开来形成延伸以穿透第二多层层叠物120M和第一多层层叠物110S的垂直接触凹陷121；通过经由垂直接触凹陷121选择性地去除牺牲源极层104来形成水平接触凹陷123；扩大水平接触凹陷123以暴露沟道层118的下外壁；利用源极接触层124填充扩大的水平接触凹陷123；利用栅电极127替换牺牲层112；在源极接触层124和栅电极127上方形成密封垂直接触凹陷121的侧壁的密封间隔物128；以及在垂直接触凹陷121中形成源极接触插塞132。含碳衬垫层105’和密封间隔物128可由含碳氧化硅形成。
含碳氧化硅(即，SiCO)可应用于DRAM、逻辑器件等中形成接触插塞的工艺。例如，在执行用于在层间介电层中形成接触孔的接触蚀刻工艺之后，可通过沉积SiCO并执行回蚀工艺来在接触孔的侧壁上形成SiCO间隔物。在形成SiCO间隔物之后，可利用导电接触插塞填充接触孔。SiCO间隔物可暴露于诸如形成SiCO间隔物之后的后清洁、形成导电接触插塞之前的后清洁等的多个清洁工艺。即使SiCO间隔物暴露于后续清洁工艺，由于SiCO间隔物是具有高抗湿法蚀刻性的材料，所以厚度损失会很小。
根据本公开的实施方式，由于在栅电极和源极接触插塞之间由具有高抗湿法蚀刻性的材料形成密封间隔物，所以电特性可改进。
根据本公开的实施方式，可将密封间隔物形成为足够厚以承受栅电极和源极接触插塞之间施加的高电压。
根据本公开的实施方式，由于密封间隔物由低介电材料形成，所以栅电极和源极接触插塞之间的寄生电容可减小。
根据本公开的实施方式，垂直半导体装置的可靠性可改进。
尽管关于特定实施方式描述了本公开，但对于本领域技术人员而言将显而易见的是，在不脱离如以下权利要求中限定的本公开的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2019年11月29日提交的韩国专利申请No.10-2019-0156872的优先权，其整体以引用方式并入本文。

Claims (36)

1.一种半导体装置，该半导体装置包括：
交替层叠物，该交替层叠物设置在下结构上方并且包括交替地层叠的多个栅电极和多个介电层；
存储器层叠结构，该存储器层叠结构包括延伸以穿透所述交替层叠物的沟道层以及围绕所述沟道层的存储器层；
源极接触层，该源极接触层与垂直沟道层的下外壁接触并设置在所述下结构与所述交替层叠物之间；
源极接触插塞，该源极接触插塞与所述存储器层叠结构间隔开并延伸以穿透所述交替层叠物；以及
密封间隔物，该密封间隔物被设置为密封所述栅电极并设置在所述源极接触插塞与所述栅电极之间，该密封间隔物的抗蚀刻性不同于所述介电层的抗蚀刻性。
2.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括抗湿法蚀刻性大于所述介电层的抗湿法蚀刻性的材料。
3.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括含碳材料。
4.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括含碳氧化硅。
5.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括抗湿法蚀刻性大于SiO2的抗湿法蚀刻性并且介电常数低于氮化硅的介电常数的材料。
6.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiCO。
7.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiO2层和SiCO层的层叠物，并且所述SiCO层与所述源极接触插塞直接接触。
8.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiCO，并且SiCO的碳含量小于硅含量和氧含量。
9.根据权利要求1所述的半导体装置，其中，所述源极接触插塞的外壁由所述密封间隔物围绕，并且
其中，所述密封间隔物在特定方向上延伸以覆盖所述栅电极、所述介电层和所述源极接触层，所述栅电极和所述介电层在所述特定方向上层叠。
10.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括在特定方向上延伸以分别密封所述栅电极的一个或更多个端部的一个或更多个突起，所述特定方向垂直于多个所述栅电极和多个所述介电层层叠的方向。
11.根据权利要求1所述的半导体装置，其中，所述密封间隔物具有在
Figure FDA0002525679710000021
至
Figure FDA0002525679710000022
范围内的厚度。
12.根据权利要求1所述的半导体装置，该半导体装置还包括：
在所述交替层叠物与所述源极接触层之间的上源极层；以及
在所述源极接触层与所述下结构之间的下源极层，
其中，所述上源极层和所述下源极层中的每一个包括半导体材料。
13.根据权利要求1所述的半导体装置，其中，所述源极接触插塞包括：
含硅材料图案；
设置在所述含硅材料图案上方的含金属材料图案；以及
设置在所述含硅材料图案与所述含金属材料图案之间的屏障材料层。
14.根据权利要求1所述的半导体装置，其中，所述密封间隔物包括SiCN、SiBCN或SiBN。
15.根据权利要求1所述的半导体装置，该半导体装置还包括：
在所述交替层叠物与所述源极接触层之间的衬垫层，
其中，所述衬垫层和所述密封间隔物包括相同的材料。
16.根据权利要求15所述的半导体装置，其中，所述衬垫层和所述密封间隔物包括含碳氧化硅。
17.根据权利要求16所述的半导体装置，其中，所述交替层叠物的多个所述介电层包括底介电层、所述交替层叠物的设置在所述底介电层上方的多个剩余介电层，所述底介电层的厚度比各个所述剩余介电层的厚度薄。
18.一种制造半导体装置的方法，该方法包括以下步骤：
在下结构上方形成源极牺牲层；
在所述源极牺牲层上方形成多个介电层和多个牺牲层交替地层叠的多层层叠物；
形成包括沟道层和存储器层的存储器层叠结构，该存储器层叠结构延伸以穿透所述多层层叠物和所述源极牺牲层；
形成垂直接触凹陷，该垂直接触凹陷与所述存储器层叠结构间隔开并延伸以穿透所述多层层叠物和所述源极牺牲层；
通过经由所述垂直接触凹陷选择性地去除所述源极牺牲层和所述存储器层叠结构的所述存储器层的下部来暴露所述沟道层的下外壁；
形成围绕所述沟道层的所述下外壁的源极接触层；
利用栅电极替换所述多层层叠物的所述牺牲层以形成交替层叠物；
在所述源极接触层和所述栅电极上方形成含碳间隔物以密封所述垂直接触凹陷的侧壁；以及
在所述垂直接触凹陷中形成源极接触插塞。
19.根据权利要求18所述的方法，其中，所述含碳间隔物包括抗湿法蚀刻性大于所述介电层的抗湿法蚀刻性的材料。
20.根据权利要求18所述的方法，其中，所述含碳间隔物包括含碳氧化硅。
21.根据权利要求18所述的方法，其中，所述含碳间隔物包括抗湿法蚀刻性大于SiO2的抗湿法蚀刻性并且介电常数低于氮化硅的介电常数的材料。
22.根据权利要求18所述的方法，其中，所述含碳间隔物包括SiCO，并且SiCO的碳含量小于硅含量和氧含量。
23.根据权利要求18所述的方法，其中，所述源极接触插塞的外壁由所述含碳间隔物围绕，并且其中，所述含碳间隔物垂直延伸以覆盖所述栅电极、所述介电层和所述源极接触层，多个所述栅电极和多个所述介电层垂直地层叠。
24.根据权利要求18所述的方法，其中，所述含碳间隔物包括在特定方向上延伸以分别密封所述栅电极的一个或更多个端部的一个或更多个突起，所述特定方向垂直于多个所述栅电极和多个所述介电层层叠的方向。
25.根据权利要求18所述的方法，其中，所述含碳间隔物具有在
Figure FDA0002525679710000031
至
Figure FDA0002525679710000032
范围内的厚度。
26.根据权利要求18所述的方法，其中，所述半导体装置还包括：
在所述下结构与所述源极接触层之间的下源极层；以及
在所述交替层叠物与所述源极接触层之间的上源极层，
其中，所述上源极层和所述下源极层中的每一个包括半导体材料。
27.根据权利要求18所述的方法，其中，所述源极接触插塞包括：
填充所述垂直接触凹陷的下部的含硅材料图案；
设置在所述含硅材料上方的含金属材料图案；以及
设置在所述含硅材料与所述含金属材料之间的屏障材料层。
28.根据权利要求18所述的方法，该方法还包括以下步骤：
在所述交替层叠物与所述源极接触层之间的衬垫层，
其中，所述衬垫层和所述含碳间隔物包括相同的材料。
29.根据权利要求28所述的方法，其中，所述衬垫层和所述含碳间隔物包括含碳氧化硅。
30.根据权利要求28所述的方法，其中，所述交替层叠物的多个所述介电层包括底介电层、所述交替层叠物的设置在所述底介电层上方的多个剩余介电层，所述底介电层的厚度比各个所述剩余介电层的厚度薄。
31.根据权利要求18所述的方法，该方法还包括在所述下结构上方形成下源极层，所述源极牺牲层设置在所述下源极层上方，
其中，形成所述含碳间隔物的步骤包括以下步骤：
在所述介电层、所述栅电极和所述源极接触层以及所述下源极层上方形成密封层；以及
去除所述密封层的一部分以暴露所述下源极层。
32.根据权利要求18所述的方法，该方法还包括以下步骤：
在所述下结构上方形成下源极层；
在所述下源极层上方形成第一衬垫层；
在所述源极牺牲层上方形成第二衬垫层；以及
在所述第二衬垫层上方形成上源极层，
其中，所述源极牺牲层设置在所述第一衬垫层与所述第二衬垫层之间，并且
其中，所述多层层叠物设置在所述上源极层上。
33.根据权利要求32所述的方法，其中，所述第一衬垫层或所述第二衬垫层或者这二者包括氧化硅或含碳氧化硅。
34.根据权利要求33所述的方法，其中，所述含碳氧化硅是SiCO。
35.根据权利要求32所述的方法，其中，所述第一衬垫层包括氧化硅，并且所述第二衬垫层包括含碳氧化硅。
36.根据权利要求18所述的方法，该方法还包括以下步骤：
在所述下结构上方形成下源极层；
在所述下源极层上方形成第一衬垫层；以及
在所述源极牺牲层上方形成第二衬垫层，
其中，所述源极牺牲层设置在所述第一衬垫层和所述第二衬垫层之间，
其中，所述多层层叠物设置在所述第二衬垫层上，并且
其中，所述第一衬垫层由氧化硅形成，并且所述第二衬垫层由SiCO形成。
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