KR20210067352A - 수직형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술에 따른 수직형 반도체장치는 하부 구조물 상부에 위치하되, 게이트전극들 및 절연층들이 교번하는 교번스택; 상기 교번스택을 관통하도록 연장된 채널층 및 상기 채널층을 에워싸는 메모리층을 포함하는 메모리스택구조물; 상기 채널층의 바텀부 외벽에 접촉되고, 상기 하부 구조물과 교번스택 사이에 위치하는 소스콘택층; 상기 메모리스택구조물로부터 이격되어 상기 교번스택을 관통하도록 연장된 소스콘택플러그; 및 상기 소스콘택플러그와 상기 게이트전극들 사이에서 상기 게이트전극들을 실링하되, 상기 절연층들과 다른 식각내성을 갖는 실링스페이서를 포함할 수 있다.

Description

수직형 반도체 장치 및 그 제조 방법{VERTICAL SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 수직형 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치 등의 전자 장치 제조에서는 3차원 구조(Three dimensional structure) 또는 고종횡비 구조(high aspect ratio structure)를 위한 갭필(gapfill)이 필요하다. 고종횡비 구조의 갭필은, 예를 들면, 수직형 반도체장치의 제조에서 수행되고 있다.
본 발명의 실시예들은 신뢰성을 향상시킬 수 있는 수직형 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 수직형 반도체장치는 하부 구조물 상부에 위치하되, 게이트전극들 및 절연층들이 교번하는 교번스택; 상기 교번스택을 관통하도록 연장된 채널층 및 상기 채널층을 에워싸는 메모리층을 포함하는 메모리스택구조물; 상기 채널층의 바텀부 외벽에 접촉되고, 상기 하부 구조물과 교번스택 사이에 위치하는 소스콘택층; 상기 메모리스택구조물로부터 이격되어 상기 교번스택을 관통하도록 연장된 소스콘택플러그; 및 상기 소스콘택플러그와 상기 게이트전극들 사이에서 상기 게이트전극들을 실링하되, 상기 절연층들과 다른 식각내성을 갖는 실링스페이서를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체장치 제조 방법은 하부 구조물 상부에 희생소스층을 형성하는 단계; 상기 희생소스층 상부에 절연층들 및 희생층들의 교번스택을 형성하는 단계; 상기 교번스택 및 희생소스층을 관통하도록 연장된 메모리층 및 채널층을 포함하는 메모리스택구조물을 형성하는 단계; 상기 메모리스택구조물로부터 이격되어 상기 교번스택 및 상기 희생소스층을 관통하도록 연장된 수직형 콘택리세스를 형성하는 단계; 상기 수직형 콘택리세스를 통해 상기 희생소스층 및 상기 메모리스택구조물의 바텀부 메모리층을 선택적으로 제거하여 상기 채널층의 바텀부 외벽을 노출시키는 단계; 상기 채널층의 바텀부 외벽을 에워싸는 소스콘택층을 형성하는 단계; 상기 희생층들을 게이트전극들로 치환하는 단계; 상기 소스콘택층 및 게이트전극들 상에 상기 수직형 콘택리세스의 측벽을 실링하는 카본함유스페이서를 형성하는 단계; 및 상기 수직형 콘택리세스 내에 소스콘택플러그를 형성하는 단계를 포함할 수 있다.
본 기술은 게이트전극들과 소스콘택플러그 사이에 습식식각내성이 큰 물질로 실링스페이서를 형성함에 따라 전기적 특성을 향상시킬 수 있다.
본 기술은 게이트전극과 소스콘택플러그 사이에 인가되는 고전압에도 충분히 견딜 수 있는 실링스페이서의 두께를 확보할 수 있다.
본 기술은 저유전율 물질로 실링스페이서를 형성하므로, 게이트전극들과 소스콘택플러그 간의 기생캐패시턴스를 감소시킬 수 있다.
본 기술은 수직형 반도체장치의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 2 내지 도 14는 일 실시예에 따른 수직형 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
도 15는 다른 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 16 내지 도 28은 다른 실시예에 따른 수직형 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 수직형 반도체장치(100)는 하부 구조물(101) 상부에 위치하되, 절연층들(111) 및 게이트전극들(127)이 교번하는 교번스택(120), 교번스택(120)을 관통하도록 연장된 채널층(118) 및 채널층(118)을 에워싸는 메모리층(115/116/117)을 포함하는 메모리스택구조물(120P), 채널층(118)의 바텀부 외벽에 접촉되고 하부 구조물(101)과 교번스택(120) 사이에 위치하는 소스콘택층(124), 메모리스택구조물(120P)로부터 이격되어 교번스택(120)을 관통하도록 연장된 소스콘택플러그(132) 및 소스콘택플러그(132)의 외벽을 실링하되, 절연층들(111)과 다른 식각내성을 갖는 실링스페이서(128)를 포함할 수 있다. 실링스페이서(128)는 소스콘택플러그(132)와 게이트전극들(127) 사이에서 게이트전극들(127)을 실링하되, 절연층들(111)과 다른 식각내성을 가질 수 있다. 소스콘택플러그(132)의 외벽은 실링스페이서(128)에 의해 서라운딩되며, 실링스페이서(128)는 게이트전극들(127), 절연층들(111) 및 소스콘택층(124)을 커버링하도록 수직하게 연장될 수 있다.
하부 구조물(101)은 반도체 프로세싱에 적합한 물질을 포함할 수 있다. 하부 구조물(101)은 기판을 포함할 수 있고, 기판은 반도체 기판을 포함할 수 있다. 예를 들어, 하부 구조물(101)은 실리콘 기판, 단결정 실리콘 기판, 폴리실리콘 기판, 비정질 실리콘 기판, 실리콘저마늄 기판, 단결정 실리콘저마늄 기판, 다결정 실리콘저마늄 기판, 탄소 도핑된 실리콘 기판, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 하부 구조물(101)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 하부 구조물(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 하부 구조물(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 도시하지 않았으나, 다른 실시예에서, 하부 구조물(101)은 기판, 기판 상에 형성된 적어도 하나 이상의 제어회로 및 다층 금속배선을 포함할 수 있다.
하부 구조물(101) 상에 다층스택구조물이 형성될 수 있다. 다층스택구조물은 소스레벨스택(110) 및 소스레벨스택(110) 상의 교번스택(120)을 포함할 수 있다. 소스레벨스택(110)은 교번스택(120)보다 높이가 낮을 수 있다.
소스레벨스택(110)은 하부 소스층(102), 소스콘택층(124) 및 상부 소스층(106)을 포함할 수 있다. 하부 소스층(102) 상에 소스콘택층(124)이 형성될 수 있고, 소스콘택층(124) 상에 상부 소스층(106)이 형성될 수 있다. 소스콘택층(124)은 하부 소스층(102)과 상부 소스층(106) 사이에 위치할 수 있다. 하부 소스층(102), 상부 소스층(106) 및 소스콘택층(124)은 반도체물질을 포함할 수 있다. 하부 소스층(102), 상부 소스층(106) 및 소스콘택층(124)은 폴리실리콘을 포함할 수 있다. 소스콘택층(124)은 인(Phosphorus, P)이 도핑된 폴리실리콘을 포함할 수 있다. 소스콘택층(124)은 카본을 함유하는 폴리실리콘을 포함할 수 있다. 소스콘택층(124)은 인(P)이 도핑된 폴리실리콘(Phosphorus-doped polysilicon, SiP)과 카본이 도핑된 폴리실리콘(Carbon-doped polysilicon, SiC)의 스택을 포함할 수 있다. 하부 소스층(102) 및 상부 소스층(106)은 언도프드 폴리실리콘 또는 도프드 폴리실리콘을 포함할 수 있다.
교번스택(120)은 메모리셀스택 또는 메모리셀스트링이라고 지칭할 수 있다. 교번스택(120)은 복수의 절연층들(111)과 복수의 게이트전극들(127)이 교번하여 적층된 구조일 수 있다. 복수의 절연층들(111) 중 최상부 절연층(도면부호 113)은 최상부 절연층(113)보다 낮은 레벨의 절연층들(111)보다 두꺼울 수 있다. 절연층들(111)은 실리콘산화물을 포함할 수 있다. 게이트전극들(127)은 저저항물질을 포함할 수 있다. 게이트전극들(127)은 금속-베이스 물질일 수 있다. 게이트전극들(127)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극들(127)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 게이트전극들(127)의 끝단은 절연층들(111)의 끝단보다 수평적으로 리세스된 형상을 가질 수 있다.
메모리스택구조물(120P)은 교번스택(120)을 관통하도록 수직하게 연장될 수 있다. 메모리스택구조물(120P)은 필라 형상일 수 있다. 메모리스택구조물(120P)은 블록킹층(115), 전하트랩층(116), 터널절연층(117), 채널층(118) 및 코어절연층(119)을 포함할 수 있다. 메모리스택구조물(120P)은 ONOP 구조를 포함할 수 있다. ONOP 구조는 산화물, 질화물, 산화물 및 폴리실리콘층의 스택을 포함할 수 있다. 블록킹층(115)과 터널절연층(117)은 산화물을 포함할 수 있고, 전하트랩층(116)은 질화물을 포함할 수 있으며, 채널층(118)은 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 블록킹층(115)은 고유전물질을 포함할 수 있고, 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다. 채널층(118)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(118)의 외벽에 터널절연층(117)이 형성되고, 터널절연층(117)의 외벽에 전하트랩층(116)이 형성될 수 있다. 전하트랩층(116)의 외벽에 블록킹층(115)이 형성될 수 있다. 채널층(118)의 내부 공간은 코어절연층(119)으로 완전히 채워질 수 있다. 코어절연층(119)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 블록킹층(115), 전하트랩층(116) 및 터널절연층(117)의 스택은 메모리층이라고 지칭할 수 있고, 메모리층은 채널층(118)의 외벽을 에워싸는 고리 형상(annular-shape)일 수 있다.
소스콘택층(124)은 메모리스택구조물(120P)의 바텀부 메모리층(115/116/117)을 선택적으로 수평적으로 관통하여 채널층(118)의 바텀부 외벽에 접촉될 수 있다. 소스콘택층(124)은 채널층(118)의 바텀부 외벽을 에워싸는 형상일 수 있다.
소스콘택플러그(132)는 실리콘함유물질(129)과 금속함유물질(131)의 스택을 포함할 수 있고, 실리콘함유물질(129)과 금속함유물질(131) 사이의 배리어물질(130)을 더 포함할 수 있다. 실리콘함유물질(129)은 폴리실리콘을 포함할 수 있고, 금속함유물질(131)은 텅스텐을 포함할 수 있다. 배리어물질(130)은 티타늄질화물을 포함할 수 있다. 다른 실시예에서, 소스콘택플러그(132)는 텅스텐 단독으로 형성될 수 있다. 소스콘택플러그(132)의 하부는 소스레벨스택(110)의 하부 소스층(102)에 접속될 수 있다.
소스콘택플러그(132)와 게이트전극들(127) 사이에 실링스페이서(128)가 형성될 수 있다. 실링스페이서(128)는 절연층들(111, 113)과 소스콘택플러그(132) 사이에 형성되도록 연장될 수 있다. 실링스페이서(128)는 교번스택(120)의 스택방향에 따라 연속될 수 있다. 실링스페이서(128)는 돌출부(128P)를 포함할 수 있고, 돌출부(128P)는 게이트전극들(127)의 끝단(127R)에 접속될 수 있다. 실링스페이서(128)의 돌출부(128P)는 게이트전극들(127)의 리세스된 끝단을 실링할 수 있다. 실링스페이서(128)는 절연층들(111, 113)의 측면을 실링할 수 있다. 실링스페이서(128)는 소스콘택층(124)의 측면을 실링할 수 있다. 실링스페이서(128)는 상부 소스층(106)의 측면을 실링할 수 있고, 하부 소스층(102)의 표면 일부분을 실링하지 않을 수 있다. 실링스페이서(128)는 소스콘택플러그(132)의 외벽을 풀리 서라운딩(Fully surrounding)할 수 있다.
실링스페이서(128)는 실리콘산화물-베이스 물질을 포함할 수 있다. 실링스페이서(128)는 저유전율 물질을 포함할 수 있다. 저유전율 물질은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 실링스페이서(128)는 약 7보다 낮은 유전율을 가질 수 있다. 실링스페이서(128)는 절연층들(111, 113) 및 게이트전극들(127)보다 얇을 수 있다. 실링스페이서(128)는 절연층들(111, 113)과 다른 물질의 층일 수 있다. 실링스페이서(128)는 게이트전극들(127)과 다른 물질의 층일 수 있다. 실링스페이서(128)는 습식식각내성이 큰 물질을 포함할 수 있다. 실링스페이서(128)의 습식식각내성은 카본에 의해 얻어질 수 있다. 실링스페이서(128)는 카본함유물질일 수 있고, 절연층들(111, 113)은 카본미함유물질일 수 있다. 절연층들(111, 113)은 카본 미함유 실리콘산화물일 수 있고, 실링스페이서(128)는 카본함유 실리콘산화물일 수 있다. 예를 들어, 절연층들(111, 113)은 SiO2일 수 있고, 실링스페이서(128)는 SiCO일 수 있다. SiCO는 SiO2보다 식각 내성이 더 클 수 있다. SiCO에서 카본함량은 실리콘과 산소보다 작을 수 있다. 예를 들어, SiCO는 Si 34at%, 산소 40at% 및 카본 17at%의 조성비를 가질 수 있다. SiCO는 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
실링스페이서(128)는 50~100Å의 두께로 형성될 수 있다. SiCO의 높은 습식식각내성은 실링스페이서(128)의 두께를 얇게 할 수 있다. 이로 인해, 셀블럭을 분리하기 위한 소스콘택플러그(132)의 크기를 감소시킬 수 있고, 결국 칩사이즈를 감소시킬 수 있다.
다른 실시예에서, 실링스페이서(128)는 SiCN, SiBCN, SiBN 또는 이들의 조합을 포함할 수 있다. 실링스페이서(128)의 습식식각내성은 카본, 질소, 보론 또는 이들의 조합에 의해 얻어질 수 있다.
다른 실시예에서, 실링스페이서(128)는 카본미함유실리콘산화물과 카본함유실리콘산화물의 스택을 포함할 수 있다. 예를 들어, 카본미함유실리콘산화물을 얇게 증착한 후, 카본미함유실리콘산화물 상에 카본함유실리콘산화물을 증착할 수 있다.
도 2 내지 도 14는 일 실시예에 따른 수직형 반도체장치를 제조하는 방법을 설명하기 위한 도면으로서, 도 1의 수직형 반도체 장치(100)를 제조하는 방법의 일예이다.
도 2에 도시된 바와 같이, 하부 구조물(101) 상에 제1다층스택(110S)이 형성될 수 있다. 제1다층스택(110S) 상에 제2다층스택(120M)이 형성될 수 있다.
제1다층스택(110S)은 하부 소스층(102), 제1라이너층(103), 소스희생층(104), 제2라이너층(105) 및 상부 소스층(106)을 포함하는 스택구조일 수 있다. 본 실시예에서, 제1다층스택(110S)은 하부 소스층(103)과 상부 소스층(106) 사이에 소스희생층(104)이 형성될 수 있고, 소스희생층(104)과 하부 소스층(102) 사이에 제1라이너층(103)이 형성될 수 있고, 소스희생층(104)과 상부소스층(106) 사이에 제2라이너층(105)이 형성될 수 있다. 하부 소스층(102), 상부 소스층(106) 및 소스희생층(104)은 동일 물질일 수 있고, 제1 및 제2라이너층(103, 105)은 하부 소스층(102), 상부 소스층(106) 및 소스희생층(104)과 다른 물질일 수 있다. 하부소스층(102) 및 상부 소스층(106)은 제1 및 제2라이너층(103, 105)에 대해 식각선택비를 가질 수 있다. 하부 소스층(102), 상부 소스층(106) 및 소스희생층(104)은 반도체물질을 포함할 수 있고, 제1 및 제2라이너층(103, 105)은 절연물질을 포함할 수 있다. 하부 소스층(102), 상부 소스층(106) 및 소스희생층(104)은 폴리실리콘을 포함할 수 있고, 제1 및 제2라이너층(103, 105)은 실리콘산화물을 포함할 수 있다. 제1 및 제2라이너층(103, 105)은 하부 소스층(102), 상부 소스층(106) 및 소스희생층(104)보다 얇을 수 있다. 예컨대, 하부 소스층(102) 및 상부 소스층(106)은 약 150nm의 두께일 수 있고, 제1 및 제2라이너층(103, 105)은 약 8nm의 두께일 수 있다. 소스희생층(104)은 하부 소스층(102) 및 상부 소스층(106)과 동일한 두께이거나 더 얇을 수 있다.
제1 및 제2라이너층(103, 105)은 후속 소스희생층(104)을 제거하는 동안에 하부 소스층(02) 및 상부 소스층(106)을 보호할 수 있다.
제1 및 제2라이너층(103, 105)은 실리콘산화물-베이스 물질을 포함할 수 있다. 제1 및 제2라이너층(103, 105) 중 적어도 하나의 라이너층은 SiO2, SiCO 또는 이들의 조합을 포함할 수 있다.
제2다층스택(120M)은 제1다층스택(110S)보다 두꺼울 수 있다. 제2다층스택(120M)은 절연층(111)과 희생층(112)을 포함할 수 있다. 제2다층스택(120M)은 절연층(111)과 희생층(112)의 교번스택을 포함할 수 있다. 절연층(111)과 희생층(112)은 수회 번갈아 교대로 적층될 수 있다. 절연층(111)과 희생층(112)은 서로 다를 물질일 수 있다. 절연층(111)은 희생층(112)에 대해 식각선택비를 가질 수 있다. 절연층(111)은 실리콘산화물을 포함할 수 있고, 희생층(112)은 실리콘질화물을 포함할 수 있다. 절연층(111)과 희생층(112)은 동일 두께일 수 있다. 절연층(111)과 희생층(112)은 제1 및 제2라이너층(103, 105)보다 두꺼울 수 있고, 절연층(111)과 희생층(112)은 하부 소스층(102) 및 상부 소스층(106)보다 얇을 수 있다.
절연층(111)과 희생층(112)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다. 절연층(111) 중에서 최상부에 형성되는 절연층, 즉 최상부 절연층(113)은 후속 공정들에 의해 어택을 받아서 손상될 수 있다. 그러므로, 최상부 절연층(113)은 하부의 다른 절연층(111)보다 더 두껍게 형성될 수 있다. 최상부 절연층(113)은 식각배리어로 사용될 수도 있다.
제1 및 제2라이너층(103, 105)은 절연층(111, 113), 하부 소스층(102), 상부 소스층(106) 및 소스희생층(104)보다 얇을 수 있다. 제1 및 제2라이너층(103, 105)은 절연층(111, 113)과 다른 물질의 층일 수 있다. 제1 및 제2라이너층(103, 105)은 습식식각내성이 큰 물질을 포함할 수 있다. 제1 및 제2라이너층(103, 105)의 습식식각내성은 카본에 의해 얻어질 수 있다. 제1 및 제2라이너층(103, 105)은 카본함유물질일 수 있고, 절연층(111, 113)은 카본미함유물질일 수 있다. 절연층(111, 113)은 카본 미함유 실리콘산화물일 수 있고, 제1 및 제2라이너층(103, 105)은 카본함유 실리콘산화물일 수 있다. 예를 들어, 절연층(111, 113)은 SiO2일 수 있고, 제1 및 제2라이너층(103, 105)은 SiCO일 수 있다. SiCO는 SiO2보다 식각 내성이 더 클 수 있다. SiCO에서 카본함량은 실리콘과 산소보다 작을 수 있다. 예를 들어, SiCO는 Si 34at%, 산소 40at% 및 카본 17at%의 조성비를 가질 수 있다.
제1 및 제2라이너층(103, 105)은 50~100Å의 두께로 형성될 수 있다. SiCO의 높은 습식식각내성은 제1 및 제2라이너층(103, 105)의 두께를 얇게 할 수 있다. 이로 인해, 제1다층스택(110S)의 높이를 감소시킬 수 있다.
다른 실시예에서, 제1 및 제2라이너층(103, 105)은 카본 외에 질소, 보론 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 제1 및 제2라이너층(103, 105)은 카본미함유실리콘산화물과 카본함유실리콘산화물의 스택을 포함할 수 있다. 예를 들어, 카본미함유실리콘산화물을 얇게 증착한 후, 카본미함유실리콘산화물 상에 카본함유실리콘산화물을 증착할 수 있다.
다른 실시예에서, 제1라이너층(103)은 SiO2로 형성하고, 제2라이너층(105)은 SiCO로 형성할 수 있다.
다른 실시예에서, 제2라이너층(105)과 상부 소스층(106)의 스택을 하나의 SiCO로 대체할 수도 있다.
위와 같이, 제1 및 제2라이너층(103, 105) 중 적어도 하나를 SiCO로 형성하는 경우 및 제2라이너층(105)과 상부 소스층(106)의 스택을 하나의 SiCO로 대체하는 경우에는 습식케미컬에 두께 손실이 없을뿐만 아니라, 후속 수평형 콘택리세스 형성 공정 및 수평형 콘택리세스의 확장 공정(즉, 블록킹층, 전하트랩층 및 터널절연층을 제거하기 위한 건식식각 및 습식식각)이 수행되는 동안에 SiCO의 두께손실이 작아 소스콘택플러그과의 브레이크다운전압(BV) 특성을 개선할 수 있다.
도 3에 도시된 바와 같이, 수직형 오프닝(114)이 형성될 수 있다. 수직형 오프닝(114)을 형성하기 위해, 제2다층스택(120M)의 식각과 제1다층스택(110S)의 부분식각이 순차적으로 수행될 수 있다.
수직형 오프닝(114)은 하부 구조물(101)의 표면에 대해 수직하게 형성될 수 있다. 수직형 오프닝(114)은 제2다층스택(120M)을 관통하는 형상일 수 있고, 제1다층스택(110S)을 부분적으로 관통하는 형상일 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직형 오프닝(114)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 수직형 오프닝(114) 형성 시, 하부 구조물(101)의 표면이 노출되지 않을 수 있다. 예를 들어, 수직형 오프닝(114)의 저면 아래에 하부 소스층(102)의 일부가 잔류할 수 있다. 다른 실시예에서, 수직형 오프닝(114)은 '수직형 리세스, 관통홀, 수직홀 또는 채널홀'이라고 지칭할 수 있다.
도 4에 도시된 바와 같이, 수직형 오프닝(114) 내에 메모리스택구조물(120P)이 형성될 수 있다. 메모리스택구조물(120P)은 수직형 오프닝(114)을 채우는 필라 형상(Pillar shape)일 수 있다.
메모리스택구조물(120P)은, 블록킹층(115), 전하트랩층(116), 터널절연층(117) 및 채널층(118)을 포함할 수 있다. 메모리스택구조물(120P)은 ONOP 구조를 포함할 수 있다. ONOP 구조는 산화물, 질화물, 산화물 및 폴리실리콘층의 스택을 포함할 수 있다. 블록킹층(115)과 터널절연층(117)은 산화물을 포함할 수 있고, 전하트랩층(116)은 질화물을 포함할 수 있으며, 채널층(118)은 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 블록킹층(115)은 고유전물질을 포함할 수 있고, 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
채널층(118)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(118)의 외벽에 터널절연층(117)이 형성되고, 터널절연층(117)의 외벽에 전하트랩층(116)이 형성될 수 있다. 전하트랩층(116)의 외벽에 블록킹층(115)이 형성될 수 있다.
메모리스택구조물(120P)은 코어절연층(119)을 더 포함할 수 있다. 채널층(118)의 내부 공간은 코어절연층(119)으로 완전히 채워질 수 있다. 코어절연층(119)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 도시하지 않았으나, 코어절연층(119)을 리세스시킨 후에 채널층(118)의 상단부에 접속되는 도전성 패드를 더 형성할 수 있다.
블록킹층(115), 전하트랩층(116) 및 터널절연층(117)의 스택은 메모리층(memory layer)이라고 지칭할 수 있고, 전하트랩층(116)은 메모리물질(memory material)이라고 지칭할 수 있다. 메모리스택구조물(120P)은 메모리스택구조물(Memory stack structure)이라고 지칭될 수도 있다.
도 5에 도시된 바와 같이, 수직형 콘택리세스(121)가 형성될 수 있다. 수직형 콘택리세스(121)는 메모리스택구조물(120P)로부터 이격되어 형성될 수 있다. 수직형 콘택리세스(121)는 제2다층스택(120M)을 식각하여 형성될 수 있고, 수직형 콘택리세스(121)는 제1다층스택(110S)의 일부까지 하향 연장될 수 있다. 수직형 콘택리세스(121)의 저면은 상부 소스층(106)과 제2라이너층(105)을 관통할 수 있다. 수직형 콘택리세스(121)를 형성하기 위한 식각 공정은, 소스 희생층(104) 위에서 정지할 수 있다. 다른 실시예에서, 수직형 콘택리세스(121)를 형성하는 동안에 소스 희생층(104)의 상부 표면이 일부 리세스될 수 있다. 수직형 콘택리세스(121)는 슬릿 또는 트렌치라고 지칭될 수도 있다. 탑뷰로 볼 때, 수직형 콘택리세스(121)는 어느 한 방향으로 연장되는 라인 형상일 수 있다. 수직형 콘택리세스(121)는 하부 구조물(101)의 표면에 대해 수직하는 고종횡비를 가질 수 있다.
도 6에 도시된 바와 같이, 수직형 콘택리세스(121)의 측벽 상에 희생실링층(122)이 형성될 수 있다. 희생실링층(122)은 수직형 콘택리세스(121)의 측벽에 스페이서로 형성될 수 있다. 희생실링층(122)을 형성하기 위해, 희생실링물질을 컨포멀하게 형성한 후 컷 공정(Cutting process)을 수행할 수 있다.
희생실링층(122)을 위한 희생실링물질은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 희생실링층(122)을 위한 희생실링물질은 산화물과 질화물의 조합은 제1실링층, 제2실링층 및 제3실링층을 포함할 수 있다. 제1실링층과 제3실링층은 동일 물질일 수 있고, 제2실링층은 제1 및 제3실링층과 다른 물질일 수 있다. 제2실링층은 제1 및 제3실링층에 대해 식각선택비를 가질 수 있다. 제1실링층과 제3실링층은 산화물을 포함할 수 있고, 제2실링층은 질화물을 포함할 수 있다. 따라서, 희생실링층(122)은 NON 구조를 포함할 수 있다. NON 구조는 질화물, 산화물 및 질화물의 스택을 지칭할 수 있다. 희생실링물질에 의해 수직형 콘택리세스(121)의 저면 및 측벽들이 커버링될 수 있다.
희생실링물질의 컷 공정이 수행될 수 있고, 이에 따라 희생실링층(122)이 형성될 수 있다. 희생실링물질의 컷 공정(Cutting process)은 식각 공정을 포함할 수 있고, 컷 공정에 의해 소스 희생층(104)의 표면이 노출될 수 있다. 컷 공정 이후에, 희생실링물질은 수직형 콘택리세스(121)의 측벽에 스페이서형의 희생실링층(122)으로 잔류할 수 있다. 희생실링물질의 컷 공정은 에치백 공정을 포함할 수 있다.
다음으로, 수직형 콘택리세스(121)를 통해 소스 희생층(104)을 선택적으로 제거할 수 있다. 이에 따라, 수평형 콘택리세스(123)가 형성될 수 있다. 수직형 콘택리세스(121)와 수평형 콘택리세스(123)는 서로 연결될 수 있다. 수평형 콘택리세스(123)는 소스 희생층(104)을 딥아웃 공정에 의해 제거하므로써, 제1 및 제2라이너층(103, 105) 사이에 형성될 수 있다. 수평형 콘택리세스(123)는 하부 구조물(101)의 표면에 대해 평행할 수 있다. 소스 희생층(104)을 제거할 때, 제1 및 제2라이너층(103, 105)은 식각선택비를 가져 제거되지 않고 잔류할 수 있다. 수평형 콘택리세스(123)는 제1다층스택(110S) 내에 형성될 수 있다. 소스 희생층(104)을 제거할 때, 하부 소스층(102) 및 상부 소스층(106)은 제거되지 않을 수 있다. 소스 희생층(104)의 제거를 위해 습식식각이 적용될 수 있다. 소스 희생층(104)이 폴리실리콘층을 포함하므로, 습식식각은 폴리실리콘층을 식각할 수 있는 케미컬을 포함할 수 있다.
수평형 콘택리세스(123)의 일부는 메모리스택구조물(120P)의 하부 측벽을 노출시킬 수 있다. 메모리스택구조물(120P)의 외벽(Outer wall)은 블록킹층(115)일 수 있고, 수평형 콘택리세스(123)에 의해 메모리스택구조물(120P)의 블록킹층(115)이 노출될 수 있다. 블록킹층(115)이 산화물을 포함하므로, 소스 희생층(104)을 제거하는 동안에, 메모리스택구조물(120P)의 블록킹층(115)은 식각선택비를 가져 식각되지 않을 수 있다. 탑뷰로 볼 때, 수평형 콘택리세스(123)는 메모리스택구조물(120P)의 하부 측벽을 에워싸는 고리 형상(annular-shape)일 수 있다. 수평형 콘택리세스(123)는 소스 레벨 에어갭(source-level aig gap)이라고 지칭할 수 있다.
다음으로, 제1 및 제2라이너층(103, 105)을 제거할 수 있다. 이에 따라, 수평형 콘택리세스(123)의 높이가 증가할 수 있다. 높이가 확장된 수평형 콘택리세스는 하부 소스층(102) 및 상부 소스층(106)에 직접 접촉할 수 있다.
제1 및 제2라이너층(103, 105)을 제거하는 동안에, 메모리스택구조물(120P)의 블록킹층(115)이 제거될 수 있다. 따라서, 메모리스택구조물(120P)의 전하트랩층(116)이 노출될 수 있다. 제1 및 제2라이너층(103, 105)을 제거하기 위해 습식식각이 적용될 수 있다. 습식식각은 실리콘산화물을 선택적으로 제거할 수 있는 케미컬을 포함할 수 있다.
다음으로, 수직형 콘택리세스(121) 및 수평형 콘택리세스(123)를 통해 메모리스택구조물(120P)의 전하트랩층(116)을 제거할 수 있다. 전하트랩층(116)은 습식식각에 의해 제거될 수 있다. 전하트랩층(116)이 질화물을 포함하는 경우, 습식식각은 질화물을 식각할 수 있는 케미컬을 포함할 수 있다.
전하트랩층(116)을 제거하므로써, 수평형 콘택리세스(123)의 수평 방향 길이가 증가할 수 있다.
다음으로, 수직형 콘택리세스(121) 및 수평형 콘택리세스(123)를 통해 메모리스택구조물(120P)의 터널절연층(117)이 제거될 수 있다. 터널절연층(117)은 습식식각에 의해 제거될 수 있다. 터널절연층(117)이 산화물을 포함하는 경우, 습식식각은 산화물을 식각할 수 있는 케미컬을 포함할 수 있다.
터널절연층(117)을 제거하므로써, 수평형 콘택리세스(123)의 수평 방향 길이가 증가할 수 있다.
상술한 바와 같은 소스 희생층(104)의 제거 공정, 제1 및 제2라이너층(103, 105)의 제거 공정, 블록킹층(115)의 제거 공정, 전하트랩층(116)의 제거공정, 터널절연층(117)의 제거 공정이 수행될 때, 희생실링층(122)은 절연층(111, 113) 및 희생층(112)을 보호하는 식각배리어 역할을 수행할 수 있다.
수평형 콘택리세스(123)의 확장 공정들에 의해 메모리스택구조물(120P)의 채널층(118)의 바텀부 외벽(Bottom outer wall)이 노출될 수 있다. 예를 들어, 고리형 에어갭(annular air gap)이 채널층(118)의 바텀부 외벽을 노출시킬 수 있다. 고리형 에어갭은 블록킹층(115), 전하트랩층(116) 및 터널절연층(117)이 제거된 부분들을 일컫는다.
수평형 콘택리세스(123)가 형성된 제1다층스택을 도면부호 110S'이라고 지칭한다.
도 2 내지 도 6에 도시된 일련의 공정들에 의해, 제1다층스택(110S') 및 제2다층스택(120M)을 관통하는 콘택오프닝이 형성될 수 있다. 콘택오프닝은 수직형 콘택리세스(121) 및 수평형 콘택리세스(123)를 포함할 수 있다. 수직형 콘택리세스(121)로부터 수평형 콘택리세스(123)가 연장될 수 있다. 수직형 콘택리세스(121)는 하부 구조물(101)에 대해 수직한 방향으로 연장될 수 있고, 수평형 콘택리세스(123)는 하부 구조물(101)에 대해 수평한 방향으로 연장될 수 있다. 수평형 콘택리세스(123)는 하부 구조물(101)의 표면에 대해 평행하는 고종횡비를 가질 수 있다. 수직형 콘택리세스(121)는 하부 구조물(101)에 대해 수직하는 고종횡비를 가질 수 있다.
도 7에 도시된 바와 같이, 콘택오프닝, 예컨대, 수직형 리세스(121) 및 수평형 콘택리세스(123)를 채우는 소스콘택물질(124A)이 형성될 수 있다. 소스콘택물질(124A)은 도전물질을 포함할 수 있다. 소스콘택물질(124A)은 폴리실리콘을 포함할 수 있다. 소스콘택물질(124A)은 인(Phosphorus, P)이 도핑된 폴리실리콘을 포함할 수 있다. 소스콘택물질(124A)은 카본을 함유하는 폴리실리콘을 포함할 수 있다. 소스콘택물질(124A)은 인(P)이 도핑된 폴리실리콘(Phosphorus-doped polysilicon, SiP)과 카본이 도핑된 폴리실리콘(Carbon-doped polysilicon, SiC)의 스택을 포함할 수 있다.
다음으로, 소스콘택물질(124A)을 선택적으로 제거할 수 있다. 소스콘택물질(124A)의 선택적 제거 공정은 리세싱 공정을 포함할 수 있고, 리세싱 공정은 습식식각을 포함할 수 있다. 소스콘택물질(124A)의 습식식각에 의해 수평형 콘택리세스(123) 내에 소스콘택층(124)이 형성될 수 있다. 소스콘택층(124)은 수평형 콘택리세스(123)를 채울 수 있다. 예를 들어, 희생실링층(122)의 측벽에 자기-정렬되어 식각될 수 있고, 이에 따라, 수직형 리세스(121)의 저면은 하부 소스층(102)에 직접 접촉할 수 있다. 소스콘택층(124)은 수평형 콘택리세스(123) 내에 잔류할 수 있고, 수직형 리세스(121) 내에는 소스콘택층(124)이 잔류하지 않을 수 있다.
도시하지 않았으나, 후속하여 소스콘택층(124)이 산화 공정에 노출될 수 있다. 산화 공정은 건식산화 또는 습식산화를 포함할 수 있다. 산화 공정에 의해 소스콘택층(124)의 에지가 산화될 수 있다. 이에 따라, 소스콘택층(124)의 에지(즉, 수직형 콘택리세스의 저면에 노출된 부분)에 배리어산화물(도시 생략)이 형성될 수 있다. 배리어산화물은 실리콘산화물을 포함할 수 있다. 배리어산화물은 후속 공정을 수행하는 동안에 소스콘택층(124)의 어택을 방지할 수 있다.
소스콘택층(124)이 형성된 제1다층스택(110S')은 소스레벨스택(110)이라고 약칭할 수 있다. 소스레벨스택(110)은 제2다층스택(120M) 아래에 위치할 수 있고, 소스콘택층(124)은 메모리스택구조물(120P)의 채널층(118)에 직접 접속될 수 있다.
전술한 바와 같이, 소스희생층(104)을 소스콘택층(124)으로 치환하는 일련의 공정에 의해 형성되는 소스레벨스택(110)은 소스콘택층(124)이 임베디드된 구조가 될 수 있다.
도 8 내지 도 10에 따르면, 희생층들(112)을 게이트전극들(127)로 치환할 수 있다.
도 8에 도시된 바와 같이, 제2다층스택(120M)의 희생층(112)을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(111) 사이에 수평형 게이트리세스들(125)이 형성될 수 있다. 희생층(112)이 질화물을 포함하므로, 희생층(112)은 인산(H3PO4)을 포함하는 케미컬에 의해 제거될 수 있다. 희생층(112)을 제거하는 동안에 희생실링층(122)도 동시에 제거될 수 있다. 다른 실시예에서, 희생층(112)을 제거한 이후에 희생실링층(122)을 제거할 수 있다.
희생층(112)을 제거하는 동안에, 소스콘택층(124)은 배리어산화물에 의해 충분히 보호될 수 있다. 배리어산화물은 소스콘택층(124)의 어택을 방지하기 위한 보호층의 역할을 할 수 있다.
수평형 게이트리세스들(125)은 수직형 콘택리세스(121)로부터 연속될 수 있다. 수평형 게이트리세스들(125)에 의해 메모리스택구조물(120P)의 블록킹층(115)의 일부분들이 노출될 수 있다.
수평형 게이트리세스들(125)을 형성한 후에, 제2다층스택은 도면부호 120'과 같이 변형될 수 있다. 제2다층스택(120')은 절연층들(111)과 수평형 게이트리세스들(125)이 교번하는 구조가 될 수 있다. 최상부 절연층(113)과 그에 이웃하는 절연층(111) 사이에도 수평형 게이트리세스(125)가 형성될 수 있다.
도 9 및 도 10에 도시된 바와 같이, 수평형 게이트리세스들(125)에 각각 게이트전극(127)을 채울 수 있다. 게이트전극(127)을 형성하기 위해, 수평형 게이트리세스들(125)을 채우도록 게이트물질(126)을 증착할 수 있다(도 9 참조). 게이트물질(126)을 형성한 후에, 제2다층스택은 도면부호 120"과 같이 변형될 수 있다. 제2다층스택(120")은 절연층들(111)과 게이트물질(126)이 교번하는 구조가 될 수 있고, 수직형 콘택리세스(121)의 측벽은 게이트물질(126)로 커버링될 수 있다.
후속하여, 도 10에 도시된 바와 같이, 게이트물질(126)의 에치백 공정을 수행하여 게이트전극(127)을 형성할 수 있다. 게이트전극들(127)은 저저항물질을 포함할 수 있다. 게이트전극들(127)은 금속-베이스 물질일 수 있다. 게이트전극들(127)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극들(127)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다.
게이트전극들(127)의 끝단(127R)은 절연층들(111)의 끝단보다 수평적으로 리세스된 형상을 가질 수 있다. 게이트전극들(127)의 끝단(127R)은 수직형 콘택리세스(121)에 의해 노출될 수 있다. 게이트전극들(127)은 상부 소스층(106), 하부 소스층(102) 및 소스콘택층(124)에 접촉하지 않을 수 있다.
게이트전극(127)을 형성한 후에, 제2다층스택은 도면부호 120과 같이 변형될 수 있다. 교번스택(120)은 절연층들(111)과 게이트전극들(127)이 교번하는 구조가 될 수 있다. 메모리스택구조물(120P)이 교번스택(120)을 관통할 수 있고, 수직형 콘택리세스(121)가 교번스택(120)을 관통할 수 있다.
도 11에 도시된 바와 같이, 수직형 콘택리세스(121)의 표면을 실링할 수 있다. 수직형 콘택리세스(121)의 표면은 실링층(128S)에 의해 실링될 수 있다. 실링층(128S)은 돌출부(128P)를 포함할 수 있고, 돌출부(128P)는 게이트전극들(127)의 끝단(127R)을 실링할 수 있다. 실링층(128S)은 절연층들(111, 113)의 측면을 실링할 수 있다. 실링층(128S)은 소스콘택층(124)의 측면을 실링할 수 있다. 실링층(128S)은 상부 소스층(106)의 측면을 실링할 수 있고, 하부 소스층(102)의 노출 표면을 실링할 수 있다. 실링층(128S)은 실리콘산화물-베이스 물질을 포함할 수 있다. 실링층(128S)은 저유전율 물질을 포함할 수 있다. 저유전율 물질은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 실링층(128S)은 약 7보다 낮은 유전율을 가질 수 있다.
실링층(128S)은 절연층(111, 113) 및 게이트전극(127)보다 얇을 수 있다. 실링층(128S)은 절연층(111, 113)과 다른 물질의 층일 수 있다. 실링층(128S)은 게이트전극(127)과 다른 물질의 층일 수 있다. 실링층(128S)은 습식식각내성이 큰 물질을 포함할 수 있다. 실링층(128S)의 습식식각내성은 카본에 의해 얻어질 수 있다. 실링층(128S)은 카본함유물질일 수 있고, 절연층(111, 113)은 카본미함유물질일 수 있다. 절연층(111, 113)은 카본 미함유 실리콘산화물일 수 있고, 실링층(128S)은 카본함유 실리콘산화물일 수 있다. 예를 들어, 절연층(111, 113)은 SiO2일 수 있고, 실링층(128S)은 SiCO일 수 있다. SiCO는 SiO2보다 식각 내성이 더 클 수 있다. SiCO에서 카본함량은 실리콘과 산소보다 작을 수 있다. 예를 들어, SiCO는 Si 34at%, 산소 40at% 및 카본 17at%의 조성비를 가질 수 있다. SiCO는 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
실링층(128S)은 50~100Å의 두께로 형성될 수 있다. SiCO의 높은 습식식각내성은 실링층(128S)의 두께를 얇게 할 수 있다. 이로 인해, 셀블럭을 분리하기 위한 수직형 콘택리세스(121)의 크기를 감소시킬 수 있고, 결국 칩사이즈를 감소시킬 수 있다. 비교예로서, 실링층(128S)로서 SiO2를 형성하는 경우에는, 후속 공정들(예, 세정 공정)에서 손실을 고려하여 약 150Å 이상의 두께로 형성해야 하며, 두꺼운 SiO2로 인해 수직형 콘택리세스(121)를 소스콘택플러그를 보이드(voide)없이 채우기 어렵고, 소스콘택플러그의 갭필특성을 개선하기 위해서는 수직형 콘택리세스(121)를 크게 형성해야 한다. 이에 반해, 본 실시예의 실링층(128S)으로서 SiCO는 SiO2보다 습식식각내성이 크므로, SiO2보다 얇게 형성할 수 있다. 따라서, 수직형 콘택리세스(121)의 크기가 작아져도 수직형 콘택리세스(121)에 소스콘택플러그를 보이드없이 채울 수 있다.
다른 실시예에서, 실링층(128S)은 후속 공정들로부터 습식식각 내성을 갖는 물질을 포함할 수도 있다. 실링층(128S)은 SiCN, SiBCN, SiBN 또는 이들의 조합을 포함할 수 있다. 실링층(128S)의 습식식각내성은 카본, 질소, 보론 또는 이들의 조합에 의해 얻어질 수 있다.
다른 실시예에서, 실링층(128S)을 형성하기 이전에 시드층을 미리 형성할 수 있다. 시드층은 실리콘산화물 또는 실리콘질화물을 얇게 형성할 수 있다. 시드층을 형성하므로써, 실링층(128S)의 컨포멀리티를 개선할 수 있다.
다른 실시예에서, 실링층(128S)은 카본미함유실리콘산화물과 카본함유실리콘산화물의 스택을 포함할 수 있다. 예를 들어, 카본미함유실리콘산화물을 얇게 증착한 후, 카본미함유실리콘산화물 상에 카본함유실리콘산화물을 증착할 수 있다. 카본미함유실리콘산화물은 시드층으로서 카본함유실리콘산화물의 컨포멀리티를 개선할 수 있다.
도시하지 않았으나, 실링층(128S)은 최상부 절연층(113)의 상부 표면을 실링할 수 있다.
도 12에 도시된 바와 같이, 하부 소스층(102)의 표면이 노출되도록 실링층(128S)을 선택적으로 제거할 수 있다. 이에 따라, 수직형 콘택리세스(121)의 측벽에 실링스페이서(128)가 형성될 수 있다. 실링스페이서(128)의 바텀부는 소스콘택층(124)의 측면 및 상부 소스층(106)의 측면을 완전히 커버링할 수 있다. 실링스페이서(128)는 돌출부(128P)를 포함할 수 있고, 돌출부(128P)는 게이트전극들(127)의 끝단(127R)을 실링할 수 있다. 실링스페이서(128)는 절연층들(111, 113)의 측면을 실링할 수 있다.
실링스페이서(128)는 절연층들(111, 113)과 게이트전극들(127)의 스택 방향을 따라 수직하게 연속될 수 있다. 탑뷰로 볼 때, 실링 스페이서(128)는 수직형 콘택리세스(121)의 측벽을 실링하는 클로즈드 루프 형상(closed loop-shape)일 수 있다.
실링층(128S)의 두께가 얇으므로, 실링스페이서(128)를 형성하기 위한 식각공정에서 수직형 콘택리세스(121)의 바닥면의 오픈 면적을 증가시킬 수 있다. 이로써, 전기적으로 낮은 저항과 공정 안정성을 확보할 수 있다.
실링스페이서(128)를 형성한 이후에, 후세정(Post Cleaning)이 수행될 수 있다.
도 13 및 도 14에 도시된 바와 같이, 수직형 콘택리세스(121) 내에 콘택물질이 채워질 수 있다. 예를 들어, 수직형 콘택리세스(121) 내에 소스콘택플러그(132)가 형성될 수 있다. 소스콘택플러그(132)는 수직형 콘택리세스(121)를 채울 수 있다. 소스콘택플러그(132)는 실리콘함유물질(129)과 금속함유물질(131)의 스택을 포함할 수 있고, 실리콘함유물질(129)과 금속함유물질(131) 사이의 배리어물질(130)을 더 포함할 수 있다. 실리콘함유물질(129)은 폴리실리콘을 포함할 수 있고, 금속함유물질(131)은 텅스텐을 포함할 수 있다. 배리어물질(130)은 티타늄질화물을 포함할 수 있다. 다른 실시예에서, 소스콘택플러그(132)는 텅스텐 단독으로 형성될 수 있다.
실리콘함유물질(129)을 형성하기 위해, 수직형 콘택리세스(121)를 채우도록 폴리실리콘을 증착한 후, 폴리실리콘의 에치백이 수행될 수 있다. 폴리실리콘의 증착전에 전세정(Pre-Cleaning)이 수행될 수 있고, 폴리실리콘의 에치백 이후에 후세정(post-Cleaning)이 수행될 수 있다. 실리콘함유물질(129)은 실링스페이서(128)에 접촉될 수 있다.
실리콘함유물질(129)을 형성한 후에, 배리어물질(130)을 컨포멀하게 증착할 수 있다. 배리어물질(130)의 증착 이전에 전세정(Pre-Cleaning)을 수행할 수 있다. 배리어물질(130)의 컨포멀 증착 이후에, 금속함유물질(131)로 수직형 콘택리세스(121)의 나머지를 채울 수 있다. 배리어물질(130) 및 금속함유물질(131)의 순차적인 증착 이후에, CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정이 수행될 수 있다. 따라서, 배리어물질(130) 및 금속함유물질(131)은 수직형 콘택리세스(121)의 내부에만 잔류할 수 있다. 배리어물질(130)은 실링스페이서(128)에 직접 접촉될 수 있고, 금속함유물질(131)은 실링스페이서(128)에 접촉하지 않을 수 있다.
실링스페이서(128) 형성 공정과 배리어물질(130)의 증착 공정 동안에 복수의 세정공정들이 수행되더라도, 실링스페이서(128)의 두께 손실이 거의 발생하지 않을 수 있다.
상술한 바와 같이, 하부 구조물(101) 상에 소스레벨스택(110)과 교번스택(120)이 형성될 수 있다. 소스레벨스택(110)은 하부 소스층(102), 소스콘택층(124) 및 상부 소스층(106)을 포함할 수 있다. 교번스택(120)은 절연층들(111)과 게이트전극들(127)이 교번하여 적층될 수 있다. 메모리스택구조물(120P)은 교번스택(120)과 소스레벨스택(110)을 관통할 수 있다. 메모리스택구조물(120P)의 채널층(118)의 바텀부 외벽은 소스콘택층(124)과 직접 접촉할 수 있다. 소스콘택층(124)을 통해 채널층(118), 하부 소스층(102), 상부 소스층(106) 및 소스콘택플러그(132)가 전기적으로 연결될 수 있다.
실링스페이서(128)에 의해 게이트전극들(127)과 소스콘택플러그(132)가 전기적으로 분리될 수 있다. 실링스페이서(128)에 의해 게이트전극들(127)과 소스콘택플러그(132)가 물리적으로 분리될 수 있다. 게이트전극(27)과 소스콘택플러그(132) 사이에는 고전압이 반복적으로 인가될 수 있고, 이로 인하여 웨어아웃(wareout) 불량을 지칭하는 GBB(동작횟수가 증가하면서 불량 블럭 수가 증가하는 현상, growing bad block) 불량이 증가하게 된다. 본 실시예는 카본함유물질을 이용하여 실링스페이서(128)를 형성하므로써 GBB 불량을 방지할 수 있다. 부연하면, 습식식각내성이 큰 물질로 실링스페이서(128)를 형성하므로, 후속되는 세정공정들 동안에 실링스페이서(128)의 두께 손실이 발생되지 않고, 이에 따라 게이트전극(27)과 소스콘택플러그(132) 사이에 인가되는 고전압에도 충분히 견딜 수 있는 실링스페이서(128)의 두께를 확보할 수 있다.
또한, 본 실시예는 저유전율 물질로 실링스페이서(128)를 형성하므로, 게이트전극들(127)과 소스콘택플러그(132)간의 기생캐패시턴스를 감소시킬 수 있다.
도 2 내지 도 14에 따르면, 수직형 반도체장치 제조 방법은 하부 구조물(101) 상부에 희생소스층(104)을 포함하는 제1다층스택(110S)을 형성하는 단계, 제1다층스택(110S) 상부에 절연층들(111) 및 희생층들(112)이 교번하는 제2다층스택(120M)을 형성하는 단계, 제2다층스택(120M) 및 제1다층스택(110S)을 관통하도록 연장된 채널층(118)을 포함하는 메모리스택구조물(120P)을 형성하는 단계, 메모리스택구조물(120P)로부터 이격되어 제2다층스택(120M) 및 제1다층스택(110S)을 관통하도록 연장된 수직형 콘택리세스(121)를 형성하는 단계, 수직형 콘택리세스(121)를 통해 희생소스층(104)을 선택적으로 제거하여 수평형 콘택리세스(123)를 형성하는 단계, 채널층(118)의 바텀부 외벽을 노출시키도록 수평형 콘택리세스(123)를 확장시키는 단계, 확장된 수평형 콘택리세스(123)에 소스콘택층(124)을 채우는 단계, 희생층들(112)을 게이트전극들(127)로 치환하는 단계, 소스콘택층(124) 및 게이트전극들(127) 상에 수직형 콘택리세스(121)의 측벽을 실링하는 실링스페이서(128)를 형성하는 단계 및 수직형 콘택리세스(121) 내에 소스콘택플러그(132)를 형성하는 단계를 포함할 수 있고, 실링스페이서(128)는 카본함유 실리콘산화물로 형성될 수 있다.
도 15는 다른 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다. 도 15의 수직형 반도체 장치(200)는 도 1의 수직형 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 15를 참조하면, 수직형 반도체 장치(200)는 하부 구조물(101) 상부에 위치하되, 게이트전극들(127) 및 절연층들(111)이 교번하는 교번스택(120), 교번스택(120)을 관통하도록 연장된 채널층(118) 및 채널층(118)을 에워싸는 메모리층(115/116/117)을 포함하는 메모리스택구조물(120P), 채널층(118)의 바텀부 외벽에 접촉되고 하부 구조물(101)과 교번스택(120) 사이에 위치하는 소스콘택층(124), 메모리스택구조물(120P)로부터 이격되어 교번스택(120)을 관통하도록 연장된 소스콘택플러그(132) 및 소스콘택플러그(132)의 외벽을 실링하되, 절연층들(111)과 다른 식각내성을 갖는 실링스페이서(128)를 포함할 수 있다. 실링스페이서(128)는 소스콘택플러그(132)와 게이트전극들(127) 사이에서 게이트전극들(127)을 실링하되, 절연층들(111)과 다른 식각내성을 가질 수 있다. 소스콘택플러그(132)의 외벽은 실링스페이서(128)에 의해 서라운딩되며, 실링스페이서(128)는 게이트전극들(127), 절연층들(111), 카본함유라이너층(105') 및 소스콘택층(124)을 커버링하도록 수직하게 연장될 수 있다.
하부 구조물(101)은 반도체 프로세싱에 적합한 물질을 포함할 수 있다. 하부 구조물(101)은 기판을 포함할 수 있고, 기판은 반도체 기판을 포함할 수 있다. 예를 들어, 하부 구조물(101)은 실리콘 기판, 단결정 실리콘 기판, 폴리실리콘 기판, 비정질 실리콘 기판, 실리콘저마늄 기판, 단결정 실리콘저마늄 기판, 다결정 실리콘저마늄 기판, 탄소 도핑된 실리콘 기판, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 하부 구조물(101)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 하부 구조물(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 하부 구조물(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 도시하지 않았으나, 다른 실시예에서, 하부 구조물(101)은 기판, 기판 상에 형성된 적어도 하나 이상의 제어회로 및 다층 금속배선을 포함할 수 있다.
다층스택구조물은 소스레벨스택(110) 및 소스레벨스택(110) 상의 교번스택(120)을 포함할 수 있다. 소스레벨스택(110)은 교번스택(120)보다 높이가 낮을 수 있다.
소스레벨스택(110)은 하부 소스층(102), 소스콘택층(124) 및 카본함유라이너층(105')을 포함할 수 있다. 하부 소스층(102) 상에 소스콘택층(124)이 형성될 수 있고, 소스콘택층(124) 상에 카본함유라이너층(105')이 형성될 수 있다. 소스콘택층(124)은 하부 소스층(102)과 카본함유라이너층(105') 사이에 위치할 수 있다. 하부 소스층(102) 및 소스콘택층(124)은 반도체물질을 포함할 수 있다. 하부 소스층(102) 및 소스콘택층(124)은 폴리실리콘을 포함할 수 있다. 소스콘택층(124)은 인(Phosphorus, P)이 도핑된 폴리실리콘을 포함할 수 있다. 소스콘택층(124)은 카본을 함유하는 폴리실리콘을 포함할 수 있다. 소스콘택층(124)은 인(P)이 도핑된 폴리실리콘(Phosphorus-doped polysilicon, SiP)과 카본이 도핑된 폴리실리콘(Carbon-doped polysilicon, SiC)의 스택을 포함할 수 있다. 하부 소스층(102)은 언도프드 폴리실리콘 또는 도프드 폴리실리콘을 포함할 수 있다.
카본함유라이너층(105')은 실리콘산화물-베이스 물질을 포함할 수 있다. 카본함유라이너층(105')은 적어도 SiCO을 포함할 수 있다.
카본함유라이너층(105')은 절연층들(111, 113)과 다른 물질의 층일 수 있다. 카본함유라이너층(105')은 습식식각내성이 큰 물질을 포함할 수 있다. 카본함유라이너층(105')의 습식식각내성은 카본에 의해 얻어질 수 있다. 카본함유라이너층(105')은 카본함유물질일 수 있고, 절연층들(111, 113)은 카본미함유물질일 수 있다. 절연층들(111, 113)은 카본 미함유 실리콘산화물일 수 있고, 카본함유라이너층(105')은 카본함유 실리콘산화물일 수 있다. 예를 들어, 절연층들(111, 113)은 SiO2일 수 있고, 카본함유라이너층(105')은 SiCO일 수 있다. SiCO는 SiO2보다 식각 내성이 더 클 수 있다. SiCO에서 카본함량은 실리콘과 산소보다 작을 수 있다. 예를 들어, SiCO는 Si 34at%, 산소 40at% 및 카본 17at%의 조성비를 가질 수 있다.
카본함유라이너층(105')은 50~100Å의 두께로 형성될 수 있다. SiCO의 높은 습식식각내성은 카본함유라이너층(105')의 두께를 얇게 할 수 있다. 이로 인해, 소스레벨스택(110)의 높이를 감소시킬 수 있다. 절연층들(111) 중 최하부 절연층(111)은 최하부 절연층(111)보다 높은 레벨의 절연층들(111)보다 얇은 두께를 가질 수 있다. 예를 들어, 카본함유라이너층(105')을 SiCO로 형성하는 경우에는, 최하부 절연층(111)의 두께를 얇게(약 200Å) 형성할 수 있다. 이에 따라 소스콘택층(124)으로부터 최하부 게이트전극(127)에 인접하는 채널층(118)으로의 도펀트 확산이동거리를 짧게 할 수 있다. 최하부 절연층(111)보다 높은 레벨의 절연층들(111)은 약 300Å의 두께일 수 있다.
다른 실시예에서, 카본함유라이너층(105')은 카본 외에 질소, 보론 또는 이들의 조합을 함유하는 물질로 대체될 수 있다.
교번스택(120)은 메모리셀스택 또는 메모리셀스트링이라고 지칭할 수 있다. 교번스택(120)은 복수의 절연층들(111)과 복수의 게이트전극들(127)이 교번하여 적층된 구조일 수 있다. 복수의 절연층들(111) 중 최상부 절연층(도면부호 113)은 나머지 절연층들(111)보다 두꺼울 수 있다. 절연층들(111)은 실리콘산화물을 포함할 수 있다. 게이트전극들(127)은 저저항물질을 포함할 수 있다. 게이트전극들(127)은 금속-베이스 물질일 수 있다. 게이트전극들(127)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극들(127)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 게이트전극들(127)의 끝단(127R)은 절연층들(111)의 끝단보다 수평적으로 리세스된 형상을 가질 수 있다.
메모리스택구조물(120P)은 교번스택(120)을 관통하도록 수직하게 연장될 수 있다. 메모리스택구조물(120P)은 필라 형상일 수 있다. 메모리스택구조물(120P)은 블록킹층(115), 전하트랩층(116), 터널절연층(117), 채널층(118) 및 코어절연층(119)을 포함할 수 있다. 메모리스택구조물(120P)은 ONOP 구조를 포함할 수 있다. ONOP 구조는 산화물, 질화물, 산화물 및 폴리실리콘층의 스택을 포함할 수 있다. 블록킹층(115)과 터널절연층(117)은 산화물을 포함할 수 있고, 전하트랩층(116)은 질화물을 포함할 수 있으며, 채널층(118)은 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 블록킹층(115)은 고유전물질을 포함할 수 있고, 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다. 채널층(118)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(118)의 외벽에 터널절연층(117)이 형성되고, 터널절연층(117)의 외벽에 전하트랩층(116)이 형성될 수 있다. 전하트랩층(116)의 외벽에 블록킹층(115)이 형성될 수 있다. 채널층(118)의 내부 공간은 코어절연층(119)으로 완전히 채워질 수 있다. 코어절연층(119)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 블록킹층(115), 전하트랩층(116) 및 터널절연층(117)의 스택은 메모리층이라고 지칭할 수 있다.
소스콘택플러그(132)는 실리콘함유물질(129)과 금속함유물질(131)의 스택을 포함할 수 있고, 실리콘함유물질(129)과 금속함유물질(131) 사이의 배리어물질(130)을 더 포함할 수 있다. 실리콘함유물질(129)은 폴리실리콘을 포함할 수 있고, 금속함유물질(131)은 텅스텐을 포함할 수 있다. 배리어물질(130)은 티타늄질화물을 포함할 수 있다. 다른 실시예에서, 소스콘택플러그(132)는 텅스텐 단독으로 형성될 수 있다. 소스콘택플러그(132)의 하부는 소스레벨스택(110)의 하부 소스층(102)에 접속될 수 있다.
소스콘택플러그(132)와 게이트전극들(127) 사이에 실링스페이서(128)가 형성될 수 있다. 실링스페이서(128)는 절연층들(111, 113)과 소스콘택플러그(132) 사이에 형성되도록 연장될 수 있다. 실링스페이서(128)는 교번스택(120)의 스택방향에 따라 연속될 수 있다. 실링스페이서(128)는 돌출부(128P)를 포함할 수 있고, 돌출부(128P)는 게이트전극들(127)의 끝단에 접속될 수 있다. 실링스페이서(128)의 돌출부(128P)는 게이트전극들(127)의 끝단을 실링할 수 있다. 실링스페이서(128)는 절연층들(111, 113)의 측면을 실링할 수 있다. 실링스페이서(128)는 소스콘택층(124)의 측면을 실링할 수 있다. 실링스페이서(128)는 카본함유라이너층(105')의 측면을 실링할 수 있고, 하부 소스층(102)의 표면 일부분을 실링하지 않을 수 있다. 실링스페이서(128)는 소스콘택플러그(132)의 외벽을 풀리 서라운딩(Fully surrounding)할 수 있다.
실링스페이서(128)는 실리콘산화물-베이스 물질을 포함할 수 있다. 실링스페이서(128)는 저유전율 물질을 포함할 수 있다. 저유전율 물질은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 실링스페이서(128)는 약 7보다 낮은 유전율을 가질 수 있다. 실링스페이서(128)는 절연층들(111, 113) 및 게이트전극들(127)보다 얇을 수 있다. 실링스페이서(128)는 절연층들(111, 113)과 다른 물질의 층일 수 있다. 실링스페이서(128)는 게이트전극들(127)과 다른 물질의 층일 수 있다. 카본함유라이너층(105')과 실링스페이서(128)는 동일 물질일 수 있다. 실링스페이서(128)는 습식식각내성이 큰 물질을 포함할 수 있다. 실링스페이서(128)의 습식식각내성은 카본에 의해 얻어질 수 있다. 실링스페이서(128)는 카본함유물질일 수 있고, 절연층들(111, 113)은 카본미함유물질일 수 있다. 절연층들(111, 113)은 카본 미함유 실리콘산화물일 수 있고, 실링스페이서(128)는 카본함유 실리콘산화물일 수 있다. 예를 들어, 절연층들(111, 113)은 SiO2일 수 있고, 실링스페이서(128)는 SiCO일 수 있다. SiCO는 SiO2보다 식각 내성이 더 클 수 있다. SiCO에서 카본함량은 실리콘과 산소보다 작을 수 있다. 예를 들어, SiCO는 Si 34at%, 산소 40at% 및 카본 17at%의 조성비를 가질 수 있다. SiCO는 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
실링스페이서(128)는 50~100Å의 두께로 형성될 수 있다. SiCO의 높은 습식식각내성은 실링스페이서(128)의 두께를 얇게 할 수 있다. 이로 인해, 셀블럭을 분리하기 위한 소스콘택플러그(132)의 크기를 감소시킬 수 있고, 결국 칩사이즈를 감소시킬 수 있다. 실링스페이서(128)는 카본함유라이너층(105')보다 얇을 수 있다.
다른 실시예에서, 실링스페이서(128)는 SiCN, SiBCN, SiBN 또는 이들의 조합을 포함할 수 있다. 실링스페이서(128)의 습식식각내성은 카본, 질소, 보론 또는 이들의 조합에 의해 얻어질 수 있다.
다른 실시예에서, 실링스페이서(128)는 카본미함유실리콘산화물과 카본함유실리콘산화물의 스택을 포함할 수 있다. 예를 들어, 카본미함유실리콘산화물을 얇게 증착한 후, 카본미함유실리콘산화물 상에 카본함유실리콘산화물을 증착할 수 있다.
도 16 내지 도 28은 다른 실시예에 따른 수직형 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
도 16에 도시된 바와 같이, 하부 구조물(101) 상에 제1다층스택(110S)이 형성될 수 있다. 제1다층스택(110S)은 하부 소스층(102), 제1라이너층(103), 소스희생층(104) 및 제2라이너층(105')을 포함하는 스택구조일 수 있다. 본 실시예에서, 제1다층스택(110S)은 하부 소스층(103)과 소스희생층(104) 사이에 제1라이너층(103)이 형성될 수 있고, 소스희생층(104) 상에 제2라이너층(105')이 형성될 수 있다. 하부 소스층(102) 및 소스희생층(104)은 동일 물질일 수 있고, 제1 및 제2라이너층(103, 105')은 하부 소스층(102) 및 소스희생층(104)과 다른 물질일 수 있다. 제1 및 제2라이너층(103, 105')은 소스희생층(104)에 대해 식각선택비를 가질 수 있다. 하부 소스층(102) 및 소스희생층(104)은 반도체물질을 포함할 수 있고, 제1 및 제2라이너층(103, 105')은 절연물질을 포함할 수 있다. 하부 소스층(102) 및 소스희생층(104)은 폴리실리콘을 포함할 수 있고, 제1 및 제2라이너층(103, 105'은 실리콘산화물을 포함할 수 있다. 소스희생층(104)은 하부 소스층(102) 및 제2라이너층(105')과 동일한 두께이거나 더 얇을 수 있다. 제2라이너층(105')은 제1라이너층(103)보다 두꺼울 수 있다.
제1 및 제2라이너층(103, 105')은 후속 소스희생층(104)을 제거하는 동안에 하부 소스층(02)을 보호할 수 있다.
제1 및 제2라이너층(103, 105')은 실리콘산화물-베이스 물질을 포함할 수 있다. 제1 및 제2라이너층(103, 105') 중 적어도 하나의 라이너층은 SiO2, SiCO 또는 이들의 조합을 포함할 수 있다.
제2라이너층(105')은 제1라이너층(103)과 다른 물질의 층일 수 있다. 제2라이너층(105')은 습식식각내성이 큰 물질을 포함할 수 있다. 제2라이너층(105')의 습식식각내성은 카본에 의해 얻어질 수 있다. 제2라이너층(105')은 카본함유물질일 수 있고, 제1라이너층(103)은 카본미함유물질일 수 있다. 제1라이너층(103)은 카본 미함유 실리콘산화물일 수 있고, 제2라이너층(105')은 카본함유 실리콘산화물일 수 있다. 예를 들어, 제1라이너층(103)은 SiO2일 수 있고, 제2라이너층(105')은 SiCO일 수 있다. SiCO는 SiO2보다 식각 내성이 더 클 수 있다. SiCO에서 카본함량은 실리콘과 산소보다 작을 수 있다. 예를 들어, SiCO는 Si 34at%, 산소 40at% 및 카본 17at%의 조성비를 가질 수 있다.
제1 및 제2라이너층(103, 105')은 50~100Å의 두께로 형성될 수 있다. SiCO의 높은 습식식각내성은 제2라이너층(105')의 두께를 얇게 할 수 있다. 이로 인해, 제1다층스택(110S)의 높이를 감소시킬 수 있다.
다른 실시예에서, 제2라이너층(105')은 카본 외에 질소, 보론 또는 이들의 조합을 포함할 수 있다.
상술한 바와 같이, 제1라이너층(103)은 SiO2로 형성하고, 제2라이너층(105')은 SiCO로 형성할 수 있다. 도 2와 다르게, 도 15에서는 상부 소스층(106)을 생략하고, 제2라이너층(105')만을 형성하고 있다.
다음으로, 제1다층스택(110S) 상에 제2다층스택(120M)이 형성될 수 있다. 제2다층스택(120M)은 제1다층스택(110S)보다 두꺼울 수 있다. 제2다층스택(120M)은 절연층(111)과 희생층(112)을 포함할 수 있다. 제2다층스택(120M)은 절연층(111)과 희생층(112)의 교번스택을 포함할 수 있다. 절연층(111)과 희생층(112)은 수회 번갈아 교대로 적층될 수 있다. 절연층(111)과 희생층(112)은 서로 다를 물질일 수 있다. 절연층(111)은 희생층(112)에 대해 식각선택비를 가질 수 있다. 절연층(111)은 실리콘산화물을 포함할 수 있고, 희생층(112)은 실리콘질화물을 포함할 수 있다. 절연층(111)과 희생층(112)은 동일 두께일 수 있다.
절연층(111)과 희생층(112)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다. 절연층(111) 중에서 최상부에 형성되는 절연층, 즉 최상부 절연층(113)은 후속 공정들에 의해 어택을 받아서 손상될 수 있다. 그러므로, 최상부 절연층(113)은 하부의 다른 절연층(111)보다 더 두껍게 형성될 수 있다. 최상부 절연층(113)은 식각배리어로 사용될 수도 있다. 절연층들(111) 중 최하부 절연층(111), 즉 제2라이너층(105')에 접촉되는 최하부 절연층(111)은 최하부 절연층(111)보다 높은 레벨의 절연층들(111)보다 얇은 두께를 가질 수 있다. 예를 들어, 제2라이너층(105')을 SiCO로 형성하는 경우에는, 최하부 절연층(111)의 두께를 얇게(약 200Å) 형성할 수 있다. 최하부 절연층(111)보다 높은 레벨의 절연층들(111)은 약 300Å의 두께일 수 있다.
도 17에 도시된 바와 같이, 수직형 오프닝(114)이 형성될 수 있다. 수직형 오프닝(114)을 형성하기 위해, 제2다층스택(120M)의 식각과 제1다층스택(110S)의 부분식각이 순차적으로 수행될 수 있다.
수직형 오프닝(114)은 하부 구조물(101)의 표면에 대해 수직하게 형성될 수 있다. 수직형 오프닝(114)은 제2다층스택(120M)을 관통하는 형상일 수 있고, 제1다층스택(110S)을 부분적으로 관통하는 형상일 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직형 오프닝(114)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 수직형 오프닝(114) 형성 시, 하부 구조물(101)의 표면이 노출되지 않을 수 있다. 예를 들어, 수직형 오프닝(114)의 저면 아래에 하부 소스층(102)의 일부가 잔류할 수 있다. 다른 실시예에서, 수직형 오프닝(114)은 '수직형 리세스, 수직홀 또는 채널홀'이라고 지칭할 수 있다.
도 18에 도시된 바와 같이, 수직형 오프닝(114) 내에 메모리스택구조물(120P)이 형성될 수 있다. 메모리스택구조물(120P)은 수직형 오프닝(114)을 채우는 필라 형상(Pillar shape)일 수 있다.
메모리스택구조물(120P)은, 블록킹층(115), 전하트랩층(116), 터널절연층(117) 및 채널층(118)을 포함할 수 있다. 메모리스택구조물(120P)은 ONOP 구조를 포함할 수 있다. ONOP 구조는 산화물, 질화물, 산화물 및 폴리실리콘층의 스택을 포함할 수 있다. 블록킹층(115)과 터널절연층(117)은 산화물을 포함할 수 있고, 전하트랩층(116)은 질화물을 포함할 수 있으며, 채널층(118)은 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 블록킹층(115)은 고유전물질을 포함할 수 있고, 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
채널층(118)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(118)의 외벽에 터널절연층(117)이 형성되고, 터널절연층(117)의 외벽에 전하트랩층(116)이 형성될 수 있다. 전하트랩층(116)의 외벽에 블록킹층(115)이 형성될 수 있다.
메모리스택구조물(120P)은 코어절연층(119)을 더 포함할 수 있다. 채널층(118)의 내부 공간은 코어절연층(119)으로 완전히 채워질 수 있다. 코어절연층(119)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 도시하지 않았으나, 코어절연층(119)을 리세스시킨 후에 채널층(118)의 상단부에 접속되는 도전성 패드를 더 형성할 수 있다.
블록킹층(115), 전하트랩층(116) 및 터널절연층(117)의 스택은 메모리층(memory layer)이라고 지칭할 수 있고, 전하트랩층(116)은 메모리물질(memory material)이라고 지칭할 수 있다. 메모리스택구조물(120P)은 메모리스택구조물(Memory stack structure)이라고 지칭될 수도 있다.
도 19에 도시된 바와 같이, 수직형 콘택리세스(121)가 형성될 수 있다. 수직형 콘택리세스(121)는 메모리스택구조물(120P)로부터 이격되어 형성될 수 있다. 수직형 콘택리세스(121)는 제2다층스택(120M)을 식각하여 형성될 수 있고, 수직형 콘택리세스(121)는 제1다층스택(110S)의 일부까지 하향 연장될 수 있다. 수직형 콘택리세스(121)의 저면은 제2라이너층(105')을 관통할 수 있다. 수직형 콘택리세스(121)를 형성하기 위한 식각 공정은, 소스 희생층(104) 위에서 정지할 수 있다. 다른 실시예에서, 수직형 콘택리세스(121)를 형성하는 동안에 소스 희생층(104)의 상부 표면이 일부 리세스될 수 있다. 수직형 콘택리세스(121)는 슬릿 또는 트렌치라고 지칭될 수도 있다. 탑뷰로 볼 때, 수직형 콘택리세스(121)는 어느 한 방향으로 연장되는 라인 형상일 수 있다. 수직형 콘택리세스(121)는 하부 구조물(101)의 표면에 대해 수직하는 고종횡비를 가질 수 있다.
도 20에 도시된 바와 같이, 수직형 콘택리세스(121)의 측벽 상에 희생실링층(122)이 형성될 수 있다. 희생실링층(122)은 수직형 콘택리세스(121)의 측벽에 스페이서로 형성될 수 있다. 희생실링층(122)을 형성하기 위해, 희생실링물질을 컨포멀하게 형성한 후 컷 공정을 수행할 수 있다.
희생실링층(122)을 위한 희생실링물질은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 희생실링층(122)을 위한 희생실링물질은 산화물과 질화물의 조합은 제1실링층, 제2실링층 및 제3실링층을 포함할 수 있다. 제1실링층과 제3실링층은 동일 물질일 수 있고, 제2실링층은 제1 및 제3실링층과 다른 물질일 수 있다. 제2실링층은 제1 및 제3실링층에 대해 식각선택비를 가질 수 있다. 제1실링층과 제3실링층은 산화물을 포함할 수 있고, 제2실링층은 질화물을 포함할 수 있다. 따라서, 희생실링층(122)은 NON 구조를 포함할 수 있다. NON 구조는 질화물, 산화물 및 질화물의 스택을 지칭할 수 있다. 희생실링물질에 의해 수직형 콘택리세스(121)의 저면 및 측벽들이 커버링될 수 있다.
희생실링물질의 컷 공정이 수행될 수 있고, 이에 따라 희생실링층(122)이 형성될 수 있다. 희생실링물질의 컷 공정(Cutting process)은 식각 공정을 포함할 수 있고, 컷 공정에 의해 소스 희생층(104)의 표면이 노출될 수 있다. 컷 공정 이후에, 희생실링물질은 수직형 콘택리세스(121)의 측벽에 스페이서형의 희생실링층(122)으로 잔류할 수 있다. 희생실링물질의 컷 공정은 에치백 공정을 포함할 수 있다.
다음으로, 수직형 콘택리세스(121)를 통해 소스 희생층(104)을 선택적으로 제거할 수 있다. 이에 따라, 수평형 콘택리세스(123)가 형성될 수 있다. 수직형 콘택리세스(121)와 수평형 콘택리세스(123)는 서로 연결될 수 있다. 수평형 콘택리세스(123)는 소스 희생층(104)을 딥아웃 공정에 의해 제거하므로써, 제2라이너층(105')과 제1라이너층(103) 사이에 형성될 수 있다. 수평형 콘택리세스(123)는 하부 구조물(101)의 표면에 대해 평행할 수 있다. 소스 희생층(104)을 제거할 때, 제1 및 제2라이너층(103, 105')은 식각선택비를 가져 제거되지 않고 잔류할 수 있다. 수평형 콘택리세스(123)는 제1다층스택(110S) 내에 형성될 수 있다. 소스 희생층(104)을 제거할 때, 하부 소스층(102)은 제거되지 않을 수 있다. 소스 희생층(104)의 제거를 위해 습식식각이 적용될 수 있다. 소스 희생층(104)이 폴리실리콘층을 포함하므로, 습식식각은 폴리실리콘층을 식각할 수 있는 케미컬을 포함할 수 있다.
수평형 콘택리세스(123)의 일부는 메모리스택구조물(120P)의 하부 측벽을 노출시킬 수 있다. 메모리스택구조물(120P)의 외벽(Outer wall)은 블록킹층(115)일 수 있고, 수평형 콘택리세스(123)에 의해 메모리스택구조물(120P)의 블록킹층(115)이 노출될 수 있다. 블록킹층(115)이 산화물을 포함하므로, 소스 희생층(104)을 제거하는 동안에, 메모리스택구조물(120P)의 블록킹층(115)은 식각선택비를 가져 식각되지 않을 수 있다. 탑뷰로 볼 때, 수평형 콘택리세스(123)는 메모리스택구조물(120P)의 바텀부 외벽을 에워싸는 형상일 수 있다.
다음으로, 제1라이너층(103)을 제거할 수 있다. 이에 따라, 수평형 콘택리세스(123)의 높이가 증가할 수 있다. 높이가 확장된 수평형 콘택리세스는 하부 소스층(102) 및 제2라이너층(105')에 직접 접촉할 수 있다.
제1라이너층(103)을 제거하는 동안에, 메모리스택구조물(120P)의 바텀부의 블록킹층(115)이 제거될 수 있다. 따라서, 메모리스택구조물(120P)의 전하트랩층(116)이 노출될 수 있다. 제1라이너층(103)을 제거하기 위해 습식식각이 적용될 수 있다. 습식식각은 실리콘산화물을 선택적으로 제거할 수 있는 케미컬을 포함할 수 있다. 제1라이너층(103)을 제거하는 동안에, 제2라이너층(105')은 습식식각내성을 가지므로 제거되지 않을 수 있다.
다음으로, 수직형 콘택리세스(121) 및 수평형 콘택리세스(123)를 통해 메모리스택구조물(120P)의 바텀부의 전하트랩층(116)을 제거할 수 있다. 전하트랩층(116)은 습식식각에 의해 제거될 수 있다. 전하트랩층(116)이 질화물을 포함하는 경우, 습식식각은 질화물을 식각할 수 있는 케미컬을 포함할 수 있다.
전하트랩층(116)을 제거하므로써, 수평형 콘택리세스(123)의 수평 방향 길이가 증가할 수 있다.
다음으로, 수직형 콘택리세스(121) 및 수평형 콘택리세스(123)를 통해 메모리스택구조물(120P)의 바텀부의 터널절연층(117)이 제거될 수 있다. 터널절연층(117)은 습식식각에 의해 제거될 수 있다. 터널절연층(117)이 산화물을 포함하는 경우, 습식식각은 산화물을 식각할 수 있는 케미컬을 포함할 수 있다.
터널절연층(117)을 제거하므로써, 수평형 콘택리세스(123)의 수평 방향 길이가 증가할 수 있다.
상술한 바와 같은 소스 희생층(104)의 제거 공정, 제1라이너층(103)의 제거 공정, 블록킹층(115)의 제거 공정, 전하트랩층(116)의 제거공정, 터널절연층(117)의 제거 공정이 수행될 때, 희생실링층(122)은 절연층(111, 113) 및 희생층(112)을 보호하는 식각배리어 역할을 수행할 수 있다.
수평형 콘택리세스(123)의 확장 공정들에 의해 메모리스택구조물(120P)의 채널층(118)의 바텀부 외벽이 노출될 수 있다.
수평형 콘택리세스(123)가 형성된 제1다층스택을 도면부호 110S'이라고 지칭한다. 잔류하는 제2라이너층(105')을 카본함유라이너층이라고 약칭한다.
도 16 내지 도 20에 도시된 일련의 공정들에 의해, 제1다층스택(110S') 및 제2다층스택(120M)을 관통하는 콘택오프닝이 형성될 수 있다. 콘택오프닝은 수직형 콘택리세스(121) 및 수평형 콘택리세스(123)를 포함할 수 있다. 수직형 콘택리세스(121)로부터 수평형 콘택리세스(123)가 연장될 수 있다. 수직형 콘택리세스(121)는 하부 구조물(101)에 대해 수직한 방향으로 연장될 수 있고, 수평형 콘택리세스(123)는 하부 구조물(101)에 대해 수평한 방향으로 연장될 수 있다. 수평형 콘택리세스(123)는 하부 구조물(101)의 표면에 대해 평행하는 고종횡비를 가질 수 있다. 수직형 콘택리세스(121)는 하부 구조물(101)에 대해 수직하는 고종횡비를 가질 수 있다.
후속하여 도 7 내지 도 14에 도시된 방법과 유사한 공정들이 수행될 수 있다. 이하, 도 21 내지 도 28을 참조하여 설명하기로 한다.
도 21에 도시된 바와 같이, 콘택오프닝, 예컨대, 수직형 리세스(121) 및 수평형 콘택리세스(123)를 채우는 소스콘택물질(124A)이 형성될 수 있다. 소스콘택물질(124A)은 도전물질을 포함할 수 있다. 소스콘택물질(124A)은 폴리실리콘을 포함할 수 있다. 소스콘택물질(124A)은 인(Phosphorus, P)이 도핑된 폴리실리콘을 포함할 수 있다. 소스콘택물질(124A)은 카본을 함유하는 폴리실리콘을 포함할 수 있다. 소스콘택물질(124A)은 인(P)이 도핑된 폴리실리콘(Phosphorus-doped polysilicon, SiP)과 카본이 도핑된 폴리실리콘(Carbon-doped polysilicon, SiC)의 스택을 포함할 수 있다.
다음으로, 소스콘택물질(124A)을 선택적으로 제거할 수 있다. 소스콘택물질(124A)의 선택적 제거 공정은 리세싱 공정을 포함할 수 있고, 리세싱 공정은 습식식각을 포함할 수 있다. 소스콘택물질(124A)의 습식식각에 의해 수평형 콘택리세스(123) 내에 소스콘택층(124)이 형성될 수 있다. 소스콘택층(124)은 수평형 콘택리세스(123)을 부분적으로 채울 수 있다. 예를 들어, 희생실링층(122)의 측벽에 자기-정렬되어 식각될 수 있고, 이에 따라, 수직형 리세스(121)의 저면은 하부 소스층(102)에 직접 접촉할 수 있다. 소스콘택층(124)은 수평형 콘택리세스(123) 내에 잔류할 수 있고, 수직형 리세스(121) 내에는 소스콘택층(124)이 잔류하지 않을 수 있다.
도시하지 않았으나, 후속하여 소스콘택층(124)이 산화 공정에 노출될 수 있다. 산화 공정은 건식산화 또는 습식산화를 포함할 수 있다. 산화 공정에 의해 소스콘택층(124)의 에지가 산화될 수 있다. 이에 따라, 소스콘택층(124)의 에지에 배리어산화물(도시 생략)이 형성될 수 있다. 배리어산화물은 실리콘산화물을 포함할 수 있다. 배리어산화물은 후속 공정을 수행하는 동안에 소스콘택층(124)의 어택을 방지할 수 있다.
소스콘택층(124)이 형성된 제1다층스택(110S')은 소스레벨스택(110)이라고 약칭할 수 있다. 소스레벨스택(110)은 제2다층스택(120M) 아래에 위치할 수 있고, 소스콘택층(124)은 메모리스택구조물(120P)의 채널층(118)에 직접 접속될 수 있다.
전술한 바와 같이, 소스희생층(104)을 소스콘택층(124)로 치환하는 일련의 공정에 의해 형성된 소스레벨스택(110)은 소스콘택층(124)이 임베디드된 구조가 될 수 있다.
도 22에 도시된 바와 같이, 제2다층스택(120M)의 희생층(112)을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(111) 사이에 수평형 게이트리세스들(125)이 형성될 수 있다. 희생층(112)이 질화물을 포함하므로, 희생층(112)은 인산(H3PO4)을 포함하는 케미컬에 의해 제거될 수 있다. 희생층(112)을 제거하는 동안에 희생실링층(122)도 동시에 제거될 수 있다. 다른 실시예에서, 희생층(112)을 제거한 이후에 희생실링층(122)을 제거할 수 있다.
희생층(112)을 제거하는 동안에, 소스콘택층(124)은 배리어산화물에 의해 충분히 보호될 수 있다. 배리어산화물은 소스콘택층(124)의 어택을 방지하기 위한 보호층의 역할을 할 수 있다.
수평형 게이트리세스들(125)은 수직형 콘택리세스(121)로부터 연속될 수 있다. 수평형 게이트리세스들(125)에 의해 메모리스택구조물(120P)의 블록킹층(115)의 일부분들이 노출될 수 있다.
수평형 게이트리세스들(125)을 형성한 후에, 제2다층스택은 도면부호 120'과 같이 변형될 수 있다. 제2다층스택(120')은 절연층들(111)과 수평형 게이트리세스들(125)이 교번하는 구조가 될 수 있다. 최상부 절연층(113)과 그에 이웃하는 절연층(111) 사이에도 수평형 게이트리세스(125)가 형성될 수 있다.
도 23 및 도 24에 도시된 바와 같이, 수평형 게이트리세스들(125)에 각각 게이트전극(127)을 채울 수 있다. 게이트전극(127)을 형성하기 위해, 수평형 게이트리세스들(125)을 채우도록 게이트물질(126)을 증착할 수 있다(도 23 참조). 게이트물질(126)을 형성한 후에, 제2다층스택은 도면부호 120"과 같이 변형될 수 있다. 제2다층스택(120")은 절연층들(111)과 게이트물질(126)이 교번하는 구조가 될 수 있고, 수직형 콘택리세스(121)의 측벽은 게이트물질(126)로 커버링될 수 있다.
후속하여, 도 24에 도시된 바와 같이, 게이트물질(126)의 에치백 공정을 수행하여 게이트전극(127)을 형성할 수 있다. 게이트전극들(127)은 저저항물질을 포함할 수 있다. 게이트전극들(127)은 금속-베이스 물질일 수 있다. 게이트전극들(127)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극들(127)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다.
게이트전극들(127)의 끝단(127R)은 절연층들(111)의 끝단보다 수평적으로 리세스된 형상을 가질 수 있다. 게이트전극들(127)의 끝단(127R)은 수직형 콘택리세스(121)에 의해 노출될 수 있다. 게이트전극들(127)은 제2라이너층(105'), 하부 소스층(102) 및 소스콘택층(124)에 접촉하지 않을 수 있다.
게이트전극(127)을 형성한 후에, 제2다층스택은 도면부호 120과 같이 변형될 수 있다. 이하, 제2다층스택(20)을 교번스택(120)이라고 약칭한다. 교번스택(120)은 절연층들(111)과 게이트전극(127)이 교번하는 구조가 될 수 있다. 메모리스택구조물(120P)이 교번스택(120)을 관통할 수 있고, 수직형 콘택리세스(121)가 교번스택(120)을 관통할 수 있다.
소스레벨스택(110)은 하부 소스층(102), 소스콘택층(124) 및 제2라이너층(105')을 포함할 수 있고, 수직형 콘택리세스(121)의 저부는 하부 소스층(102)을 관통하지 않을 수 있다. 이하, 제2라이너층(105')을 카본함유라이너층(105')이라고 약칭한다.
도 25에 도시된 바와 같이, 수직형 콘택리세스(121)의 표면을 실링할 수 있다. 수직형 콘택리세스(121)의 표면은 실링층(128S)에 의해 실링될 수 있다. 실링층(128S)은 돌출부(128P)를 포함할 수 있고, 돌출부(128P)는 게이트전극들(127)의 끝단(127R)을 실링할 수 있다. 실링층(128S)은 절연층들(111, 113)의 측면을 실링할 수 있다. 실링층(128S)은 소스콘택층(124)의 측면을 실링할 수 있다. 실링층(128S)은 카본함유라이너층(105')의 측면을 실링할 수 있고, 하부 소스층(102)의 노출 표면을 실링할 수 있다. 실링층(128S)은 실리콘산화물-베이스 물질을 포함할 수 있다. 실링층(128S)은 저유전율 물질을 포함할 수 있다. 저유전율 물질은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 실링층(128S)은 약 7보다 낮은 유전율을 가질 수 있다.
실링층(128S)은 절연층(111, 113) 및 게이트전극(127)보다 얇을 수 있다. 실링층(128S)은 절연층(111, 113)과 다른 물질의 층일 수 있다. 실링층(128S)은 게이트전극(127)과 다른 물질의 층일 수 있다. 실링층(128S)은 습식식각내성이 큰 물질을 포함할 수 있다. 실링층(128S)의 습식식각내성은 카본에 의해 얻어질 수 있다. 실링층(128S)은 카본함유물질일 수 있고, 절연층(111, 113)은 카본미함유물질일 수 있다. 절연층(111, 113)은 카본 미함유 실리콘산화물일 수 있고, 실링층(128S)은 카본함유 실리콘산화물일 수 있다. 예를 들어, 절연층(111, 113)은 SiO2일 수 있고, 실링층(128S)은 SiCO일 수 있다. SiCO는 SiO2보다 식각 내성이 더 클 수 있다. SiCO에서 카본함량은 실리콘과 산소보다 작을 수 있다. 예를 들어, SiCO는 Si 34at%, 산소 40at% 및 카본 17at%의 조성비를 가질 수 있다. SiCO는 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
실링층(128S)은 50~100Å의 두께로 형성될 수 있다. SiCO의 높은 습식식각내성은 실링층(128S)의 두께를 얇게 할 수 있다. 이로 인해, 셀블럭을 분리하기 위한 수직형 콘택리세스(121)의 크기를 감소시킬 수 있고, 결국 칩사이즈를 감소시킬 수 있다. 비교예로서, 실링층(128S)로서 SiO2를 형성하는 경우에는, 후속 공정들(예, 세정 공정)에서 손실을 고려하여 약 150Å 이상의 두께로 형성해야 하며, 두꺼운 SiO2로 인해 수직형 콘택리세스(121)를 소스콘택플러그를 보이드없이 채우기 어렵고, 소스콘택플러그의 갭필특성을 개선하기 위해서는 수직형 콘택리세스(121)를 크게 형성해야 한다. 이에 반해, 본 실시예의 SiCO는 SiO2보다 습식식각내성이 크므로, SiO2보다 얇게 형성할 수 있다. 따라서, 수직형 콘택리세스(121)의 크기가 작아져도 수직형 콘택리세스(121)에 소스콘택플러그를 보이드없이 채울 수 있다.
다른 실시예에서, 실링층(128S)은 후속 공정들로부터 습식식각 내성을 갖는 물질을 포함할 수도 있다. 실링층(128S)은 SiCN, SiBCN, SiBN 또는 이들의 조합을 포함할 수 있다. 실링층(128S)의 습식식각내성은 카본, 질소, 보론 또는 이들의 조합에 의해 얻어질 수 있다.
다른 실시예에서, 실링층(128S)을 형성하기 이전에 시드층을 미리 형성할 수 있다. 시드층은 실리콘산화물 또는 실리콘질화물을 얇게 형성할 수 있다. 시드층을 형성하므로써, 실링층(128S)의 컨포멀리티(Conformality)를 개선할 수 있다.
다른 실시예에서, 실링층(128S)은 카본미함유실리콘산화물과 카본함유실리콘산화물의 스택을 포함할 수 있다. 예를 들어, 카본미함유실리콘산화물을 얇게 증착한 후, 카본미함유실리콘산화물 상에 카본함유실리콘산화물을 증착할 수 있다. 카본미함유실리콘산화물은 시드층으로서 카본함유실리콘산화물의 컨포멀리티를 개선할 수 있다.
도 26에 도시된 바와 같이, 하부 소스층(102)의 표면이 노출되도록 실링층(128S)을 선택적으로 제거할 수 있다. 이에 따라, 수직형 콘택리세스(121)의 측벽에 실링스페이서(128)가 형성될 수 있다. 실링스페이서(128)의 바텀부는 소스콘택층(124)의 측면 및 카본함유라이너층(105')의 측면을 완전히 커버링할 수 있다. 실링스페이서(128)는 돌출부(128P)를 포함할 수 있고, 돌출부(128P)는 게이트전극들(127)의 끝단(127R)을 실링할 수 있다. 실링스페이서(128)는 절연층들(111, 113)의 측면을 실링할 수 있다.
실링스페이서(128)는 절연층들(111)과 게이트전극들(127)의 스택 방향을 따라 수직하게 연속될 수 있다. 탑뷰로 볼 때, 실링 스페이서(128)는 수직형 콘택리세스(121)의 측벽을 실링하는 클로즈드 루프 형상(closed loop-shape)일 수 있다.
실링층(128S)의 두께가 얇으므로, 실링스페이서(128)를 형성하기 위한 식각공정에서 수직형 콘택리세스(121)의 바닥면의 오픈 면적을 증가시킬 수 있다. 이로써, 전기적으로 낮은 저항과 공정 안정성을 확보할 수 있다.
실링스페이서(128)를 형성한 이후에, 후세정(Post Cleaning)이 수행될 수 있다.
도 27 및 도 28에 도시된 바와 같이, 수직형 콘택리세스(121) 내에 도전성 콘택물질이 채워질 수 있다. 예를 들어, 수직형 콘택리세스(121) 내에 소스콘택플러그(132)가 형성될 수 있다. 소스콘택플러그(132)는 수직형 콘택리세스(121)를 채울 수 있다. 소스콘택플러그(132)는 실리콘함유물질(129)과 금속함유물질(131)의 스택을 포함할 수 있고, 실리콘함유물질(129)과 금속함유물질(131) 사이의 배리어물질(130)을 더 포함할 수 있다. 실리콘함유물질(129)은 폴리실리콘을 포함할 수 있고, 금속함유물질(131)은 텅스텐을 포함할 수 있다. 배리어물질(130)은 티타늄질화물을 포함할 수 있다. 다른 실시예에서, 소스콘택플러그(132)는 텅스텐 단독으로 형성될 수 있다.
실리콘함유물질(129)을 형성하기 위해, 수직형 콘택리세스(121)를 채우도록 폴리실리콘을 증착한 후, 폴리실리콘의 에치백이 수행될 수 있다. 폴리실리콘의 증착전에 전세정(Pre-Cleaning)이 수행될 수 있고, 폴리실리콘의 에치백 이후에 후세정(post-Cleaning)이 수행될 수 있다. 실리콘함유물질(129)은 실링스페이서(128)에 접촉될 수 있다.
실리콘함유물질(129)을 형성한 후에, 배리어물질(130)을 컨포멀하게 증착할 수 있다. 배리어물질(130)의 증착 이전에 전세정(Pre-Cleaning)을 수행할 수 있다. 배리어물질(130)의 컨포멀 증착 이후에, 금속함유물질(131)로 수직형 콘택리세스(121)의 나머지를 채울 수 있다. 배리어물질(130) 및 금속함유물질(131)의 순차적인 증착 이후에, CMP를 이용한 평탄화 공정이 수행될 수 있다. 따라서, 배리어물질(130) 및 금속함유물질(131)은 수직형 콘택리세스(121)의 내부에만 잔류할 수 있다. 배리어물질(130)은 실링스페이서(128)에 직접 접촉될 수 있고, 금속함유물질(131)은 실링스페이서(128)에 접촉하지 않을 수 있다.
실링스페이서(128) 형성 공정과 배리어물질(130)의 증착 공정 동안에 복수의 세정공정들이 수행되더라도, 실링스페이서(128)의 두께 손실이 거의 발생하지 않을 수 있다.
상술한 바와 같이, 하부 구조물(101) 상에 소스레벨스택(110)과 교번스택(120)이 형성될 수 있다. 소스레벨스택(110)은 하부 소스층(102), 소스콘택층(124) 및 카본함유라이너층(105')을 포함할 수 있다. 교번스택(120)은 절연층들(111)과 게이트전극들(127)이 교번하여 적층될 수 있다. 메모리스택구조물(120P)은 교번스택(120)을 완전히 관통할 수 있고, 소스레벨스택(110)을 완전히 관통하지 않을 수 있다. 메모리스택구조물(120P)의 저부는 소스레벨스택(110)의 카본함유라이너층(105') 및 소스콘택층(104)을 관통할 수 있으나, 하부 소스층(104)을 관통하지 않을 수 있다. 메모리스택구조물(120P)의 채널층(118)의 바텀부 외벽은 소스콘택층(124)과 직접 접촉할 수 있다. 소스콘택층(124)을 통해 채널층(118), 하부 소스층(102) 및 소스콘택플러그(132)가 전기적으로 연결될 수 있다.
실링스페이서(128)에 의해 게이트전극들(127)과 소스콘택플러그(132)가 전기적으로 분리될 수 있다. 실링스페이서(128)에 의해 게이트전극들(127)과 소스콘택플러그(132)가 물리적으로 분리될 수 있다. 게이트전극(27)과 소스콘택플러그(132) 사이에는 고전압이 반복적으로 인가될 수 있고, 이로 인하여 웨어아웃(wareout) 불량을 지칭하는 GBB(동작횟수가 증가하면서 불량 블럭 수가 증가하는 현상, growing bad block) 불량이 증가하게 된다. 본 실시예는 카본함유물질을 이용하여 실링스페이서(128)를 형성하므로써 GBB 불량을 방지할 수 있다. 부연하면, 습식식각내성이 큰 물질로 실링스페이서(128)를 형성하므로, 후속되는 세정공정들 동안에 실링스페이서(128)의 두께 손실이 발생되지 않고, 이에 따라 게이트전극(27)과 소스콘택플러그(132) 사이에 인가되는 고전압에도 충분히 견딜 수 있는 실링스페이서(128)의 두께를 확보할 수 있다.
또한, 본 실시예는 저유전율 물질로 실링스페이서(128)를 형성하므로, 게이트전극들(127)과 소스콘택플러그(132)간의 기생캐패시턴스를 감소시킬 수 있다.
또한, 본 실시예는 카본함유라이너층(105')을 SiCO로 형성하므로, 습식케미컬에 두께 손실이 없을뿐만 아니라, 수평형 콘택리세스(123) 형성 공정 및 수평형 콘택리세스(123)의 확장 공정(즉, 블록킹층, 전하트랩층 및 터널절연층을 제거하기 위한 건식식각 및 습식식각)이 수행되는 동안에 SiCO의 두께손실이 작아 소스콘택플러그(132)와의 브레이크다운전압(BV) 특성을 개선할 수 있다.
또한, 카본함유라이너층(105')을 SiCO로 형성하는 경우에는, 최하부 절연층(111)의 두께를 얇게(약 200Å) 형성할 수 있고, 이에 따라 소스콘택층(124)으로부터 최하부 게이트전극(127)에 인접하는 채널층(118)으로의 도펀트 확산이동거리를 짧게 할 수 있다. 도 2와 같이 제2라이너층(105)과 상부 소스층(106)의 스택을 적용하는 경우에는 약 450Å(최하부 절연층 300Å+제2라이너층 150Å, 제2라이너층은 SiO2)의 도펀트 확산이동거리가 형성되는데 반해, 제2라이너층(105')만을 적용하는 경우에는 약 300Å(최하부 절연층 200Å+제2라이너층 100Å)의 도펀트 확산이동거리가 형성될 수 있다.
도 16 내지 도 28에 따르면, 수직형 반도체장치 제조 방법은 하부 구조물(101) 상부에 희생소스층(104) 및 카본함유 라이너층(105')을 포함하는 제1다층스택(110S)을 형성하는 단계, 제1다층스택(110S) 상부에 절연층들(111) 및 희생층들(112)이 교번하는 제2다층스택(120M)을 형성하는 단계, 제2다층스택(120M) 및 제1다층스택(110S)을 관통하도록 연장된 채널층(118)을 포함하는 메모리스택구조물(120P)을 형성하는 단계, 메모리스택구조물(120P)로부터 이격되어 제2다층스택(120M) 및 제1다층스택(110S)을 관통하도록 연장된 수직형 콘택리세스(121)를 형성하는 단계, 수직형 콘택리세스(121)를 통해 희생소스층(104)을 선택적으로 제거하여 수평형 콘택리세스(123)를 형성하는 단계, 채널층(118)의 바텀부 외벽을 노출시키도록 수평형 콘택리세스(123)를 확장시키는 단계, 확장된 수평형 콘택리세스(123)에 소스콘택층(124)을 채우는 단계, 희생층들(112)을 게이트전극들(127)로 치환하는 단계, 소스콘택층(124) 및 게이트전극들(127) 상에 수직형 콘택리세스(121)의 측벽을 실링하는 실링스페이서(128)를 형성하는 단계 및 수직형 콘택리세스(121) 내에 소스콘택플러그(132)를 형성하는 단계를 포함할 수 있고, 카본함유 라이너층(105') 및 실링스페이서(128)는 카본함유 실리콘산화물로 형성될 수 있다.
카본함유 실리콘산화물, 즉 SiCO는 DRAM, 로직 장치 등의 콘택플러그 형성 공정에 적용될 수 있다. 예를 들어, 층간절연층에 콘택홀을 형성하기 위한 콘택 식각을 진행한 후, 콘택홀의 측벽에 SiCO 증착 및 에치백을 이용하여 SiCO 스페이서를 형성할 수 있다. SiCO 스페이서 형성 이후에, 콘택홀은 도전성 콘택플러그로 채워질 수 있다. SiCO 스페이서는 SiCO 스페이서 형성 이후의 후세정, 도전성 콘택플러그 형성 이전의 후세정 등의 복수의 세정공정에 노출될 수 있다. 그렇다할지라도, SiCO 스페이서는 습식식각내성이 큰 물질이므로, 후속 세정공정들에 노출되더라도 두께손실이 없다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 하부 구조물 102 : 하부 소스층
106 : 상부 소스층 110 : 소스 레벨 스택
111, 113 : 절연층 120 : 교번스택
127 : 게이트전극 120P : 메모리스택구조물
124 : 소스콘택층 128 : 실링스페이서
132 : 소스콘택플러그

Claims (30)

  1. 하부 구조물 상부에 위치하되, 게이트전극들 및 절연층들이 교번하는 교번스택;
    상기 교번스택을 관통하도록 연장된 채널층 및 상기 채널층을 에워싸는 메모리층을 포함하는 메모리스택구조물;
    상기 채널층의 바텀부 외벽에 접촉되고, 상기 하부 구조물과 교번스택 사이에 위치하는 소스콘택층;
    상기 메모리스택구조물로부터 이격되어 상기 교번스택을 관통하도록 연장된 소스콘택플러그; 및
    상기 소스콘택플러그와 상기 게이트전극들 사이에서 상기 게이트전극들을 실링하되, 상기 절연층들과 다른 식각내성을 갖는 실링스페이서
    를 포함하는 수직형 반도체 장치.
  2. 제1항에 있어서,
    상기 실링스페이서는, 상기 절연층들보다 습식식각내성이 큰 물질을 포함하는 수직형 반도체 장치.
  3. 제1항에 있어서,
    상기 실링스페이서는 카본함유물질을 포함하는 수직형 반도체 장치.
  4. 제1항에 있어서,
    상기 실링스페이서는, 카본함유 실리콘산화물을 포함하는 수직형 반도체 장치.
  5. 제1항에 있어서,
    상기 실링스페이서는 SiO2보다 습식식각내성이 크고, 실리콘질화물보다 유전율이 낮은 물질을 포함하는 수직형 반도체 장치.
  6. 제1항에 있어서,
    상기 실링스페이서는 SiCO를 포함하는 수직형 반도체 장치.
  7. 제1항에 있어서,
    상기 실링스페이서는 SiO2와 SiCO의 스택을 포함하되, 상기 SiCO는 상기 소스콘택플러그에 직접 접촉하는 수직형 반도체 장치.
  8. 제1항에 있어서,
    상기 실링스페이서는 SiCO를 포함하되, 상기 SiCO에서 카본함량은 실리콘함량과 산소함량보다 작은 수직형 반도체 장치.
  9. 제1항에 있어서,
    상기 소스콘택플러그의 외벽은 상기 실링스페이서에 의해 서라운딩되며, 상기 실링스페이서는 상기 게이트전극들, 상기 절연층들 및 상기 소스콘택층을 커버링하도록 수직하게 연장되는 수직형 반도체 장치.
  10. 제1항에 있어서,
    상기 실링스페이서는 상기 게이트전극들의 끝단을 실링하도록 연장된 돌출부를 포함하는 수직형 반도체 장치.
  11. 제1항에 있어서,
    상기 실링스페이서는 50~100Å의 두께인 수직형 반도체 장치.
  12. 제1항에 있어서,
    상기 교번스택의 최하부 절연층과 상기 소스콘택층 사이의 상부 소스층; 및
    상기 소스콘택층과 상기 하부 구조물 사이의 하부 소스층을 더 포함하고,
    상기 상부 소스층과 상기 하부 소스층은 각각 반도체물질을 포함하는 수직형 반도체 장치.
  13. 제1항에 있어서,
    상기 소스콘택플러그는,
    실리콘함유물질, 상기 실리콘함유물질 상부의 금속함유물질 및 상기 실리콘함유물질과 금속함유물질 사이의 배리어물질을 포함하는 수직형 반도체 장치.
  14. 제1항에 있어서,
    상기 실링스페이서는 SiCN, SiBCN 또는 SiBN를 포함하는 수직형 반도체 장치.
  15. 제1항에 있어서,
    상기 교번스택의 최하부 절연층과 상기 소스콘택층 사이의 라이너층을 더 포함하고, 상기 라이너층과 상기 실링스페이서는 동일 물질을 포함하는 수직형 반도체 장치.
  16. 제15항에 있어서,
    상기 라이너층과 상기 실링스페이서는 카본함유 실리콘산화물을 포함하는 수직형 반도체 장치.
  17. 제16항에 있어서,
    상기 교번스택의 절연층들 중 최하부 절연층은 상기 최하부 절연층보다 높은 레벨의 절연층들보다 얇은 두께를 갖는 수직형 반도체 장치.
  18. 하부 구조물 상부에 희생소스층을 형성하는 단계;
    상기 희생소스층 상부에 절연층들 및 희생층들의 교번스택을 형성하는 단계;
    상기 교번스택 및 희생소스층을 관통하도록 연장된 메모리층 및 채널층을 포함하는 메모리스택구조물을 형성하는 단계;
    상기 메모리스택구조물로부터 이격되어 상기 교번스택 및 상기 희생소스층을 관통하도록 연장된 수직형 콘택리세스를 형성하는 단계;
    상기 수직형 콘택리세스를 통해 상기 희생소스층 및 상기 메모리스택구조물의 바텀부 메모리층을 선택적으로 제거하여 상기 채널층의 바텀부 외벽을 노출시키는 단계;
    상기 채널층의 바텀부 외벽을 에워싸는 소스콘택층을 형성하는 단계;
    상기 희생층들을 게이트전극들로 치환하는 단계;
    상기 소스콘택층 및 게이트전극들 상에 상기 수직형 콘택리세스의 측벽을 실링하는 카본함유스페이서를 형성하는 단계; 및
    상기 수직형 콘택리세스 내에 소스콘택플러그를 형성하는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 카본함유스페이서는, 상기 절연층들보다 습식식각내성이 큰 물질을 포함하는 수직형 반도체 장치 제조 방법.
  20. 제18항에 있어서,
    상기 카본함유스페이서는 카본함유 실리콘산화물을 포함하는 수직형 반도체 장치 제조 방법.
  21. 제18항에 있어서,
    상기 카본함유스페이서는 SiO2보다 습식식각내성이 크고, 실리콘질화물보다 유전율이 낮은 물질을 포함하는 수직형 반도체 장치 제조 방법.
  22. 제18항에 있어서,
    상기 카본함유스페이서는 SiCO를 포함하되, 상기 SiCO에서 카본함량은 실리콘함량과 산소함량보다 작은 수직형 반도체 장치 제조 방법.
  23. 제18항에 있어서,
    상기 소스콘택플러그의 외벽은 상기 카본함유스페이서에 의해 서라운딩되며, 상기 카본함유스페이서는 상기 게이트전극들, 상기 절연층들 및 상기 소스콘택층의 측면을 커버링하도록 수직하게 연장되는 수직형 반도체 장치 제조 방법.
  24. 제18항에 있어서,
    상기 카본함유스페이서는 상기 게이트전극들의 끝단을 실링하도록 연장된 돌출부를 포함하는 수직형 반도체 장치 제조 방법.
  25. 제18항에 있어서,
    상기 카본함유스페이서는 50~100Å의 두께인 수직형 반도체 장치 제조 방법.
  26. 제18항에 있어서,
    상기 하부 구조물과 상기 소스콘택층 사이의 하부 소스층; 및
    상기 교번스택의 최하부 절연층과 상기 소스콘택층 사이의 상부 소스층을 더 포함하고,
    상기 상부 소스층과 하부 소스층은 각각 반도체물질을 포함하는 수직형 반도체 장치 제조 방법.
  27. 제18항에 있어서,
    상기 소스콘택플러그는,
    상기 수직형 콘택리세스의 하부를 채우는 실리콘함유물질, 상기 실리콘함유물질 상부의 금속함유물질 및 상기 실리콘함유물질과 금속함유물질 사이의 배리어물질을 포함하는 수직형 반도체 장치 제조 방법.
  28. 제18항에 있어서,
    상기 교번스택의 최하부 절연층과 상기 소스콘택층 사이의 라이너층을 더 포함하고, 상기 라이너층과 상기 카본함유스페이서는 동일 물질을 포함하는 수직형 반도체 장치 제조 방법.
  29. 제28항에 있어서,
    상기 라이너층과 상기 카본함유스페이서는 카본함유 실리콘산화물을 포함하는 수직형 반도체 장치 제조 방법.
  30. 제28항에 있어서,
    상기 교번스택의 절연층들 중 최하부 절연층은 상기 최하부 절연층보다 높은 레벨의 절연층들보다 얇은 두께를 갖는 수직형 반도체 장치 제조 방법.
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