KR20200101717A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 고종횡비의 리세스를 보이드없이 갭필할 수 있는 반도체장치 제조 방법에 관한 것이며, 반도체장치 제조 방법은 리세스를 포함하는 갭필 타겟 구조물을 형성하는 단계; 상기 리세스를 라이닝하는 제1물질을 형성하는 단계; 불순물차단물질을 형성하기 위해 상기 제1물질의 표면처리를 수행하는 단계; 및 상기 불순물차단물질 상에 상기 리세스를 갭필하는 제2물질을 형성하는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조방법에 관한 것으로, 보다 구체적으로 수직형 반도체장치 및 그 제조방법에 관한 것이다.
반도체 장치 등의 전자 장치 제조에서는 3차원 구조(Three dimensional structure) 또는 고종횡비 구조(high aspect ratio structure)를 위한 갭필(gapfill)이 필요하다. 고종횡비 구조의 갭필은, 예를 들면, 수직형 반도체장치의 제조에서 수행되고 있다.
본 발명의 실시예들은 고종횡비 구조를 보이드없이 갭필할 수 있는 수직형 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예들은 고종횡비의 수평형 리세스를 보이드없이 갭필할 수 있는 수직형 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 리세스를 포함하는 갭필 타겟 구조물을 형성하는 단계; 상기 리세스를 라이닝하는 제1물질을 형성하는 단계; 불순물차단물질을 형성하기 위해 상기 제1물질의 표면처리를 수행하는 단계; 및 상기 불순물차단물질 상에 상기 리세스를 갭필하는 제2물질을 형성하는 단계를 포함할 수 있다. 상기 표면처리는, 상기 제1층의 표면을 질화시키는 단계를 포함할 수 있다. 상기 불순물차단물질은, 상기 제1물질과 제2물질 사이에 연속적인 계면을 제공할 수 있다.
본 발명의 실시예에 따른 반도체장치는, 수평형 리세스를 포함하는 적층구조물; 및 상기 수평형 리세스를 채우는 도전패턴을 포함하되, 상기 도전패턴은 상기 수평형 리세스를 라이닝하는 핵생성물질; 상기 핵생성물질 상에서 상기 수평형 리세스를 채우는 벌크물질; 및 상기 핵생성물질과 벌크물질 사이에 연속된 계면을 제공하고, 상기 벌크물질로부터 확산되는 불순물을 차단하는 불순물차단물질을 포함할 수 있다.
본 기술은 갭필 공정 동안에 표면처리공정에 의해 불순물의 확산을 차단하므로, 수평형 리세스를 보이드없이 갭필할 수 있다.
본 기술은 갭필 공정시 보이드를 억제하거나 제거하므로써 퓸(Fume) 어택에 의한 불량을 방지할 수 있다.
도 1a는 일 실시예에 따른 고종횡비 구조의 갭필 방법을 도시한 플로우차트이다.
도 1b는 일 실시예에 따른 반도체장치를 도시한 평면도이다.
도 1c는 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 2a 내지 도 2i는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 3은 비교예에 따른 텅스텐층 갭필 방법을 도시한 도면이다.
도 4a는 다른 실시예에 따른 고종횡비 구조의 갭필 방법을 도시한 플로우차트이다.
도 4b는 도 4a에 따라 형성된 반도체장치의 단면도이다.
도 4c는 도 4b의 수평구조물을 설명하기 위한 확대도이다.
도 5는 다른 실시예에 따른 반도체장치를 도시한 단면도이다.
도 6a 내지 도 6e는 다른 실시예에 따른 반도체장치를 제조 하는 방법의 일예를 설명하기 위한 도면이다.
도 7a는 수직형 반도체장치를 도시한 도면이다.
도 7b는 도 7a의 A-A'선에 따른 단면도이다.
도 8a 내지 도 8j는 수직형 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서 고종횡비 구조(High aspect ratio structure)는 3차원 구조(Three-dimensional structure)를 포함할 수 있다. 고종횡비 구조는 수직형 구조(vertical structure), 수평형 구조(horizontal structure) 또는 이들의 조합을 포함할 수 있다. 고종횡비 구조는 콘택홀(contact hole), 트렌치(trench), 리세스(recess) 또는 오프닝(opening)을 지칭할 수 있다. 고종횡비 구조는 높이 대 폭의 비율이 적어도 5:1 이상일 수 있다.
이하에서 기술될 실시예들은, 수직 NAND 장치 내의 수평 워드라인 (wordline)과 같은 수평형 고종횡비 구조를 갭필하는데 이용될 수 있다.
도 1a는 일 실시예에 따른 고종횡비 구조의 갭필 방법을 도시한 플로우차트이다. 도 1b는 일 실시예에 따른 반도체장치를 도시한 평면도이고, 도 1c는 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 1a 내지 도 1c를 참조하면, 고종횡비 구조의 갭필 방법은 수평형 리세스 형성 단계(S101), 제1층 형성 단계(S102), 불순물차단층을 형성하기 위한 제1층의 표면 처리 단계(S103), 제2층 갭필 단계(S104)를 포함할 수 있다.
반도체장치(100)는 기판(101), 기판(101) 상의 적층구조물(MS) 및 적층구조물(MS)을 관통하는 수직구조물(106)을 포함할 수 있다. 적층구조물(MS)은 교번스택을 포함할 수 있고, 교번스택은 기판(101)의 표면에 수직하는 제1방향(D1)을 따라 교대로 적층될 수 있다. 적층구조물(MS)은 절연층들(103A, 103B) 및 절연층들(103A, 103B) 사이의 수평구조물(G1)을 포함할 수 있다. 수직구조물(106)은 기판(101) 상에서 제1방향(D1)으로 수직하게 연장될 수 있다. 수직구조물(106)은 적층구조물(MS)을 관통하는 수직형 리세스(105) 내에 형성될 수 있다. 수평구조물(G1)은 수직구조물(106)의 측벽을 에워싸는 형상일 수 있다.
수평구조물(G1)은 수평형 리세스(109)를 채우는 형상일 수 있다. 수평형 리세스(109)는 절연층들(103A, 103B)에 의해 제공될 수 있다. 수평형 리세스(109)는 기판(101)의 표면에 대해 평행하는 제2방향(D2)으로 연장될 수 있다. 수평형 리세스(109)는 기판(101)의 표면에 대해 평행하는 종횡비를 가질 수 있다.
수평구조물(G1)은 제1층(110), 불순물차단층(112) 및 제2층(113)을 포함하는 스택구조일 수 있다. 제1층(110)은 수평형 리세스(109)를 컨포멀하게 커버링할 수 있다. 제2층(113)은 수평형 리세스(109)를 보이드없이 채울 수 있다. 불순물차단층(112)은 제1층(110)과 제2층(113) 사이에 위치할 수 있고, 불순물차단층(112)은 제1층(110)과 제2층(113) 사이에 연속적인 계면을 제공할 수 있다. 제1층(110)은 저농도 불순물이 함유될 수 있고, 제2층(113)은 고농도 불순물이 함유될 수 있다. 불순물차단층(112)은 제2층(113)으로부터 확산되는 불순물을 차단할 수 있다. 제1층(110)과 제2층(113)은 불소와 같은 불순물을 함유할 수 있다. 제1층(110), 불순물차단층(112) 및 제2층(113)은 금속-베이스 물질일 수 있다. 제1층(110)과 제2층(113)은 텅스텐일 수 있고, 불순물차단층(112)은 텅스텐질화물일 수 있다. 불순물차단층(112)은 제1층(110)의 표면 질화물일 수 있다.
수직구조물(106)은 채널층(106V) 및 게이트절연층(106G)을 포함할 수 있다. 수직구조물(106)의 채널층(106V)은 트랜지스터의 채널이 될 수 있고, 수평구조물(G1)은 트랜지스터의 게이트전극이 될 수 있다. 반도체장치(100)는 수직채널 트랜지스터가 될 수 있다.
도 2a 내지 도 2i는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다. 도 2a 내지 도 2i는 수평형 고종횡비 구조(horizontal high aspect ratio structure)의 갭필 방법을 설명하고 있다. 수평형 고종횡비 구조는 수평형 리세스(horizontal recess)를 포함할 수 있다.
도 2a에 도시된 바와 같이, 기판(101) 상에 스택구조물(102)이 형성될 수 있다. 기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
스택구조물(102)은 제1,2절연층(103A, 103B)과 희생층(104)의 스택을 포함할 수 있다. 희생층(104)은 제1절연층(103A)과 제2절연층(103B) 사이에 형성될 수 있다. 제1절연층(103A)과 제2절연층(103B)은 희생층(104)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1절연층(103A)과 제2절연층(103B)은 동일 물질일 수 있다. 스택구조물(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 제1절연층(103A)과 제2절연층(103B)은 실리콘산화물일 수 있고, 희생층(104)은 실리콘질화물일 수 있다.
도 2b에 도시된 바와 같이, 스택구조물(102)에 수직형 리세스(105)가 형성될 수 있다. 탑뷰로 볼 때, 수직형 리세스(105)는 홀 형상일 수 있다. 수직형 리세스(105)를 형성하기 위해 스택구조물(102)의 일부를 식각할 수 있다. 수직형 리세스(105)는 기판(101)의 일부 표면을 노출시킬 수 있다.
도 2c에 도시된 바와 같이, 수직형 구조물(106)이 형성될 수 있다. 수직형 구조물(106)은 기판(101)의 표면으로부터 수직하게 연장될 수 있다. 수직형 구조물(106)은 수직형 리세스(105)를 채울 수 있다. 수직형 구조물(106)은 절연물질, 반도체물질, 금속물질 또는 이들의 조합을 포함할 수 있다. 수직형 구조물(106)은 실리콘질화물, 실리콘산화물, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 수직형 구조물(106)은 '필라(Pillar)'라고 지칭될 수 있다. 수직형 구조물(106)은 트랜지스터의 채널일 수 있다. 수직형 구조물(106)은 도 1c에 도시된 바와 같이, 게이트절연층(106G) 및 채널층(106V)을 포함할 수 있다.
도 2d에 도시된 바와 같이, 분리 리세스(108)가 형성될 수 있다. 분리 리세스(108)를 형성하기 위해, 하드마스크층(107)을 이용하여 스택구조물(102)의 다른 부분을 식각할 수 있다. 분리 리세스(108)는 기판(101)의 표면으로부터 수직하게 연장될 수 있다. 탑뷰로 볼 때, 분리 리세스(108)는 라인 형상일 수 있다. 분리 리세스(108)는 '슬릿 또는 트렌치'라고 지칭할 수 있다.
도 2e에 도시된 바와 같이, 수평형 리세스(109)가 형성될 수 있다. 수평형 리세스(109)를 형성하기 위해 희생층(104)을 제거할 수 있다. 따라서, 제1절연층(103A)과 제2절연층(103B) 사이에 수평형 리세스(109)가 형성될 수 있다. 수평형 리세스(109)는 수직형 구조물(106)의 측벽을 에워싸는 형상일 수 있다. 수평형 리세스(109)의 일측 끝단은 수직형 구조물(106)을 노출시킬 수 있다. 수평형 리세스(109)는 기판(101)의 표면에 대해 평행하는 방향으로 연장될 수 있다. 수평형 리세스(109)는 높이 대 깊이의 비율이 1:5 이상인 고종횡비를 가질 수 있다. 수평형 리세스(109)는 기판(101)의 표면에 대해 평행하는 고종횡비를 가질 수 있다.
제1절연층(103A), 제2절연층(103B), 수직형 구조물(106), 하드마스크층(107), 분리 리세스(108) 및 수평형 리세스(109)를 통틀어 갭필타겟구조물(100M)이라고 지칭한다. 이와 같이, 갭필타겟구조물(100M)은 수평형 리세스(109)를 포함할 수 있다.
도 2f에 도시된 바와 같이, 수평형 리세스(109) 내에 제1물질(110')이 형성될 수 있다. 제1물질(110')은 수평형 리세스(109)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 제1물질(110')은 수평형 리세스(109)의 표면 상에 균일한 두께를 갖고 형성될 수 있다. 제1물질(110')은 하드마스크층(107) 및 기판(101)의 표면 상에 형성될 수도 있다.
수평형 리세스(109)를 제1물질(110')로 라이닝하므로, 제1물질(110')은 그 내부에 제1오프닝(L1)을 포함할 수 있다. 제1오프닝(L1)은 수평형 리세스(109)보다 작은 높이 및 작은 깊이를 가질 수 있다. 제1오프닝(L1)은 좁은 갭(narrow gap)이라고 지칭될 수도 있다. 제1오프닝(L1)은 수평형 오프닝(Horizontal opening)일 수 있다.
제1물질(110')은 절연물질, 반도체물질, 금속물질 또는 이들의 조합을 포함할 수 있다. 제1물질(110')은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제1물질(110')은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 제1물질(110')은 텅스텐함유물질을 포함할 수 있다.
본 실시예에서, 제1물질(110')은 텅스텐층을 포함할 수 있다. 텅스텐층의 증착을 위해, 텅스텐소스가스로서 텅스텐 및 불소가 함유된 가스를 이용하고, 반응가스로서 수소함유가스를 이용할 수 있다. 텅스텐소스가스는 WF6(tungsten hexafluoride)를 포함할 수 있다. 반응 가스는 H2, SiH4 또는 B2H6를 포함할 수 있다. 텅스텐층 증착시 텅스텐소스물질 및 반응가스 외에 아르곤(Ar)을 더 첨가할 수 있다. 제1물질(110')은 극히 얇을 수 있고, 연속된 균일한 두께를 가질 수 있다.
제1물질(110')은 핵생성층(nucleation layer)이라고 지칭할 수 있다. 핵생성층은 후속 증착될 물질의 성장 사이트(growth site)를 제공할 수 있고, 이에 따라 후속 증착될 물질의 증착시간을 단축시킬 수 있다. 제1물질(110')이 텅스텐층을 포함하는 경우, 제1물질(110')은 텅스텐핵생성층이라고 지칭할 수 있다. 극히 얇은 제1물질(110')은 낮은 불소 함량(low fluorine content)을 가질 수 있다. 제1물질(110')의 불소는 주변 물질로 확산될 수 있다. 확산된 불소는 산소베이컨시(oxygen vacancy), 결함성 결합(defective bond) 및 트랩사이트(Trap sites)를 패시베이션(passivation) 시켜 누설전류를 개선할 수 있다. 그러나, 과도한 불소는 반도체장치의 전기적 특성을 열화시킬 수 있다. 따라서, 본 실시예는 제1물질(110')을 극히 얇게 형성하여, 낮은 농도의 불소가 함유되도록 한다.
도 2g에 도시된 바와 같이, 표면처리공정(111)이 수행될 수 있다. 표면처리공정(111)은 제1물질(110')의 표면을 개질(modifying)하기 위한 공정일 수 있다. 표면처리공정(111)은 질화 공정(nitridation process)을 포함할 수 있다. 표면처리공정(111)은 플라즈마질화 공정(plasma nitridation process)을 포함할 수 있다. 표면처리 공정(111)은 질소함유가스의 플라즈마를 이용하여 수행될 수 있다. 질소함유가스는 N2 또는 NH3를 포함할 수 있다. 예컨대, 표면처리 공정(111)은 N2 플라즈마를 이용하여 수행될 수 있다. 표면처리 공정(111)은 아르곤(Ar) 등의 비활성가스를 더 추가하여 수행될 수도 있다. 표면처리공정(111)에 의해 불순물차단물질(impurity blocking material, 112')이 형성될 수 있다.
표면처리공정(111)은 제1물질(110')의 표면을 선택적으로 질화시킬 수 있다. 표면처리공정(111)에 의해 제1물질(110')의 일부가 질화될 수 있다. 불순물차단물질(112')은 제1물질(110')의 질화물일 수 있다. 제1물질(110')은 완전히 질화되지 않을 수 있다. 불순물차단물질(112')은 제1물질(110')의 부분 질화물(partial nitride)일 수 있다. 수평형 리세스(109)의 깊이에 따라 제1물질(110')의 질화량이 동일할 수 있다. 예컨대, 불순물차단물질(112')은 수평형 리세스(109)의 입구 또는 입구 근처에서의 두께와 수평형 리세스(109)의 중간 부분 및 가장 깊은 부분에서의 두께가 동일할 수 있다. 따라서, 불순물차단물질(112')은 컨포멀하게 균일한 두께로 형성될 수 있다. 불순물차단물질(112')은 수평형 리세스(109)의 입구 및 내부를 채우지 않을 수 있다.
제1물질(110')이 텅스텐을 포함하는 경우, 불순물차단물질(112')은 질소함유텅스텐(Nitrogen-containing Tungsten)일 수 있다. 질소함유텅스텐은 텅스텐질화물일 수 있다. 표면처리공정(111) 이후에 제1물질(110')은 잔류할 수 있고, 잔류하는 제1물질(110')은 비-질화된 제1층(Non-nitrided first layer)이라고 지칭될 수도 있다. 제1물질(110')은 수평형 리세스(109)의 내부, 하드마스크층(107) 및 기판(101)의 표면에서 잔류할 수 있다.
불순물차단물질(112') 형성 이후에, 수평형 리세스(109) 내부에 제2오프닝(L2)이 정의될 수 있다. 제2오프닝(L2)은 제1오프닝(도 2f의 L1)과 동일한 종횡비를 갖거나, 또는 제1오프닝(L1)보다 작은 종횡비를 가질 수 있다.
불순물차단물질(112')은 제1물질(110')의 표면에서 컨포멀하게 형성될 수 있다. 불순물차단물질(112')은 컨포멀한 계면을 제공할 수 있다. 이와 같은 불순물차단물질(112')의 컨포멀리티(Conformality)는 후속 공정시 불순물의 차단효과를 증대시킬 수 있다. 불순물차단물질(112')은 제1물질(110')의 표면이 될 수도 있고, 이때, 제1물질(110')의 표면은 질화된 표면(Nitrided surface) 또는 텅스텐질화물표면(WN surface)을 포함할 수 있다. 불순물차단물질(112')은 극히 얇은 층(ultra thin layer)으로 형성될 수 있다. 불순물차단물질(112')은 제1물질(110')보다 얇을 수 있다.
도 2h에 도시된 바와 같이, 제2물질(113')이 형성될 수 있다. 제2물질(113')은 수평형 리세스(109)를 갭필할 수 있다. 제2물질(113')은 수평형 리세스(109)의 제2오프닝(L2)을 갭필할 수 있다. 제2물질(113')은 제2오프닝(L2)을 완전히 채울 수 있다. 제2물질(113')은 분리 리세스(108)를 완전히 채우지 않을 수 있다. 제2물질(113')은 절연물질, 반도체물질, 금속물질 또는 이들의 조합을 포함할 수 있다. 제2물질(113')은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2물질(113')은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 제2물질(113')은 텅스텐함유물질을 포함할 수 있다. 제2물질(113')은 텅스텐층을 포함할 수 있다. 텅스텐층의 증착을 위해, 텅스텐소스가스로서 텅스텐 및 불소가 함유된 가스를 이용하고, 반응가스로서 수소함유가스를 이용할 수 있다. 텅스텐소스가스는 WF6(tungsten hexafluoride)를 포함할 수 있다. 반응 가스는 H2를 포함할 수 있다. 텅스텐층 증착시 텅스텐소스물질 및 반응가스 외에 아르곤(Ar)을 더 첨가할 수 있다. 제2물질(113')은 제1물질(110')보다 두꺼울 수 있고, 이에 따라 제2물질(113')은 제1물질(110')보다 불소 함량이 클 수 있다.
제2물질(113')과 제1물질(110')은 동일 물질일 수 있다. 제2물질(113')은 벌크층이라고 지칭할 수 있다. 제2물질(113')은 텅스텐벌크층이라고 지칭할 수 있다. 제1물질(110')과 제2물질(113')은 텅스텐-베이스 물질이나, 서로 다른 반응가스를 이용하여 형성할 수 있다. 상술한 것처럼, 제1물질(110')과 제2물질(113')은 텅스텐소스물질로서 WF6 가스를 동일하게 사용할 수 있으나, 반응가스는 서로 다를 수 있다. 또한, 제1물질(110')과 제2물질(113')은 모두 텅스텐층일 수 있으나, 서로 다른 두께로 형성될 수 있다.
제1물질(110')과 제2물질(113')은 모두 텅스텐층일 수 있으나, 서로 다른 불소 함량을 가질 수 있다. 제1물질(110')은 저불소함유(Low fluorine containing)-텅스텐층일 수 있고, 제2물질(113')은 고불소함유(High fluorine containing)-텅스텐층일 수 있다. 불순물차단물질(112')은 제1물질(110')과 제2물질(113') 사이의 연속적인 계면을 제공할 수 있다. 불순물차단물질(112')은 제2물질(113')으로부터 확산되는 불순물, 예컨대, 불소의 확산을 차단할 수 있다. 제1물질(110')에 함유된 불소는 패시베이션 역할을 하여 반도체장치의 성능을 개선시킬 수 있다. 제2물질(113')에 함유된 불소는 불순물차단물질(112')에 의해 차단되므로, 반도체장치의 누설전류를 개선할 수 있다.
제2물질(113')을 형성하므로써, 수평형 리세스(109)는 제1물질(110'), 불순물차단물질(112') 및 제2물질(113')으로 완전히 갭필될 수 있다. 제1물질(110'), 불순물차단물질(112') 및 제2물질(113')은 보이드없이 수평형 리세스(109)를 갭필할 수 있다.
제1물질(110'), 불순물차단물질(112') 및 제2물질(113')의 스택은 갭필물질(G1')이라고 지칭될 수 있다. 제1물질(110'), 불순물차단물질(112') 및 제2물질(113')이 텅스텐을 함유하므로, 수평형 리세스(109)는 텅스텐함유물질로 채워질 수 있다. 제1물질(110')과 제2물질(113')은 텅스텐일 수 있고, 불순물차단물질(112')이 텅스텐질화물일 수 있다. 따라서, 갭필물질(G1')은 텅스텐/텅스텐질화물/텅스텐(W/WN/W)의 스택이 될 수 있다.
상술한 바와 같이, 본 실시예는 수평형 리세스(109)를 보이드없이 갭필하기 위해, 제1물질(110') 형성 이후에, 표면처리공정(111)을 수행하고, 표면처리 이후에 제2물질(113')을 형성할 수 있다.
WF6 가스를 이용하여 제2물질(113')을 증착할 때, 제2물질(113') 내에 불소가 다량 함유될 수 있다. 주변 물질로 불소의 확산이 발생할 수 있으나, 본 실시예는 불순물차단물질(112')에 의해 불소의 확산이 차단될 수 있다.
도 2i에 도시된 바와 같이, 갭필물질(G1')은 선택적으로 분리될 수 있다. 갭필물질(G1')은 하드마스크층(107)의 상부면 및 갭필타겟구조물(110M)의 일측면이 노출되도록 제거될 수 있다. 갭필물질(G1')의 선택적 제거 공정에 의해, 수평형 리세스(109) 내에 수평형 구조물(G1)이 형성될 수 있다. 수평형 구조물(G1)은 수직구조물(106)의 측벽을 에워싸는 형상일 수 있다. 수평형 구조물(G1)은 제1층(110), 제2층(113) 및 제1층(110)과 제2층(113) 사이의 불순물차단층(112)을 포함할 수 있다. 제2층(113), 불순물차단층(112) 및 제1층(110)을 수평형 리세스(109) 내에 잔류시키기 위해, 제2물질(113'), 불순물차단물질(112') 및 제1물질(110')의 에치백 공정이 수행될 수 있다.
수평형 구조물(G1)은 도전물질일 수 있다. 수평형 구조물(G1)은 텅스텐함유층일 수 있다. 수평형 구조물(G1)은 텅스텐층일 수 있다. 수평형 구조물(G1)은 수평형 리세스(109) 내에 보이드없이 형성될 수 있고, 이에 따라 수평형 리세스(109) 내에서 퓸(Fume)에 의한 불량없이 수평형 구조물(G1)이 형성될 수 있다. 제1층(110), 불순물차단층(112) 및 제2층(113)이 텅스텐층을 포함하는 경우, 수평형 리세스(109)는 보이드-프리 텅스텐 갭필 공정(Void-free W gapfill process)에 의해 채워질 수 있다.
도 3은 비교예에 따른 텅스텐층 갭필 방법을 도시한 도면이다.
도 3을 참조하면, 수평형 리세스(109)는 텅스텐층(130W)의 갭필 공정에 의해 텅스텐층으로 채워질 수 있다. 비교예의 텅스텐층(130W) 갭필은 WF6/H2를 이용할 수 있고, 표면처리 공정(도 2g의 111)이 수행되지 않을 수 있다.
WF6/H2를 이용하여 텅스텐층(130W)을 증착하는 경우, 텅스텐층(130W) 내에 보이드(130V)가 발생될 수 있다. WF6/H2의 반응부산물로서 불화수소(HF) 가스를 생성되고, 불화수소(HF) 가스는 텅스텐 퓸(W Fume)으로 지칭된다. 불화수소(HF) 가스가 보이드(130V)에 집중적으로 포집되고 후속되는 열공정 등을 통해 불량을 유발하게 되는 원인이 될 수 있다.
도 1 내지 도 2i에 설명된 실시예는 표면처리 공정(111)을 포함하여 수평형 리세스(109)를 보이드없이 텅스텐-베이스의 수직구조물(G1)로 갭필하므로, 불화수소(HF) 가스에 의한 불량을 억제할 수 있다.
도 4a는 다른 실시예에 따른 고종횡비 구조의 갭필 방법을 도시한 플로우차트이다. 도 4b는 도 4a에 따라 형성된 반도체장치의 단면도이고, 도 4c는 도 4b의 수평구조물을 설명하기 위한 확대도이다.
도 4a 내지 도 4c를 참조하면, 다른 실시예에 따른 고종횡비 구조의 갭필 방법은 수평형 리세스 형성 단계(S101), 제1층 형성 단계(S102), 불순물차단층을 형성하기 위한 제1층의 표면 처리 단계(S103), 제1층 형성 단계(S112), 제2층 갭필 단계(S104)를 포함할 수 있다. 제1층 형성 단계들(S102, S112) 사이에 제1층의 표면 처리 단계(S103)를 수행할 수 있다.
반도체장치(100M)는 기판(101), 기판(101) 상의 적층구조물(MS) 및 적층구조물(MS)을 관통하는 수직구조물(106)을 포함할 수 있다. 적층구조물(MS)은 교번스택을 포함할 수 있고, 교번스택은 기판(101)의 표면에 수직하는 제1방향(D1)을 따라 교대로 적층될 수 있다. 적층구조물(MS)은 절연층들(103A, 103B) 및 절연층들(103A, 103B) 사이의 수평구조물(G10)을 포함할 수 있다. 수직구조물(106)은 기판(101) 상에서 제1방향(D1)으로 수직하게 연장될 수 있다. 수직구조물(106)은 적층구조물(MS)을 관통하는 수직형 리세스(105) 내에 형성될 수 있다. 수평구조물(G10)은 수직구조물(106)의 측벽을 에워싸는 형상일 수 있다.
수평구조물(G10)은 수평형 리세스(109)를 채우는 형상일 수 있다. 수평형 리세스(109)는 절연층들(103A, 103B)에 의해 제공될 수 있다. 수평형 리세스(109)는 기판(101)의 표면에 대해 평행하는 제2방향(D2)으로 연장될 수 있다. 수평형 리세스(109)는 기판(101)의 표면에 대해 평행하는 종횡비를 가질 수 있다.
수평구조물(G10)은 복수의 제1층(210A, 210B), 불순물차단층(212) 및 제2층(213)을 포함하는 스택구조일 수 있다. 제1층들(210A, 210B)은 수평형 리세스(109)를 컨포멀하게 커버링할 수 있다. 제2층(213)은 수평형 리세스(109)를 보이드없이 채울 수 있다. 불순물차단층(212)은 제1층들(210A, 210B) 사이에 위치할 수 있고, 제1층(210B)은 제2층(213)에 직접 접촉할 수 있다. 불순물차단층(212)은 제1층들(210A, 210B) 사이에 연속적인 계면을 제공할 수 있다. 제1층들(210A, 210B)은 저농도 불순물이 함유될 수 있고, 제2층(213)은 고농도 불순물이 함유될 수 있다. 불순물차단층(212)은 제2층(213)으로부터 확산되는 불순물을 차단할 수 있다. 제1층들(210A, 210B)과 제2층(213)은 불소와 같은 불순물을 함유할 수 있다. 제1층들(210A, 210B), 불순물차단층(212) 및 제2층(213)은 금속-베이스 물질일 수 있다. 제1층들(210A, 210B)과 제2층(213)은 동일 물질의 텅스텐일 수 있고, 불순물차단층(212)은 텅스텐질화물일 수 있다. 불순물차단층(212)은 제1층(210A)의 표면 질화물일 수 있다. 제1층(210B)은 불순물차단층(212)과 제2층(213) 사이에 연속된 계면을 제공할 수 있다.
수직구조물(106)은 채널층(106V) 및 게이트절연층(106G)을 포함할 수 있다. 수직구조물(106)의 채널층(106V)은 트랜지스터의 채널이 될 수 있고, 수평구조물(G2)은 트랜지스터의 게이트전극이 될 수 있다. 반도체장치(100M)는 수직채널 트랜지스터가 될 수 있다.
도 4a 내지 도 4c에 따른 반도체장치(100M)를 제조하는 방법은 도 2a 내지 도 2i에 도시된 방법과 유사할 수 있다.
도 5는 다른 실시예에 따른 반도체장치를 도시한 도면이다. 도 5의 반도체장치(100')는 수평구조물(G2)을 제외한 나머지 구성요소들은 도 1c와 동일할 수 있다.
도 5를 참조하면, 수평구조물(G2)은 배리어층(120), 제1층(110), 불순물차단층(112) 및 제2층(113)을 포함하는 스택구조물일 수 있다. 배리어층(120)은 수직구조물(106)과 제1층(110) 사이에 위치할 수 있다. 배리어층(120)은 제1층(110) 및 제2층(113)으로부터 과확산되는 불순물을 차단할 수 있다. 배리어층(120)은 금속-베이스물질일 수 있다. 배리어층(120)은 티타늄질화물과 같은 금속질화물을 포함할 수 있다.
도 6a 내지 도 6e에 도시된 갭필 방법은 도 2a 내지 도 2i에 도시된 갭필 방법과 일부 유사할 수 있다. 이하, 중복된 구성요소에 대한 설명은 생략하기로 한다.
먼저 도 2a 내지 도 2e에 도시된 방법에 의해, 수평형 리세스(109)를 포함하는 갭필타겟구조물(100M)이 형성될 수 있다.
다음으로, 도 6a에 도시된 바와 같이, 수평형 리세스(109)를 포함한 갭필타겟구조물(100M) 상에 배리어물질(120')이 형성될 수 있다. 배리어물질(120')은 불순물차단의 역할을 수행할 수 있다. 배리어물질(120')은 금속함유물질일 수 있다. 배리어물질(120')은 금속질화물을 포함할 수 있다. 본 실시예에서, 배리어물질(120')은 티타늄질화물일 수 있다. 배리어물질(120')은 컨포멀하게 형성될 수 있고, 이에 따라 불순물차단효과가 양호할 수 있다.
도 6b에 도시된 바와 같이, 배리어물질(120') 상에 제1물질(110')이 형성될 수 있다. 제1물질(110')은 도 2f의 제1물질(110')과 동일한 물질일 수 있다. 제1물질(110')은 절연물질, 반도체물질, 금속물질 또는 이들의 조합을 포함할 수 있다. 제1물질(110')은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제1물질(110')은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 제1물질(110')은 텅스텐함유물질을 포함할 수 있다.
본 실시예에서, 제1물질(110')은 텅스텐층을 포함할 수 있다. 텅스텐층의 증착을 위해, 텅스텐소스가스로서 텅스텐 및 불소가 함유된 가스를 이용하고, 반응가스로서 수소함유가스를 이용할 수 있다. 텅스텐소스가스는 WF6(tungsten hexafluoride)를 포함할 수 있다. 반응 가스는 H2, SiH4 또는 B2H6를 포함할 수 있다. 텅스텐층 증착시 텅스텐소스물질 및 반응가스 외에 아르곤(Ar)을 더 첨가할 수 있다. 제1물질(110')은 배리어물질(120')보다 얇을 수 있다.
제1물질(110')은 핵생성층(nucleation layer)이라고 지칭할 수 있다. 핵생성층은 후속 증착될 물질의 성장 사이트(growth site)를 제공할 수 있고, 이에 따라 후속 증착될 물질의 증착시간을 단축시킬 수 있다. 제1물질(110')이 텅스텐층을 포함하는 경우, 제1물질(110')은 텅스텐핵생성층이라고 지칭할 수 있다. 극히 얇은 제1물질(110')은 낮은 불소 함량(low fluorine content)을 가질 수 있다. 제1물질(110')의 불소는 주변 물질로 확산될 수 있다. 확산된 불소는 산소베이컨시(oxygen vacancy), 결함성 결합(defective bond) 및 트랩사이트(Trap sites)를 패시베이션(passivation) 시켜 누설전류를 개선할 수 있다. 그러나, 과도한 불소는 반도체장치의 전기적 특성을 열화시킬 수 있다. 따라서, 본 실시예는 제1물질(110')을 극히 얇게 형성하여, 낮은 농도의 불소가 함유되도록 한다.
도 6c에 도시된 바와 같이, 표면처리공정(111)이 수행될 수 있다. 표면처리공정(111)은 제1층(110')의 표면을 개질(modifying)하기 위한 공정일 수 있다. 표면처리공정(111)은 질화 공정(nitridation process)을 포함할 수 있다. 표면처리공정(111)은 플라즈마질화 공정(plasma nitridation process)을 포함할 수 있다. 표면처리 공정(111)은 질소함유가스의 플라즈마, 예컨대, N2 플라즈마를 이용하여 수행될 수 있다. 표면처리공정(111)에 의해 불순물차단물질(impurity blocking material, 112')이 형성될 수 있다.
표면처리공정(111)은 제1물질(110')의 표면을 선택적으로 질화시킬 수 있다. 표면처리공정(111)에 의해 제1물질(110')의 일부가 질화될 수 있다. 불순물차단물질(112')은 제1물질(110')의 질화물일 수 있다. 제1물질(110')은 완전히 질화되지 않을 수 있다. 불순물차단물질(112')은 제1층(110)의 부분 질화물(partial nitride)일 수 있다. 수평형 리세스(109)의 깊이에 따라 제1물질(110')의 질화량이 동일할 수 있다. 예컨대, 불순물차단물질(112')은 수평형 리세스(109)의 입구 또는 입구 근처에서의 두께와 수평형 리세스(109)의 중간 부분 및 가장 깊은 부분에서의 두께가 동일할 수 있다. 따라서, 불순물차단물질(112')은 컨포멀하게 균일한 두께로 형성될 수 있다. 불순물차단물질(112')은 수평형 리세스(109)의 입구 및 내부를 채우지 않을 수 있다.
제1물질(110')이 텅스텐을 포함하는 경우, 불순물차단물질(112')은 질소함유텅스텐(Nitrogen-containing Tungsten)일 수 있다. 질소함유텅스텐은 텅스텐질화물일 수 있다. 표면처리공정(111) 이후에 질화되지 않고 제1물질(110')이 잔류할 수 있고, 잔류하는 제1물질(110')은 비-질화된 제1층(Non-nitrided first layer)이라고 지칭될 수도 있다. 제1물질(110')은 수평형 리세스(109)의 내부, 하드마스크층(107) 및 기판(101)의 표면에서 잔류할 수 있다.
불순물차단물질(112')은 제1물질(110')의 표면에서 컨포멀하게 형성될 수 있다. 불순물차단물질(112')은 컨포멀한 계면을 제공할 수 있다. 이와 같은 불순물차단물질(112')의 컨포멀리티(Conformality)는 후속 공정시 불순물의 차단효과를 증대시킬 수 있다. 불순물차단물질(112')은 제1물질(110')의 표면이 될 수도 있고, 이때, 제1물질(110')의 표면은 질화된 표면(Nitrided surface) 또는 텅스텐질화물표면(WN surface)을 포함할 수 있다. 불순물차단물질(112')은 극히 얇은 층(ultra thin layer)으로 형성될 수 있다. 불순물차단물질(112')은 제1물질(110')보다 얇을 수 있다.
도 6d에 도시된 바와 같이, 제2물질(113')이 형성될 수 있다. 제2물질(113')은 수평형 리세스(109)를 갭필할 수 있다. 제2물질(113')은 제2오프닝(L2)을 갭필할 수 있다. 제2물질(113')은 제2오프닝(L2)을 완전히 채울 수 있다. 제2물질(113')은 분리 리세스(108)를 채우지 않을 수 있다. 제2물질(113')은 절연물질, 반도체물질, 금속물질 또는 이들의 조합을 포함할 수 있다. 제2물질(113')은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2물질(113')은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 제2물질(113')은 텅스텐함유물질을 포함할 수 있다. 제2물질(113')은 텅스텐층을 포함할 수 있다. 텅스텐층의 증착을 위해, 텅스텐소스가스로서 텅스텐 및 불소가 함유된 가스를 이용하고, 반응가스로서 수소함유가스를 이용할 수 있다. 텅스텐소스가스는 WF6(tungsten hexafluoride)를 포함할 수 있다. 반응 가스는 H2를 포함할 수 있다. 텅스텐층 증착시 텅스텐소스물질 및 반응가스 외에 아르곤(Ar)을 더 첨가할 수 있다. 제2물질(113')은 제1물질(110')보다 두꺼울 수 있고, 이에 따라 제2물질(113')은 제1물질(110')보다 불소 함량이 클 수 있다.
제2물질(113')과 제1물질(110')은 동일 물질일 수 있다. 제2물질(113')은 벌크층이라고 지칭할 수 있다. 제2물질(113')은 텅스텐벌크층이라고 지칭할 수 있다. 제1물질(110')과 제2물질(113')은 텅스텐-베이스 물질이나, 서로 다른 반응가스를 이용하여 형성할 수 있다. 상술한 것처럼, 제1물질(110')과 제2물질(113')은 텅스텐소스물질로서 WF6 가스를 동일하게 사용할 수 있으나, 반응가스는 서로 다를 수 있다. 또한, 제1물질(110')과 제2물질(113')은 모두 텅스텐층일 수 있으나, 서로 다른 두께로 형성될 수 있다.
제1물질(110')과 제2물질(113')은 모두 텅스텐층일 수 있으나, 서로 다른 불소 함량을 가질 수 있다. 제1물질(110')은 저불소함유(Low fluorine containing)-텅스텐층일 수 있고, 제2물질(113')은 고불소함유(High fluorine containing)-텅스텐층일 수 있다. 불순물차단물질(112')은 제1물질(110')과 제2물질(113') 사이의 연속적인 계면을 제공할 수 있다. 불순물차단물질(112')은 제2물질(113')으로부터 확산되는 불순물, 예컨대, 불소의 확산을 차단할 수 있다. 제1물질(110')에 함유된 불소는 패시베이션 역할을 하여 반도체장치의 성능을 개선시킬 수 있다. 제2물질(113')에 함유된 불소는 불순물차단물질(112')에 의해 차단되므로, 반도체장치의 누설전류를 개선할 수 있다.
제2물질(113')을 형성하므로써, 수평형 리세스(109)는 제1물질(110'), 불순물차단물질(112') 및 제2물질(113')으로 완전히 갭필될 수 있다. 제1물질(110'), 불순물차단물질(112') 및 제2물질(113')은 보이드없이 수평형 리세스(109)를 갭필할 수 있다.
배리어물질(120'), 제1물질(110'), 불순물차단물질(112') 및 제2물질(113')의 스택은 갭필물질(G2')이라고 지칭될 수 있다. 제1물질(110'), 불순물차단물질(112') 및 제2물질(113')이 텅스텐을 함유하므로, 수평형 리세스(109)의 대부분은 텅스텐함유물질로 채워질 수 있다. 제1물질(110')과 제2물질(113')은 텅스텐일 수 있고, 불순물차단물질(112')이 텅스텐질화물일 수 있다. 따라서, 갭필물질(G2')은 티타늄질화물/텅스텐/텅스텐질화물/텅스텐(TiN/W/WN/W)의 스택이 될 수 있다.
상술한 바와 같이, 본 실시예는 수평형 리세스(109)를 보이드없이 갭필하기 위해, 제1물질(110') 형성 이후에, 표면처리공정(111)을 수행하고, 표면처리 이후에 제2물질(113')을 형성할 수 있다.
WF6 가스를 이용하여 제2물질(113')을 증착할 때, 제2물질(113') 내에 불소가 다량 함유될 수 있다. 주변 물질로 불소의 확산이 발생할 수 있으나, 본 실시예는 불순물차단물질(112')에 의해 불소의 확산이 차단될 수 있다.
도 6e에 도시된 바와 같이, 갭필물질(G2')은 선택적으로 분리될 수 있다. 갭필물질(G2')은 하드마스크층(107)의 상부면 및 갭필타겟구조물(110M)의 일측면이 노출되도록 제거될 수 있다. 갭필물질(G2')의 선택적 제거 공정에 의해, 수평형 리세스(109) 내에 수평형 구조물(G2)이 형성될 수 있다. 수평형 구조물(G2)은 수직구조물(106)의 측벽을 에워싸는 형상일 수 있다. 수평형 구조물(G2)은 배리어층(120), 제1층(110), 제2층(113) 및 제1층(110)과 제2층패턴(113) 사이의 불순물차단층(112)을 포함할 수 있다. 배리어층(120), 제2층(113), 불순물차단층(112) 및 제1층(110)을 수평형 리세스(109) 내에 잔류시키기 위해, 배리어물질(120'), 제2물질(113'), 불순물차단물질(112') 및 제1물질(110')의 에치백 공정이 수행될 수 있다.
수평형 구조물(G2)은 도전물질일 수 있다. 수평형 구조물(G2)은 텅스텐함유층일 수 있다. 수평형 구조물(G2)은 텅스텐층일 수 있다. 수평형 구조물(G2)은 수평형 리세스(109) 내에 보이드없이 형성될 수 있고, 이에 따라 수평형 리세스(109) 내에서 퓸(Fume)에 의한 불량없이 수평형 구조물(G2)이 형성될 수 있다. 제1층(110), 불순물차단층(112) 및 제2층(113)이 텅스텐층을 포함하는 경우, 수평형 리세스(109)는 보이드-프리 텅스텐 갭필 공정(Void-free W gapfill process)에 의해 채워질 수 있다.
다른 실시예에서, 수평형 구조물(G2)은 도 4a에 따른 방법에 의해 형성될 수도 있다. 예컨대, 도 4b 및 도 4c의 수평형 구조물(G10)에 배리어층(120)이 더 추가될 수 있다.
상술한 실시예들에 따른 수평형 구조물(G1, G2)은 메모리 장치의 일부일 수 있다. 수평형 구조물(G1, G2)은 수평 워드라인(horizontal wordline), 수평 제어게이트전극(Horizontal control gate electrode) 또는 수평 선택게이트전극(Horizontal select gate electrode)을 포함할 수 있다. 수평 워드라인, 수평 제어게이트전극 및 수평 선택게이트전극은 비휘발성 메모리(Non-volatile memory)의 일부일 수 있다. 수평 워드라인, 수평 제어게이트전극 및 수평 선택게이트전극은 수직형(Vertical) NAND의 일부일 수 있다.
도 7a는 수직형 반도체장치를 도시한 도면이다. 도 7b는 도 7a의 A-A'선에 따른 단면도이다.
도 7a 및 도 7b를 참조하면, 수직형 반도체장치(100V)는 수직형 NAND를 포함할 수 있다. 수직형 반도체장치(100V)는 3D(Three-dimension) NAND를 포함할 수 있다. 수직형 반도체장치(100V)는 하부 구조물(11) 및 셀스택(MC)을 포함할 수 있다. 셀스택(MC)은 하부 구조물(11) 상에 형성될 수 있다. 셀스택(MC)은 절연층(12)과 게이트구조물(30)이 교대로 반복하여 적층될 수 있다. 수직형 반도체장치(100V)는 셀스택(MC)을 관통하는 복수의 수직채널구조물(CP)을 더 포함할 수 있다.
절연층(12) 사이의 공간은 수평형 리세스(22)로 정의될 수 있고, 수평형 리세스(22)는 게이트구조물(30)로 채워질 수 있다. 게이트구조물(30)은 '수평 워드라인' 또는 '수평 게이트전극'이라고 지칭될 수 있다.
게이트구조물(30)은, 수직채널구조물(CP)을 에워싸는 다층 구조의 물질을 포함할 수 있다. 게이트구조물(30)은 배리어(24), 핵생성층(25), 불순물차단층(27) 및 벌크층(28)을 포함할 수 있다. 배리어(24)는 수직채널구조물(CP)과 핵생성층(25) 사이에 위치할 수 있다. 불순물차단층(27)은 핵생성층(25)과 벌크층(28) 사이에 위치할 수 있다.
수평형 리세스(22) 및 게이트구조물(30)은 도 2a 내지 도 2i에 도시된 방법에 의해 형성될 수 있다. 또한, 수평형 리세스(22) 및 게이트구조물(30)은 도 6a 내지 도 6e에 도시된 방법에 의해 형성될 수 있다. 수평형 리세스(22)는 도 2i 및 도 6e의 수평형 리세스(109)에 대응될 수 있다. 게이트구조물(30)은 도 2i 및 도 6e의 수평형구조물(G1, G10, G2)에 대응될 수 있다. 핵생성층(25)은 도 2i 및 도 6e의 제1층(110)에 대응될 수 있다. 벌크층(28)은 도 2i 및 도 6e의 제2층(113)에 대응될 수 있다. 불순물차단층(27)은 도 2i 및 도 6e의 불순물차단층(112)에 대응될 수 있다. 또한, 게이트구조물(30)은 도 4c의 수평형구조물(G10)에 대응될 수 있고, 핵생성층(25)은 도 4c의 제1층들(210A, 201B)에 대응될 수 있다. 벌크층(28)은 도 4c의 제2층(213)에 대응될 수 있다. 불순물차단층(27)은 도 4c의 불순물차단층들(212A, 212B)에 대응될 수 있다.
수직채널구조물(CP)은, 게이트구조물(30)과 이웃하는 전하저장층(15), 전하저장층(15)과 접촉하는 터널절연층(16) 및 터널절연층(16)과 접촉하는 채널층(17)을 포함할 수 있다. 채널층(17)의 내부공간은 코어절연층(18)으로 채워질 수 있다. 코어절연층(18) 상에 도전패드(19)가 형성될 수 있다. 수직채널구조물(CP)은 채널홀(14) 내에 형성될 수 있다. 채널홀(14)은 셀스택(MC)을 관통하는 형상일 수 있다. 터널절연층(16)은 채널층(17)의 외벽을 에워싸는 형상일 수 있다. 전하저장층(15)은 터널절연층(16)의 외벽을 에워싸는 형상일 수 있다.
수직형 반도체장치(100V)는 블록킹층(23)을 더 포함할 수 있다. 전하저장층(15)의 외벽에 블록킹층(23)이 형성될 수 있다. 블록킹층(23)은 전하저장층(15)과 배리어(24) 사이에 위치할 수 있다. 블록킹층(23)은 알루미늄산화물(Al2O3)을 포함할 수 있다.
이웃하는 셀스택(MC)은 슬릿(Slit, 21)에 의해 서로 분리될 수 있다. 슬릿(21)은 트렌치 형상일 수 있다. 이웃하는 게이트구조물(30)은 슬릿(21)에 의해 블록(Block) 단위로 분리될 수 있다. 하나의 블록은 하나의 게이트구조물(30)과 복수의 수직채널구조물(CP)을 포함할 수 있다. 하나의 블록에서 복수의 수직채널구조물(CP)은 하나의 게이트구조물(30)을 공유할 수 있다. 탑뷰로 볼 때, 복수의 수직채널구조물(CP)은 규칙적으로 어레이될 수 있다. 본 실시예에서 설명의 편의를 위해, 하나의 블록에 3개의 수직채널구조물(CP)을 도시하였으나, 수직채널구조물(CP)의 어레이는 다양하게 설정될 수 있다.
셀스택(MC) 및 수직채널구조물(CP)의 상부면은 캡핑층(20)에 의해 커버링될 수 있다.
도 8a 내지 도 8j는 수직형 반도체장치(100V)를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 8a에 도시된 바와 같이, 하부구조물(11) 상에 스택구조물(M)이 형성될 수 있다. 스택구조물(M)은 절연층(12) 및 희생층(13)이 교대로 적층될 수 있다. 절연층(12) 및 희생층(13)은 각각 복수 층으로 형성될 수 있다. 본 실시예에서 설명의 편의를 위해, 4개의 절연층(12)과 3개의 희생층(13)을 교대로 적층하였으나, 절연층(12) 및 희생층(13)의 적층 수는 다양하게 설정될 수 있다. 절연층(12) 및 희생층(13)은 하부구조물(11) 표면과 수직한 방향으로 반복하여 적층될 수 있다. 절연층(12)과 희생층(13)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다. 최상부에 형성되는 절연층(12)은 후속 공정들에 의해 어택을 받아서 손상될 수 있다. 그러므로, 최상부 절연층(12)은 하부의 다른 절연층(12)보다 더 두껍게 형성될 수 있다. 희생층(13) 각각은 동일한 두께를 가질 수 있다.
절연층(12) 및 희생층(13)은 동일한 식각용액에 대해 서로 다른 식각선택비를 갖는 물질들을 포함할 수 있다. 희생층(13)은 절연층(12)과 다른 물질로 형성될 수 있다. 희생층(13)은 절연층(12)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 희생층(13)은 습식식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다. 절연층(12)은 실리콘산화물 또는 실리콘질화물일 수 있고, 희생층(13)은 절연층(12)에 대해 식각 선택비가 있는 물질일 수 있다. 예를 들면, 희생층(13)은 실리콘산화물, 실리콘질화물, 실리콘 카바이드, 실리콘 또는 실리콘 게르마늄 중에서 선택될 수 있다. 본 실시예에서, 절연층(12)은 실리콘산화물일 수 있고, 희생층(13)은 실리콘질화물일 수 있다.
하부 구조물(11)은 반도체 기판을 포함할 수 있다. 하부 구조물(11)은 불순물 주입에 의해 반도체 기판 내에 형성된 소스 영역을 포함할 수 있다. 하부 구조물(11)은 반도체 기판 상에 도프드 폴리실리콘층을 형성한 후, 이를 패터닝하여 형성한 소스 영역을 포함할 수 있다. 하부 구조물(11)은 내부에 파이프 트렌치(Pipe trench)가 형성된 파이프 게이트(pipe gate)를 포함할 수 있다. 하부 구조물(11)은 반도체 기판 및 반도체 기판 상의 식각정지층을 포함할 수도 있다.
도 8b에 도시된 바와 같이, 채널홀(14)이 형성될 수 있다. 채널홀(14)은 스택구조물(M)을 식각하여 형성될 수 있다. 예를 들어, 절연층(12) 및 희생층(13)을 순차적으로 이방성 식각하여 형성할 수 있다. 채널홀(14)을 형성하기 위해 식각마스크층(도시 생략)이 사용될 수 있다. 채널홀(14)의 저면에는 하부 구조물(11)의 표면이 노출될 수 있다. 채널홀(14)은 하부구조물(11)의 표면으로부터 수직한 방향으로 형성될 수 있다. 채널홀(14)은 '수직형 리세스'라고 지칭될 수 있다.
도시하지 않았으나, 평면상으로 볼 때, 채널홀(14)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 채널홀(14) 형성 시, 하부 구조물(11)의 표면이 과도 식각(Over etch)될 수 있다.
도 8c에 도시된 바와 같이, 채널홀(14) 내에 수직채널구조물(CP)이 형성될 수 있다. 수직채널구조물(CP)은 전하저장층(15), 터널절연층(16) 및 채널층(17)을 포함할 수 있다. 전하저장층(15)은 실리콘질화물을 포함할 수 있다. 터널절연층(16)은 실리콘산화물을 포함할 수 있다. 채널층(17)은 반도체물질을 포함할 수 있다. 예를 들면, 채널층(17)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 채널층(17)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물을 포함할 수 있다. 채널층(17)은 폴리실리콘을 포함할 수 있다. 채널층(17), 터널절연층(16) 및 전하저장층(15)은 채널홀(14)의 측벽에 스페이서 형상으로 형성될 수 있다. 채널층(17), 터널절연층(16) 및 전하저장층(15)은 상단 및 하단이 오픈된 형상(Opened shape)일 수 있다. 채널층(17)은 내부공간(inner space)을 갖는 튜브 형상(tube shape)일 수 있다. 채널층(17)의 외벽에 터널절연층(16)이 형성되고, 터널절연층(16)의 외벽에 전하저장층(15)이 형성될 수 있다. 다른 실시예에서, 채널층(17)은 상단 및 하단이 오픈된 형상일 수 있다. 채널층(17)의 내부 공간은 코어절연층(18)으로 완전히 채워질 수 있다. 코어절연층(18)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 수직채널구조물(CP)은 도전패드(19)를 더 포함할 수도 있다. 도전패드(19)는 코어절연층(18) 상에 형성될 수 있다. 채널층(17)의 내부 공간은 코어절연층(18) 및 도전패드(19)로 채워질 수 있다. 도전패드(19)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도전패드(19)는 채널층(17)과 전기적으로 접속될 수 있다.
수직채널구조물(CP)은 '필라구조물(Pillar structure)'이라고 지칭할 수 있다.
다른 실시예에서, 채널층(17)은 채널홀(14)의 중심 영역이 채워지도록 채널홀(14)의 내부에 매립될 수 있다. 이때, 코어절연층(18)은 생략될 수 있고, 도전패드(19)는 채널층(17)의 최상부에 불순물을 도핑하여 형성될 수 있다.
도 8d에 도시된 바와 같이, 복수의 슬릿(21)이 형성될 수 있다. 슬릿(21)은 수직형 리세스일 수 있다. 슬릿(21)은 트렌치라고 지칭될 수도 있다. 슬릿(21)을 형성하기 위해 수직채널구조물(CP) 사이의 스택구조물(M)이 식각될 수 있다. 예컨대, 수직채널구조물(CP) 사이의 절연층(12) 및 희생층(13)이 선택적으로 식각될 수 있다. 슬릿(21)의 형상 및 개수는 다양하게 변경될 수 있다. 슬릿(21)은 수직채널구조물(CP)을 사이에 두고 서로 나란하게 연장되는 라인 형상일 수 있다. 슬릿(21)에 의해 하부구조물(11)의 상부면, 절연층(12) 및 희생층(13)의 측벽들이 노출될 수 있다. 슬릿(21)은 복수의 수직채널구조물(CP) 사이에 위치할 수 있다. 슬릿(21)을 형성하기 전에, 캡핑층(20)이 형성될 수 있다. 캡핑층(20)은 슬릿(21)을 형성하는 동안에 수직채널구조물(CP)을 보호할 수 있다. 캡핑층(20)은 마스크층(도시 생략)에 의해 패터닝된 구조일 수 있다. 캡핑층(20)은 절연층(12) 및 희생층(13)에 대해 식각선택비를 갖는 물질일 수 있다. 캡핑층(20)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
도 8e에 도시된 바와 같이, 복수의 수평형 리세스(22)가 형성될 수 있다. 수평형 리세스(22)를 형성하기 위해, 슬릿(21)을 통해 노출된 희생층(13)을 제거할 수 있다. 수평형 리세스(22) 각각은 수직채널구조물(CP)의 측벽을 부분적으로 노출시킬 수 있다. 수평형 리세스(22)를 형성하기 위해, 희생층(13)을 습식식각으로 제거할 수 있다. 예를 들어, 희생층(13)이 실리콘질화물을 포함하는 경우, 희생층(13)은 인산(H3PO4) 용액을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 희생층(13)의 제거에 의해 복수의 절연층(12) 사이에 수평형 리세스(22)가 형성될 수 있다. 수평형 리세스(22)에 의해 전하저장층(15)의 측벽이 부분적으로 노출될 수 있다. 수평형 리세스(22)는 도 2e의 수평형 리세스(109)에 대응될 수 있다. 수평형 리세스(22)는 하부 구조물(11)의 표면에 대해 평행하는 고종횡비를 가질 수 있다.
수평형 리세스(22)를 포함하는 구조물을 통틀어 '갭필타겟구조물'이라고 지칭한다.
도 8f에 도시된 바와 같이, 블록킹층(23A)이 형성될 수 있다. 블록킹층(23A)은 전하저장층(15)의 노출된 측벽에 형성될 수 있다. 블록킹층(23A)은 알루미늄산화물을 포함할 수 있다. 블록킹층(23A)은 수평형 리세스(22)의 프로파일을 따라 컨포멀하게 형성될 수도 있다. 블록킹층(23A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
다음으로, 블록킹층(23A) 상에 배리어물질(24A)이 형성될 수 있다. 배리어물질(24A)은 수평형 리세스(22)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 배리어물질(24A)은 수평형 리세스(22)의 표면을 라이닝할 수 있다. 배리어물질(24A)은 금속 질화물을 포함할 수 있다. 예를 들어, 배리어물질(24A)은 티타늄질화물(TiN)을 포함할 수 있다. 배리어물질(24A)이 형성된 수평형 리세스(22)는 라인드 수평형 리세스(Lined horizontal recess)라고 지칭될 수 있다.
배리어물질(24A)이 형성된 이후에, 도전물질의 갭필 공정이 수행될 수 있다.
도 8g에 도시된 바와 같이, 배리어물질(24A) 상에 텅스텐핵생성물질(25A)이 형성될 수 있다. 텅스텐핵생성물질(25A)은 도 2f의 제1층(110')과 동일한 물질일 수 있다. 텅스텐핵생성물질(25A)은 텅스텐함유물질을 포함할 수 있다. 텅스텐핵생성물질(25A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 텅스텐핵생성물질(25A)의 증착을 위해, 텅스텐소스가스로서 텅스텐 및 불소가 함유된 가스를 이용하고, 반응가스로서 수소함유가스를 이용할 수 있다. 텅스텐소스가스는 WF6(tungsten hexafluoride)를 포함할 수 있다. 반응 가스는 H2, SiH4 또는 B2H6를 포함할 수 있다. 텅스텐층 증착시 텅스텐소스물질 및 반응가스 외에 아르곤(Ar)을 더 첨가할 수 있다. 텅스텐핵생성물질(25A)은 극히 얇을 수 있다.
텅스텐핵생성물질(25A)은 후속 증착될 텅스텐벌크물질의 성장 사이트(growth site)를 제공할 수 있고, 이에 따라 후속 증착될 텅스텐벌크물질의 증착시간을 단축시킬 수 있다. 극히 얇은 텅스텐핵생성물질(25A)은 낮은 불소 함량(low fluorine content)을 가질 수 있다. 텅스텐핵생성물질(25A)의 불소는 주변 물질, 예를 들어 블록킹층(23)으로 확산될 수 있다. 확산된 불소는 산소베이컨시(oxygen vacancy), 결함성 결합(defective bond) 및 트랩사이트(Trap sites)를 패시베이션(passivation) 시켜 누설전류를 개선할 수 있다. 그러나, 과도한 불소는 반도체장치의 전기적 특성을 열화시킬 수 있다. 따라서, 본 실시예는 텅스텐핵생성물질(25A)을 극히 얇게 형성하여, 낮은 농도의 불소가 함유되도록 한다.
도 8h에 도시된 바와 같이, 표면처리공정(26)이 수행될 수 있다. 표면처리공정(26)은 텅스텐핵생성물질(25A)의 표면을 개질하기 위한 공정일 수 있다. 표면처리공정(26)은 질화 공정(nitridation process)을 포함할 수 있다. 표면처리공정(26)은 플라즈마질화 공정(plasma nitridation process)을 포함할 수 있다. 표면처리 공정(26)은 질소함유가스의 플라즈마, 예컨대, N2 플라즈마를 이용하여 수행될 수 있다. 표면처리공정(26)에 의해 불순물차단물질(impurity blocking material, 27A)이 형성될 수 있다.
표면처리공정(26)은 텅스텐핵생성물질(25A)의 표면을 선택적으로 질화시킬 수 있다. 표면처리공정(26)에 의해 텅스텐핵생성물질(25A)의 일부가 질화될 수 있다. 불순물차단물질(27A)은 텅스텐핵생성물질(25A)의 질화물일 수 있다. 텅스텐핵생성물질(25A)은 완전히 질화되지 않을 수 있다. 불순물차단물질(27A)은 텅스텐핵생성물질(25A)의 부분 질화물(partial nitride)일 수 있다. 수평형 리세스(22)의 깊이에 따라 텅스텐핵생성물질(25A)의 질화량이 동일할 수 있다. 예컨대, 불순물차단물질(27A)은 수평형 리세스(22)의 입구 또는 입구 근처에서의 두께와 수평형 리세스(22)의 중간 부분 및 가장 깊은 부분에서의 두께가 동일할 수 있다. 따라서, 불순물차단물질(27A)은 컨포멀하게 균일한 두께로 형성될 수 있다. 불순물차단물질(27A)은 수평형 리세스(22)의 입구 및 내부를 채우지 않을 수 있다.
불순물차단물질(27A)은 질소함유텅스텐(Nitrogen-containing Tungsten)일 수 있다. 질소함유텅스텐은 텅스텐질화물일 수 있다. 표면처리공정(26) 이후에 질화되지 않고 텅스텐핵생성물질(25A)이 잔류할 수 있고, 텅스텐핵생성물질(25A)은 비-질화된 텅스텐핵생성물질이라고 지칭될 수도 있다.
불순물차단물질(27A)은 텅스텐핵생성물질(25A)의 표면에서 컨포멀하게 형성될 수 있다. 불순물차단물질(27A)은 컨포멀한 계면을 제공할 수 있다. 이와 같은 불순물차단물질(27A)의 컨포멀리티(Conformality)는 후속 공정시 불순물의 차단효과를 증대시킬 수 있다. 불순물차단물질(27A)은 텅스텐핵생성물질(25A)의 표면이 될 수도 있고, 이때, 텅스텐핵성물질(25A)의 표면은 질화된 표면(Nitrided surface) 또는 텅스텐질화물표면(WN surface)을 포함할 수 있다. 불순물차단물질(27A)은 극히 얇은 층(ultra thin layer)으로 형성될 수 있다. 불순물차단물질(27A)은 텅스텐핵생성물질(25A)보다 얇을 수 있다.
다른 실시예에서, 도 4a와 유사하게, 표면처리공정(26) 이후에, 텅스텐핵생성물질(25A)의 형성 공정을 다시 수행할 수 있다.
도 8i에 도시된 바와 같이, 텅스텐벌크물질(28A)이 형성될 수 있다. 텅스텐벌크물질(28A)은 수평형 리세스(22)를 완전히 갭필할 수 있다. 텅스텐벌크물질(28A)은 수평형 리세스(22)을 완전히 채울 수 있다. 텅스텐벌크물질(28A)은 제2수직형 리세스(21)를 채우지 않을 수 있다. 텅스텐벌크물질(28A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 텅스텐벌크물질(28A)의 증착을 위해, 텅스텐소스가스로서 텅스텐 및 불소가 함유된 가스를 이용하고, 반응가스로서 수소함유가스를 이용할 수 있다. 텅스텐소스가스는 WF6(tungsten hexafluoride)를 포함할 수 있다. 반응 가스는 H2를 포함할 수 있다. 텅스텐벌크물질(28A) 증착시 텅스텐소스물질 및 반응가스 외에 아르곤(Ar)을 더 첨가할 수 있다. 텅스텐벌크물질(28A)은 텅스텐핵생성물질(25A)보다 두꺼울 수 있고, 이에 따라 텅스텐벌크물질(28A)은 텅스텐핵생성물질(25R)보다 불소 함량이 클 수 있다.
텅스텐벌크물질(28A)과 텅스텐핵생성물질(25A)은 텅스텐-베이스 물질이나, 서로 다른 반응가스를 이용하여 형성할 수 있다. 상술한 것처럼, 텅스텐핵생성물질(25A)과 텅스텐벌크물질(28A)은 모두 텅스텐층일 수 있으나, 서로 다른 불소 함량을 가질 수 있다. 텅스텐핵생성물질(25A)은 저불소함유-텅스텐층일 수 있고, 텅스텐벌크물질(28A)은 고불소함유-텅스텐층일 수 있다. 불순물차단물질(27A)은 텅스텐핵생성물질(25A)과 텅스텐벌크물질(28A) 사이에 연속적인 계면을 제공할 수 있다. 불순물차단물질(27A)은 텅스텐벌크물질(28A)으로부터 확산되는 불순물, 예컨대, 불소가 블록킹층(23A) 및 수직채널구조물(CP)로 확산되는 것을 차단할 수 있다. 불순물차단물질(27A)의 컨포멀리티는 불소 확산 차단효과를 증대시킬 수 있다. 텅스텐핵생성물질(25R)에 함유된 불소는 패시베이션 역할을 하여 반도체장치의 성능을 개선시킬 수 있다. 텅스텐벌크물질(28A)에 함유된 불소는 불순물차단물질(27A)에 의해 차단되므로, 반도체장치의 누설전류를 개선할 수 있다.
한편, 불순물차단물질(27A)이 없는 경우, 배리어물질(24A)만으로는 불소 확산을 차단하는데 한계가 있다.
또한, 불순물차단물질(27A)이 비연속된 계면을 제공하는 경우에도, 불소 확산을 차단하는데 한계가 있다. 즉, 불순물차단물질(27A)의 텅스텐핵생성물질(25A)의 모든 표면을 커버링하지 않는 경우, 텅스텐벌크물질(28A)로부터 확산되는 불소의 차단효율이 저하될 수 있다.
텅스텐벌크물질(28A)을 형성하므로써, 수평형 리세스(22)는 텅스텐핵생성물질(25A), 불순물차단물질(27A) 및 텅스텐벌크물질(28A)로 완전히 갭필될 수 있다. 텅스텐핵생성물질(25A), 불순물차단물질(27A) 및 텅스텐벌크물질(28A)은 보이드없이 수평형 리세스(22)를 갭필할 수 있다.
텅스텐핵생성물질(25A), 불순물차단물질(27A) 및 텅스텐벌크물질(28A)의 스택은 갭필물질(29)이라고 지칭될 수 있다. 텅스텐핵생성물질(25A), 불순물차단물질(27A) 및 텅스텐벌크물질(28A)이 텅스텐을 함유하므로, 수평형 리세스(22)는 텅스텐함유물질로 채워질 수 있다. 텅스텐핵생성물질(25A)과 텅스텐벌크물질(28A)은 텅스텐일 수 있고, 불순물차단물질(27A)이 텅스텐질화물일 수 있다. 따라서, 갭필물질(29)은 텅스텐/텅스텐질화물/텅스텐(W/WN/W)의 스택이 될 수 있다.
상술한 바와 같이, 본 실시예는 수평형 리세스(22)를 보이드없이 갭필하기 위해, 텅스텐핵생성물질(25A) 형성 이후에, 표면처리공정(26)을 수행하고, 표면처리 이후에 텅스텐벌크물질(28A)을 형성할 수 있다.
WF6 가스를 이용하여 텅스텐벌크물질(28A)을 증착할 때, 텅스텐벌크물질(28A) 내에 불소가 다량 함유될 수 있다. 주변 물질로 불소의 확산이 발생할 수 있으나, 본 실시예는 불순물차단물질(27A)에 의해 불소의 확산이 차단될 수 있다.
수평형 리세스(22)는 갭필물질(29), 즉 배리어물질(24A), 텅스텐핵생성층(25A), 불순물차단물질(27A) 및 텅스텐벌크물질(28A)의 스택에 의해 채워질 수 있다.
도 8j에 도시된 바와 같이, 게이트구조물(30)이 형성될 수 있다. 게이트구조물(30)을 형성하기 위해, 갭필물질(29)이 선택적으로 식각될 수 있다. 예를 들어, 배리어물질(24A), 텅스텐핵생성물질(25A), 불순물차단물질(27A) 및 텅스텐벌크물질(28A)이 선택적으로 식각될 수 있고, 이를 '게이트 분리 공정'이라고 지칭할 수 있다.
갭필물질(29)은 캡핑층(20)의 상부면 및 슬릿(21)의 측벽이 노출되도록 식각될 수 있다. 갭필물질(29)의 선택적 식각 공정에 의해, 수평형 리세스(22) 내에 게이트구조물(30)이 형성될 수 있다. 수평형 리세스(22)의 표면은 블록킹층(23)에 의해 커버링될 수 있다. 게이트구조물(30)은 블록킹층(23) 상에서 수평형 리세스(22)를 채울 수 있다. 게이트구조물(30)은 배리어(24), 텅스텐핵생성층(25), 불순물차단층(27) 및 텅스텐벌크층(28)을 포함할 수 있다. 배리어(24)는 배리어물질(24A)을 선택적으로 식각하여 형성될 수 있다. 텅스텐핵생성층(25)은 텅스텐핵생성물질(25A)의 선택적 식각에 의해 형성될 수 있고, 텅스텐벌크층(28)은 텅스텐벌크물질(28A)의 선택적 식각에 의해 형성될 수 있다. 불순물차단층(27)은 불순물차단물질(27A)의 선택적 식각에 의해 형성될 수 있다. 갭필물질(29)의 선택적 식각 공정은 에치백 공정을 포함할 수 있다. 따라서, 게이트구조물(30)은 수평형 리세스(22)의 내부에 형성될 수 있다. 배리어(24)는 수평형 리세스(22)의 표면을 라이닝할 수 있다. 텅스텐핵생성층(25)은 배리어(24)의 표면을 라이닝할 수 있다. 텅스텐벌크층(28)은 수평형 리세스(22)를 채울 수 있고, 불순물차단층(27)은 텅스텐핵생성층(25)과 텅스텐벌크층(28) 사이에 위치할 수 있다. 텅스텐벌크층(28)은 수평형 리세스(22) 내에 보이드없이 형성될 수 있고, 이에 따라 수평형 리세스(22) 내에서 퓸(Fume)에 의한 불량없이 게이트구조물(30)이 형성될 수 있다. 배리어(24)가 티타늄질화물이고, 불순물차단층(27)이 텅스텐질화물이며, 텅스텐핵생성층(25) 및 텅스텐벌크층(28)이 텅스텐이므로, 게이트구조물(30)은 TiN/W/WN/W 스택일 수 있다. 다른 실시예에서, 게이트구조물(30)은 TiN/W 스택일 수 있고, 이러한 TiN/W 스택의 W은 텅스텐층 내에 질소가 존재하는 구조일 수도 있다.
게이트구조물(30)은 수직채널구조물(CP)을 에워싸는 형상일 수 있다. 게이트구조물(30)은 수평 게이트전극 또는 수평 워드라인이라고 지칭될 수 있다.
본 실시예는 게이트구조물(30)을 위한 텅스텐층 갭필 공정 중에 표면처리공정(26)을 수행하므로, 텅스텐층 갭필시 불순물을 차단시킬 수 있다. 이로써 텅스텐 흄에 의한 셀 특성 열화를 방지할 수 있다.
또한, 표면처리공정(26)을 수행하므로써, 게이트구조물(30)의 저항(Rs)을 낮출 수 있고, 워페이지(warpage)를 억제할 수 있다.
또한, 표면처리공정(26)을 수행하므로써, 포화문턱전압(saturation Vt)을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 하부 구조물 12 : 절연층
13 : 희생층 14 : 채널홀
15 : 전하저장층 16 : 터널절연층
17 : 채널층 18 : 코어절연층
19 : 도전패드 20 : 캡핑층
21 : 슬릿 22 : 수평형 리세스
23 : 블록킹층 24A : 배리어물질
25A : 텅스텐핵생성물질 26 : 표면처리 공정
27A : 불순물차단물질 28A : 텅스텐벌크물질
29 : 갭필물질 30 : 게이트구조물

Claims (21)

  1. 리세스를 포함하는 갭필 타겟 구조물을 형성하는 단계;
    상기 리세스를 라이닝하는 제1물질을 형성하는 단계;
    불순물차단물질을 형성하기 위해 상기 제1물질의 표면처리를 수행하는 단계; 및
    상기 불순물차단물질 상에 상기 리세스를 갭필하는 제2물질을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 표면처리는,
    상기 제1층의 표면을 질화시키는 단계를 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 불순물차단물질은, 상기 제1물질과 제2물질 사이에 연속적인 계면을 제공하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1물질은 금속을 포함하고, 상기 불순물차단물질은 상기 금속의 질화물을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1물질은 텅스텐을 포함하고, 상기 불순물차단물질은 상기 텅스텐의 질화물을 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 제1물질 및 제2물질은 텅스텐을 포함하고, 상기 불순물차단물질은 텅스텐질화물을 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 리세스를 포함하는 갭필 타겟 구조물을 형성하는 단계는,
    기판 상에 제1절연층, 희생층 및 제2절연층의 순서로 적층된 스택구조물을 형성하는 단계;
    상기 스택구조물을 식각하여 슬릿을 형성하는 단계; 및
    상기 제1절연층과 제2절연층 사이에 수평형 리세스를 형성하기 위해, 상기 슬릿을 통해 상기 희생층을 선택적으로 제거하는 단계를 포함하고,
    상기 수평형 리세스는 상기 기판의 표면에 대해 평행하는 종횡비를 갖는
    반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 표면처리는,
    플라즈마 질화 공정을 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 제1물질을 형성하는 단계 이전에,
    상기 리세스를 라이닝하는 배리어물질을 형성하는 단계를 더 포함하는
    반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 제1물질은 저농도 불소를 함유하는 텅스텐층을 포함하고, 상기 제2물질은 고농도 불소를 함유하는 텅스텐층을 포함하되, 상기 불소의 농도 차이는 상기 제2물질은 상기 제1물질보다 두껍게 형성하여 얻어지는
    반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 제2물질을 형성하는 단계 이전에,
    상기 표면처리가 수행된 결과물 상에 상기 제1물질 형성 단계를 다시 수행하는 단계를 더 포함하는 반도체장치 제조 방법.
  12. 수평형 리세스를 포함하는 적층구조물; 및
    상기 수평형 리세스를 채우는 도전패턴을 포함하되,
    상기 도전패턴은 상기 수평형 리세스를 라이닝하는 핵생성물질;
    상기 핵생성물질 상에서 상기 수평형 리세스를 채우는 벌크물질; 및
    상기 핵생성물질과 벌크물질 사이에 연속된 계면을 제공하고, 상기 벌크물질로부터 확산되는 불순물을 차단하는 불순물차단물질
    을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 불순물차단물질은 불소차단 물질을 포함하는 반도체장치.
  14. 제12항에 있어서,
    상기 불순물차단물질은 상기 핵생성물질로부터 플라즈마질화처리된 물질을 포함하는 반도체장치.
  15. 제12항에 있어서, 상기 불순물차단물질, 핵생성물질 및 벌크물질은 동종의 금속을 포함하는 반도체장치.
  16. 제12항에 있어서,
    상기 핵생성물질은 저농도 불소함유물질을 포함하고, 상기 벌크물질은 상기 핵생성물질보다 불소농도가 높은 고농도 불소함유물질을 포함하는 반도체장치.
  17. 제12항에 있어서,
    상기 핵생성물질 및 벌크물질은 텅스텐을 포함하고, 상기 불순물차단물질은 상기 텅스텐의 질화물을 포함하는 반도체장치.
  18. 제12항에 있어서,
    상기 적층구조물은 상기 도전패턴들에 수직하게 교대로 적층된 절연층패턴들을 더 포함하는 반도체장치.
  19. 제12항에 있어서,
    상기 도전패턴들과 절연층패턴들을 관통하는 수직채널구조물을 더 포함하는 반도체장치.
  20. 제19항에 있어서,
    상기 도전패턴들과 수직채널구조물 사이에 형성된 도전성 배리어물질을 더 포함하는 반도체장치.
  21. 제12항에 있어서,
    상기 불순물차단물질과 벌크물질 사이에 연속된 계면을 제공하는 다른 핵생성물질을 더 포함하되,
    상기 핵생성물질과 다른 핵생성물질은 동일 물질인 반도체장치.
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