KR102657866B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 도전물질과 절연물질간의 상호작용을 방지할 수 있는 반도체장치 제조 방법에 관한 것이며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 수평형 리세스를 포함하는 적층구조물을 형성하는 단계; 상기 수평형 리세스를 라이닝하는 블록킹층을 형성하는 단계; 상기 블록킹층 상에 도전성 배리어 요소 및 절연성 배리어 요소를 포함하는 계면제어층을 형성하는 단계; 및 상기 계면제어층 상에 상기 수평형 리세스를 채우는 도전층을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조방법에 관한 것으로, 보다 구체적으로 수직형 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화를 위하여 3차원적으로 수직 배열되는 메모리 셀들을 구비하는 수직형 반도체 장치들이 제안되고 있다.
본 발명의 실시예들은 도전물질과 절연물질 간의 상호 작용을 방지할 수 있는 수직형 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상에 수평형 리세스를 포함하는 적층구조물을 형성하는 단계; 상기 수평형 리세스를 라이닝하는 블록킹층을 형성하는 단계; 상기 블록킹층 상에 도전성 배리어 요소 및 절연성 배리어 요소를 포함하는 계면제어층을 형성하는 단계; 및 상기 계면제어층 상에 상기 수평형 리세스를 채우는 도전층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 수평형 리세스를 포함하는 적층구조물; 상기 수평형 리세스를 라이닝하는 블록킹층; 및 상기 블록킹층을 커버링하며, 상기 수평형 리세스를 채우는 게이트구조물을 포함하되, 상기 게이트구조물은 상기 블록킹층을 커버링하되 도전성 배리어요소와 절연성 배리어 요소를 포함하는 계면제어층; 및 상기 계면제어층 상에 상기 수평형 리세스를 채우는 게이트전극을 포함할 수 있다.
본 기술은 배리어층의 두께 증가가 없으므로 게이트전극의 저항을 낮출 수 있고, 계면층에 의해 유전율을 확보할 수 있다.
본 기술은 수직형 반도체장치의 층 수가 높아져도 높은 유전 특성과 낮은 저항을 갖는 게이트전극을 구현할 수 있다.
본 기술은, 게이트전극의 결정립크기(Grain size)를 더 크게 하여 배리어층과 게이트전극의 저항을 동시에 개선시킬 수 있다. 또한, 게이트전극 증착에 수반되는 식각 물질에 의한 하부 물질들의 열화를 방지하여 메모리셀의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 2a 내지 도 2d는 도 1의 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 3a 내지 도 3c는 도 1의 반도체장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다.
도 4a 내지 도 4e는 도 1의 반도체장치를 형성하는 방법의 또다른 예를 설명하기 위한 도면이다.
도 5는 다른 실시예에 따른 반도체장치를 도시한 단면도이다.
도 6a 내지 도 6e는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 7은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 8a지 도 8d는 수직형 반도체장치를 설명하기 위한 도면이다.
도 9a 내지 도 9c는 다른 실시예들에 따른 수직형 반도체장치를 설명하기 위한 도면이다.
도 10a 내지 도 10i는 수직형 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예들은, 절연층 형성 후, 절연층 상에 게이트 전극을 포함하는 게이트구조물을 형성할 수 있다. 게이트전극 형성 시, 고기능성 다층구조(High Functional Multi-Layer, HFML)를 형성할 수 있다. 고기능성 다층구조는 절연층과 게이트전극 간의 접착력을 개선시키는 물질을 포함할 수 있다. 고기능성 다층 구조는 절연층과 게이트전극 간의 상호 작용을 방지할 수 있는 물질을 포함할 수 있다. 고기능성 다층 구조는 게이트전극으로부터 확산되는 불순물을 차단할 수 있는 물질을 포함할 수 있다. 고기능성 다층 구조는 절연층과 게이트전극 간의 반응을 방지할 수 있는 물질을 포함할 수 있다.
고기능성 다층 구조를 형성하므로써, 유전율 상승 및 퓸 차단(Fume Blocking) 특성이 높은 게이트구조물을 형성할 수 있다.
고기능성 다층 구조는 계면제어층이라고 지칭할 수 있다. 계면제어층은, 티타늄질화물(TiN)과 티타늄산화물(TiON)을 포함하는 스택일 수 있다. 예컨대, 계면제어층은 TOT(TiN/TiON/TiN) 스택 또는 OT(TiON/TiN) 스택을 포함할 수 있다.
고종횡비의 리세스 상에 TiN 단일층을 형성하는 경우, 스텝커버리지(step coverage)가 열화될 수 있다. 이러한 스텝커버리지를 보상하기 위해 TiN의 두께를 증가시키는 경우, TiN의 높은 저항 성분에 의해 게이트전극의 저항(Rs)이 열화될 수 있다. 게이트전극의 저항이 열화되면 프로그램속도가 느려질 수 있다.
비교예로서, 블록킹층과 TiN의 스택을 적용하는 경우, 전자의 백터널링(Back Tunneling)을 충분히 막아줄 수 있는 유전율이 부족하다.
본 실시예들은 유전율 확보와 충분히 높은 일함수를 동시에 만족시키는 배리어층을 제안한다.
도 1은 일 실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체장치(100)는 기판(101), 기판(101) 상의 절연층(102), 절연층(102) 상의 도전층(104)을 포함할 수 있다. 반도체장치(100)는 도전층(104)과 절연층(102) 사이의 계면제어층(103)을 더 포함할 수 있다.
기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
절연층(102)은 실리콘산화물, 실리콘질화물, 고유전율물질 또는 이들의 조합을 포함할 수 있다. 절연층(102)은 싱글 레이어드 물질(Single-layered material), 다층-레이어드 물질(multi-layered material), 라미네이트 물질(laminated material), 상호믹싱 물질(intermixing material) 또는 이들의 조합을 포함할 수 있다. 절연층(102)으로서 고유전율물질(High-k material)은 실리콘산화물(SiO2)보다 유전율이 높을 수 있다. 실리콘산화물은 약 3.9의 유전율을 가질 수 있고, 고유전율물질은 4 이상의 유전율을 갖는 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 또는 이들의 조합을 포함할 수 있다.
도전층(104)은 저저항 물질을 포함할 수 있다. 도전층(104)은 반도체물질, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층(104)은 텅스텐을 포함할 수 있다.
도전층(104)으로서 텅스텐층은 육불화텅스텐(WF6, tungsten hexafluoride) 베이스 물질을 포함할 수 있다. 육불화텅스텐(WF6) 베이스 물질은 육불화텅스텐가스를 텅스텐소스물질로 하여 증착된 텅스텐층을 지칭할 수 있다. 텅스텐층의 증착은, 텅스텐소스가스와 반응가스를 이용하여 수행될 수 있다. 텅스텐소스가스는 육불화텅스텐가스를 포함할 수 있다. 반응가스는 수소함유가스를 포함할 수 있다. 반응 가스는 H2, SiH4 또는 B2H6를 포함할 수 있다.
계면제어층(103)은 도전물질을 포함할 수 있다. 계면제어층(103)은 절연층(102)과 도전층(104)간의 접착력을 개선시키는 물질을 포함할 수 있다. 계면제어층(103)은 절연층(102)과 도전층(104)간의 상호 작용을 방지할 수 있는 물질을 포함할 수 있다. 계면제어층(103)은 도전층(104)으로부터 확산되는 불순물을 차단할 수 있는 물질을 포함할 수 있다. 계면제어층(103)은 절연층(102)과 도전층(104)간의 반응을 방지할 수 있는 물질을 포함할 수 있다. 계면제어층(103)은 도전층(104)보다 얇을 수 있다.
계면제어층(103)은 금속질화물-베이스 물질을 포함할 수 있다. 계면제어층(103)은 금속질화물과 산소-함유 금속질화물(Oxygen-containing metal nitride)의 스택을 포함할 수 있다. 산소-함유 금속질화물은 금속질화물의 산화물일 수 있다. 다른 실시예에서, 산소-함유 금속질화물은 산소가 도핑된 금속질화물(Oxygen-doped metal nitride)을 지칭할 수도 있다. 계면제어층(103)은 티타늄질화물, 티타늄산화질화물, 탄탈륨질화물, 탄탈륨산화질화물, 텅스텐질화물, 텅스텐산화질화물, 알루미늄질화물, 알루미늄산화질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 계면제어층(103)은 티타늄질화물-베이스 물질(TiN-base material)을 포함할 수 있다. 여기서, 티타늄질화물-베이스 물질은 티타늄질화물(TiN), 티타늄산화질화물(TiON) 또는 이들의 조합을 포함할 수 있다.
계면제어층(103)은 제1배리어층(103L), 제2배리어층(103U) 및 제1배리어층(103L)과 제2배리어층(103U) 사이의 계면층(103I)을 포함할 수 있다. 제1배리어층(103L)은 절연층(102)에 직접 접촉할 수 있고, 제2배리어층(103U)은 도전층(104)에 직접 접촉할 수 있다. 제1배리어층(103L)과 제2배리어층(103U)은 동일 물질일 수 있다. 계면층(103I)은 제1배리어층(103L) 및 제2배리어층(103U)과 다른 물질일 수 있다. 계면층(103I)은 제1 및 제2배리어층(103L, 103U)보다 극히 얇을 수 있다. 제1배리어층(103L)과 제2배리어층(103U)은 동일 두께이거나 서로 다른 두께일 수 있다. 제1배리어층(103L)은 3∼20Å의 두께일 수 있고, 제2배리어층(103U)은 15∼30Å의 두께일 수 있다. 계면층(103I)은 1∼5Å의 두께일 수 있다.
예를 들어, 제1배리어층(103L)과 제2배리어층(103U)은 티타늄질화물(TiN)일 수 있고, 계면층(103I)은 티타늄산화질화물(TiON)일 수 있다. 여기서, 티타늄산화질화물(TiON)은 티타늄질화물의 산화물일 수 있다. 티타늄산화질화물(TiON)은 티타늄질화물을 증착한 후에 티타늄질화물을 산화시켜 형성할 수 있다. 다른 실시예에서, 티타늄산화질화물은 티타늄질화물 증착시에 산소가스를 동시에 주입하여 형성할 수 있다. 티타늄산화질화물(TiON)은 도전성 티타늄산화질화물일 수 있다.
계면제어층(103)은 티타늄질화물들(TiN) 사이에 티타늄산화질화물(TiON)이 위치하는 'TiN/TiON/TiN 스택'일 수 있다.
도 2a 내지 도 2d는 도 1의 반도체장치(100)를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 2a를 참조하면, 기판(101) 상에 절연층(102)이 형성될 수 있다. 절연층(102)은 어닐링에 노출될 수 있다. 절연층(102)은 알루미늄산화물(Al2O3)을 포함할 수 있다. 다른 실시예에서, 절연층(102)은 실리콘질화물, 실리콘산화물 및 알루미늄산화물의 순서로 적층된 스택을 포함할 수 있다.
절연층(102) 상에 초기 배리어층(103')이 형성될 수 있다. 초기 배리어층(103')은 초기 두께(D1)로 형성될 수 있다. 초기 배리어층(103')은 티타늄질화물을 포함할 수 있다. 초기 배리어층(103')은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
도 2b를 참조하면, 초기 배리어층(103')이 산화공정(oxidation process, 110)에 노출될 수 있다. 산화 공정(110)은 초기 배리어층(103')이 증착된 챔버 내에서 인시튜(In-situ)로 수행될 수 있다. 산화 공정(110)은 산소(O2) 가스를 흘려주면서 수행될 수 있다. 산화 공정(110)은 NO 또는 NO2를 흘려주면서 수행될 수도 있다.
산화 공정(110) 후에 초기 배리어층(103')은 제1배리어층(103L)과 계면층(103I)을 포함할 수 있다. 제1배리어층(103L)은 초기 배리어층(103') 중에서 비-산화된 부분(non-oxidized portion)일 수 있고, 계면층(103I)은 초기 배리어층(103') 중에서 산화된 부분(oxidized portion)일 수 있다. 계면층(103I)은 초기 배리어층(103')의 표면 영역에 형성될 수 있다. 즉, 계면층(103I)은 초기 배리어층(103')의 부분 산화물(partial Oxide)일 수 있다. 계면층(103I)은 제1배리어층(103L)보다 얇을 수 있다.
초기 배리어층(103')이 티타늄질화물을 포함하는 경우, 제1배리어층(103L)은 티타늄질화물(TiN)일 수 있고, 계면층(103I)은 티타늄산화질화물(TiON)일 수 있다.
다른 실시예에서, 산화 공정(110)은 엑시튜(Ex-situ)로 수행될 수 있다. 예를 들어, 산화 공정(110)은 초기 배리어층(103')이 형성된 기판(101)을 산화 공정 챔버(oxidation process chamber)로 이송시켜 수행될 수 있다. 이와 같이, 초기 배리어층(103')을 형성하기 위한 챔버와 산화 공정(110)이 수행되는 챔버가 서로 다를 수 있다. 엑시튜 산화 공정(110)은 산소함유가스 분위기에서 수행될 수 있다. 산소함유가스는 O2, NO 또는 NO2를 포함할 수 있다.
다른 실시예에서, 산화 공정(110)은 초기 배리어층(103')이 형성된 기판(101)을 대기 중에 노출시켜 엑시튜로 수행될 수 있다. 대기 중에 노출시키는 경우, 초기 배리어층(103')의 일부가 자연 산화(native oxidation)될 수 있다. 계면층(103I)은 자연산화물 레벨(Native oxide level)의 극히 얇은(ultra thin) 두께일 수 있다.
상술한 바와 같이, 인시튜 또는 엑시튜로 수행되는 산화 공정(110)은 1~6400초동안 수행될 수 있다. 산화 공정(110) 수행시 산소가스 또는 산소함유가스는 1sccm~100000sccm으로 흘려줄 수 있다.
제1배리어층(103L)은 제1두께(D11)로 형성될 수 있고, 계면층(103I)은 제2두께(D12)로 형성될 수 있다. 제1배리어층(103L)의 제1두께(D11)는 3∼20Å의 두께일 수 있다. 계면층(103I)의 제2두께(D12)는 제1배리어층(103L)의 제1두께(D11)보다 얇을 수 있다.
도 2c를 참조하면, 계면층(103I) 상에 제2배리어층(103U)이 형성될 수 있다. 제2배리어층(103U)은 초기 배리어층(103')이 형성된 챔버 내에서 인시튜로 형성될 수 있다. 즉, 제2배리어층(103U)은 산화 공정(110) 수행 이후에 동일 챔버 내에서 인시튜로 형성될 수 있다. 다른 실시예에서, 산화 공정(110) 수행 후에, 초기 배리어층(103')을 형성한 챔버로 기판(101)을 이송하여 제2배리어층(103U)을 형성할 수 있다.
이와 같이, 초기 배리어층(103'), 제1배리어층(103L), 계면층(103U) 및 제2배리어층(103U)은 동일 챔버 내에서 인시튜로 형성될 수 있다. 초기 배리어층(103') 및 제2배리어층(103U)은 동일 챔버 내에서 형성될 수 있고, 제1배리어층(103L) 및 계면층(103I)은 다른 챔버 내에서 엑시튜로 형성될 수 있다.
제2배리어층(103U)과 제1배리어층(103L)은 동일 물질일 수 있다. 다른 실시예에서, 제2배리어층(103U)과 제1배리어층(103L)은 서로 다른 물질일 수 있다. 제1배리어층(103L)과 제2배리어층(103U)은 동일 두께이거나 서로 다른 두께일 수 있다. 제2배리어층(103U)은 티타늄질화물을 포함할 수 있다. 제2배리어층(103U)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다. 제2배리어층(103U)은 제3두께(D13)를 가질 수 있다. 제2배리어층(103U)과 초기 배리어층(103')은 동일 두께(D13=D1)일 수 있다. 제2배리어층(103U)의 제3두께(D13)는 계면층(103I)의 제2두께(D12) 및 제1배리어층(103L)의 제1두께(D11)보다 두꺼울 수 있다. 제2배리어층(103U)은 15∼30Å의 두께일 수 있다.
상술한 바와 같은 일련의 공정에 의해, 계면제어층(103)이 형성될 수 있고, 계면제어층(103)은 제1배리어층(103L), 제2배리어층(103U) 및 계면층(103I)을 포함할 수 있다. 계면제어층(103)은 제1배리어층(103L), 계면층(103I) 및 제2배리어층(103U)의 순서로 적층된 스택일 수 있다. 제1배리어층(103L)과 제2배리어층(103U)은 티타늄질화물을 포함할 수 있고, 계면제어층(103I)은 티타늄산화질화물(TiON)을 포함할 수 있다. 따라서, 계면제어층(103)은 티타늄질화물들 사이에 티타늄산화질화물이 위치하는 'TiN/TiON/TiN 스택'을 포함할 수 있다.
도 2d를 참조하면, 제2배리어층(103U) 상에 도전층(104)이 형성될 수 있다. 도전층(104)은 텅스텐을 포함할 수 있다. 도전층(104)으로서 텅스텐층은 육불화텅스텐(WF6, tungsten hexafluoride) 베이스 물질을 포함할 수 있다. 육불화텅스텐(WF6) 베이스 물질은 육불화텅스텐가스를 텅스텐소스물질로 하여 증착된 텅스텐층을 지칭할 수 있다. 텅스텐층의 증착은, 텅스텐소스가스와 반응가스를 이용하여 수행될 수 있다. 텅스텐소스가스는 육불화텅스텐가스를 포함할 수 있다. 반응가스는 수소함유가스를 포함할 수 있다. 반응 가스는 H2, SiH4 또는 B2H6를 포함할 수 있다.
도전층(104) 증착시, 불순물들이 절연층(102)으로 확산될 수 있다. 예컨대, 도전층(104)이 텅스텐층을 포함하는 경우, WF6으로부터 분해된 불소들(Fluorine, 104F)이 절연층(102)으로 확산될 수 있다. 본 실시예는, 계면제어층(103)에 의해 불소들(104F)의 확산을 차단할 수 있다.
불소들(104F) 중 일부 불소들(104F1)은 제2배리어층(103U)의 결정립계를 따라 확산될 수 있다. 본 실시예는, 계면제어층(103)의 계면층(103I)에 의해 확산되는 불소들(104F1)을 차단할 수 있다. 따라서, 불소들(104F1)이 제1배리어층(103L) 및 절연층(102)으로 확산되는 것을 방지할 수 있다.
또한, 텅스텐층의 증착시 WF6/H2의 반응부산물로서 불화수소(HF) 가스가 생성되고, 불화수소(HF) 가스는 텅스텐 퓸(W Fume, 104F2)으로 지칭될 수 있다. 텅스텐 퓸(104F2)이 후속되는 열공정 등을 통해 절연층(102)의 불량을 유발하게 되는 원인이 될 수 있다. 본 실시예는, 계면제어층(103)의 계면층(103I)에 의해 텅스텐 퓸(104F2)의 확산을 차단할 수 있다. 따라서, 텅스텐 퓸(104F2)이 제1배리어층(103L) 및 절연층(102)을 손상시키는 것을 방지할 수 있다.
도 3a 내지 도 3c는 도 1의 반도체장치(100)를 형성하는 방법의 다른 예를 설명하기 위한 도면이다.
도 3a를 참조하면, 기판(101) 상에 절연층(102)이 형성될 수 있다. 절연층(102)은 후속 어닐링에 노출될 수 있다. 절연층(102)은 알루미늄산화물(Al2O3)을 포함할 수 있다. 다른 실시예에서, 절연층(102)은 실리콘질화물, 실리콘산화물 및 알루미늄산화물의 스택을 포함할 수 있다.
절연층(102) 상에 제1배리어층(103L)이 형성될 수 있다. 제1배리어층(103L)은 티타늄질화물을 포함할 수 있다. 제1배리어층(103L)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다.
도 3b를 참조하면, 제1배리어층(103L) 상에 계면층(103I1)이 형성될 수 있다. 도 2b의 계면층(103I)은 산화 공정에 의해 형성되는데 반해, 도 3b의 계면층(103I1)은 증착 공정에 의해 형성될 수 있다.
계면층(103I1)을 형성하는 일 예로서, 제1배리어층(103L) 상에 티타늄질화물을 증착하되, 티타늄질화물 증착시 산소가스를 동시에 흘려주어 티타늄산화질화물(TiON)을 증착할 수 있다. 계면층(103I1)의 두께는 도 2b의 계면층(103I)의 두께와 동일할 수 있다.
계면층(103I1)의 형성 공정은 제1배리어층(103L)이 형성된 챔버 내에서 인시튜(In-situ)로 수행될 수 있다. 계면층(103I1)은 제1배리어층(103L)보다 얇을 수 있다.
제1배리어층(103L)은 티타늄질화물(TiN)일 수 있고, 계면층(103I1)은 티타늄산화질화물(TiON)일 수 있다.
도 3c를 참조하면, 계면층(103I) 상에 제2배리어층(103U)이 형성될 수 있다. 제2배리어층(103U)과 제1배리어층(103L)은 동일 물질일 수 있다. 다른 실시예에서, 제2배리어층(103U)과 제1배리어층(103L)은 서로 다른 물질일 수 있다. 제1배리어층(103L)과 제2배리어층(103U)은 동일 두께이거나 서로 다른 두께일 수 있다. 제2배리어층(103U)은 티타늄질화물을 포함할 수 있다. 제2배리어층(103U)은 계면층(103I1) 형성 후에 인시튜 또는 엑시튜로 형성할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 계면제어층(103)이 형성될 수 있고, 계면제어층(103)은 제1배리어층(103L), 계면층(103I1) 및 제2배리어층(103U)의 스택을 포함할 수 있다. 제1배리어층(103L)과 제2배리어층(103U)은 티타늄질화물을 포함할 수 있고, 계면제어층(103I1)은 티타늄산화질화물(TiON)을 포함할 수 있다. 따라서, 계면제어층(103)은 TiN/TiON/TiN 스택을 포함할 수 있다.
다음으로, 제2배리어층(103U) 상에 도전층(104)이 형성될 수 있다. 도전층(104)은 텅스텐을 포함할 수 있다. 도전층(104)으로서 텅스텐층은 육불화텅스텐(WF6) 베이스 물질을 포함할 수 있다. 육불화텅스텐(WF6) 베이스 물질은 육불화텅스텐가스를 텅스텐소스물질로 하여 증착된 텅스텐층을 지칭할 수 있다. 텅스텐층의 증착은, 텅스텐소스가스와 반응가스를 이용하여 수행될 수 있다. 텅스텐소스가스는 육불화텅스텐가스를 포함할 수 있다. 반응가스는 수소함유가스를 포함할 수 있다. 반응 가스는 H2, SiH4 또는 B2H6를 포함할 수 있다.
도 4a 내지 도 4c는 도 1의 반도체장치(100)를 형성하는 방법의 또다른 예를 설명하기 위한 도면이다. 도 4a 내지 도 4c는 도 3a 내지 도 3c에 도시된 방법과 유사할 수 있다. 즉, 제1배리어층(103L)을 형성한 후에 계면층(103I2)을 형성할 수 있다. 이하, 후술하는 계면층(103I2)은 베이스층(103B) 증착과 산화 공정(110B)을 수회 반복하여 형성될 수 있다. 이하, 설명의 편의를 위해 제1배리어층(103L), 계면층(103I2) 및 제2배리어층(103U)을 확대하여 설명하기로 한다.
도 4a를 참조하면, 제1배리어층(103L) 상에 베이스층(103B)이 형성될 수 있다. 베이스층(103B)은 제1배리어층(103L)과 동일 물질일 수 있다. 베이스층(103B) 및 제1배리어층(103L)은 티타늄질화물을 포함할 수 있다. 제1배리어층(103L) 및 베이스층(103B)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성될 수 있다. 베이스층(103B)은 극히 얇을 수 있다. 베이스층(103B)은 제1배리어층(103L)보다 극히 얇을 수 있다.
도 4b를 참조하면, 베이스(103B)이 산화공정(oxidation process, 110B)에 노출될 수 있다. 산화 공정(110B)은 베이스층(103B)이 증착된 챔버 내에서 인시튜(In-situ)로 수행될 수 있다. 다른 실시예에서, 산화 공정(110B)은 베이스층(103B)이 증착된 챔버와 다른 챔버에서 엑시튜로 수행될 수 있다.
산화 공정(110B)에 의해 베이스층(103B)이 완전히(Fully) 산화될 수 있다. 이에 따라, 극히 얇은 계면층(Ultra thin interface layer, 103B1)이 형성될 수 있다. 베이스층(103B)이 티타늄질화물(TiN)을 포함하는 경우, 극히 얇은 계면층(103B1)은 티타늄산화질화물(TiON)을 포함할 수 있다.
도 4c 및 도 4d를 참조하면, 베이스층(103B)의 증착 공정과 산화 공정(110B)을 다시 수행하여 극히 얇은 계면층(103B2)을 추가로 형성할 수 있다.
이와 같이, 베이스층(103B)의 증착 공정과 산화 공정(110B)을 반복 수행하여 극히 얇은 계면층들(103B1, 103B2)로 이루어진 계면층(103I2)을 형성할 수 있다. 계면층(103I2)의 총 두께는 3∼20Å일 수 있고, 극히 얇은 계면층들(103B1, 103B2)은 각각 약 1∼10Å일 수 있다.
후속하여, 도 4e에 도시된 바와 같이, 계면층(103I2) 상에 제2배리어층(103U)을 형성할 수 있다. 제2배리어층(103U)은 티타늄질화물을 포함할 수 있다. 제2배리어층(103U)은 계면층(103I2) 형성 후에 인시튜 또는 엑시튜로 형성할 수 있다.
도 5는 다른 실시예에 따른 반도체장치를 도시한 도면이다. 도 5의 반도체장치(200)는 절연층(202)을 제외한 나머지 구성요소가 도 1의 반도체장치(100)와 동일할 수 있다. 이하, 중복되는 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 반도체장치(200)는 기판(101), 기판(101) 상의 절연층(202), 절연층(202) 상의 도전층(104)을 포함할 수 있고, 도전층(104)과 절연층(202) 사이의 계면제어층(103)을 더 포함할 수 있다. 반도체장치(200)는 비휘발성 메모리의 일부로서, 도전층(104)은 게이트전극이라고 지칭할 수 있다. 기판(101)의 표면에는 채널영역(101C)이 형성되어 있을 수 있다.
절연층(202)은 터널절연층(202L), 전하저장층(202M) 및 블록킹층(202U)을 포함할 수 있다. 터널절연층(202L)은 기판(101)의 채널영역(101C)에 직접 접촉할 수 있고, 블록킹층(202U)은 제1배리어층(103L)에 직접 접촉할 수 있다. 전하저장층(202M)은 터널절연층(202L)과 블록킹층(202U) 사이에 형성될 수 있다. 터널절연층(202L)은 실리콘산화물을 포함할 수 있다. 전하저장층(202M)은 실리콘질화물을 포함할 수 있다. 블록킹층(202U)은 실리콘산화물, 알루미늄산화물 또는 실리콘산화물과 알루미늄산화물 스택을 포함할 수 있다.
반도체장치(200)는 전하저장층(202M)에 전자(Electron)를 프로그램(Program) 또는 소거(Erase)하는 동작을 통해서 데이터(Data)를 저장할 수 있다. 본 실시예에서, 계면제어층(103)이 계면층(103I)을 포함하므로, 전자의 백터널링(Back Tunneling)을 충분히 차단할 수 있다. 비교예로서, 계면층(103)이 없는 경우, 블록킹층(202U)과 제1,2배리어층(103L, 103U)만으로는 전자의 백터널링을 차단하는데 한계가 있다.
계면제어층(103)을 형성하므로, 도전층(104)의 두께를 감소시키고, 도전층(104)의 저항을 낮출 수 있다.
계면층(103I)에 의해 도전층(104) 증착시 발생하는 불순물 또는 반응부산물의 침투를 차단하므로, 블록킹층(202U)의 어택을 방지할 수 있다.
도 1 내지 도 5에서, 계면층(103I, 103I1, 103I2)는 산소 함량이 낮은 도전성 티타늄산화질화물일 수 있다.
도 6a 내지 도 6c는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 6a를 참조하면, 반도체장치(210)는 기판(201), 기판(201) 상의 절연층(202), 절연층(202) 상의 계면제어층(203I), 계면제어층(203I) 상의 배리어층(203) 및 배리어층(203) 상의 도전층(204)을 포함할 수 있다.
절연층(202)은 실리콘산화물, 실리콘질화물, 고유전율물질 또는 이들의 조합을 포함할 수 있다. 절연층(202)은 싱글 레이어드 물질(Single-layered material), 다층-레이어드 물질(multi-layered material), 라미네이트 물질(laminated material), 상호믹싱 물질(intermixing material) 또는 이들의 조합을 포함할 수 있다. 절연층(202)으로서 고유전율물질(High-k material)은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 또는 이들의 조합을 포함할 수 있다.
도전층(204)은 저저항 물질을 포함할 수 있다. 도전층(204)은 반도체물질, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층(204)은 텅스텐을 포함할 수 있다. 도전층(204)으로서 텅스텐층은 육불화텅스텐(WF6) 베이스 물질을 포함할 수 있다. 육불화텅스텐(WF6) 베이스 물질은 육불화텅스텐가스를 텅스텐소스물질로 하여 증착된 텅스텐층을 지칭할 수 있다. 텅스텐층의 증착은, 텅스텐소스가스와 반응가스를 이용하여 수행될 수 있다. 텅스텐소스가스는 육불화텅스텐가스를 포함할 수 있다. 반응가스는 수소함유가스를 포함할 수 있다. 반응 가스는 H2, SiH4 또는 B2H6를 포함할 수 있다.
계면제어층(203I)은 절연물질을 포함할 수 있다. 계면제어층(203I)은 산소를 함유할 수 있다. 계면제어층(203I)은 산소를 함유하는 금속질화물일 수 있고, 산소함유 금속질화물은 절연성일 수 있다. 계면제어층(203I)은 산소를 함유하는 티타늄질화물일 수 있다. 계면제어층(203I)은 절연성 티타늄산화질화물일 수 있다. 절연성 티타늄산화질화물은 도전성 티타늄산화질화물과 다를 수 있다. 도전성 티타늄산화질화물은 산소함량이 낮을 수 있고, 절연성 티타늄산화질화물은 도전성 티타늄산화질화물보다 산소함량이 높을 수 있다.
배리어층(203)은 도전물질을 포함할 수 있다. 배리어층(203)은 금속질화물을 포함할 수 있다. 배리어층(203)은 티타늄질화물을 포함할 수 있다.
배리어층(203)은 산소미함유 티타늄질화물일 수 있고, 계면제어층(203I)은 산소함유 티타늄질화물일 수 있다.
계면제어층(203I)으로서 절연성 티타늄산화질화물은 티타늄질화물 증착시 산소함유가스를 동시에 흘려주어 형성할 수 있다. 다른 실시예에서, 계면제어층(203I)으로서 절연성 티타늄산화질화물은 티타늄질화물 증착 및 산화 공정에 의해 형성될 수도 있다.
도 6b를 참조하면, 반도체장치(220)는 도 6a의 반도체장치(210)와 유사할 수 있다.
반도체장치(220)는 기판(201), 기판(201) 상의 절연층(202), 절연층(202) 상의 제1계면제어층(203I1), 제1계면제어층(203I1) 상의 제2계면제어층(203I2), 제2계면제어층(203I2) 상의 배리어층(203) 및 배리어층(203) 상의 도전층(204)을 포함할 수 있다. 이와 같이, 배리어층(203)과 절연층(202) 사이에 제1계면제어층(203I1) 및 제2계면제어층(203I2)이 형성될 수 있다.
제1계면제어층(203I1) 및 제2계면제어층(203I2)은 산소함량이 서로 다를 수 있다. 제1계면제어층(203I1)은 제2계면제어층(203I2)보다 산소함량이 높을 수 있다. 제1계면제어층(203I1)은 절연성 물질일 수 있고, 제2계면제어층(203I2)은 도전성 물질일 수 있다.
제1계면제어층(203I1) 및 제2계면제어층(203I2)은 산소를 함유할 수 있다. 제1 및 제2계면제어층(203I1, 203I2)은 산소를 함유하는 금속질화물일 수 있다. 제1 및 제2계면제어층(203I1, 203I2)은 산소를 함유하는 티타늄질화물일 수 있다. 산소를 함유하는 티타늄질화물은 티타늄산화질화물을 포함할 수 있고, 이에 따라 제1 및 제2계면제어층(203I1, 203I2)은 티타늄산화질화물일 수 있다.
제1계면제어층(203I1)은 높은 산소함량을 갖는 티타늄산화질화물일 수 있고, 제2계면제어층(203I2)은 낮은 산소함량을 갖는 티타늄산화질화물일 수 있다. 따라서, 제1계면제어층(203I1)은 절연성 티타늄산화질화물일 수 있고, 제2계면제어층(203I2)는 도전성 티타늄산화질화물일 수 있다.
제1 및 제2계면제어층(203I1, 203I2)으로서 티타늄산화질화물은 티타늄질화물 증착시 산소함유가스를 동시에 흘려주어 형성할 수 있다. 다른 실시예에서, 제1 및 제2계면제어층(203I1, 203I2)으로서 티타늄산화질화물은 티타늄질화물 증착 및 산화 공정에 의해 형성될 수도 있다.
다른 실시예에서, 제2계면제어층(203I2)은 산소가 미함유된 티타늄질화물일 수 있다.
도 6c를 참조하면, 반도체장치(230)는 기판(201), 기판(201) 상의 절연층(202), 절연층(202) 상의 계면제어층(203I3), 계면제어층(203I3) 상의 배리어층(203) 및 배리어층(203) 상의 도전층(204)을 포함할 수 있다. 이와 같이, 배리어층(203)과 절연층(202) 사이에 계면제어층(203I3)이 형성될 수 있다.
계면제어층(203I3)은 산소를 함유하되, 깊이(또는 두께)에 따라 산소?t량이 점진적으로 감소하는 분포(GR)를 가질 수 있다. 계면제어층(203I3)은 절연층(202)과 접촉하는 하부면(P1), 배리어층(203)과 접촉하는 상부면(P2)을 포함할 수 있다. 하부면(P1)에서 산소함량이 가장 높고, 상부면(P2)에서 산소함량이 가장 낮을 수 있다. 깊이 방향을 따라 상부면(P2)으로부터 하부면(P1)까지 점진적으로 산소함량이 증가할 수 있다. 이는 하부면(P1)으로부터 상부면(P2)까지 점진적으로 산소함량이 감소할 수 있음을 지칭한다. 계면제어층(203I3) 내에서 산소 함량은 리니어 프로파일(linear profile)을 가질 수 있다. 하부면(P1)은 절연성 상(dielectric phase)일 수 있고, 상부면(P2)은 도전성 상(conductive phase)일 수 있다. 따라서, 계면제어층(203I3)은 도전성 상과 절연성 상이 믹싱된 구조일 수 있다.
계면제어층(203I3)은 티타늄산화질화물을 포함할 수 있다. 하부면(P1)은 절연성 티타늄산화질화물 상일 수 있고, 상부면(P2)은 도전성 티타늄산화질화물 상일 수 있다.
위와 같이, 계면제어층(203I3)은 깊이 방향을 따라 산소함량이 점진적으로 감소하는 산소-그레이디드 티타늄산화질화물(Oxygen-graded TiON)을 포함할 수 있다.
계면제어층(203I3)으로서 티타늄산화질화물은 티타늄질화물 증착시 산소함유가스를 동시에 흘려주어 형성할 수 있다. 다른 실시예에서, 계면제어층(203I3)으로서 티타늄산화질화물은 티타늄질화물 증착 및 산화 공정에 의해 형성될 수도 있다.
도 6d 및 도 6e는 도 6c의 변형예들로서, 계면제어층(203I3) 내에서 산소함량은 계단형 프로파일(GR1, GR2)을 가질 수 있다.
도 6d 및 도 6e에서 계면제어층(203I3)은 복수의 산소제어층(Oxygen-control layer, I1~I7)을 포함할 수 있다. 산소제어층들(I1~I7)은 티타늄산화질화물(TiON)을 포함하되, 서로 다른 산소함량을 가질 수 있다.
도 6d에서 계면제어층(203I3)은 제1산소제어층 내지 제7산소제어층(I1~I7)을 포함할 수 있다. 제1산소제어층(I1)의 산소함량이 가장 높고, 제7산소제어층(I7)의 산소함량이 가장 낮을 수 있다. 계면제어층(203I3)은 제7산소제어층(I7)으로부터 제1산소제어층(I1)까지 계단식으로 산소함량이 증가하는 계단형 프로파일(GR1)을 가질 수 있다.
도 6e에서 계면제어층(203I3)은 제1산소제어층 내지 제7산소제어층(I1~I7)을 포함할 수 있다. 제4산소제어층(I4)의 산소함량이 가장 높고, 제1 및 제7산소제어층(I1, I7)의 산소함량이 가장 낮을 수 있다. 계면제어층(203I3) 내에서 산소함량은 계단형 프로파일(GR2)을 가질 수 있다. 예컨대, 제7산소제어층(I7)으로부터 제4산소제어층(I4)까지 계단식으로 산소함량이 증가할 수 있고, 제4산소제어층(I4)으로부터 제1산소제어층(I1)까지 계단식으로 산소함량이 감소할 수 있다.
도 6d 및 도 6e의 계면제어층(203I3)은 도 3a 내지 도 3c에 도시된 방법에 의해 형성될 수 있다. 즉, 제1산소제어층 내지 제7산소제어층(I1~I7)으로서 티타늄산화질화물은 티타늄질화물 증착시 산소함유가스를 동시에 흘려주어 형성할 수 있다. 제1산소제어층 내지 제7산소제어층(I1~I7)에서, 산소함량의 차이는 산소함유가스의 유량을 조절하므로써 얻어질 수 있다.
제1산소제어층 내지 제7산소제어층(I1~I7)은 절연성 티타늄산화질화물일 수 있다.
도 6d 및 도 6e의 계면제어층(203I3)은 도 4a 내지 도 4e에 도시된 방법에 의해 형성될 수도 있다. 즉, 베이스층 증착 및 산화 공정을 수회 반복하여 제1산소제어층 내지 제7산소제어층(I1~I7)을 형성할 수 있다. 제1산소제어층 내지 제7산소제어층(I1~I7)에서, 산소함량의 차이는 베이스층의 두께 또는 산화 공정 파라미터에 의해 조절될 수 있다.
도 7은 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 7의 반도체 장치(150)는 도 1의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 7에 도시된 바와 같이, 반도체 장치(150)는 기판(101), 기판(101) 상의 절연층(102), 절연층(102) 상의 계면제어층(103) 및 계면제어층(103) 상의 도전층(104)을 포함할 수 있다. 절연층(102)은 실리콘산화물층(102A) 및 알루미늄산화물층(102B)의 스택을 포함할 수 있다. 계면제어층(103)은 제1배리어층(103L), 계면층(103I) 및 제2배리어층(103U)의 스택을 포함할 수 있다. 제1배리어층(103L), 계면층(103I) 및 제2배리어층(103U)의 스택은 TiN/TiO2/TiN 스택을 포함할 수 있다.
반도체 장치(150)는 계면제어층(103)과 절연층(102) 사이의 계면화합물층(151)을 더 포함할 수 있다. 계면화합물층(151)은 알루미늄산화물층(102B)보다 유전율이 크고, 더 큰 일함수를 가질 수 있다.
계면화합물층(151)은 제1배리어층(103L)과 절연층(102)의 화합물일 수 있다. 즉, 알루미늄산화물층(102B)과 제1배리어층(103L)의 반응에 의해 형성된 화합물일 수 있다.
제1배리어층(103L)이 티타늄질화물을 포함하는 경우, 계면화합물층(151)은 티타늄질화물과 알루미늄산화물층(102B)의 반응에 의해 형성된 물질일 수 있다. 전술한 실시예들에 기재한 바와 같이, 계면제어층(103)을 형성하는 동안의 써멀에 의해 알루미늄산화물층(102B)과 제1배리어층(103L)이 반응할 수 있다. 이에 따라, 알루미늄산화물층(102B)과 제1배리어층(103L)의 계면에 계면화합물층(151)이 형성될 수 있다. 계면화합물층(151)은 AlTiON 또는 AlTiO를 포함할 수 있다.
반도체 장치(150)는 실리콘산화물층(102A)과 알루미늄산화물층(102B) 사이의 계면강화층(152)을 더 포함할 수 있다. 계면제어층(103)의 계면층(103I)을 형성하기 위한 산화 공정 동안에, 실리콘산화물층(102A)과 알루미늄산화물층(102B)의 계면에 계면강화층(152)이 형성될 수 있다. 계면강화층(152)에 의해 실리콘산화물층(102A)의 막질을 향상시킬뿐만 아니라 실리콘산화물층(102A)의 두께를 안정적으로 유지할 수 있다. 계면강화층(152)은 실리콘산화물층(102A)의 표면이 산화(oxidation)되어 성장된 실리콘산화물 성장층일 수 있다.
도 7의 계면화합물층(151) 및 계면강화층(152)은 도 5의 반도체 장치(200), 도 6a 내지 도 6c의 반도체 장치(210, 220, 230)에 적용될 수도 있다.
도 8a 내지 도 8d는 수직형 반도체장치를 설명하기 위한 도면이다. 도 8b는 도 8a의 300'의 상세도이다. 도 8c는 도 8a의 A-A'선에 따른 단면도이다. 도 8d는 도 8c의 300"의 상세도이다.
도 8a 내지 도 8d를 참조하면, 수직형 반도체장치(300)는 수직형 NAND를 포함할 수 있다. 수직형 반도체장치(300)는 3D(Three-dimension) NAND를 포함할 수 있다. 수직형 반도체장치(300)는 하부 구조물(301) 및 셀스택(MC)을 포함할 수 있다. 셀스택(MC)은 하부 구조물(301) 상에 형성될 수 있다. 셀스택(MC)은 절연층(302)과 게이트구조물(310)이 교대로 반복하여 적층될 수 있다. 수직형 반도체장치(300)는 셀스택(MC)을 관통하는 복수의 수직채널구조물(320)을 더 포함할 수 있다.
절연층(302) 사이의 공간은 수평형 리세스(303)로 정의될 수 있고, 수평형 리세스(303)는 게이트구조물(310)로 채워질 수 있다. 게이트구조물(310)은 '수평 워드라인' 또는 '수평 게이트전극'이라고 지칭될 수 있다.
게이트구조물(310)은, 수직채널구조물(320)을 에워싸는 다층 구조의 물질을 포함할 수 있다. 게이트구조물(310)은 계면제어층(311) 및 게이트전극(315)을 포함할 수 있다. 계면제어층(311)은 제1배리어층(312), 계면층(313) 및 제2배리어층(314)을 포함할 수 있다(도 8b 및 도 8d 참조). 계면제어층(311)은 TiN/TiO2/TiN 스택을 포함할 수 있다.
수직채널구조물(320)은, 게이트구조물(310)과 이웃하는 전하저장층(321), 전하저장층(321)과 접촉하는 터널절연층(322) 및 터널절연층(322)과 접촉하는 채널층(323)을 포함할 수 있다. 채널층(323)의 내부공간은 코어절연층(324)으로 채워질 수 있다. 코어절연층(324) 상에 도전패드(325)가 형성될 수 있다. 수직채널구조물(320)은 채널홀(326) 내에 형성될 수 있다. 채널홀(326)은 셀스택(MC)을 관통하는 형상일 수 있다. 터널절연층(322)은 채널층(323)의 외벽을 에워싸는 형상일 수 있다. 전하저장층(321)은 터널절연층(322)의 외벽을 에워싸는 형상일 수 있다.
수직형 반도체장치(300)는 제1블록킹층(330) 및 제2블록킹층(331)을 더 포함할 수 있다. 전하저장층(321)의 외벽에 제1블록킹층(330)이 접촉될 수 있다. 제1블록킹층(330)은 전하저장층(321)과 계면제어층(311) 사이에 위치할 수 있다. 제1블록킹층(330)은 알루미늄산화물(Al2O3)을 포함할 수 있다. 제2블록킹층(331)은 제1블록킹층(330)과 전하저장층(321) 사이에 형성될 수 있다. 제2블록킹층(331)은 전하저장층(321)의 일부 표면을 산화시킨 물질일 수 있다. 제2블록킹층(331)은 실리콘산화물 또는 실리콘산화질화물을 포함할 수 있다. 제1블록킹층(330)과 제2블록킹층(331)은 서로 다른 물질일 수 있다. 다른 실시예에서, 제2블록킹층(331)은 생략될 수 있다. 제2블록킹층(331)은 수직채널구조물(320)의 일부일 수 있고, 제2블록킹층(331)은 전하저장층(321)에 접촉될 수 있다.
이웃하는 셀스택(MC)은 슬릿(Slit, 340)에 의해 서로 분리될 수 있다. 슬릿(340)은 트렌치 형상일 수 있다. 이웃하는 게이트구조물(310)은 슬릿(21)에 의해 블록(Block) 단위로 분리될 수 있다. 하나의 블록은 하나의 게이트구조물(310)과 복수의 수직채널구조물(320)을 포함할 수 있다. 하나의 블록에서 복수의 수직채널구조물(320)은 하나의 게이트구조물(310)을 공유할 수 있다. 탑뷰로 볼 때, 복수의 수직채널구조물(320)은 규칙적으로 어레이될 수 있다. 본 실시예에서 설명의 편의를 위해, 하나의 블록에 3개의 수직채널구조물(320)을 도시하였으나, 수직채널구조물(320)의 어레이는 다양하게 설정될 수 있다.
셀스택(MC) 및 수직채널구조물(320)의 상부면은 캡핑층(350)에 의해 커버링될 수 있다.
도 9a 내지 도 9c는 다른 실시예들에 따른 수직형 반도체장치를 설명하기 위한 도면이다.
도 9a의 수직형 반도체장치(400) 및 도 9b의 수직형 반도체장치(500)는 게이트구조물(410, 510)을 제외한 나머지 구성요소가 도 8a 내지 도 8d의 반도체장치(300)와 유사할 수 있다.
도 9a에 도시된 바와 같이, 수직형 반도체장치(400)는 수직채널구조물(320)을 에워싸는 게이트구조물(410)을 포함할 수 있다. 수직채널구조물(320)은 도 8c와 같이, 전하저장층(321), 터널절연층(322), 채널층(323), 코어절연층(324) 및 제2블록킹층(331)을 포함할 수 있다. 수직채널구조물(320)과 게이트구조물(410) 사이에 제1블록킹층(330)이 형성될 수 있다. 게이트구조물(410)은 계면제어층(411), 배리어층(412) 및 게이트전극(315)을 포함할 수 있다. 계면제어층(411)은 절연성 물질로서, 티타늄산화물(TiO2) 또는 티타늄산화질화물(TiON)을 포함할 수 있다. 배리어층(412)은 티타늄질화물을 포함할 수 있다. 계면제어층(411)과 배리어층(412)의 스택은 TiO2/TiN 스택 또는 TiON/TiN 스택을 포함할 수 있다.
도 9b에 도시된 바와 같이, 수직형 반도체장치(500)는 수직채널구조물(320)을 에워싸는 게이트구조물(510)을 포함할 수 있다. 수직채널구조물(320)은 도 8c와 같이, 전하저장층(321), 터널절연층(322), 채널층(323), 코어절연층(324) 및 제2블록킹층(331)을 포함할 수 있다. 수직채널구조물(320)과 게이트구조물(510) 사이에 제1블록킹층(330)이 형성될 수 있다. 게이트구조물(510)은 절연성 계면제어층(511), 도전성 계면제어층(512), 배리어층(513) 및 게이트전극(315)을 포함할 수 있다. 절연성 계면제어층(511)은 절연성 물질로서, 산소함량이 큰 티타늄산화질화물(TiON)을 포함할 수 있다. 도전성 계면제어층(512)은 도전성 물질로서, 산소함량이 작은 티타늄산화질화물을 포함할 수 있다. 배리어층(513)은 티타늄질화물을 포함할 수 있다.
도 9c의 수직형 반도체장치(600)는 게이트구조물(610)을 제외한 나머지 구성요소가 도 7a 내지 도 7d의 반도체장치(300)와 유사할 수 있다.
도 9c에 도시된 바와 같이, 수직형 반도체 장치(600)는 수직채널구조물(320)을 에워싸는 게이트구조물(610)을 포함할 수 있다. 수직채널구조물(320)은 도 8c와 같이, 전하저장층(321), 터널절연층(322), 채널층(323), 코어절연층(324) 및 제2블록킹층(331)을 포함할 수 있다. 수직채널구조물(320)과 게이트구조물(610) 사이에 제1블록킹층(330)이 형성될 수 있다. 게이트구조물(610)은 계면화합물층(621), 계면제어층(611), 배리어층(612) 및 게이트전극(315)을 포함할 수 있다. 계면제어층(611)은 TiON, TiO2, TiN/TiO2/TiN 스택, TiON/TiN 스택 또는 TiO2/TiN 스택을 포함할 수 있다. 배리어층(612)은 티타늄질화물을 포함할 수 있다.
계면화합물층(621)은 도 7의 계면화합물층(151)에 대응될 수 있다. 계면화합물층(621)은 제1블록킹층(330)보다 유전율이 크고, 더 큰 일함수를 가질 수 있다.
계면화합물층(621)은 제1블록킹층(330)과 계면제어층(611)의 화합물을 포함할 수 있다. 예컨대, 제1블록킹층(330)과 계면제어층(611)의 반응에 의해 형성된 화합물일 수 있다. 계면화합물층(621)은 제1블록킹층(330) 및 계면제어층(611)보다 극히 얇은 두께를 가질 수 있다. 계면화합물층(621)은 5Å 이하의 두께일 수 있다. 제1블록킹층(330)은 제1원소를 포함하고, 계면제어층(611)은 제2원소를 포함하며, 계면화합물층(621)은 제1원소와 제2원소의 화합물을 포함할 수 있다.
제1블록킹층(330)이 알루미늄산화물을 포함하고, 계면제어층(611)이 TiN/TiO2/TiN 스택을 포함하는 경우, 계면화합물층(621)은 알루미늄산화물과 티타늄질화물의 화합물을 포함할 수 있다. 계면화합물층(621)은 티타늄산화물-베이스 물질, 예컨대 AlTiON 또는 AlTiO를 포함할 수 있다.
수직형 반도체 장치(600)는 제1블록킹층(330)과 제2블록킹층(331) 사이의 계면강화층(622)을 더 포함할 수 있다. 계면강화층(622)은 도 7의 계면강화층(152)에 대응될 수 있다. 계면제어층(103)의 계면층(103I)을 형성하기 위한 산화 공정 동안에, 제1블록킹층(330)과 제2블록킹층(331)의 계면에 계면강화층(622)이 형성될 수 있다. 계면강화층(622)에 의해 제2블록킹층(331)의 막질을 향상시킬뿐만 아니라 제2블록킹층(331)의 두께를 안정적으로 유지할 수 있다. 계면강화층(622)은 제2블록킹층(331)의 표면이 산화(oxidation)되어 성장된 실리콘산화물 성장층일 수 있다.
도 10a 내지 도 10i는 수직형 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 10a 내지 도 10i는 도 8a 내지 도 8d에 도시된 수직형 반도체장치(300)를 제조하는 방법의 일 예이다.
도 10a에 도시된 바와 같이, 하부구조물(11) 상에 스택구조물(M)이 형성될 수 있다. 스택구조물(M)은 절연층(12) 및 희생층(13)이 교대로 적층될 수 있다. 절연층(12) 및 희생층(13)은 각각 복수 층으로 형성될 수 있다. 본 실시예에서 설명의 편의를 위해, 4개의 절연층(12)과 3개의 희생층(13)을 교대로 적층하였으나, 절연층(12) 및 희생층(13)의 적층 수는 다양하게 설정될 수 있다. 절연층(12) 및 희생층(13)은 하부구조물(11) 표면과 수직한 방향으로 반복하여 적층될 수 있다. 절연층(12)과 희생층(13)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다. 최상부에 형성되는 절연층(12)은 후속 공정들에 의해 어택을 받아서 손상될 수 있다. 그러므로, 최상부 절연층(12)은 하부의 다른 절연층(12)보다 더 두껍게 형성될 수 있다. 희생층(13) 각각은 동일한 두께를 가질 수 있다.
절연층(12) 및 희생층(13)은 동일한 식각용액에 대해 서로 다른 식각선택비를 갖는 물질들을 포함할 수 있다. 희생층(13)은 절연층(12)과 다른 물질로 형성될 수 있다. 희생층(13)은 절연층(12)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 희생층(13)은 습식식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다. 절연층(12)은 실리콘산화물 또는 실리콘질화물일 수 있고, 희생층(13)은 절연층(12)에 대해 식각 선택비가 있는 물질일 수 있다. 예를 들면, 희생층(13)은 실리콘산화물, 실리콘질화물, 실리콘 카바이드, 실리콘 또는 실리콘 게르마늄 중에서 선택될 수 있다. 본 실시예에서, 절연층(12)은 실리콘산화물일 수 있고, 희생층(13)은 실리콘질화물일 수 있다.
하부 구조물(11)은 반도체 기판을 포함할 수 있다. 하부 구조물(11)은 불순물 주입에 의해 반도체 기판 내에 형성된 소스 영역을 포함할 수 있다. 하부 구조물(11)은 반도체 기판 상에 도프드 폴리실리콘층을 형성한 후, 이를 패터닝하여 형성한 소스 영역을 포함할 수 있다. 하부 구조물(11)은 내부에 파이프 트렌치(Pipe trench)가 형성된 파이프 게이트(pipe gate)를 포함할 수 있다. 하부 구조물(11)은 반도체 기판 및 반도체 기판 상의 식각정지층을 포함할 수도 있다.
도 10b에 도시된 바와 같이, 채널홀(14)이 형성될 수 있다. 채널홀(14)은 스택구조물(M)을 식각하여 형성될 수 있다. 예를 들어, 절연층(12) 및 희생층(13)을 순차적으로 이방성 식각하여 형성할 수 있다. 채널홀(14)을 형성하기 위해 식각마스크층(도시 생략)이 사용될 수 있다. 채널홀(14)의 저면에는 하부 구조물(11)의 표면이 노출될 수 있다. 채널홀(14)은 하부구조물(11)의 표면으로부터 수직한 방향으로 형성될 수 있다. 채널홀(14)은 '수직형 리세스'라고 지칭될 수 있다.
도시하지 않았으나, 평면상으로 볼 때, 채널홀(14)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 채널홀(14) 형성 시, 하부 구조물(11)의 표면이 과도 식각(Over etch)될 수 있다.
도 10c에 도시된 바와 같이, 채널홀(14) 내에 수직채널구조물(CP)이 형성될 수 있다. 수직채널구조물(CP)은 전하저장층(15), 터널절연층(16) 및 채널층(17)을 포함할 수 있다. 전하저장층(15)은 실리콘질화물을 포함할 수 있다. 터널절연층(16)은 실리콘산화물을 포함할 수 있다. 채널층(17)은 반도체물질을 포함할 수 있다. 예를 들면, 채널층(17)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 채널층(17)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물을 포함할 수 있다. 채널층(17)은 폴리실리콘을 포함할 수 있다. 채널층(17), 터널절연층(16) 및 전하저장층(15)은 채널홀(14)의 측벽에 스페이서 형상으로 형성될 수 있다. 채널층(17), 터널절연층(16) 및 전하저장층(15)은 상단 및 하단이 오픈된 형상(Opened shape)일 수 있다. 채널층(17)은 내부공간(inner space)을 갖는 튜브 형상(tube shape)일 수 있다. 채널층(17)의 외벽에 터널절연층(16)이 형성되고, 터널절연층(16)의 외벽에 전하저장층(15)이 형성될 수 있다. 다른 실시예에서, 채널층(17)은 상단 및 하단이 오픈된 형상일 수 있다. 채널층(17)의 내부 공간은 코어절연층(18)으로 완전히 채워질 수 있다. 코어절연층(18)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 수직채널구조물(CP)은 도전패드(19)를 더 포함할 수도 있다. 도전패드(19)는 코어절연층(18) 상에 형성될 수 있다. 채널층(17)의 내부 공간은 코어절연층(18) 및 도전패드(19)로 채워질 수 있다. 도전패드(19)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도전패드(19)는 채널층(17)과 전기적으로 접속될 수 있다.
수직채널구조물(CP)은 '필라구조물(Pillar structure)'이라고 지칭할 수 있다.
다른 실시예에서, 채널층(17)은 채널홀(14)의 중심 영역이 채워지도록 채널홀(14)의 내부에 매립될 수 있다. 이때, 코어절연층(18)은 생략될 수 있고, 도전패드(19)는 채널층(17)의 최상부에 불순물을 도핑하여 형성될 수 있다.
도 10d에 도시된 바와 같이, 복수의 슬릿(21)이 형성될 수 있다. 슬릿(21)은 수직형 리세스일 수 있다. 슬릿(21)은 트렌치라고 지칭될 수도 있다. 슬릿(21)을 형성하기 위해 수직채널구조물(CP) 사이의 스택구조물(M)이 식각될 수 있다. 예컨대, 수직채널구조물(CP) 사이의 절연층(12) 및 희생층(13)이 선택적으로 식각될 수 있다. 슬릿(21)의 형상 및 개수는 다양하게 변경될 수 있다. 슬릿(21)은 수직채널구조물(CP)을 사이에 두고 서로 나란하게 연장되는 라인 형상일 수 있다. 슬릿(21)에 의해 하부구조물(11)의 상부면, 절연층(12) 및 희생층(13)의 측벽들이 노출될 수 있다. 슬릿(21)은 복수의 수직채널구조물(CP) 사이에 위치할 수 있다. 슬릿(21)을 형성하기 전에, 캡핑층(20)이 형성될 수 있다. 캡핑층(20)은 슬릿(21)을 형성하는 동안에 수직채널구조물(CP)을 보호할 수 있다. 캡핑층(20)은 마스크층(도시 생략)에 의해 패터닝된 구조일 수 있다. 캡핑층(20)은 절연층(12) 및 희생층(13)에 대해 식각선택비를 갖는 물질일 수 있다. 캡핑층(20)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
도 10e에 도시된 바와 같이, 복수의 수평형 리세스(22)가 형성될 수 있다. 수평형 리세스(22)를 형성하기 위해, 슬릿(21)을 통해 노출된 희생층(13)을 제거할 수 있다. 수평형 리세스(22) 각각은 수직채널구조물(CP)의 측벽을 부분적으로 노출시킬 수 있다. 수평형 리세스(22)를 형성하기 위해, 희생층(13)을 습식식각으로 제거할 수 있다. 예를 들어, 희생층(13)이 실리콘질화물을 포함하는 경우, 희생층(13)은 인산(H3PO4) 용액을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 희생층(13)의 제거에 의해 복수의 절연층(12) 사이에 수평형 리세스(22)가 형성될 수 있다. 수평형 리세스(22)에 의해 전하저장층(15)의 측벽이 부분적으로 노출될 수 있다. 수평형 리세스(22)는 하부 구조물(11)의 표면에 대해 평행하는 고종횡비를 가질 수 있다.
수평형 리세스(22)를 포함하는 구조물을 통틀어 '갭필타겟구조물'이라고 지칭한다.
도 10f에 도시된 바와 같이, 제1블록킹물질(23A)이 형성될 수 있다. 제1블록킹물질(23A)은 전하저장층(15)의 노출된 측벽에 형성될 수 있다. 제1블록킹물질(23A)은 알루미늄산화물을 포함할 수 있다. 제1블록킹물질(23A)은 수평형 리세스(22)의 프로파일을 따라 컨포멀하게 형성될 수도 있다. 제1블록킹물질(23A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 제1블록킹물질(23A)은 도 8a 내지 도 8d의 제1블록킹층(330)에 대응될 수 있다.
제1블록킹물질(23A)을 형성하기 이전에, 수평형 리세스(22)를 통해 노출된 전하저장층(15)의 일부 표면을 산화시킬 수 있다. 이에 따라, 제2블록킹층(23')이 형성될 수 있고, 제2블록킹층(23')은 도 8a 내지 도 8d의 제2블록킹층(331)에 대응될 수 있다. 수직채널구조물(CP)은 제2블록킹층(23')을 더 포함할 수 있다. 다른 실시예에서, 제2블록킹층(23')은 전하저장층(15)을 형성하기 이전에, 실리콘산화물의 증착에 의해 채널홀(14)의 측벽에 형성될 수 있다.
후속하여, 제1블록킹물질(23A)을 어닐에 노출시킬 수 있다.
다음으로, 제1블록킹물질(23A) 상에 초기 배리어물질(24A)이 형성될 수 있다. 초기 배리어물질(24A)은 수평형 리세스(22)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 초기 배리어물질(24A)은 제1블록킹물질(23A) 상에서 수평형 리세스(22)의 표면을 라이닝할 수 있다. 초기 배리어물질(24A)은 금속 질화물을 포함할 수 있다. 예를 들어, 초기 배리어물질(24A)은 티타늄질화물(TiN)을 포함할 수 있다. 초기 배리어물질(24A)이 형성된 수평형 리세스(22)는 라인드 수평형 리세스(Lined horizontal recess)라고 지칭될 수 있다.
도 10g에 도시된 바와 같이, 초기 배리어물질(24A)이 산화 공정(25)에 노출될 수 있다. 산화 공정(25)은 초기 배리어물질(24A)의 표면을 선택적으로 산화시킬 수 있다. 산화 공정(25)에 의해 초기 배리어물질(24A)의 일부가 산화될 수 있다.
산화 공정(25)에 의해 제1배리어물질(24B) 및 계면물질(26A)이 형성될 수 있다. 계면물질(26A)은 초기 배리어물질(24A)의 부분 산화물일 수 있다. 제1배리어물질(24B)은 산화되지 않고 잔류하는 초기 배리어물질(24A)을 지칭할 수 있다.
계면물질(26A)은 극히 얇은 층(ultra thin layer)으로 형성될 수 있다. 계면물질(26A)은 제1배리어물질(24B)보다 얇을 수 있다.
제1배리어물질(24B)은 티타늄질화물을 포함할 수 있다. 계면물질(26A)은 티타늄산화질화물을 포함할 수 있다.
초기 배리어물질(24A) 증착 및 산화 공정(25)을 수행하는 동안에, 제1블록킹물질(23A)과 초기 배리어물질(24A)의 반응에 의해 계면화합물층(도시 생략)이 형성될 수 있다(도 9c 참조). 또한, 산화 공정(25)을 수행하는 동안에, 제1블록킹물질(23A)과 제2블록킹층(23') 사이에 계면강화층(도시 생략)이 형성될 수 있다(도 9c 참조).
도 10h에 도시된 바와 같이, 제2배리어물질(27A)이 형성될 수 있다. 제2배리어물질(27A)은 티타늄질화물을 포함할 수 있다.
제2배리어물질(27A)을 형성하므로써, 계면제어물질, 즉 제1배리어물질(24B), 계면물질(26A) 및 제2배리어물질(27A)의 스택으로 이루어진 계면제어물질을 형성할 수 있다. 제1배리어물질(24B), 계면물질(26A) 및 제2배리어물질(27A)의 스택은 TiN/TiON/TiN 스택을 포함할 수 있다.
제2배리어물질(27A) 상에 도전물질(28A)이 형성될 수 있다. 도전물질(28A)은 수평형 리세스(22)를 완전히 갭필할 수 있다. 도전물질(28A)은 수평형 리세스(22)을 완전히 채울 수 있다. 도전물질(28A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 도전물질(28A)은 텅스텐층을 포함할 수 있다. 도전물질(28A)의 증착을 위해, 텅스텐소스가스로서 텅스텐 및 불소가 함유된 가스를 이용하고, 반응가스로서 수소함유가스를 이용할 수 있다. 텅스텐소스가스는 WF6(tungsten hexafluoride)를 포함할 수 있다. 도전물질(28A)로서 텅스텐층의 증착 공정은 텅스텐 핵생성층 형성 공정 및 텅스텐 벌크층 형성 공정의 순서로 수행될 수 있다.
도전물질(28A)로서 텅스텐층 증착시 WF6에 의해 계면제어물질의 일부, 예를 들어, 제2배리어물질(27A)의 일부가 식각될 수 있다. 계면제어물질이 TiN/TiON/TiN 스택으로 형성된 경우, WF6에 의한 식각량이 증가할 수 있다. 이러한 식각량 증가에 따라 수평형 리세스(22)를 채우는 텅스텐 벌크층의 두께를 증가시킬 수 있다. 아울러, 계면제어물질로서 TiN/TiON/TiN 스택을 형성하는 경우, 텅스텐벌크층의 결정립크기(Grain size)를 더 크게 할 수 있다. 이와 같이 텅스텐 벌크층의 두께를 증가시키고, 텅스텐벌크층의 결정립크기가 증가하면 도전물질(28A)의 시트저항을 개선할 수 있다.
수평형 리세스(22)는 갭필물질(29), 즉 제1블록킹물질(23A), 제1배리어물질(24B), 계면물질(26A), 제2배리어물질(27A) 및 도전물질(28A)의 스택에 의해 채워질 수 있다.
도 10i에 도시된 바와 같이, 게이트구조물(30)이 형성될 수 있다. 게이트구조물(30)을 형성하기 위해, 갭필물질(29)이 선택적으로 식각될 수 있다. 예를 들어, 제1블록킹물질(23A), 제1배리어물질(24B), 계면물질(26A), 제2배리어물질(27A) 및 도전물질(28A)이 선택적으로 식각될 수 있고, 이를 '게이트 분리 공정'이라고 지칭할 수 있다.
갭필물질(29)은 캡핑층(20)의 상부면 및 슬릿(21)의 측벽이 노출되도록 식각될 수 있다. 갭필물질(29)의 선택적 식각 공정에 의해, 수평형 리세스(22) 내에 게이트구조물(30)이 형성될 수 있다. 수평형 리세스(22)의 표면은 제1블록킹층(23)에 의해 커버링될 수 있다. 제1블록킹층(23)은 제1블록킹물질(23A)의 식각에 의해 형성될 수 있다. 게이트구조물(30)은 제1블록킹층(23) 상에서 수평형 리세스(22)를 채울 수 있다. 게이트구조물(30)은 제1배리어층(24), 계면층(26), 제2배리어층(27) 및 게이트전극(28)을 포함할 수 있다. 제1배리어층(24)은 제1배리어물질(24B)을 선택적으로 식각하여 형성될 수 있다. 계면층(26)은 계면물질(26A)의 선택적 식각에 의해 형성될 수 있고, 제2배리어층(27)은 제2배리어물질(27A)의 선택적 식각에 의해 형성될 수 있다. 게이트전극(28)은 도전물질(28A)의 선택적 식각에 의해 형성될 수 있다. 갭필물질(29)의 선택적 식각 공정은 에치백 공정을 포함할 수 있다. 따라서, 게이트구조물(30)은 수평형 리세스(22)의 내부에 형성될 수 있다. 제1배리어층(24), 계면층(26) 및 제2배리어층(27)은 제1블록킹층(23) 상에서 수평형 리세스(22)의 표면을 라이닝할 수 있다. 게이트전극(28)은 수평형 리세스(22)를 채울 수 있다. 게이트전극(28)은 수평형 리세스(22) 내에 보이드없이 형성될 수 있고, 이에 따라 수평형 리세스(22) 내에서 퓸(Fume)에 의한 불량없이 게이트구조물(30)이 형성될 수 있다.
제1배리어층(24), 계면층(26) 및 제2배리어층(27)이 티타늄질화물, 티타늄산화질화물 및 티타늄질화물이고, 게이트전극(28)이 텅스텐이므로, 게이트구조물(30)은 TiN/TiON/TiN/W 스택일 수 있다.
게이트구조물(30)은 수직채널구조물(CP)을 에워싸는 형상일 수 있다. 게이트구조물(30)은 수평 게이트전극 또는 수평 워드라인이라고 지칭될 수 있다.
상술한 실시예에 따르면, 제1배리어층(24), 계면층(26) 및 제2배리어층(27)을 포함하는 계면제어층을 형성할 수 있다.
계면제어층 형성시, 산화공정(25)에 의해 계면물질(26A)을 형성하므로써, 후속 텅스텐층 증착시 발생하는 부산물인 불소의 침투를 차단할 수 있다. 이에 따라, 제1블록킹물질(23A)의 어택을 방지할 수 있다.
또한, 산화공정(25)에 의해 계면물질(26A)을 형성하므로, 계면제어층의 유전율을 향상시킬 수 있다. 이로써, 계면제어층에서 유휴 전자의 백터널링을 방지하여 소거 포화 문턱전압(Erase Sat Vt)을 개선할 수 있다.
또한, TiN/TiON/TiN 또는 TiON/TiN 스택은 TiN 단일층보다 결정립크기가 현저히 감소된 TiN을 형성하므로 후속 텅스텐층의 결정립크기를 상대적으로 증대시킬 수 있다. 이에 따라, 게이트전극(28)의 저항을 개선할 수 있고, 프로그램 속도를 증가시킬 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
301 : 하부 구조물 302 : 절연층
310 : 게이트구조물 311 : 계면제어층
312 : 제1배리어층 313 : 계면층
314 : 제2배리어층 315 : 게이트전극
320 : 수직채널구조물 330 : 제1블록킹층
331 : 제2블록킹층 340 : 슬릿
350 : 캡핑층

Claims (30)

  1. 기판 상에 수평형 리세스를 포함하는 적층구조물을 형성하는 단계;
    상기 수평형 리세스를 라이닝하는 블록킹층을 형성하는 단계;
    상기 블록킹층 상에 절연성 배리어 요소 및 도전성 배리어 요소를 포함하는계면제어층을 형성하는 단계; 및
    상기 계면제어층 상에 상기 수평형 리세스를 채우는 도전층을 형성하는 단계를 포함하고,
    상기 블록킹층을 형성하는 단계는,
    실리콘산화물을 형성하는 단계;
    알루미늄산화물을 형성하는 단계, 및
    상기 실리콘산화물과 상기 알루미늄산화물 사이에 계면강화층을 형성하는 단계를 포함하는
    반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 계면제어층을 형성하는 단계는,
    상기 블록킹층 상에 절연성 배리어층을 형성하는 단계; 및
    상기 절연성 배리어층 상에 도전성 배리어층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 계면제어층을 형성하는 단계는,
    상기 블록킹층 상에 산소함량이 서로 다른 다층 구조의 절연성 배리어층을 형성하는 단계; 및
    상기 절연성 배리어층 상에 도전성 배리어층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 계면제어층을 형성하는 단계는,
    상기 블록킹층 상에 초기 배리어물질을 형성하는 단계;
    제1도전성배리어층 및 상기 제1도전성배리어층 상의 절연성 배리어층을 형성하기 위해, 상기 초기 배리어물질을 산화 공정에 노출시키는 단계; 및
    상기 절연성 배리어층 상에 제2도전성배리어층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 산화 공정은,
    상기 초기 배리어물질의 표면을 산화시키는 단계를 포함하는 반도체 장치 제조 방법.
  6. 제4항에 있어서,
    상기 산화 공정은 엑시튜(Ex-situ) 또는 인시튜(In-situ)로 수행되는 반도체 장치 제조 방법.
  7. 제4항에 있어서,
    상기 산화 공정은 상기 초기 배리어물질이 형성된 챔버 내에서 인시튜(In-situ)로 수행되는 반도체 장치 제조 방법.
  8. 제4항에 있어서,
    상기 산화 공정은 상기 초기 배리어물질이 형성된 기판을 산화 공정 챔버로 이송시켜 수행되는 반도체 장치 제조 방법.
  9. 제4항에 있어서,
    상기 산화 공정은 상기 초기 배리어물질이 형성된 기판을 대기 중에 노출시켜 엑시튜로 수행되는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 계면제어층을 형성하는 단계는,
    상기 블록킹층 상에 제1도전성배리어층을 형성하는 단계;
    상기 제1도전성배리어층 상에 산소가스를 흘려주면서 절연성 배리어층을 형성하는 단계; 및
    상기 절연성 배리어층 상에 제2도전성배리어층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 계면제어층을 형성하는 단계는,
    상기 블록킹층 상에 제1도전성배리어층을 형성하는 단계;
    상기 제1도전성배리어층 상에 베이스물질의 증착을 수행하는 단계;
    상기 베이스물질을 산화 공정에 노출시키는 단계;
    상기 베이스물질의 증착과 상기 산화공정을 반복하여 절연성 배리어층을 형성하는 단계; 및
    상기 절연성 배리어층 상에 제2배리어층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 도전성배리어요소는 금속질화물을 포함하고, 상기 절연성배리어요소는 상기 금속질화물의 산화물을 포함하는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 도전성배리어요소는 티타늄질화물을 포함하고, 상기 절연성배리어요소는 티타늄산화질화물을 포함하는 반도체 장치 제조 방법.
  14. 제1항에 있어서,
    상기 계면제어층은, 티타늄산화질화물과 티타늄질화물의 스택을 포함하는 반도체 장치 제조 방법.
  15. 제1항에 있어서,
    상기 계면제어층은, 티타늄질화물들 사이에 티타늄산화질화물이 삽입된 스택을 포함하는 반도체 장치 제조 방법.
  16. 수평형 리세스를 포함하는 적층구조물; 및
    상기 수평형 리세스를 라이닝하는 블록킹층; 및
    상기 블록킹층을 커버링하며, 상기 수평형 리세스를 채우는 게이트구조물을 포함하되,
    상기 게이트구조물은,
    상기 블록킹층을 커버링하되 도전성 배리어요소와 절연성 배리어 요소를 포함하는 계면제어층; 및
    상기 계면제어층 상에 상기 수평형 리세스를 채우는 게이트전극을 포함하고,
    상기 블록킹층은,
    실리콘산화물;
    상기 실리콘산화물 상의 알루미늄산화물; 및
    상기 실리콘산화물과 상기 알루미늄산화물 사이에 개재된 계면강화층
    을 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 계면제어층은,
    상기 블록킹층에 접촉되는 절연성 배리어층; 및
    상기 절연성 배리어층 상에 형성된 도전성 배리어층
    을 포함하는 반도체 장치.
  18. 제16항에 있어서,
    상기 계면제어층은,
    상기 블록킹층에 접촉하되, 산소함량이 서로 다른 다층 구조의 절연성 배리어층; 및
    상기 절연성 배리어층 상에 형성된 도전성 배리어층
    을 포함하는 반도체 장치.
  19. 제16항에 있어서,
    상기 계면제어층은,
    상기 블록킹에 접촉하는 제1도전성배리어층;
    상기 제1도전성배리어층 상의 절연성 배리어층; 및
    상기 절연성 배리어층 상의 제2도전성배리어층
    을 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 절연성 배리어층은, 상기 제1도전성배리어층의 산화물을 포함하는 반도체 장치.
  21. 제16항에 있어서,
    상기 계면제어층은,
    상기 블록킹에 접촉하는 제1도전성배리어층;
    상기 제1도전성배리어층 상에 형성된 다층 라이너 구조의 절연성배리어층; 및
    상기 절연성배리어층 상에 형성된 제2도전성배리어층
    을 포함하는 반도체 장치.
  22. 제16항에 있어서,
    상기 도전성배리어요소는 금속질화물을 포함하고, 상기 절연성배리어요소는 상기 금속질화물의 산화물을 포함하는 반도체 장치.
  23. 제16항에 있어서,
    상기 도전성배리어요소는 티타늄질화물을 포함하고, 상기 절연성배리어요소는 티타늄산화질화물을 포함하는 반도체 장치.
  24. 제16항에 있어서,
    상기 계면제어층은, 티타늄산화질화물과 티타늄질화물의 스택을 포함하는 반도체 장치.
  25. 제16항에 있어서,
    상기 계면제어층은, 티타늄질화물들 사이에 티타늄산화질화물이 삽입된 스택을 포함하는 반도체 장치.
  26. 제16항에 있어서,
    상기 계면제어층은 불소 차단 물질을 포함하는 반도체 장치.
  27. 제16항에 있어서,
    상기 게이트전극은 육불화텅스텐-베이스 텅스텐을 포함하는 반도체 장치.
  28. 제16항에 있어서,
    상기 적층구조물은 상기 게이트전극들에 수직하게 교대로 적층된 절연층패턴들을 더 포함하는 반도체 장치.
  29. 제28항에 있어서,
    상기 게이트전극들과 절연층패턴들을 관통하는 수직채널구조물을 더 포함하는 반도체 장치.
  30. 제16항에 있어서,
    상기 계면제어층과 블록킹층 사이의 계면화합물층을 더 포함하되, 상기 계면화합물층은 상기 블록킹층보다 높은 유전율 및 높은 일함수를 갖는 반도체 장치.
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