CN109148463B - 半导体器件 - Google Patents

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Abstract

多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。

Description

半导体器件
相关申请的交叉引用
根据35U.S.C.§119，本申请要求于2017年6月19日向韩国知识产权局提交的韩国专利申请No.10-2017-0077268的优先权，该申请的公开通过全文引用合并于此。
技术领域
本发明构思涉及一种半导体器件。
背景技术
尽管需要半导体器件来处理大容量数据，但其体积已逐渐减小，这要求构成这种半导体器件的半导体元件的集成度更高。已经提出了具有俘获电荷的电荷存储层的半导体器件。
发明内容
根据本发明构思的示例性实施例，如下提供了一种半导体器件。多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域贯穿多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。
根据本发明构思的示例性实施例，如下提供了一种半导体器件。多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括掺杂有多个掺杂元素原子的氮化硅，多个掺杂元素原子包括C、B、La、Hf、Zr、Al和Y中的至少一种。
根据本发明构思的示例性实施例，如下提供了一种半导体器件。栅电极设置在沟道区域上。栅极介电层包括顺序地设置在沟道区域和栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括形成多个深能级陷阱的多个掺杂元素原子。多个掺杂元素原子是C、B、La、Hf、Zr、Al和Y中的至少一个。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的这些和其他特征将变得更显而易见，其中：
图1是根据示例实施例的半导体器件的示意性透视图；
图2A和图2B是示出了与图1的放大区域对应的区域的根据示例实施例的栅极介电层的横截面图；
图3是示出了根据示例实施例的沟道的局部剖切透视图；
图4A至图4C是示出了根据示例实施例的电荷存储层中的掺杂元素的浓度分布的曲线图；
图5是示出了根据示例实施例的存储器单元中的电荷存储特性的能带图；
图6A至图6C是示出了根据示例实施例的半导体器件的栅极介电层的结构的横截面图；
图7A至图7I是示意性地示出了根据示例实施例的制造半导体器件的方法中的主要操作的图；
图8是示出了根据示例实施例的制造半导体器件的方法中的操作的部分的流程图；
图9A和图9B是示意性示出了根据示例实施例的制造半导体器件的方法中的操作的部分的横截面图；
图10是根据示例实施例的半导体器件的示意性横截面图；
图11是示出了根据示例实施例的电荷存储层中的掺杂元素的浓度分布的曲线图；以及
图12是根据示例实施例的半导体器件的示意性横截面图。
具体实施方式
在下文中，将参考附图描述本发明构思的示例实施例。
图1是根据示例实施例的半导体器件的示意性透视图。
参考图1，半导体器件100可以包括衬底101、在垂直于衬底101的上表面的方向上延伸的多个沟道CH、多个层间绝缘层120和沿沟道CH的外侧壁堆叠的多个栅电极130。每个沟道CH可以包括沟道区域140。半导体器件100还可以包括多个栅极介电层160。沟道区域140可以插入在栅极介电层160中的一个与栅电极130之间。半导体器件100还可以包括：多个外延层105，每个外延层105设置在沟道区域140下方；多个沟道焊盘150，在沟道CH的上端上；以及栅电极130之间的源极导电层185。在图1中，省略了半导体器件100的上部上的布线结构，例如，诸如位线之类的一些组件。
在半导体器件100中，多个存储器单元串中的每一个可以被配置在沟道区域140上。存储器单元串可以在X和Y方向上以行和列布置。
衬底101可以具有在X和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料。例如，IV族半导体材料的示例可以包括硅、锗或硅锗。衬底101可以被提供为块晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
沟道CH可以在衬底101上以行和列彼此间隔开。沟道CH可以在一个方向上以格子形式或锯齿形式布置。沟道CH可以具有倾斜的侧面，使得沟道CH的宽度朝向衬底101减小。沟道区域140可以被设置在每个沟道CH中。沟道CH中的沟道区域140可以具有环绕其中设置的沟道绝缘层155的环形形状，但是根据示例实施例，沟道区域140也可以具有其中没有沟道绝缘层155的圆柱形状或棱柱形状的柱状形状。沟道区域140可以连接到设置在其下的外延层105中的一个。沟道区域140可以包括诸如多晶硅或单晶硅的半导体材料。半导体材料可以是未掺杂的材料或者包括p型或n型杂质的材料。在X方向上布置的沟道CH可以根据连接到沟道焊盘150的上布线结构的布置连接到不同的位线。而且，沟道CH的一部分可以是不连接到位线的虚拟沟道。
栅电极130可以在垂直于衬底101的上表面的方向上沿沟道CH的侧面彼此间隔开。例如，栅电极130(表示为131至138)可以包括八个栅电极。八个栅电极中的最下面的一个可以被称为最下面的栅电极131，并且紧接在最下面的栅电极131的上方的栅电极可以被称为第二栅电极132。八个栅电极竖直堆叠在衬底101的上表面上。垂直于衬底101的上表面的与Z方向平行的方向可以被称为“竖直”或“在竖直方向上”。栅电极130可以分别形成地选择晶体管的栅极、多个存储器单元的栅极以及串选择晶体管的栅极。栅电极130可以延伸以形成多个字线、串选择线和地选择线。字线可以共同连接到彼此相邻且在X方向和Y方向上布置的预定的组的存储器单元串。形成串选择线的栅电极130可以通过串绝缘层103在X方向上彼此分离，但是由串绝缘层103分开的栅电极130的数目不限于图中所示的数目。
根据示例实施例，串选择晶体管和地选择晶体管的栅电极130可以是一个或多个栅电极，并且可以具有与存储器单元MC的栅电极130的结构相同或不同的结构。栅电极130的一部分(例如，与地选择晶体管或串选择晶体管的栅电极130相邻的栅电极130)可以是虚拟栅电极。
栅电极130可以包括金属，例如钨(W)。根据示例实施例，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡物。
层间绝缘层120可以布置在栅电极130之间。例如，层间绝缘层120包括竖直堆叠在衬底101的上表面上的九个层间绝缘层。以类似于栅电极130的情况的方式，层间绝缘层120也可以布置为在Z方向上彼此间隔开并且在Y方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
栅极介电层160可以设置在栅电极130和沟道区域140之间。每个栅极介电层160可以包括从沟道区域140顺序地堆叠的隧穿层162、电荷存储层164和阻挡层166。隧穿层162和电荷存储层164可以以类似于沟道区域140的方式从衬底101的上表面竖直地延伸，并且阻挡层166可以被设置为围绕栅电极130。
隧穿层162可以允许按照F-N隧穿机制对要发送至电荷存储层164的电荷进行隧穿。隧穿层162可以包括例如二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。阻挡层166可以包括二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或其组合。在这种情况下，高k介电材料是指介电常数高于二氧化硅(SiO2)的介电常数的介电材料。
电荷存储层164可以是可以由氮化硅形成的电荷俘获层。电荷存储层164可以包括在电荷存储层164中形成深能级陷阱的掺杂元素。掺杂元素可以从形成为与电荷存储层164接触的杂质提供层扩散，这将参考图7A至图7I进一步详细描述。掺杂元素可以是例如碳(C)、硼(B)、镧(La)、铪(Hf)、锆(Zr)、铝(Al)或钇(Y)。例如，当电荷存储层164由氮化硅形成时，掺杂元素可以与电荷存储层164的氮(N)成键。换句话说，掺杂元素可以与电荷存储层164的氮化学成键。电荷存储层164还可以包括与掺杂元素一起扩散的氧(O)。掺杂元素可以在电荷存储层164的厚度方向上不均匀地分布在电荷存储层164中，这将在下面参考图3至图4C更详细地描述。
外延层105可以设置在沟道CH的下端上，同时设置在衬底101上并且设置在栅电极130的至少一个栅电极的一侧上。外延层105可以设置在衬底101的凹入区域中。外延层105的上表面可以高于最下面的栅电极131的上表面并且可以低于第二栅电极132的下表面，但是不限于此。因此，即使当每个沟道CH的深宽比增加时，沟道区域140也可以通过外延层105电连接到衬底101，并且使用最下面的栅电极131形成的接地选择晶体管的特性(例如在存储器单元串之间)可以是一致的。然而，在示例实施例中，可以省略外延层105，并且在这种情况下，沟道区域140可以直接连接到衬底101。
每个沟道焊盘150可以设置在沟道CH中的沟道区域140的上部上。每个沟道焊盘150可以设置为覆盖沟道绝缘层155的上表面并且电连接到沟道区域140。沟道焊盘150可以包括例如掺杂多晶硅。
源极导电层185可以穿过沟道区域140之间的栅电极130和层间绝缘层120，以连接到衬底101，并且可以通过源极绝缘层180与栅电极130电绝缘。因此，栅电极130可以在X方向上与介于栅电极130之间的源极导电层185彼此分离。源极导电层185可以具有在Y方向上延伸的线性形状，并且可以对应于共同源极线。例如，源极导电层185可以是多个并且在X方向上以预定间隔布置。例如，多个源极导电层185可以每隔四至五列沟道区域140布置，但是本发明构思不限于此。源极导电层185可以具有源极导电层的宽度朝向衬底101减小的形式。
图2A和图2B是示出了与图1的放大区域对应的区域的根据示例实施例的栅极介电层的横截面图。为了便于描述，可以关于第二栅电极132对栅极介电层160进行描述。
参考图2A，示出了存储器单元串的第二栅电极132、栅极介电层160a和沟道区域140。栅极介电层160a可以具有堆叠结构，其中隧穿层162、电荷存储层164以及第一阻挡层166a和第二阻挡层166b从沟道区域140开始顺序地堆叠。构成栅极介电层160a的层的相对厚度不限于附图中示出的厚度，并且可以根据示例实施例进行各种修改。
在根据示例实施例的栅极介电层160a的情况下，以与图1的示例实施例不同的方式，阻挡层可以包括两层——第一阻挡层166a和第二阻挡层166b，其可以用作图1的阻挡层166。第一阻挡层166a可以像沟道区域140那样从衬底101的上表面竖直地延伸，并且第二阻挡层166b可以被设置为围绕第二栅电极132。例如，第一阻挡层166a可以是具有相对较低的介电常数的层，并且第二阻挡层166b可以是具有相对较高的介电常数的层。在这种情况下，因为第一阻挡层166a设置在第二阻挡层166b的侧表面上，所以可以控制诸如势垒高度的能带以改善半导体器件特性，例如擦除特性。例如，第一阻挡层166a可以包括二氧化硅(SiO2)。第二阻挡层166b可以包括氧化铝(Al2O3)、氧化钽(Ta2O)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)、氧化镨(Pr2O3)或其组合。
参考图2B，示出了存储器单元串的第二栅电极132、栅极介电层160b和沟道区域140。栅极介电层160b可以具有堆叠结构，其中隧穿层162、电荷存储层164以及阻挡层166c从沟道区域140开始顺序地堆叠。例如，在根据示例实施例的栅极介电层160b的情况下，以与图1和图2A的示例实施例不同的方式，所有隧穿层162、电荷存储层164和阻挡层166c可以像沟道区域140那样从衬底101的上表面竖直地延伸。
在示例实施例中，形成栅极介电层160、160a和160b的层的布置可以如上所述进行各种修改，并且隧穿层162、电荷存储层164和阻挡层166c中的每一个也可以由多个层组成。
图3是示出了根据示例实施例的沟道的局部剖切透视图。在图3中，图1中的一个沟道CH被放大示出。图4A至图4C是示出了根据示例实施例的电荷存储层中的掺杂元素的浓度分布的曲线图。
参考图3，沟道CH可以具有柱状形状，并且可以具有平面上的圆形或椭圆形横截面。在沟道CH中，沟道绝缘层155、沟道区域140和栅极介电层160的一部分可以在R方向上(例如在沟道的厚度方向上)从沟道CH的中心开始顺序地设置。在本说明书中，“厚度方向”是指层堆叠的方向，详细而言，是从形成沟道CH的横截面的圆的中心到沟道CH的外圆周表面的方向，例如，图3中的R方向。
栅极介电层160的电荷存储层164可以包括形成深能级陷阱的掺杂元素。掺杂元素可以在R方向上不均匀地分布在电荷存储层164内。例如，掺杂元素在电荷存储层164中在R方向上可能不具有恒定的浓度。
参考图4A，电荷存储层164中的掺杂元素的浓度可以增加，然后在R方向上再次减小。在电荷存储层164的情况下，其具有最大浓度Cmax的掺杂元素的位置可以是在R方向上与电荷存储层164的中心部分相对应的位置，掺杂元素的浓度可以在从电荷存储层164的中心部分朝向电荷存储层164的两个边缘的方向上减小。掺杂元素的浓度可以具有以电荷存储层164的中心部分为中心的正态分布，但不限于此。例如，当电荷存储层164的厚度是第一厚度T1时，电荷存储层164的中心部分可以对应于具有第二厚度T2的点，例如，厚度对应于在R方向上的第一厚度T1的一半的点。例如，当电荷存储层164由氮化硅形成时，掺杂元素的最大浓度Cmax可以是电荷存储层164的氮(N)浓度的约10原子百分比(at.％)或更低，例如，在2原子百分比到7原子百分比的范围内。例如，当最大浓度Cmax相对较低时，可能不充分形成深能级，并且可能不改善电荷损失特性。当最大浓度Cmax相对较高时，擦除效率可能相对降低。这将在下面参考图5更详细地描述。
参考图4B和图4C，电荷存储层164中的掺杂元素的浓度在其一个边缘处可以是最高的，并且可以在R方向上朝向其另一个边缘减小。在图4B的示例实施例中，电荷存储层164中的掺杂元素的浓度可以在R方向上减小，使得掺杂元素在电荷存储层164的与隧穿层162相邻的区域中具有最大浓度(Cmax)以及在电荷存储层164与阻挡层166相邻的区域中具有最小浓度。备选地，在图4C的示例实施例中，另一方面，电荷存储层164中的掺杂元素的浓度可以从与隧穿层162相邻的区域朝向阻挡层166逐渐增加，并且然后可以在与阻挡层166相邻的区域中具有最大浓度(Cmax)。在图4B和图4C的示例实施例的情况下，最大浓度Cmax可以是电荷存储层164的氮(N)浓度的约10原子百分比或更低，例如，在2原子百分比到7原子百分比的范围内。
图5是示出了根据示例实施例的存储器单元中的电荷存储特性的能带图。
参考图5，从附图的左侧示出沟道区域140、隧穿层162、电荷存储层164、阻挡层166和栅电极130的能带。作为示例，示例实施例示出了在阻挡层166由高k介电材料形成并且电荷存储层164由氮化硅形成的特定情况下的保持状态。然而，相应区域的厚度和区域之间的带偏移是作为示例提供的，因此可以根据相应示例性实施例中的厚度和材料进行修改。
电荷存储层164可以具有各种陷阱能级，并且在浅能级陷阱Ea的情况下，与深能级陷阱Eb相比，浅能级陷阱可以位于相对靠近导带Ec。深能级陷阱Eb可以是位于价带Ev与导带Ec之间的相对接近中间能级E1/2的陷阱。例如，深能级陷阱Eb可以位于以中间能级E1/2为中心的对应于一半带隙能量的范围内的能级处。例如，深能级陷阱Eb可以位于距导带Ec约1.5至3.5eV的深度处，并且可以从中间能级E1/2朝向导带Ec相对较宽地形成，但不限于此。在浅能级陷阱Ea的情况下，去除所俘获电荷所需的能量ΔE1可以相对较低，并且因此电荷可以容易地移动到隧穿层162或阻挡层166。另一方面，在深能级陷阱Eb的情况下，为了从陷阱地点去除电荷，可能需要相对大量的能量ΔE2。因此，例如，当在电荷存储层164中提供相对大量的深能级陷阱Eb时，可以防止程序电荷损失，并且可以提高保持特性。
图6A至图6C是示出了根据示例实施例的半导体器件的栅极介电层的结构的横截面图。图6A至图6C示出了与图3的放大图中的区域相对应的区域。
参考图6A，栅极介电层160c可以包括隧穿层162、电荷存储层164和阻挡层166。电荷存储层164可以包括彼此间隔开的第一层164a和第二层164b，并且杂质提供层170R可以设置在第一层164a和第二层164b之间。
杂质提供层170R可以是用于向第一层164a和第二层164b提供掺杂元素的层。例如，杂质提供层170R可以是在包括掺杂元素的材料扩散到第一层164a和第二层164b中之后剩余的层。杂质提供层170R可以设置在电荷存储层164的厚度方向上的中心部分中，(例如设置在电荷存储层164的第一层164a和第二层164b之间)，并且来自杂质提供层170R的掺杂元素可以被扩散，使得第一层164a和第二层164b用掺杂元素掺杂。因此，第一层164a和第二层164b中的掺杂元素的浓度在与杂质提供层170R接触的区域中最高，并且可以具有与图4A中的分布相同或相似的分布。
杂质提供层170R可以是包括SiCN、SiBN、LaO、HfO、ZrO、AlO或YO中的至少一种的一个层。例如，当杂质提供层170R是SiCN层并且第一层164a和第二层164b是氮化硅层时，杂质提供层170R向第一层164a和第二层164b提供碳(C)。当杂质提供层170R由诸如LaO、HfO、ZrO、AlO或YO的高k材料形成时，杂质提供层170R将形成高k材料的金属元素提供给第一层164a和第二层164b。另外，在这种情况下，形成高k材料的氧也可以与金属元素一起扩散并提供给第一层164a和第二层164b。在示例实施例中，构成杂质提供层170R的高k材料可以具有除了常用化学计量组成之外的非化学计量组成。例如，杂质提供层170R可以具有以下组成，其中在由金属元素和氧构成的化合物中，金属元素和氧之间不形成热力学稳定的定量关系，但不限于此。
由于杂质提供层170R是在制造过程期间材料部分地扩散到第一层164a和第二层164b中之后的剩余层，所以杂质提供层170R的厚度可以小于杂质提供层170R的初始形成厚度。杂质提供层170R的厚度T3可以小于并且可以是例如约/>至约/>在这种情况下，掺杂元素可以部分地保留在杂质提供层170R中，使得杂质提供层170R和第一层164a和第二层164b可以具有相同种类的元素。如果杂质提供层170R的厚度相对大，则由于可以沿着杂质提供层170R形成电荷的电路径，所以杂质提供层170R可以形成为具有相对减小的厚度。
参考图6B，栅极介电层160d可以包括隧穿层162、电荷存储层164和阻挡层166。杂质提供层170R可以设置在隧穿层162与电荷存储层164之间。杂质提供层170R可以设置在电荷存储层164的内圆周表面上，并且掺杂元素可以从杂质提供层170R朝向电荷存储层164扩散，使得电荷存储层164可以掺杂有掺杂元素。因此，电荷存储层164中的掺杂元素的浓度可以在与杂质提供层170R接触的区域中最高，并且可以具有与图4B的情况下的分布相同或类似的分布。
参考图6C，栅极介电层160e可以包括隧穿层162、电荷存储层164和阻挡层166。杂质提供层170R可以设置在电荷存储层164与阻挡层166之间。杂质提供层170R可以设置在电荷存储层164的外圆周表面上。例如，杂质提供层170R可以以与图6B的示例实施例不同的方式设置在杂质提供层170R的与阻挡层166相邻的一侧上。因此，电荷存储层164中的掺杂元素的浓度可以在与杂质提供层170R接触的区域中最高，并且可以具有与图4C的情况相同或类似的分布。
图7A至图7I是示意性地示出了根据示例实施例的制造半导体器件的方法中的主要操作的图。在图7A至7I中，将示出与图1的透视图中的x-z横截面对应的区域。
参考图7A，多个牺牲层110和多个层间绝缘层120可以交替地堆叠在衬底101上。
牺牲层110可以通过随后的工艺用多个栅电极替换。牺牲层110可以由可以以相对于层间绝缘层120的蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一个形成，并且牺牲层110可以由包括硅、氧化硅、碳化硅或氮化硅的材料形成，并且不同于层间绝缘层120的材料。在示例实施例中，层间绝缘层120的厚度不需要全部相同。例如，最下面的层间绝缘层121可以形成为具有相对减小的厚度，并且最上面的层间绝缘层129可以形成为具有相对增加的厚度。构成层间绝缘层120和牺牲层110的层的厚度和数目可以不同于附图中所示的各种修改。
参考图7B，可以形成串绝缘层103，并且可以形成在垂直方向上延伸到衬底101的多个沟道CH。
可以通过使用单独的掩模层从牺牲层110和层间绝缘层120的顶部从牺牲层110和层间绝缘层120中去除预定数目的牺牲层来形成串绝缘层103。可以通过在通过去除牺牲层110和层间绝缘层120而形成的区域中沉积绝缘材料来形成串绝缘层103。串绝缘层103可以由具有相对于牺牲层110的蚀刻选择性的材料形成，并且例如可以由与层间绝缘层120的材料相同的材料形成。
沟道CH可以通过各向异性地蚀刻牺牲层110和层间绝缘层120而形成，并且可以形成为孔形状。由于如上所述的堆叠结构的高度，沟道CH的侧壁不需要垂直于衬底101的上表面。在示例实施例中，沟道CH可以以使得衬底101的部分通过形成沟道而凹入的方式来形成。随后，在沟道CH中，可以形成多个外延层105。外延层105可以使用选择性外延生长(SEG)工艺形成。外延层105可以由单个层或多个层形成，并且可以包括掺杂或未掺杂杂质的多晶硅、单晶硅、多晶锗或单晶锗。
接下来，参考图7C至图7H，可以在沟道CH中形成多个栅极介电层160，如图1所示。图8是示出了根据示例实施例的制造半导体器件的方法中的操作的部分的流程图，其将在下文中与图7C至图7H一起描述。
参考图7C和图8，在S110中电荷存储层164的第一层164a(参见图1)可以形成在沟道CH中，并且在S120中杂质提供层170可以设置在第一层164a上。
电荷存储层164的第一层164a和杂质提供层170可以使用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来形成。第一层164a和杂质提供层170也可以形成在最上面的层间绝缘层129的顶表面上，但是可以省略。
第一层164a可以形成为具有图1的电荷存储层164的厚度的一半或更小的厚度。杂质提供层170是用于提供碳(C)、硼(B)、镧(La)、铪(Hf)、锆(Zr)、铝(Al)和钇(Y)中的至少一种的掺杂元素到电荷存储层164的层，并且例如可以是包括SiCN、SiBN、LaO、HfO、ZrO、AlO或YO中的至少一种的至少一个层。形成杂质提供层170的材料可以在随后的工艺中扩散到电荷存储层164中，使得杂质提供层170不需要最终保持或减小厚度。因此，在该操作中，杂质提供层170的厚度T4可以大于最终结构的厚度，例如在图6A的示例实施例中杂质提供层170R的厚度T3。
在示例实施例中，在阻挡层166的一部分(参见图1)沿着沟道CH垂直于衬底101的上表面延伸的情况下，阻挡层166的该部分可以在操作S110中形成第一层164a之前首先形成。例如，在以上参考图2A和图2B描述的示例实施例中，可以在操作S110中在形成第一层164a之前形成第一阻挡层166a和阻挡层166c。
参考图7D和图8，在S130中，电荷存储层164的第二层164b可以形成在杂质提供层170上。因此，杂质提供层170可以设置在电荷存储层164的第一层164a和第二层164b之间。
第二层164b可以使用ALD工艺或CVD工艺形成。第二层164b可以与第一层164a一起形成电荷存储层164，并且因此可以形成为具有等于电荷存储层164的厚度的一半或更小的厚度。
参考图7E和图8，在S140中可以在电荷存储层164的第二层164b上形成隧穿层162。
隧穿层162可以使用ALD工艺或CVD工艺形成。隧穿层162的厚度可以等于或小于电荷存储层164的第一层164a和第二层164b的厚度的和，但是不限于此。
参考图7F和图8，在S150中可以在隧穿层162上形成沟道区域140。多个沟道绝缘层155也可以形成在沟道CH中。多个沟道焊盘150可以形成在多个沟道绝缘层155上。
沟道区域140可以形成为与隧穿层162接触。沟道绝缘层155可以形成为填充沟道CH，并且可以由绝缘材料形成，但是根据示例实施例，导电材料而不是沟道绝缘层155也可以填充在沟道区域140之间。沟道焊盘150可以由导电材料形成。每个沟道焊盘150可以电连接到沟道区域140，并且可以将沟道区域140电连接到要形成在每个沟道焊盘150上的位线。
参考图7G，可以形成开口OP，开口OP通过在其之间的预定间隔将牺牲层110和层间绝缘层120的堆叠划分为各部分，并且可以去除通过开口OP暴露的牺牲层110。
此外，在形成开口OP之前，还可以在最上面的层间绝缘层129和沟道焊盘150上另外形成绝缘层，以防止损坏沟道焊盘150、每个沟道焊盘150下方的沟道区域140等。可以通过使用光刻工艺形成掩模层并各向异性地蚀刻牺牲层110和层间绝缘层120的堆叠来形成开口OP。开口OP可以形成为在Y方向上延伸的沟槽的形式。可以例如使用湿法蚀刻工艺，相对于层间绝缘层120选择性地去除牺牲层110。因此，可以在层间绝缘层120之间形成多个侧开口，并且可以暴露电荷存储层164的第一层164a的侧壁的部分。
参考图7H和图8，在S160中初步阻挡层166P可以形成在通过侧开口暴露的第一层164a上，并且在S170中可以执行用于初步阻挡层166P的结晶的热处理。
初步阻挡层166P可以形成在暴露于沟道CH的外部的第一层164a的表面上，并且可以使用ALD工艺或CVD工艺形成。初步阻挡层166P可以由高k介电材料形成，并且可以执行用于初步阻挡层166P的结晶的热处理工艺。热处理工艺可以在例如从600℃至1100℃的范围的温度下执行。包括在杂质提供层170中的掺杂元素可以通过热处理工艺扩散到与其相邻的电荷存储层164的第一层164a和第二层164b中，但是掺杂元素的扩散不限于此操作。根据示例实施例，掺杂元素的扩散还可以通过执行用于扩散的单独热处理来执行。备选地，在操作S170之前或之后，至少一部分掺杂材料也可以在高温工艺操作中扩散。
在示例实施例的情况下，在热处理工艺之后，杂质提供层170的掺杂元素整体可以扩散到电荷存储层164中，并且因此不需要保持为可以与电荷存储层164分离的分离层。因此，当第一层164a和第二层164b彼此连接为一个层时，电荷存储层164可以形成单个层。在这种情况下，由于杂质提供层170，电荷存储层164可以具有增加的厚度，所述增加的厚度大于第一层164a和第二层164b的厚度的和的厚度，但是电荷存储层164的厚度不限于此。以上参考图6A描述的示例实施例的情况可以对应于即使在热处理工艺之后仍然存在杂质提供层170的一部分的情况。
参考图7I，多个栅电极130可以形成在侧开口中。
栅电极130可以包括金属、多晶硅或金属硅化物材料。在形成初步栅电极之后，形成初步栅电极的材料和形成在开口OP中的初步阻挡层166P可以通过附加工艺去除，使得栅电极130可以仅设置在侧开口中。在示例实施例中，可以形成层间绝缘层120比栅电极130更朝向开口OP突出的结构。
接下来，结合参考图1，可以在开口OP中形成源极绝缘层180和源极导电层185。通过形成绝缘材料并去除衬底101上的绝缘材料以暴露衬底101的上表面，可以以间隔物的形式形成源极绝缘层180。源极导电层185可以通过在源极绝缘层180之间沉积导电材料来形成。随后，可以进一步在沟道焊盘150上形成布线结构，例如接触塞和位线。
图9A和图9B是示意性示出了根据示例实施例的制造半导体器件的方法中的操作的部分的横截面图。
参考图9A，电荷存储层164可以形成在多个沟道CH中的每一个中，并且杂质提供层170可以形成在电荷存储层164上。
在示例实施例中，以与上面参考图7C描述的示例实施例不同的方式，可以形成电荷存储层164(除了其一部分之外)的整体，并且杂质提供层170可以形成在电荷存储层164上。然后，可以在杂质提供层170上形成隧穿层162，并且可以执行与上面参考图7E至图7I描述的工艺相同的工艺。根据制造根据示例实施例的半导体器件的方法，电荷存储层164可以具有掺杂元素的浓度分布，类似于图4B中所示的掺杂元素的浓度分布。此外，在上面参考图7H描述的热处理工艺期间杂质提供层170保留的情况下，可以提供与图6B的示例实施例类似的结构。
参考图9B，杂质提供层170可以形成在多个沟道CH中，并且电荷存储层164可以形成在杂质提供层170上。
在示例实施例中，以与上面参考图7C描述的示例实施例不同的方式，杂质提供层170可以首先形成在沟道CH中，然后，可以形成电荷存储层164。随后，可以在杂质提供层164上形成隧穿层162，并且可以以相同的方式执行与上面参考图7E至图7I描述工艺相同的工艺。根据制造示例实施例中的半导体器件的方法，电荷存储层164可以具有掺杂元素的浓度分布，类似于图4C中所示的掺杂元素的浓度分布。此外，在上面参考图7H描述的热处理工艺期间杂质提供层170保留的情况下，可以提供与图6C的示例实施例类似的结构。
图10是根据示例实施例的半导体器件的示意性横截面图。
图11提供了示出根据示例实施例的电荷存储层中的掺杂元素的浓度分布的曲线图。
参考图10，半导体器件200可以包括衬底201、衬底201中的源极/漏极区域205、衬底上的栅极介电层260以及栅极介电层260上的栅电极230。半导体器件200还可以包括设置在栅极介电层260和栅电极230的侧壁上的间隔层280。半导体器件200可以是顶栅极型薄膜晶体管，或者可以是电荷陷阱型晶体管。在示例实施例中，具有与半导体器件200相同结构的多个存储器单元可以布置在衬底201上，以形成存储器单元串。
衬底201可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料。源极/漏极区域205可以位于栅极介电层260和栅电极230的两侧上的衬底201内。源极/漏极区域205可以包括p型杂质或n型杂质。栅电极230可以包括金属、多晶硅或金属硅化物材料。间隔层280可以被设置用于隔离和保护，并且可以包括氮化硅或氧化硅。
栅极介电层260可以设置在栅电极230和衬底201之间。栅极介电层260可以包括从衬底201顺序地堆叠的隧穿层262、电荷存储层264和阻挡层266。构成栅极介电层260的隧穿层262、电荷存储层264和阻挡层266中的每一个可以由单个层或多个层组成。
隧穿层262可以允许按照F-N隧穿机制对要发送至电荷存储层264的电荷进行隧穿。隧穿层262可以包括例如氧化硅。阻挡层266可以包括高k介电材料。电荷存储层264可以是由氮化硅形成的电荷俘获层。电荷存储层264可以包括形成深能级陷阱的掺杂元素。掺杂元素可以是C、B、La、Hf、Zr、Al和Y中的至少一种，并且可以在电荷存储层264的厚度方向上不均匀地分布在电荷存储层264中。
参考图11，根据示例实施例，掺杂元素在电荷存储层264中具有最大浓度Cmax的位置可以改变，并且因此其浓度分布也可以改变。具有掺杂元素的最大浓度Cmax的位置可以是电荷存储层264的在Y方向上的中心部分，或者可以是电荷存储层264的在Y方向上的一个边缘。例如，当最大浓度Cmax设置在电荷存储层264的中心部分中时，掺杂元素的浓度可以从电荷存储层264的中心部分朝向电荷存储层的两个边缘减小。电荷存储层264的中心部分可以对应于厚度对应于电荷存储层264的厚度的约一半的点的区域，但是不限于此。在最大浓度Cmax位于电荷存储层264的一个边缘处的情况下，掺杂元素的浓度可以在Y方向上朝向电荷存储层264的另一个边缘减小。在这种情况下，电荷存储层264中的掺杂元素的浓度可以在与隧穿层262相邻的区域中具有最大浓度Cmax，或者可以在与阻挡层266相邻的区域中具有最大浓度Cmax。
图12是根据示例实施例的半导体器件的示意性横截面图。
参考图12，半导体器件300可以包括存储器单元区域CELL和外围电路区域PERI。存储器单元区域CELL可以设置在外围电路区域PERI的上端上。在示例实施例中，存储器单元区域CELL也可以设置在外围电路区域PERI的下端上。
存储器单元区域CELL可以包括衬底101、堆叠在衬底101上的多个栅电极130、布置为穿过栅电极130的多个沟道CH以及栅极介电层160。栅极介电层160可以包括包含掺杂元素的电荷存储层164(参见图1)，并且掺杂元素可以是C、B、La、Hf、Zr、Al和Y中的至少一种。在示例实施例中，存储器单元区域CELL被示出为具有与图1的示例实施例相同的结构，但是不限于此。因此，存储器单元区域CELL可以具有根据各种示例实施例的结构。
外围电路区域PERI可以包括基底衬底301、设置在基底衬底301上的多个电路元件330、多个接触塞350和多个布线线路360。
基底衬底301可以具有在X和Y方向上延伸的上表面。在基底衬底301中，可以形成多个器件隔离层310以限定多个有源区域。包括杂质的多个源极/漏极区域305中的每一个可以设置在有源区域的一部分中。基底衬底301可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料。
电路元件330可以包括平面晶体管。每个电路元件330可以包括电路栅极绝缘层332、间隔层334和电路栅电极335。源极/漏极区域305可以设置在电路栅电极335的两侧上的基底衬底301中，以用作电路元件330的源极区域或漏极区域。
多个外围区域绝缘层340可以设置在基底衬底301上方的电路元件330上。接触塞350可以穿过外围区域绝缘层340以连接到源极/漏极区域305。电信号可以经由接触塞350施加到电路元件330。接触塞350也可以在图中未示出的区域中连接到电路栅电极335。布线360可以连接到接触塞350，并且可以布置在多个层中。
在半导体器件300的情况下，在首先形成外围电路区域PERI之后，可以在外围电路区域PERI上形成存储器单元区域CELL的衬底101以形成存储器单元区域CELL。衬底101可以具有与基底衬底301的大小相同的大小，或者可以形成为具有比基底衬底301的大小更小的大小。存储器单元区域CELL和外围电路区域PERI可以在图中未示出的区域中彼此连接。例如，栅电极130在X方向上的一端可以电连接到电路元件330。
如上所述，根据示例实施例，通过在电荷存储层中形成深能级陷阱，可以提供具有提高的可靠性的半导体器件。
尽管已经参考本发明构思的示例性实施例示出和描述了本发明构思，但是本领域普通技术人员将清楚的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (18)

1.一种半导体器件，包括：
多个栅电极，在垂直于衬底的上表面的方向上堆叠在所述衬底的上表面上；
沟道区域，穿过所述多个栅电极以垂直于所述衬底的上表面延伸；以及
栅介电层，包括顺序地设置在所述沟道区域和所述多个栅电极之间的隧穿层、电荷存储层和阻挡层，
其中，所述电荷存储层包括多个掺杂元素原子和由所述多个掺杂元素原子生成的多个深能级陷阱，
其中，所述多个掺杂元素原子的浓度分布在所述电荷存储层的厚度方向上是非均匀的，
其中，所述电荷存储层包括氮化硅，并且
其中，所述多个掺杂元素原子的浓度分布的最大浓度为所述电荷存储层的氮浓度的2原子百分比至7原子百分比。
2.根据权利要求1所述的半导体器件，
其中，所述多个掺杂元素原子包括碳、硼、镧、铪、锆、铝或钇中的至少一种。
3.根据权利要求1所述的半导体器件，
其中，所述多个掺杂元素原子的浓度分布的最大浓度在所述电荷存储层在其厚度方向上的中心部分处，其中浓度在所述厚度方向上从所述中心部分朝向所述电荷存储层的两个边缘减小。
4.根据权利要求1所述的半导体器件，
其中，所述多个掺杂元素原子的浓度分布的浓度在所述电荷存储层的厚度方向上从所述电荷存储层的一个边缘朝向所述电荷存储层的另一个边缘减小。
5.根据权利要求1所述的半导体器件，
其中，所述多个掺杂元素原子与所述电荷存储层的氮成键。
6.根据权利要求1所述的半导体器件，还包括：
杂质提供层，设置为与所述电荷存储层接触并将所述多个掺杂元素原子提供给所述电荷存储层。
7.根据权利要求6所述的半导体器件，
其中，所述杂质提供层设置在所述电荷存储层中以位于所述电荷存储层在厚度方向上的中心部分中。
8.根据权利要求6所述的半导体器件，
其中，所述杂质提供层设置在所述电荷存储层在厚度方向上的至少一个边缘上。
9.根据权利要求6所述的半导体器件，
其中，所述杂质提供层包括多个元素原子，包括碳、硼、镧、铪、锆、铝或钇中的至少一种，并且
其中，所述多个元素原子和所述多个掺杂元素原子的种类相同。
10.根据权利要求9所述的半导体器件，
其中，所述杂质提供层包括SiCN、SiBN、LaO、HfO、ZrO、AlO或YO中的至少一种。
11.根据权利要求10所述的半导体器件，
其中，所述电荷存储层还包括从所述杂质提供层扩散的氧。
12.根据权利要求6所述的半导体器件，
其中，所述杂质提供层的厚度小于
13.根据权利要求1所述的半导体器件，
其中，所述阻挡层包括第一层和第二层，
其中，所述第一层被设置为与所述电荷存储层接触，并且
其中，所述第一层包括氧化硅并且所述第二层包括高k介电材料。
14.一种半导体器件，包括：
多个栅电极，在垂直于衬底的上表面的方向上堆叠在所述衬底上；
沟道区域，穿过所述多个栅电极以垂直于所述衬底的上表面延伸；
栅介电层，包括顺序地设置在所述沟道区域和所述多个栅电极之间的隧穿层、电荷存储层和阻挡层；以及
杂质提供层，设置为与所述电荷存储层接触，
其中，所述电荷存储层包括掺杂有多个掺杂元素原子的氮化硅，所述多个掺杂元素原子包括碳、硼、镧、铪、锆、铝和钇中的至少一种，并目.
其中，所述多个掺杂元素原子的浓度分布的最大浓度为所述电荷存储层的氮浓度的2原子百分比至7原子百分比。
15.根据权利要求14所述的半导体器件，
其中，所述多个掺杂元素原子在所述电荷存储层中在厚度方向上非均匀地分布。
16.根据权利要求14所述的半导体器件，
其中，所述电荷存储层的所述多个掺杂元素原子的浓度分布在所述电荷存储层与所述杂质提供层接触的区域中具有最大浓度。
17.一种半导体器件，包括：
设置在沟道区域上的栅电极；以及
栅介电层，包括顺序地设置在所述沟道区域和所述栅电极之间的隧穿层、电荷存储层和阻挡层，
其中，所述电荷存储层包括形成多个深能级陷阱的多个掺杂元素原子，并且所述多个掺杂元素原子是碳、硼、镧、铪、锆、铝和钇中的至少一种，
其中，所述电荷存储层包括氮化硅，并且
其中，所述多个掺杂元素原子的浓度分布的最大浓度为所述电荷存储层的氮浓度的2原子百分比至7原子百分比。
18.根据权利要求17所述的半导体器件，
其中，所述多个掺杂元素原子在所述电荷存储层中在厚度方向上非均匀地分布。
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