CN112310110A - 垂直存储器装置及其制造方法 - Google Patents

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Abstract

一种垂直存储器装置包括：沟道，其在衬底上在垂直方向上延伸；电荷存储结构，其在沟道的外侧壁上并且包括在水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案和第一阻挡图案；以及在垂直方向上彼此间隔开的栅电极，每一个栅电极围绕电荷存储结构。电荷存储结构包括电荷俘获图案，每一个电荷俘获图案在水平方向上面向栅电极之一。每一个电荷俘获图案的面向隧道绝缘图案的内侧壁在垂直方向上的长度小于其面向第一阻挡图案的外侧壁在垂直方向上的长度。

Description

垂直存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2019年7月30日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2019-0092525的优先权，其内容整体以引用方式并入本文中。
技术领域
本发明构思涉及一种垂直存储器装置和/或其制造方法。
背景技术
在VNAND闪存装置中，垂直沟道的外侧壁上的电荷俘获层可在垂直方向上延伸，因此电荷俘获层中俘获的电荷可通过分别在多个水平处的多个栅电极在垂直方向上移动。结果，VNAND闪存装置的保持特性可能劣化，这可能导致可靠性问题。
发明内容
一些示例实施例提供了一种具有改进的特性的垂直存储器装置。
一些示例实施例提供了一种制造具有改进的特性的垂直存储器装置的方法。
根据一些示例实施例，提供了一种垂直存储器装置，包括：在衬底上的沟道，该沟道在垂直于衬底的上表面的垂直方向上延伸；在沟道的外侧壁上的电荷存储结构，该电荷存储结构包括在水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案和第一阻挡图案，该水平方向平行于衬底的上表面；以及在垂直方向上彼此间隔开的栅电极，栅电极中的每一个栅电极围绕电荷存储结构。电荷存储结构包括在垂直方向上彼此间隔开的电荷俘获图案，电荷俘获图案中的每一个在水平方向上面向栅电极之一。电荷俘获图案中的至少一个电荷俘获图案的面向隧道绝缘图案的内侧壁在垂直方向上的第一长度小于电荷俘获图案中的相应至少一个电荷俘获图案的面向第一阻挡图案的外侧壁在垂直方向上的第二长度。
根据一些示例实施例，提供了一种垂直存储器装置，包括：在衬底上的沟道，该沟道在垂直于衬底的上表面的垂直方向上延伸；在沟道的外侧壁上的电荷存储结构，该电荷存储结构包括在平行于衬底的上表面的水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案结构和阻挡图案；以及在垂直方向上彼此间隔开的栅电极，栅电极中的每一个栅电极围绕电荷存储结构。电荷存储结构包括在垂直方向上彼此间隔开的电荷俘获图案结构，电荷俘获图案结构中的每一个电荷俘获图案结构在水平方向上面向栅电极中的对应一个栅电极。电荷俘获图案结构中的每一个电荷俘获图案结构包括在隧道绝缘图案的外侧壁上在水平方向上顺序地堆叠的第一电荷俘获图案和第二电荷俘获图案，该第一电荷俘获图案和第二俘获图案包括彼此不同的材料。
根据一些示例实施例，提供了一种垂直存储器装置，包括：在衬底上的沟道，该沟道在垂直于衬底的上表面的垂直方向上延伸；在沟道的外侧壁上的电荷存储结构，该电荷存储结构包括在平行于衬底的上表面的水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案；在衬底上与电荷存储结构在垂直方向上间隔开的虚设电荷存储结构，该虚设电荷存储结构包括顺序地堆叠的虚设隧道绝缘图案、虚设电荷俘获图案和虚设阻挡图案；以及在垂直方向上彼此间隔开的栅电极，栅电极中的每一个栅电极围绕电荷存储结构。电荷存储结构包括在垂直方向上彼此间隔开的电荷俘获图案，电荷俘获图案中的每一个电荷俘获图案在水平方向上面向栅电极中的对应一个栅电极。虚设隧道绝缘图案和虚设阻挡图案分别包括与隧道绝缘图案和阻挡图案的材料实质上相同的材料，并且虚设电荷俘获图案包括与电荷俘获图案的材料不同的材料。
根据一些示例实施例，提供了一种垂直存储器装置，包括：在衬底上的沟道，沟道中的每一个沟道在垂直于衬底的上表面的第一方向上延伸；在衬底上的沟道连接图案，该沟道连接图案接触沟道；在沟道连接图案上在沟道的外侧壁上的电荷存储结构，该电荷存储结构包括隧道绝缘图案、电荷俘获图案、阻挡图案和分隔图案，该隧道绝缘图案、电荷俘获图案和阻挡图案在平行于衬底的上表面的水平方向上顺序地堆叠；在第一方向上彼此间隔开的栅电极，栅电极中的每一个栅电极围绕电荷存储结构；在衬底上的分隔结构，分隔结构中的每一个分割结构在平行于衬底的上表面的第二方向上延伸穿过栅电极，分隔结构在第三方向上分隔栅电极中的每一个栅电极，该第三方向平行于衬底的上表面并与第二方向交叉；以及在沟道上的位线，位线中的每一条位线在第三方向上延伸以电连接到沟道。电荷存储结构包括在第一方向上彼此间隔开的电荷俘获图案，电荷俘获图案中的每一个电荷俘获图案在水平方向上面向栅电极之一。电荷俘获图案中的每一个电荷俘获图案的面向隧道绝缘图案的内侧壁在第一方向上的第一长度小于电荷俘获图案中的每一个电荷俘获图案的面向阻挡图案的外侧壁在第一方向上的第二长度。分隔图案介于电荷俘获图案中在第一方向上邻近的电荷俘获图案之间，该分隔图案接触隧道绝缘图案和阻挡图案，该分隔图案包括绝缘材料。
根据一些示例实施例，提供了一种制造垂直存储器装置的方法，包括：在衬底上形成模制件，该模制件包括交替地且重复地堆叠的绝缘层和第一牺牲层；在衬底上形成沟道和初步电荷存储结构，该沟道延伸穿过模制件，并且初步电荷存储结构覆盖沟道的外侧壁并且包括顺序地堆叠的隧道绝缘图案、初步电荷俘获图案和第一阻挡图案；穿过模制件形成开口以暴露衬底的上表面；通过开口去除第一牺牲层以形成暴露初步电荷存储结构的外侧壁的第一间隙；通过第一间隙对初步电荷俘获图案执行第一氮化工艺，以形成在垂直于衬底的上表面的垂直方向上彼此间隔开的电荷俘获图案；通过第一间隙对初步电荷俘获图案执行第一氧化工艺，以在电荷俘获图案之间形成分隔图案；以及在第一间隙中形成栅电极。
根据一些示例实施例，提供了一种制造垂直存储器装置的方法，包括：在衬底上形成模制件，该模制件包括交替地且重复地堆叠的绝缘层和牺牲层；在衬底上形成沟道和初步电荷存储结构，该沟道延伸穿过模制件，并且初步电荷存储结构覆盖沟道的外侧壁并且包括顺序地堆叠的隧道绝缘图案、初步电荷俘获图案和第一阻挡图案；穿过模制件形成开口以暴露衬底的上表面；通过开口去除牺牲层以形成暴露初步电荷存储结构的外侧壁的间隙；通过间隙对初步电荷俘获图案执行第一氮化工艺，以形成在垂直于衬底的上表面的垂直方向上彼此间隔开的氧化减少图案；通过间隙对初步电荷俘获图案执行第一氧化工艺，以在氧化减少图案之间形成初步分隔图案；通过间隙对氧化减少图案和初步电荷俘获图案执行第二氧化工艺，以将初步电荷俘获图案分成在垂直方向上彼此间隔开的多片；通过间隙对初步电荷俘获图案中的每一个初步电荷俘获图案执行第二氮化工艺，以在初步电荷俘获图案中的每一个初步电荷俘获图案的下端和上端和外侧壁形成电荷俘获图案；以及在间隙中形成栅电极。
在根据一些示例实施例的制造垂直存储器装置的方法中，可对在垂直方向上延伸的初步电荷俘获图案执行氮化工艺和/或氧化工艺，以更容易地形成在垂直方向上彼此间隔开的多个电荷俘获图案。因此，通过其它水平处的栅电极，电荷俘获图案中俘获的电荷可不在垂直方向上移动，或者可在垂直方向上移动减小的量，以使得保持特性可增强。因此，包括电荷俘获图案的垂直存储器装置可具有增强的可靠性和/或增强的保持特性。
附图说明
图1和图2是示出根据一些示例实施例的垂直存储器装置的截面图。
图3至图11是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图。
图12是示出根据一些示例实施例的垂直存储器装置的截面图，并且是图1的区域X的放大截面图。
图13至图16是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图，特别是图1的区域X的放大截面图。
图17是示出根据一些示例实施例的垂直存储器装置的横截面图，并且是图1的区域X的放大截面图。
图18至图22是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图，特别是图1的区域X的放大截面图。
图23是示出根据一些示例实施例的垂直存储器装置的截面图，并且是图1的区域X的放大截面图。
图24至图26是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图，特别是图1的区域X的放大截面图。
图27是示出根据一些示例实施例的垂直存储器装置的截面图。
图28至图30是示出根据一些示例实施例的垂直存储器装置的截面图。
具体实施方式
根据一些示例实施例的垂直存储器装置和/或其制造方法的上述和其它方面和特征将从以下参照附图的详细描述变得容易理解。以下在说明书中(未必在权利要求中)，实质上垂直于衬底的上表面的方向可被定义为第一方向，实质上平行于衬底的上表面并且彼此交叉的两个方向可分别被定义为第二方向和第三方向。在一些示例实施例中，第二方向和第三方向可实质上彼此垂直。
图1和图2是示出根据一些示例实施例的垂直存储器装置的截面图。图2是图1的区域X的放大截面图。
参照图1和图2，垂直存储器装置可包括在衬底100上的沟道260、第一电荷存储结构252和栅电极结构。垂直存储器装置还可包括虚设电荷存储结构250、沟道连接图案330、绝缘图案175、第二阻挡图案360、公共源极图案(CSP)390、第二间隔件380、支撑层160、支撑图案165、填充图案270、焊盘280、第一至第三绝缘中间层190、290和400、接触插塞410以及位线430。
衬底100可以是或可包括晶圆，并且可包括硅、锗、硅锗或者诸如GaP、GaAs、GaSb等的III-V化合物。在一些示例实施例中，衬底100可以是或可包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。例如，n型杂质可被掺杂到衬底100中。
沟道260可在衬底100上在第一方向上延伸，并且可具有例如杯状形状。沟道260可包括多晶硅，例如未掺杂多晶硅。
在一些示例实施例中，沟道260可形成在第二方向和第三方向中的每一个上以形成沟道阵列。CSP 390以及在CSP 390在第三方向上的相对侧壁中的每一个侧壁上的第二间隔件380可形成分隔结构，并且由在第三方向上彼此邻近的分隔结构之间的栅电极结构围绕的沟道260可形成沟道块。沟道阵列可包括布置在第三方向上的多个沟道块。在沟道块中的每一个沟道块中包括的沟道260可通过沟道连接图案330彼此连接。
沟道连接图案330可在第三方向上邻近的分隔结构之间在第二方向上延伸以接触沟道260中的每一个沟道的下外侧壁，并且多个沟道连接图案330可形成在第三方向上。沟道连接图案330可包括例如未掺杂多晶硅或者掺杂有杂质(例如，p型杂质和/或n型杂质)的多晶硅。空气间隙340可形成在沟道连接图案330中。
第一电荷存储结构252可形成在沟道连接图案330上以覆盖沟道260的延伸穿过栅电极结构的部分的外侧壁，并且虚设电荷存储结构250可形成在衬底100的上表面与沟道连接图案330之间以覆盖沟道260的下端的底表面和外侧壁。例如，第一电荷存储结构252和虚设电荷存储结构250可通过接触沟道260的下侧壁的沟道连接图案330在第一方向上彼此间隔开。第一电荷存储结构252的下表面和虚设电荷存储结构250的上表面可接触沟道连接图案330。
第一电荷存储结构252可包括在水平方向上顺序地堆叠的隧道绝缘图案240、电荷俘获图案232和第一阻挡图案220。水平方向可实质上平行于衬底100的上表面。隧道绝缘图案240、电荷俘获图案232和第一阻挡图案220可从沟道260的外侧壁顺序地堆叠。第一电荷存储结构252还可包括分隔图案234。隧道绝缘图案240和第一阻挡图案220中的每一个可包括氧化物(例如，氧化硅)，并且电荷俘获图案232可包括氮化物(例如，氮化硅)。电荷俘获图案232可不包括氧化物，并且隧道绝缘图案240和第一阻挡图案220中的任一者或二者可不包括氮化物。
栅电极结构可包括在第一方向上彼此间隔开的分别堆叠在多个水平处的栅电极372、374和376，并且绝缘图案175可形成在栅电极372、374和376中的邻近的栅电极之间。绝缘图案175可包括氧化物(例如，氧化硅)。栅电极372、374和376中的每一个栅电极可在第三方向上邻近的分隔结构之间分别围绕沟道260以及覆盖沟道260的外侧壁的第一电荷存储结构252。
在一些示例实施例中，栅电极结构可包括在第一方向上顺序地堆叠的至少一个第一栅电极372、多个第二栅电极374和至少一个第三栅电极376。第一栅电极可用作接地选择线(GSL)，第二栅电极374中的每一个可用作字线，并且第三栅电极376可用作串选择线(SSL)。
在第三方向上，多个栅电极结构可形成为通过分隔结构彼此间隔开。在一些示例实施例中，栅电极结构可形成阶梯结构，该阶梯结构在第二方向上的长度可在第一方向上从最低水平朝着最高水平减小。
第一至第三栅电极372、374和376中的每一个可包括栅极导电图案以及覆盖栅极导电图案的表面的栅极屏障图案。栅极导电图案可包括低电阻金属(例如，钨、钛、钽、铂等中的至少一种)，并且栅极屏障图案可包括金属氮化物(例如，氮化钛、氮化钽等中的至少一种)。
第一至第三栅电极372、374和376中的每一个的上表面和下表面以及面向第一电荷存储结构252的侧壁可由第二阻挡图案360覆盖，并且第二阻挡图案360可在第一至第三栅电极372、374和376之间在第一方向上延伸以覆盖绝缘图案175的侧壁。第二阻挡图案360可包括金属氧化物(例如，氧化铝)。
在一些示例实施例中，在第一电荷存储结构252中包括的隧道绝缘图案240和第一阻挡图案220中的每一者可在第一方向上延伸穿过栅电极结构，并且多个电荷俘获图案232可在第一方向上彼此间隔开以在水平方向上分别面向栅电极372、374和376。
然而，电荷俘获图案232中的每一个电荷俘获图案在第一方向上的第一长度L1可大于绝缘图案175之间分别用于形成栅电极372、374和376的第二间隙350中的每一个第二间隙在第一方向上的第三长度L3。在每一个第二间隙350中可形成栅电极372、374和376之一和第二阻挡图案360，因此第一长度L1可大于栅电极372、374和376中的每一个在第一方向上的第四长度L4。
在一些示例实施例中，电荷俘获图案232中的每一个在第一方向上的长度可从隧道绝缘图案240到第一阻挡图案220逐渐增大。因此，在每一个电荷俘获图案232中，接触隧道绝缘图案240的内侧壁的第一长度L1可小于接触第一阻挡图案220的外侧壁的第二长度L2。在一些示例实施例中，每一个电荷俘获图案232的上表面或下表面相对于衬底100的上表面的斜率的绝对值可从隧道绝缘图案240到第一阻挡图案220逐渐减小。电荷俘获图案232可为凹形，例如可从隧道绝缘图案240到第一阻挡图案220在第三方向上为凹形。
分隔图案234可形成在第一方向上邻近的电荷俘获图案232之间，因此电荷俘获图案232可彼此间隔开。分隔图案234可在水平方向上面向绝缘图案175，更具体地，可例如隔着第一阻挡图案220面向绝缘图案175在第一方向上的中心部分。分隔图案234可包括氧化物(例如，氧化硅)。
分隔图案234在第一方向上的长度可小于对应一个绝缘图案175在第一方向上的长度，并且可从隧道绝缘图案240到第一阻挡图案220逐渐减小。在一些示例实施例中，分隔图案234中的每一个分隔图案的上表面或下表面相对于衬底100的上表面的斜率的绝对值可从隧道绝缘图案240到第一阻挡图案220逐渐减小。分隔图案234可为凸形，例如可从隧道绝缘图案240到第一阻挡图案220在第三方向上为凸形。
在一些示例实施例中，第一电荷存储结构252的隧道绝缘图案240和电荷俘获图案232的底表面可高于第一电荷存储结构252的第一阻挡图案220的底表面。
虚设电荷存储结构250可包括从沟道260顺序地堆叠的隧道绝缘图案240、虚设电荷俘获图案230和第一阻挡图案220。以下，虚设电荷存储结构250的隧道绝缘图案240和第一阻挡图案220可分别被称为虚设隧道绝缘图案和虚设第一阻挡图案，以与第一电荷存储结构252的隧道绝缘图案240和第一阻挡图案220相区分。因此，虚设电荷存储结构250可包括顺序地堆叠的虚设隧道绝缘图案240、虚设电荷俘获图案230和虚设第一阻挡图案220。虚设隧道绝缘图案240和虚设第一阻挡图案220中的每一个可包括氧化物(例如与第一电荷存储结构252相同的氧化硅)。
虚设电荷俘获图案230可包括硅和硅化合物中的至少一种，例如碳氮化硅、硼氮化硅、掺杂有碳的硅、掺杂有氮的硅等中的至少一种。
在虚设电荷存储结构250中包括的虚设隧道绝缘图案240、虚设电荷俘获图案230和虚设第一阻挡图案220中的每一个可具有覆盖沟道260的下端的底表面和外侧壁的单层结构。
在一些示例实施例中，虚设电荷存储结构250的上表面可具有与第一电荷存储结构252的下表面对应的形状。因此，虚设电荷存储结构250的虚设隧道绝缘图案240和虚设电荷俘获图案230的上表面可低于虚设电荷存储结构250的第一阻挡图案220的上表面。
由杯状沟道260形成的内部空间可由填充图案270填充。填充图案270可包括氧化物(例如，氧化硅)。
焊盘280可形成在沟道260、第一电荷存储结构252和填充图案270上，因此可连接到沟道260。焊盘280可包括多晶硅(例如，未掺杂多晶硅或掺杂多晶硅)。
CSP 390可在第二方向上延伸，并且可与CSP 390在第三方向上的相对侧壁中的每一个侧壁上的第二间隔件380一起形成分隔结构，以在第三方向上分隔栅电极372、374和376中的每一个。多个CSP 390可在第三方向上彼此间隔开。CSP 390可包括金属(例如，钨、铜、铝等中的至少一种)。
当第二间隔件380覆盖CSP 390的侧壁时，CSP 390可与邻近的栅电极372、374和376电绝缘。第二间隔件380可包括氧化物(例如，氧化硅)。
可在接触CSP 390的底表面的衬底100的上部处形成杂质区域105。杂质区域105可包括硅(例如，掺杂有诸如磷和/或砷的n型杂质的单晶硅)。当形成杂质区域105时，CSP 390与衬底100之间的接触电阻可减小。
支撑层160可形成在沟道连接图案330上，并且支撑图案165可在衬底100上连接到支撑层160。支撑层160可在第三方向上邻近的分隔结构之间在第二方向上延伸，并且多个支撑图案165可形成在第二方向和第三方向中的每一个上。支撑层160和支撑图案165可包括实质上相同的材料(例如，掺杂多晶硅或未掺杂多晶硅)，并且可彼此一体地形成，例如可同时形成。
第一至第三绝缘中间层190、290和400可包括氧化物(例如，氧化硅)，因此可彼此合并，例如可彼此均质化，例如可通过热工艺和/或其它处理步骤彼此均质化。
接触插塞410可延伸穿过第二绝缘中间层290和第三绝缘中间层400以接触焊盘280的上表面，并且位线430可在第三方向上延伸以电连接到布置在第三方向上的接触插塞410。因此，从位线430所施加的电压生成的电流可通过接触插塞410和焊盘280流到沟道260。在一些示例实施例中，多条位线430可形成为在第二方向上彼此间隔开。
接触插塞410和位线430可包括金属、金属氮化物、金属硅化物、掺杂多晶硅等中的至少一种。
垂直存储器装置可包括覆盖沟道260的延伸穿过栅电极结构的部分的外侧壁的第一电荷存储结构252，并且第一电荷存储结构252可包括电荷俘获图案232，其在第一方向上通过分隔图案234彼此间隔开并且在水平方向上面向栅电极372、374和376之一。因此，每个电荷俘获图案232中俘获的电荷不会通过其它水平处的栅电极372、374和376在第一方向上移动/被移动，并且保持特性可增强和/或改进。因此，包括第一电荷存储结构252的垂直存储器装置可具有改进的可靠性。
图3至图11是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图。图9和图10是图8的区域X的放大截面图。
参照图3，牺牲层结构140可形成在衬底100上，并且可被部分地去除以形成暴露衬底100的上表面的第一开口150。可利用诸如原子层沉积(ALD)和/或等离子体增强化学气相沉积(PECVD)工艺的化学气相沉积(CVD)工艺来形成牺牲层结构140。可使用光刻工艺来形成第一开口150。可在衬底100和牺牲层结构140上形成支撑层160以至少部分地填充第一开口150。可利用诸如PECVD工艺的合适工艺来形成支撑层160。
牺牲层结构140可包括在衬底100上在第一方向上顺序地堆叠的第一至第三牺牲层110、120和130。第一牺牲层110和第三牺牲层130中的每一个可包括氧化物(例如，氧化硅)，并且第二牺牲层120可包括氮化物(例如，氮化硅)。第一至第三牺牲层110、120和130中的每一个可同时形成。
支撑层160可包括相对于第一至第三牺牲层110、120和130具有蚀刻选择性的材料。例如，支撑层160可由掺杂多晶硅或未掺杂多晶硅形成或者可包括掺杂多晶硅或未掺杂多晶硅。在一些示例实施例中，可通过沉积掺杂多晶硅或未掺杂非晶硅，并且通过执行热处理或者通过在其它结构的沉积工艺期间产生的热结晶以包括掺杂多晶硅或未掺杂多晶硅来形成支撑层160。可利用CVD工艺来沉积支撑层160。
可共形地沉积支撑层160。支撑层160可具有均匀的厚度，因此可在支撑层160在第一开口150中的部分上形成第一凹陷。以下，支撑层160在第一开口150中的部分可被称为支撑图案165。
可在支撑层160上形成绝缘层170以填充第一凹陷，并且可将绝缘层170的上部平坦化。平坦化工艺可包括化学机械抛光(CMP)工艺和/或回蚀工艺。
可在绝缘层170上交替地且重复地形成第四牺牲层180和绝缘层170，因此可在衬底100上形成模制层。第四牺牲层180和绝缘层170的每个层可同时形成；然而，本发明构思不限于此。此外，尽管图3中示出第四牺牲层180和绝缘层170的八个层，但本发明构思不限于此，并且交替地堆叠的第四牺牲层180和绝缘层170的层数可以是大于8或小于8的整数。第四牺牲层180可包括相对于绝缘层170具有蚀刻选择性的材料(例如，诸如氮化硅的氮化物)。
可对绝缘层170和第四牺牲层180执行使用光致抗蚀剂图案(未示出)作为蚀刻掩模的构图工艺，并且还可执行用于减小光致抗蚀剂图案的面积的修整工艺。可交替地且重复地执行构图工艺和修整工艺以形成具有多个台阶层的模制件，每个台阶层包括顺序地堆叠在衬底100上的第四牺牲层180和绝缘层170。
参照图4，可在最上一个绝缘层170上形成第一绝缘中间层190，并且可通过能够蚀刻高纵横比孔的干法蚀刻工艺(例如，通过诸如反应离子刻蚀(RIE)工艺的干法蚀刻工艺)穿过第一绝缘中间层190和模制件形成沟道孔200以暴露衬底100的上表面。
在一些示例实施例中，可执行干法蚀刻工艺直至衬底100的上表面可暴露，并且还可在干法蚀刻工艺中去除衬底100的上部。在一些示例实施例中，多个沟道孔200可形成在第二方向和第三方向中的每一个上，因此可限定沟道孔阵列。
可在沟道孔200中形成初步电荷存储结构250、沟道260、填充图案270和焊盘280。初步电荷存储结构250、沟道260和填充图案270可利用ALD工艺同时原位形成；然而，本发明构思不限于此。例如，初步电荷存储结构250可在与沟道260和填充图案270中的任一者或二者不同的时间形成。
具体地，可在沟道孔200的侧壁、衬底100的暴露的上表面和第一绝缘中间层190的上表面上顺序地形成初步电荷存储结构层和沟道层，可在沟道层上形成填充层以填充沟道孔200的剩余部分，并且可将填充层、沟道层和初步电荷存储结构层平坦化(例如，利用CMP和/或回蚀工艺平坦化)，直至第一绝缘中间层190的上表面可暴露。
通过平坦化工艺，可形成初步电荷存储结构250和沟道260，其各自可具有杯状形状并且顺序地堆叠在沟道孔200的侧壁和衬底100的上表面上，并且填充图案270可填充由沟道260形成的内部空间。
由于形成有沟道260的沟道孔200可限定沟道孔阵列，所以沟道孔200中的沟道260也可限定沟道阵列。
在一些示例实施例中，初步电荷存储结构250可包括顺序地堆叠的第一阻挡图案220、初步电荷俘获图案230和隧道绝缘图案240。例如，第一阻挡图案220和隧道绝缘图案240可包括氧化物(例如，氧化硅)。初步电荷俘获图案230可包括硅或硅化合物，例如，碳氮化硅、硼氮化硅和掺杂有氮和/或碳的硅中的至少一种。
可去除填充图案270、沟道260和初步电荷存储结构250的上部以形成第二凹陷，可在第一绝缘中间层190上形成焊盘层以填充凹陷，并且可利用例如CMP和/或回蚀工艺将焊盘层平坦化，直至第一绝缘中间层190的上表面可暴露以形成焊盘280。
参照图5，可在第一绝缘中间层190和焊盘280上形成第二绝缘中间层290，并且可通过能够蚀刻高纵横比孔的干法蚀刻工艺(例如，RIE工艺)穿过第一绝缘中间层190和第二绝缘中间层290和模制件形成第二开口300。
在一些示例实施例中，可执行干法蚀刻工艺直至支撑层160的上表面和/或支撑图案165的上表面暴露，并且也可在干法蚀刻工艺期间去除支撑层160的上部和/或支撑图案165的上部。当形成第二开口300时，模制件的绝缘层170和第四牺牲层180可暴露。
在一些示例实施例中，第二开口300可在第二方向上延伸，并且可在第三方向上形成多个第二开口300。当形成第二开口300时，绝缘层170可转变为在第二方向上延伸的绝缘图案175，并且第四牺牲层180可转变为在第二方向上延伸的第四牺牲图案185。
可例如利用PECVD工艺在第二开口300的侧壁、第二开口300的暴露的上表面、第二绝缘中间层290的上表面上形成第一间隔件层，并且可利用例如干法蚀刻工艺对第一间隔件层进行例如各向异性地蚀刻，以去除第一间隔件层在支撑层160和支撑图案165的上表面上的部分，以使得形成第一间隔件310并且使得支撑层160和支撑图案165的上表面可再次暴露。
在一些示例实施例中，第一间隔件310可包括例如未掺杂非晶硅和/或未掺杂多晶硅。当第一间隔件310包括未掺杂非晶硅时，未掺杂非晶硅可在后续沉积和/或热工艺期间结晶。
可去除支撑层160和支撑图案165的未被第一间隔件310覆盖的部分以及牺牲层结构140在该部分下方的部分，以在向下方向上扩大第二开口300。因此，第二开口300可暴露衬底100的上表面，并且进一步延伸穿过衬底100的上部(例如，延伸到衬底100的上部中)。
当牺牲层结构140被部分地去除时，第二开口300的侧壁可被第一间隔件310覆盖，并且第一间隔件310包括与牺牲层结构140的材料不同的材料，以使得在模制件中包括的绝缘图案175和第四牺牲图案185可不被去除。
参照图6，可去除通过第二开口300暴露的牺牲层结构140以形成暴露初步电荷存储结构250的下外侧壁的第一间隙320，并且可进一步去除初步电荷存储结构250的通过第一间隙320暴露的部分以暴露沟道260的下外侧壁。
可通过湿法蚀刻工艺使用例如(用缓冲剂处理的)氢氟酸和/或通过干法蚀刻工艺使用例如氟化氢去除牺牲层结构140和初步电荷存储结构250。当形成第一间隙320时，支撑层160和支撑图案165可不被去除，以使得模制件不会塌陷。
当形成第一间隙320时，初步电荷存储结构250可被分成延伸穿过模制件以覆盖沟道260的几乎整个外侧壁的上部以及在衬底100上覆盖沟道260的底表面的下部。
以下，初步电荷存储结构250的覆盖沟道260的几乎整个外侧壁的上部可被称为初步电荷存储结构250，初步电荷存储结构250的在衬底100上覆盖沟道260的底表面的下部可被称为虚设电荷存储结构。在虚设电荷存储结构250中包括的隧道绝缘图案240、初步电荷俘获图案230和第一阻挡图案220可分别被称为虚设隧道绝缘图案、虚设电荷俘获图案和虚设第一阻挡图案。
参照图7，在去除第一间隔件310之后，可形成沟道连接图案330以填充第一间隙320。
通过在衬底100和第二绝缘中间层290上形成沟道连接层以填充第二开口300和第一间隙320并且对沟道连接层执行回蚀工艺，可例如利用PECVD工艺和/或利用低压化学气相沉积(LPCVD)工艺形成沟道连接图案330。例如，沟道连接层可包括掺杂有n型杂质(例如，磷)的非晶硅，并且可通过在后续沉积/热工艺期间产生的热结晶以包括掺杂有n型杂质的多晶硅。当形成沟道连接图案330时，在第三方向上邻近的第二开口300之间的沟道260可彼此连接以形成沟道块。
可在沟道连接图案330中形成空气间隙340；然而，本发明构思不限于此。
参照图8，例如，可例如利用束线注入工艺将杂质(例如，包括磷和砷中的至少一种的n型杂质和/或包括硼的p型杂质)注入到衬底100的通过第二开口300暴露的上部中，以形成杂质区域105。
可去除第四牺牲图案185以形成暴露初步电荷存储结构250的外侧壁的第二间隙350。可通过湿法蚀刻工艺使用例如磷酸和/或(用缓冲剂处理的)氢氟酸和/或通过干法蚀刻工艺去除第四牺牲图案185。
参照图9，可通过第二间隙350对初步电荷存储结构250执行第一氮化工艺。
在一些示例实施例中，第一氮化工艺可包括使用氮(N)、一氧化氮(NO)、氨气(NH3)等中的至少一种的去耦等离子体氮化物(DPN)工艺和/或快速热氮化(RTN)工艺、和/或退火工艺。通过第一氮化工艺，初步电荷存储结构250的初步电荷俘获图案230可部分地氮化以形成电荷俘获图案232。
可通过第一阻挡图案220的通过第二间隙350暴露的部分对初步电荷俘获图案230执行第一氮化工艺。因此，可将氮注入到初步电荷俘获图案230的在实质上平行于衬底100的上表面的水平方向上与第二间隙350重叠的部分以及初步电荷俘获图案230在第一方向上与第二间隙350相邻的部分中，以使得初步电荷俘获图案230的包括硅(例如，没有氮的硅)的部分可转变为包括氮化硅(SiN)的电荷俘获图案232。
在一些示例实施例中，可形成多个电荷俘获图案232以在第一方向上彼此间隔开，并且电荷俘获图案232中的每一个的接触隧道绝缘图案240的内侧壁在第一方向上的第一长度L1可小于电荷俘获图案232中的每一个的接触第一阻挡图案220的外侧壁在第一方向上的第二长度L2。然而，电荷俘获图案232中的每一个的第一长度L1可大于第二间隙350中的对应一个第二间隙在第一方向上的第三长度L3。
在一些示例实施例中，电荷俘获图案232中的每一个在第一方向上的长度可从隧道绝缘图案240到第一阻挡图案220逐渐增大，并且电荷俘获图案232中的每一个的上表面或下表面相对于衬底100的上表面的斜率的绝对值可从隧道绝缘图案240到第一阻挡图案220减小。在一些示例实施例中，电荷俘获图案232可为凹形，例如从隧道绝缘图案240到第一阻挡图案220在第三方向上为凹形。
参照图10，可通过第二间隙350对初步电荷存储结构250执行第一氧化工艺。
在一些示例实施例中，第一氧化工艺可包括快速热氧化(RTO)工艺、退火工艺、干法氧化工艺、湿法氧化工艺等中的至少一种。第一氧化工艺可以是或可包括选择性氧化工艺，在该选择性氧化工艺中，包括氮化硅的电荷俘获图案232不会被氧化或者可仅部分地被氧化，例如，包括氮化硅的电荷俘获图案232可能由于包含氮化物而不会被氧化。例如，电荷俘获图案232可在第一氧化工艺期间用作氧化防止图案(或氧化减少图案)。通过第一氧化工艺，初步电荷存储结构250中的初步电荷俘获图案230的剩余部分可被氧化，并且可形成分隔图案234。
然而，初步电荷俘获图案230的下部可不受第一氮化工艺或第一氧化工艺影响，以不被转换为电荷俘获图案232或分隔图案234而是保留，例如，保留作为初步电荷俘获图案230。
通过第一氧化工艺，初步电荷俘获图案230的在第一方向上邻近的电荷俘获图案232之间的部分可被氧化以形成包括氧化硅(SiO2)的分隔图案234。在一些示例实施例中，分隔图案234的上表面或下表面相对于衬底100的上表面的斜率的绝对值可从隧道绝缘图案240到第一阻挡图案220逐渐减小。
以下，隧道绝缘图案240、电荷俘获图案232、分隔图案234和第一阻挡图案220可被称为第一电荷存储结构252。例如，第一电荷存储结构252可形成在沟道连接图案330上的沟道260的外侧壁上，并且虚设电荷存储结构250可形成在沟道连接图案330下方的沟道260的外侧壁和底表面上。
参照图11，可在第一电荷存储结构252的暴露的外侧壁、第二间隙350的内壁、绝缘图案175的表面、支撑层160和支撑图案165的侧壁、沟道连接图案330的侧壁、衬底100的上表面和第二绝缘中间层290的上表面上形成第二阻挡层，并且可在第二阻挡层上形成栅电极层。栅电极层可包括顺序地堆叠的栅极屏障层和栅极导电层。
可部分地去除栅电极层以在每一个第二间隙350中形成栅电极。在一些示例实施例中，可通过湿法蚀刻工艺部分地去除栅电极层。
在一些示例实施例中，栅电极可在第二方向上延伸，并且可在第一方向上形成多个栅电极。附加地或替代地，可在第三方向上形成多个栅电极。例如，各自可在第二方向上延伸的栅电极可通过第二开口300彼此间隔开。
栅电极可包括第一栅电极372、第二栅电极374和第三栅电极376。
第二间隔件层可(例如，在第二开口300内)形成在第二阻挡层上，并且被各向异性地蚀刻以在第二开口300的侧壁上形成第二间隔件380。因此，衬底100上的第二阻挡层的上表面可部分地暴露。
可蚀刻第二阻挡层的未被第二间隔件380覆盖的部分以形成第二阻挡图案360，并且还可去除第二阻挡层的在第二绝缘中间层290的上表面上的部分。另外，可部分地去除杂质区域105的上部。
可在杂质区域105的上表面、第二间隔件380和第二绝缘中间层290上(例如，利用PECVD工艺或利用PECVD工艺和溅射工艺)形成导电层以填充第二开口300的剩余部分。导电层可被平坦化，例如导电层可利用CMP工艺和/或利用回蚀工艺而被平坦化，直至第二绝缘中间层290的上表面可暴露以形成CSP 390。CSP 390可包括诸如钨的金属，和/或可包括(掺杂)多晶硅层；然而，本发明构思不限于此。
再次参照图1和图2，在第二绝缘中间层290、CSP 390、第二间隔件380和第二阻挡图案360上形成第三绝缘中间层400之后，可穿过第二绝缘中间层290和第三绝缘中间层400形成接触插塞410以接触焊盘280的上表面。
可形成位线430以接触接触插塞410的上表面，从而可制造垂直存储器装置。
如上所述，可对包括初步电荷俘获图案230的初步电荷存储结构250执行第一氮化工艺以形成彼此间隔开的多个电荷俘获图案232，并且可执行第一氧化工艺以在电荷俘获图案232之间形成分隔图案234。例如，代替对在第一方向上延伸的初步电荷俘获图案230执行诸如切割工艺和/或构图工艺的物理工艺，可执行诸如氮化工艺和/或氧化工艺的化学工艺，以使得面向栅电极372、374和376的电荷俘获图案232可形成为在第一方向上彼此间隔开。
图12是示出根据一些示例实施例的垂直存储器装置的截面图，并且是图1的区域X的放大截面图。除了电荷存储结构之外，该垂直存储器装置可与图1和图2的垂直存储器装置实质上相同或相似。因此，相同的附图标记表示相同的元件，并且本文中省略其重复描述。
参照图12，代替第一电荷存储结构252或除了第一电荷存储结构252之外，垂直存储器装置可包括第二电荷存储结构254，并且第二电荷存储结构254可包括从沟道260的外侧壁在水平方向上顺序地堆叠的隧道绝缘图案240、初步电荷俘获图案230、电荷俘获图案232和第一阻挡图案220。第二电荷存储结构254还可包括分隔图案234。
初步电荷俘获图案230可以是初步电荷俘获图案230的未被第一氮化工艺转换为电荷俘获图案232的剩余部分，其以下可被称为第一电荷俘获图案，并且电荷俘获图案232可被称为第二电荷俘获图案。
例如，第二电荷存储结构254可包括第一电荷俘获图案230和第二电荷俘获图案232，第一电荷俘获图案230和第二电荷俘获图案232在各自可在第一方向上延伸的隧道绝缘图案240和第一阻挡图案220之间面向在第一方向上彼此间隔开的栅电极372、374和376中的对应一个。第一电荷俘获图案230可包括硅或硅化合物，例如，碳氮化硅、硼氮化硅和掺杂有氮和碳中的至少一种的硅中的至少一种。第二电荷俘获图案232可包括例如氮化硅。
在一些示例实施例中，第一电荷俘获图案230在第一方向上的第五长度L5可从隧道绝缘图案240到第二电荷俘获图案232逐渐减小。
在一些示例实施例中，第二电荷俘获图案232可包括：第一部分232a，其覆盖第一电荷俘获图案230的外侧壁并接触第一阻挡图案220；以及第二部分232b，其从第一部分232a朝着隧道绝缘图案240延伸以覆盖第一电荷俘获图案230的上表面和下表面。第二电荷俘获图案232的第一部分232a在第一方向上的长度可随着其接近第一阻挡图案220而逐渐增大，并且第二电荷俘获图案232的第二部分232b可相对于衬底100的上表面倾斜。
在一些示例实施例中，第二电荷俘获图案232在第一方向上的诸如最大长度的长度，即，第二电荷俘获图案232的接触第一阻挡图案220的第一部分232a的第六长度L6可大于栅电极372、374和376中的对应一个在第一方向上的第四长度L4或者可大于其中可形成栅电极372、374和376中的每一个的第二间隙350在第一方向上的第三长度L3。
分隔图案234可形成在第一方向上邻近的第一电荷俘获图案230和第二电荷俘获图案232之间，因此第一电荷俘获图案230和第二电荷俘获图案232可在第一方向上彼此间隔开。分隔图案234可在水平方向上面向绝缘图案175，具体地，绝缘图案175在第一方向上的中心部分。
在一些示例实施例中，分隔图案234可包括：第一部分234a，其在第一方向上的长度可从隧道绝缘图案240朝着第一阻挡图案220逐渐增大；以及第二部分234b，其在第一方向上的长度可从第一部分234a朝着第一阻挡图案220逐渐减小。分隔图案234的第一部分234a在第一方向上的诸如最小长度的长度，即，分隔图案234的第一部分234a的接触隧道绝缘图案240的内侧壁在第一方向上的第七长度L7可大于分隔图案234的第二部分234b在第一方向上的诸如最小长度的长度，即，分隔图案234的第二部分234b的接触第一阻挡图案220的外侧壁在第一方向上的第八长度L8。
在一些示例实施例中，分隔图案234可包括与第一阻挡图案220的材料实质上相同的材料(例如，氧化硅)，因此可与之合并，例如可在后续热处理步骤中与之合并。
图13至图16是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图，具体地，图1的区域X的放大截面图。该方法可包括与图3至图11以及图1和图2的工艺实质上相同或相似的工艺，因此本文中省略其重复描述。
参照图13，可执行与参照图3至图9示出的工艺实质上相同或相似的工艺。
然而，除了参照图3至图9示出的工艺之外或作为其替代，可通过第二间隙350对初步电荷存储结构250执行第一氮化工艺，以使得仅初步电荷俘获图案230的与第一阻挡图案220相邻的部分可被氮化，以形成电荷俘获图案232。
参照图14，可执行与参照图10示出的工艺实质上相同或相似的工艺。
例如，可通过第二间隙350对初步电荷存储结构250执行第一氧化工艺，因此初步电荷俘获图案230在水平方向上面向绝缘图案175的部分可被氧化，以形成分隔图案234。
接触第一阻挡图案220的电荷俘获图案232和接触隧道绝缘图案240的初步电荷俘获图案230可形成在第一方向上邻近的分隔图案234之间。
参照图15，可通过第二间隙350对初步电荷存储结构250执行第二氮化工艺，以形成第二电荷存储结构254。
第二氮化工艺可与第一氮化工艺实质上相同，因此初步电荷俘获图案230可部分地被氮化，以进一步形成电荷俘获图案232。
在一些示例实施例中，初步电荷俘获图案230的下端和上端可通过第二氮化工艺氮化，并且氮化的部分可合并到已经形成的电荷俘获图案232。
参照图16，可通过第二间隙350对第二电荷存储结构254执行固化工艺。
可对包括例如氧化硅的第一阻挡图案220执行固化工艺，并且固化工艺可使由于先前的第一氮化工艺和第二氮化工艺而损坏的第一阻挡图案220固化。在一些示例实施例中，固化工艺可包括湿法蚀刻工艺。
湿法蚀刻工艺可影响分隔图案234，因此分隔图案234和第一阻挡图案220可包括实质上相同的材料以与之合并。
可执行与参照图11以及图1和图2示出的工艺实质上相同或相似的工艺，以完成垂直存储器装置的制造。
图17是示出根据一些示例实施例的垂直存储器装置的截面图，并且是图1的区域X的放大截面图。
参照图17，代替第一电荷存储结构252或除了第一电荷存储结构252之外，垂直存储器装置可包括第三电荷存储结构256，并且第三电荷存储结构256可包括从沟道260的外侧壁在水平方向上顺序地堆叠的隧道绝缘图案240、第一电荷俘获图案230、第三电荷俘获图案236和第一阻挡图案220。第三电荷存储结构256还可包括分隔图案234。
第三电荷存储结构256可包括第一电荷俘获图案230和第三电荷俘获图案236，第一电荷俘获图案230和第三电荷俘获图案236在各自可在第一方向上延伸的隧道绝缘图案240和第一阻挡图案220之间面向在第一方向上彼此间隔开的栅电极372、374和376中的对应一个。第三电荷俘获图案236可包括例如氮化硅。
在一些示例实施例中，第三电荷俘获图案236可覆盖第一电荷俘获图案230的外侧壁和下表面和上表面。分隔图案234可在第一方向上延伸，以覆盖第三电荷俘获图案236的外侧壁和下表面和上表面。因此，第一电荷俘获图案230和第三电荷俘获图案236可通过分隔图案234在第一方向上彼此间隔开。
在一些示例实施例中，分隔图案234的厚度可大于隧道绝缘图案240或第一阻挡图案220的厚度。分隔图案234可包括与第一阻挡图案220的材料实质上相同的材料，因此可与之合并。
图18至图22是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图，具体地，图1的区域X的放大截面图。
参照图18，可执行与参照图3至图9示出的工艺实质上相同或相似的工艺。
然而，初步电荷俘获图案230的厚度可大于隧道绝缘图案240或第一阻挡图案220的厚度，并且当通过第二间隙350对初步电荷存储结构250执行第一氮化工艺时，仅初步电荷俘获图案230的与第一阻挡图案220相邻的部分可被氮化，以形成电荷俘获图案232。
参照图19，可执行与参照图10示出的工艺实质上相同或相似的工艺。
例如，可通过第二间隙350对初步电荷存储结构250执行第一氧化工艺，因此初步电荷俘获图案230在水平方向上面向绝缘图案175的部分可被氧化，以形成分隔图案234。然而，由于初步电荷俘获图案230具有相对大的厚度，所以仅初步电荷俘获图案230的与绝缘图案175相邻的部分可被氧化，以形成分隔图案234，并且初步电荷俘获图案230不会被第一氧化工艺在第一方向上分成多片。
参照图20，可通过第二间隙350对初步电荷存储结构250执行第二氧化工艺。
在一些示例实施例中，第二氧化工艺可包括使用氧自由基(O*)、羟自由基(OH*)等中的至少一种的自由基氧化工艺，并且与第一氧化工艺不同，不仅初步电荷俘获图案230可被氧化，而且包括氮化硅的电荷俘获图案232也可被氧化。
因此，分隔图案234可通过第二氧化工艺扩大，以覆盖可在第一方向上延伸并且尚未转换为电荷俘获图案232的初步电荷俘获图案230的外侧壁和下表面和上表面。与扩大之后的分隔图案234相比，扩大之前的分隔图案234可被称为初步分隔图案。初步电荷俘获图案230可通过第二氧化工艺被分成在第一方向上彼此间隔开的多片。
参照图21，可通过第二间隙350对初步电荷存储结构250执行第二氮化工艺，以形成第三电荷存储结构256。
当执行第二氮化工艺时，初步电荷俘获图案230的外侧壁和下表面和上表面可被氮化以形成包括氮化硅的第三电荷俘获图案236。
参照图22，可通过第二间隙350对第三电荷存储结构256执行固化工艺，因此由于先前的第一氮化工艺和第二氮化工艺而损坏的第一阻挡图案220可固化。
固化工艺可影响分隔图案234，因此分隔图案234和第一阻挡图案220可包括实质上相同的材料以与之合并。
可执行与参照图11以及图1和图2示出的工艺实质上相同或相似的工艺，以完成垂直存储器装置的制造。
图23是示出根据一些示例实施例的垂直存储器装置的截面图，并且是图1的区域X的放大截面图。除了分隔图案和第一阻挡图案之外，该垂直存储器装置可与图17的垂直存储器装置实质上相同或相似。
参照图23，代替第三电荷存储结构256或除了第三电荷存储结构256之外，垂直存储器装置可包括第四电荷存储结构258，并且第四电荷存储结构258可包括从沟道260的外侧壁在水平方向上顺序地堆叠的隧道绝缘图案240、第一电荷俘获图案230、第三电荷俘获图案236和第一阻挡图案220。第一阻挡图案220可在第一方向上延伸以分隔第一电荷俘获图案230和第三电荷俘获图案236中的每一个，因此可用作分隔图案234。
图24至图26是示出根据一些示例实施例的制造垂直存储器装置的方法的截面图，具体地，图1的区域X的放大截面图。该方法可包括与参照图18至图22和图17示出的工艺实质上相同或相似的工艺，因此本文中省略其重复描述。
参照图24，可执行与参照图18示出的工艺实质上相同或相似的工艺。
然而，初步电荷存储结构250可不包括第一阻挡图案220，因此可不通过第一阻挡图案220而直接对初步电荷俘获图案230执行第一氮化工艺。通过第一氮化工艺，仅初步电荷俘获图案230的与第二间隙350相邻的部分可被氮化以形成电荷俘获图案232。
参照图25，可执行与参照图19示出的工艺实质上相同或相似的工艺，因此初步电荷俘获图案230的与绝缘图案175相邻的部分可被氧化以形成分隔图案234。
参照图26，可执行与参照图20和图21示出的工艺实质上相同或相似的工艺，以使得可形成通过分隔图案234彼此间隔开的第一电荷俘获图案230和第三电荷俘获图案236。
可执行与参照图22示出的工艺实质上相同或相似的工艺以形成第四电荷存储结构258。
例如，可执行诸如湿法蚀刻工艺的固化工艺以使分隔图案234固化，并且固化的分隔图案234可用作第一阻挡图案220。
可执行与参照图11以及图1和图2示出的工艺实质上相同或相似的工艺，以完成垂直存储器装置的制造。
图27是示出根据一些示例实施例的垂直存储器装置的截面图。除了沟道、虚设电荷存储结构和栅电极之外，该垂直存储器装置可与图1和图2的垂直存储器装置实质上相同或相似。
参照图27，与图1和图2不同，垂直存储器装置可不包括虚设电荷存储结构250、沟道连接图案330、支撑层160和支撑图案165。
此外，可在沟道孔200的下部中形成半导体图案210，并且可在半导体图案210上形成沟道260和第一电荷存储结构252。
第一栅电极372可围绕半导体图案210的侧壁，并且第二栅电极374和第三栅电极376中的每一个可围绕第一电荷存储结构252的外侧壁。
图27示出了垂直存储器装置包括第一电荷存储结构252，然而，本发明构思可不限于此，并且可包括第二至第四电荷存储结构254、256和258之一。
图28至图30是示出根据一些示例实施例的垂直存储器装置的截面图。
参照图28，可执行与参照图3示出的工艺实质上相同或相似的工艺。然而，可不在衬底100上形成牺牲层结构140、支撑层160和支撑图案165，并且可在衬底100上形成包括交替地且重复地堆叠的绝缘层170和第四牺牲层180的模制件。
参照图29，可执行与参照图4示出的工艺实质上相同或相似的工艺。然而，可通过选择性外延生长(SEG)工艺形成半导体图案210以填充沟道孔200的下部，并且可在半导体图案210上形成初步电荷存储结构250、沟道260、填充图案270和焊盘280以填充沟道孔200。
参照图30，可执行与参照图5至图8示出的工艺实质上相同或相似的工艺。然而，可不在衬底100上形成沟道连接图案330，并且可去除通过第二开口300暴露的第四牺牲图案185以形成暴露初步电荷存储结构250和半导体图案210的第二间隙350。
再次参照图27，可执行与参照图9至图11以及图1和图2示出的工艺实质上相同或相似的工艺，以完成垂直存储器装置的制造。
尽管具体地示出和描述了示例实施例，但是本领域普通技术人员将理解，在不脱离权利要求的精神和范围的情况下，可对其进行形式和细节上的变化。

Claims (25)

1.一种垂直存储器装置，包括：
在衬底上的沟道，所述沟道在垂直于所述衬底的上表面的垂直方向上延伸；
在所述沟道的外侧壁上的电荷存储结构，所述电荷存储结构包括在水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案和第一阻挡图案，所述水平方向平行于所述衬底的上表面；以及
在所述垂直方向上彼此间隔开的栅电极，所述栅电极中的每一个栅电极围绕所述电荷存储结构，
其中，所述电荷存储结构包括在所述垂直方向上彼此间隔开的电荷俘获图案，所述电荷俘获图案中的每一个电荷俘获图案在所述水平方向上面向所述栅电极之一，并且
其中，所述电荷俘获图案中的至少一个电荷俘获图案的面向所述隧道绝缘图案的内侧壁在所述垂直方向上的第一长度小于所述电荷俘获图案中的相应至少一个电荷俘获图案的面向所述第一阻挡图案的外侧壁在所述垂直方向上的第二长度。
2.根据权利要求1所述的垂直存储器装置，其中，所述电荷俘获图案中的所述至少一个电荷俘获图案的所述第一长度大于所述栅电极中的相应一个栅电极在所述垂直方向上的第三长度。
3.根据权利要求1所述的垂直存储器装置，其中，所述电荷俘获图案中的每一个电荷俘获图案的上表面相对于所述衬底的上表面的斜率的绝对值从所述隧道绝缘图案朝着所述第一阻挡图案逐渐减小。
4.根据权利要求1所述的垂直存储器装置，其中，所述电荷存储结构位于所述电荷俘获图案当中的在所述垂直方向上邻近并接触所述隧道绝缘图案和所述第一阻挡图案的电荷俘获图案之间，并且其中，所述电荷存储结构还包括包含氧化硅的分隔图案。
5.根据权利要求4所述的垂直存储器装置，其中，所述分隔图案的上表面相对于所述衬底的上表面的斜率的绝对值从所述隧道绝缘图案朝着所述第一阻挡图案逐渐减小。
6.根据权利要求1所述的垂直存储器装置，其中，所述隧道绝缘图案和所述第一阻挡图案中的每一个在所述垂直方向上延伸，并且所述电荷俘获图案位于所述隧道绝缘图案和所述第一阻挡图案之间。
7.根据权利要求1所述的垂直存储器装置，其中，所述电荷俘获图案包括氮化硅，并且所述隧道绝缘图案和所述第一阻挡图案中的每一个包括氧化硅。
8.根据权利要求1所述的垂直存储器装置，还包括：
第二阻挡图案，其覆盖所述栅电极中的每一个栅电极的下表面、上表面和侧壁，所述第二阻挡图案包括金属氧化物，所述侧壁在所述水平方向上面向所述电荷存储结构。
9.根据权利要求1所述的垂直存储器装置，还包括：
在所述衬底上的虚设电荷存储结构，所述虚设电荷存储结构在所述垂直方向上与所述电荷存储结构间隔开，所述虚设电荷存储结构包括从所述沟道的底表面和下外侧壁顺序地堆叠的虚设隧道绝缘图案、虚设电荷俘获图案和虚设第一阻挡图案。
10.根据权利要求9所述的垂直存储器装置，其中
所述虚设隧道绝缘图案和所述虚设第一阻挡图案分别包括与所述隧道绝缘图案和所述第一阻挡图案的材料实质上相同的材料，并且
所述虚设电荷俘获图案包括与所述电荷俘获图案的材料不同的材料。
11.根据权利要求10所述的垂直存储器装置，其中，所述虚设电荷俘获图案包括以下中的至少一者：碳氮化硅、硼氮化硅、硅、以及掺杂有氮和碳中的至少一种的硅。
12.根据权利要求9所述的垂直存储器装置，其中，所述栅电极中的最下一个栅电极被配置为用作接地选择线，所述栅电极中的最上一个栅电极和直接在所述最上一个栅电极下方的至少一个栅电极分别被配置为用作串选择线，并且介于所述接地选择线和所述串选择线之间的各栅电极分别被配置为用作字线。
13.根据权利要求1所述的垂直存储器装置，其中，所述栅电极包括分别被配置为用作字线和串选择线的第二栅电极和第三栅电极，并且
其中，所述垂直存储器装置还包括
在所述衬底上的半导体图案，所述半导体图案接触所述沟道和所述电荷存储结构的底表面，以及
在所述衬底上在所述第二栅电极下方的第一栅电极，所述第一栅电极围绕所述半导体图案并且被配置为用作接地选择线。
14.一种垂直存储器装置，包括：
在衬底上的沟道，所述沟道在垂直于所述衬底的上表面的垂直方向上延伸；
在所述沟道的外侧壁上的电荷存储结构，所述电荷存储结构包括在平行于所述衬底的上表面的水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案结构和阻挡图案；以及
在所述垂直方向上彼此间隔开的栅电极，所述栅电极中的每一个栅电极围绕所述电荷存储结构，
其中，所述电荷存储结构包括在所述垂直方向上彼此间隔开的电荷俘获图案结构，所述电荷俘获图案结构中的每一个电荷俘获图案结构在所述水平方向上面向所述栅电极中的对应一个栅电极，并且
其中，所述电荷俘获图案结构中的每一个电荷俘获图案结构包括在所述隧道绝缘图案的外侧壁上在所述水平方向上顺序地堆叠的第一电荷俘获图案和第二电荷俘获图案，所述第一俘获图案和所述第二俘获图案包括彼此不同的材料。
15.根据权利要求14所述的垂直存储器装置，其中，所述第一电荷俘获图案包括以下中的至少一者：碳氮化硅、硼氮化硅、硅、以及掺杂有氮和碳中的至少一种的硅，
并且所述第二电荷俘获图案包括氮化硅。
16.根据权利要求14所述的垂直存储器装置，其中，所述第一电荷俘获图案在所述垂直方向上的长度从所述隧道绝缘图案朝着所述第二电荷俘获图案逐渐减小。
17.根据权利要求14所述的垂直存储器装置，其中，所述第二电荷俘获图案覆盖所述第一电荷俘获图案的外侧壁和下表面和上表面。
18.根据权利要求14所述的垂直存储器装置，其中，所述第二电荷俘获图案在所述垂直方向上的长度大于所述栅电极中的对应一个栅电极在所述垂直方向上的长度。
19.根据权利要求14所述的垂直存储器装置，其中，所述第二电荷俘获图案包括：
第一部分，其覆盖所述第一电荷俘获图案的外侧壁并在所述垂直方向上延伸；以及
第二部分，其从所述第一部分朝着所述隧道绝缘图案延伸以覆盖所述第一电荷俘获图案的下表面和上表面。
20.根据权利要求14所述的垂直存储器装置，其中，所述阻挡图案在所述垂直方向上延伸，并且覆盖所述电荷俘获图案的外侧壁和下表面和上表面。
21.一种垂直存储器装置，包括：
在衬底上的沟道，所述沟道在垂直于所述衬底的上表面的垂直方向上延伸；
在所述沟道的外侧壁上的电荷存储结构，所述电荷存储结构包括在平行于所述衬底的上表面的水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案和阻挡图案；
在所述衬底上与所述电荷存储结构在所述垂直方向上间隔开的虚设电荷存储结构，所述虚设电荷存储结构包括顺序地堆叠的虚设隧道绝缘图案、虚设电荷俘获图案和虚设阻挡图案；以及
在所述垂直方向上彼此间隔开的栅电极，所述栅电极中的每一个栅电极围绕所述电荷存储结构，
其中，所述电荷存储结构包括在所述垂直方向上彼此间隔开的电荷俘获图案，所述电荷俘获图案中的每一个电荷俘获图案在所述水平方向上面向所述栅电极中的对应一个栅电极，并且
其中，所述虚设隧道绝缘图案和所述虚设阻挡图案分别包括与所述隧道绝缘图案和所述阻挡图案的材料实质上相同的材料，并且所述虚设电荷俘获图案包括与所述电荷俘获图案的材料不同的材料。
22.根据权利要求21所述的垂直存储器装置，其中，所述电荷俘获图案中的每一个电荷俘获图案包括氮化硅，并且所述虚设电荷俘获图案包括以下中的至少一者：碳氮化硅、硼氮化硅、硅、以及掺杂有氮和碳中的至少一种的硅。
23.根据权利要求21所述的垂直存储器装置，其中
所述电荷俘获图案中的每一个电荷俘获图案包括从所述隧道绝缘图案在所述水平方向上顺序地堆叠的第一电荷俘获图案和第二电荷俘获图案，并且
所述第一电荷俘获图案包括与所述虚设电荷俘获图案的材料实质上相同的材料，并且所述第二电荷俘获图案包括与所述虚设电荷俘获图案的材料不同的材料。
24.根据权利要求21所述的垂直存储器装置，其中，所述电荷俘获图案中的每一个电荷俘获图案的接触所述隧道绝缘图案的内侧壁在所述垂直方向上的长度小于所述电荷俘获图案中的每一个电荷俘获图案的接触所述阻挡图案的外侧壁在所述垂直方向上的长度。
25.根据权利要求21所述的垂直存储器装置，还包括：
分隔图案，其位于所述电荷俘获图案中在所述垂直方向上邻近的电荷俘获图案之间，所述分隔图案接触所述隧道绝缘图案和所述阻挡图案，并且包括氧化硅。
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