KR20100023284A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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KR20100023284A
KR20100023284A KR1020080081965A KR20080081965A KR20100023284A KR 20100023284 A KR20100023284 A KR 20100023284A KR 1020080081965 A KR1020080081965 A KR 1020080081965A KR 20080081965 A KR20080081965 A KR 20080081965A KR 20100023284 A KR20100023284 A KR 20100023284A
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백승재
황기현
최시영
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삼성전자주식회사
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Abstract

차지 트랩형 비휘발성 메모리 장치의 제조 방법이 제공된다. 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에, 메모리 영역 및 전하 블록킹 영역을 포함하는 전하 트랩핑층을 형성하고, 전하 트랩핑층의 전하 블록킹 영역 내에 전하들을 트랩시키는 것을 포함한다.
차지 트랩형, 전하 블록킹 영역, 측방 확산

Description

비휘발성 메모리 장치의 제조 방법{Methods for fabricating nonvolatile memory devices}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성을 향상시킬 수 있는 차지 트랩형 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 장치다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 수요가 증가하고 있다.
비휘발성 메모리 장치들은 단위 셀을 구성하는 기억 저장층의 종류에 따라 부유 게이트(floating gate)형 비휘발성 메모리 장치와 차지 트랩(charge trap)형 비휘발성 메모리 장치 등으로 구분할 수 있다. 이 중, 차지 트랩형 비휘발성 메모리 장치는 저전력, 저전압 및 고집적화를 실현할 수 있다는 점에서 개발이 증가하고 있다.
이러한 차지 트랩형 비휘발성 메모리 소자는 전하의 주입과 저장을 위한 전하 트랩핑층과, 전하 트랩핑층 상하에 위치하는 전하 터널링층 및 전하 블록킹층을 포함한다. 그리고 차지 트랩형 비휘발성 메모리 소자를 이루는 물질에 따라 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon), MNOS(Metal/Nitride/Oxide/Silicon) 또는 MONOS(Metal/Oxide/Nitride/Oxide/Silicon)형의 비휘발성 메모리 소자로 구분될 수 있다.
차지 트랩형 비휘발성 메모리 장치에서, 전하 트랩핑층 내에 저장된 전하들은, 시간의 경과 또는 외적 스트레스에 의해 측방 확산되어, 비휘발성 메모리 장치 내의 저장 정보가 손실될 수 있다.
이에 따라 본원 발명이 해결하고자 하는 과제는 전하 보유 특성을 향상시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에, 메모리 영역 및 전하 블록킹 영역을 포함하는 전하 트랩핑층을 형성하고, 전하 트랩핑층의 전하 블록킹 영역 내에 전하들을 트랩시키는 것을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 채널 영역들을 포함하는 반도체 기판을 제공하고, 반도체 기판 상에 전하 터널링층, 전하 트랩핑층 및 전하 블록킹층을 포함하는 트랩 구조물을 형성하고, 트랩 구조물 상에 게이트 전극들을 형성하고, 채널 영역들 상부의 상기 전하 트랩핑층 내에 전하들을 트랩시키고, 채널 영역들 상부의 상기 전하 트랩핑층에 트랩된 전하들을 측방 확산시켜, 상기 채널 영역 주변의 전하 트랩핑층에 전하들을 트랩시키는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치의 제조 방법에 따르면, 메모리 영역 및 전하 블록킹 영역을 갖는 전하 트랩핑층에서, 전하 블록킹 영역에 전하들을 트랩시킬 수 있다. 이에 따라, 비휘발성 메모리 장치가 프로그래밍될 때, 전하 트랩핑층의 전하 블록킹 영역의 전하들이, 전하 트랩핑층의 메모리 영역에 저장된 전하들의 측방 확산을 방지할 수 있다.
즉, 전하 트랩핑층의 메모리 영역에 저장된 전하들이 손실되는 것을 줄일 수 있어, 비휘발성 메모리 장치의 전하 보유(charge retention) 특성을 향상시킬 수 있다. 그러므로 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ' 포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들 은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 기술적 사상은 낸드형 플래시 메모리 장치뿐만 아니라 노어형 플래시 메모리 장치 또는 원-낸드형 플래시 메모리 장치들에도 적용 가능하다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 1을 참조하면, 다수의 메모리 셀들을 포함하는 전하 트랩형 비휘발성 메모리 장치를 완성한다(S100). 여기서, 완성된 비휘발성 메모리 장치는 프로그램, 소거 및 읽기 동작과 같은 전기적 동작이 가능한 상태를 말한다. 즉, 비휘발성 메모리 장치의 테스트 전 또는 후의 장치이거나, 제품이 출하되기 전의 장치일 수 있다. 보다 구체적으로 설명하면, 비휘발성 메모리 장치는 다수의 메모리 영역들 및 다수의 전하 블록킹 영역들을 갖는 전하 트랩핑층을 포함한다.
전하 트랩형 비휘발성 메모리 장치를 완성한 다음에는, 전하 트랩핑층(120)의 전하 블록킹 영역에, 전하들을 트랩시켜 비휘발성 메모리 장치를 초기화시킨다(S200). 여기서, 비휘발성 메모리 장치를 초기화시킨다는 것은, 비휘발성 메모리 장치의 전기적 동작이 수행될 수 있도록 준비된 상태를 나타내는 것으로서, 정보를 읽고, 쓰고, 지우는 동작이 이루어지지 않은 상태이다. 비휘발성 메모리 장치의 초기화 방법에 대해서는 도 4를 참조하여 구체적으로 설명된다.
비휘발성 메모리 장치를 초기화시킨 다음에는, 비휘발성 메모리 장치에 대한 패키징 공정을 진행한다(S300). 즉, 전하 트랩핑층의 전하 블록킹 영역에 전하들이 트랩된 상태에서 비휘발성 메모리 장치가 패키징되어 제품으로 출하된다. 그러므로, 출하된 제품은 전하 트랩핑층의 전하 블록킹 영역에 전하들이 트랩된 상태에서, 프로그램, 소거 및 읽기 동작이 반복된다. 이 때, 전하 트랩핑층의 전하 블록킹 영역에 전하들이 메모리 영역에 트랩된 전하들의 측방 확산을 차단할 수 있다.
한편, 도 2 및 도 3을 참조하면, 본 발명의 실시예들에서는 비휘발성 메모리 장치의 초기화 단계 전 및/또는 후에, 비휘발성 메모리 장치의 메모리 셀들에 대한 불량 셀의 선별 과정이 진행될 수 있다.
즉, 도 2에 도시된 바와 같이, 다수의 메모리 셀들을 포함하는 비휘발성 메모리 장치를 완성한 다음, 비휘발성 메모리 장치의 메모리 셀들에 대한 불량 셀 선별 검사 즉, EDS(Electrical Die Sorting) 검사를 진행할 수 있다(S150). 그리고 나서, 다수의 메모리 셀들에서, 전하 트랩핑층의 전하 블록킹 영역들에 전하들을 트랩시켜 비휘발성 메모리 장치를 초기화한다(S200). 또한, 도 3에 도시된 바와 같이, 비휘발성 메모리 장치를 초기화시킨 다음에, 메모리 셀들에 대한 EDS 검사를 진행할 수 있다(S250). 한편, EDS 검사는 비휘발성 메모리 장치의 초기화 전후에 각각 실시될 수도 있을 것이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 방법을 간략히 나타내는 순서도이다.
도 4를 참조하면, 전기적 방법을 이용하여, 전하 트랩핑층의 메모리 영역들에 반도체 기판(100)으로부터 전하들을 트랩시킨다(S210). 즉, 비휘발성 메모리 장치의 메모리 셀들을 프로그래밍하여, 전하 트랩핑층의 메모리 영역 내에 전하들을 트랩시킬 수 있다. 메모리 셀들을 프로그래밍하는 것은, F-N 터널링(Fowler-Nordheim tunneling) 방식 또는 핫 캐리어 인젝션(HCI: Hot Carrier Injection) 방식을 통해 전하들을 메모리 영역 트랩시킬 수 있다.
다음으로, 전하 트랩핑층의 메모리 영역들에 전하들이 트랩된 비휘발성 메모리 장치에 대해 열처리 공정을 수행한다(S220). 열처리 공정을 진행함으로써, 전하 트랩핑층의 메모리 영역에 트랩된 전하들이, 메모리 영역 주변의 전하 블록킹 영역으로 측방 확산될 수 있다(S230).
그러므로 비휘발성 메모리 장치의 전기적 동작시, 전하 블록킹 영역에 전하들이 트랩되어 있어, 메모리 셀 영역의 전하들이 블록킹 영역으로 확산되는 것이 차단된다.
이하, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 보다 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 7a 내지 도 10a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 단면도들로서, 도 6의 A-A'선을 따라 절단한 단면이다. 도 7b 내지 도 10b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순 서대로 나타내는 단면도들로서, 도 6의 B-B'선을 따라 절단한 단면이다.
도 5, 6, 7a 및 7b를 참조하면, 반도체 기판(100)이 준비된다. 반도체 기판(100)은, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
반도체 기판(100) 내에 소자 분리막(102)들을 형성하여, 활성 영역들이 정의될 수 있다. 소자 분리막(102)들은 반도체 기판(100) 내에 트렌치를 형성하고, 트렌치 내에 절연막을 매립하여 형성할 수 있다. 소자 분리막(100)들은 라인 형태의 평면 구조를 가질 수 있으며, 서로 소정 간격으로 이격되어 배치된다. 이에 따라, 반도체 기판(100)에 라인 패턴의 활성 영역들이 정의될 수 있다.
활성 영역이 정의된 반도체 기판(100)의 전면 상에, 트랩 구조물(140)이 형성된다. 트랩 구조물(140)은 반도체 기판(100) 전면에 차례로 적층된 전하 터널링층(110), 전하 트랩핑층(120) 및 전하 블록킹층(130)을 포함할 수 있다.
전하 터널링층(110)은 게이트 전극(150)과 반도체 기판(100)의 채널 영역 사이에 높은 전계가 형성될 때, 전하가 터널링될 수 있는 막이다. 예를 들어, 전하 터널링층(110)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 또한, 전하 터널링층(110)은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수도 있다. 이러한 전하 터널링층(110)은 열산화 공정, 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다.
전하 트랩핑층(120)은, 채널 영역으로부터 터널링된 전하들을 트랩하여 전하들을 저장한다. 전하 트랩핑층(120)은 실리콘 질화물(SixNy)을 증착하여 형성할 수 있다. 전하 트랩핑층(120)은 실리콘 질화물 대신 금속 질화물 또는 금속 산질화물로 형성될 수도 있다.
전하 블록킹층(140)은 전하 트랩핑층(120)과 게이트 전극(150)을 절연시킨다. 전하 블록킹층(140)은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 여기서, 전하 블록킹층(140)은 전하 터널링층(110)보다 높은 유전 상수를 갖는 물질로 형성될 수 있다.
트랩 구조물(140) 상에 게이트 전극(150)들이 형성된다. 게이트 전극(150)들은 게이트용 도전막을 증착하고, 패터닝하여 형성될 수 있다. 게이트 전극(150)들은 활성 영역들을 가로지르는 라인 형태로 형성된다.
게이트 전극(150)들 양측의 활성 영역 내에는 이온 주입 공정을 통한 소오스 및 드레인 영역(160)들이 형성된다.
이에 따라, 반도체 기판(100) 상에는 다수의 메모리 셀들이 완성된다. 이후 게이트 전극(150)들 상부에, 메모리 셀들과 전기적으로 연결되는 배선들(미도시)을 형성하여 비휘발성 메모리 장치를 완성한다. 즉, 전기적 동작이 가능한 비휘발성 메모리 장치가 준비된다.
이와 같이 완성된 비휘발성 메모리 장치에서, 소오스 및 드레인 영역(160)들 사이의 게이트 전극(150) 하부에는 채널 영역(104)이 형성된다.
전하 트랩핑층(120)은 다수의 메모리 영역들과, 다수의 전하 블록킹 영역들을로 구분될 수 있다. 구체적으로, 전하 트랩핑층(120)의 메모리 영역들은 전하들이 저장되는 영역으로, 채널 영역들(104)의 상부에 해당한다. 전하 트랩핑층(120)의 전하 블록킹 영역들은 메모리 영역들을 둘레에 위치하는 영역들을 나타낸다. 다시 말해, 전하 트랩핑층(120)의 전하 블록킹 영역들은 반도체 기판(100) 내에 형성된 소자 분리막(102), 소오스 및 드레인 영역(170)의 상부일 수 있다.
다음으로, 도 4를 참조하여 설명된 방법을 이용하여, 전하 트랩핑층(120)의 전하 블록킹 영역들에 전하들을 트랩시켜 비휘발성 메모리 장치를 초기화시킨다.
비휘발성 메모리 장치의 초기화에 대해, 도 8a 및 도 8b를 참조하여 보다 상세히 설명하면, 반도체 기판(100)으로부터 전하 트랩핑층(120)의 메모리 영역들에 전하들을 트랩시킨다(S210). 여기서, 전하 트랩핑층(120)의 메모리 영역들에 전하들을 트랩시키는 것은 전기적인 방법을 통해 수행된다. 즉, 비휘발성 메모리 장치의 메모리 셀들을 프로그래밍하여, 전하 트랩핑층(120)의 메모리 영역들 내에 전하들을 트랩시킬 수 있다. 여기서, 전하들은 F-N 터널링 방식 또는 핫 캐리어 인젝션 방식을 통해 전하 트랩핑층(120)의 메모리 영역 내에 트랩될 수 있다.
보다 상세히 설명하면, 게이트 전극(150)과 반도체 기판(100) 사이에 전위 차를 발생시켜, 전하들이 반도체 기판(100)으로부터 전하 트랩핑층(120)으로 터널링되도록 한다. 즉, 게이트 전극(150)에 프로그램 전압(VPGM), 예를 들어 5V 내지 10V의 고전압을 인가하고, 반도체 기판(100)에 접지 전압(VSS)을 인가한다. 이에 따라, 게이트 전극(150) 하부의 채널 영역(104)에서 전하들이 전하 터널링층(110)을 터널링하여, 채널 영역(104) 상부의 전하 트랩핑층(120) 내로 트랩된다. 이에 따라, 전하 트랩핑층(120)의 메모리 영역들 내에 전하들이 분포한다.
도 9a 및 도 9b를 참조하면, 전하 트랩핑층(120)의 메모리 영역들에 전하들이 트랩된 비휘발성 메모리 장치에 대해 열처리 공정을 수행한다.
비휘발성 메모리 장치에 대해 열처리 공정을 수행하여, 전하 트랩핑층(120)의 메모리 영역들에 트랩된 전하들을, 전하 트랩핑층(120)의 전하 블록킹 영역들로 이동시킬 수 있다. 즉, 메모리 영역들의 전하들이 측방 확산에 의해 전하 블로킹 영역들으로 이동될 수 있다. 열처리 공정은, 메모리 영역들의 전하들을 전하 블록킹 영역들로 충분히 이동시킬 수 있는 공정 조건에서 진행될 것이다.
열처리 공정으로는 예를 들어, 베이크(bake) 공정을 수행할 수 있다. 베이크 공정의 경우, 대략 100℃ 내지 200℃의 온도 범위 내에서, 약 1시간 내지 100시간 동안 진행될 수 있다. 즉, 메모리 영역의 전하들이 모두 전하 블록킹 영역들로 이동될 수 있도록 베이크 공정의 온도 및 시간이 조절될 수 있다.
이와 같이, 열처리 공정을 진행함으로써, 전하 트랩핑층(120)의 메모리 영역들에 트랩된 전하들이 열적 확산에 의해, 메모리 영역들 주변의 전하 블록킹 영 역들로 측방 확산될 수 있다(S230). 여기서, 전하 블록킹 영역들의 전하들은 측방 확산에 의해 전하 블록킹 영역들에 트랩되므로, 전하 블록킹 영역들에서의 전하 밀도가 불균일할 수 있다. 즉, 전하 블록킹 영역의 가장자리부보다 중심부에서의 전하 밀도가 낮을 수 있다.
한편, 전하 블록킹 영역들 내에서, 전하들의 밀도를 증가시키기 위해, 열처리 공정을 2회 이상 반복할 수도 있다. 또한, 위에서 설명한 프로그래밍 단계 및 열처리 단계를 번갈아 2회 이상 반복할 수도 있다.
본 발명의 일 실시예에서는 전하 트랩핑층(120)의 전하 블록킹 영역에 전하들을 트랩시키는 방법으로, 열처리 공정을 통한 전하들의 측방 확산을 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 메모리 영역들에 전하들이 트랩된 상태에서 비휘발성 메모리 장치에 열적 스트레스를 제공할 수 있는 방법들이 모두 가능할 것이다. 또한, 전하 트랩핑층(120)의 전하 블록킹 영역들에 전하들을 직접 트랩시키는 방법도 가능할 것이다.
이와 같이, 비휘발성 메모리 장치의 메모리 셀들을 프로그램시킨 다음, 비휘발성 메모리 장치에 대해 열적 스트레스를 인가하여, 전하 트랩핑층(120)의 메모리 영역의 전하들을 전하 블록킹 영역으로 이동시킬 수 있다. 그러므로, 도 10a 및 도 10b에 도시된 바와 같이, 전하들이 전하 트랩핑층(120)의 전하 블록킹 영역들 내에 트랩되어, 비휘발성 메모리 장치가 초기화될 수 있다.
한편, 전하 트랩핑층(120)에서, 메모리 영역들의 전하들이 측방 확산을 통해, 전하 블록킹 영역들로 이동함에 따라, 메모리 영역들에서 전하들이 완전히 전 하 블록킹 영역으로 이동되지 않을 수 있다. 즉, 전하 트랩핑층(120)의 메모리 영역들에 트랩된 전하들이 잔류할 경우, 메모리 영역에 잔류하는 전하들을 제거하기 위해 비휘발성 메모리 장치에 대해 소거 동작이 진행될 수도 있을 것이다.
이후, 비휘발성 메모리 장치에 대한 패키징 공정을 진행하여, 전하 블록킹 영역에 전하들이 트랩된 비휘발성 메모리 장치의 제품을 출하한다. 그러므로, 전하 트랩핑층(120)의 전하 블록킹 영역에 전하들이 트랩된 상태에서, 비휘발성 메모리 장치에 프로그램, 소거 및 읽기 동작이 반복된다. 이 때, 전하 트랩핑층(120)의 전하 블록킹 영역에 전하들이 메모리 영역에 트랩된 전하들의 측방 확산을 방지할 수 있다.
도 11, 12a 및 12b을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다. 도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 11의 A-A'선 및 B-B'선을 따라 절단한 단면이다.
도 11과, 도 12a 및 도 12b를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 반도체 기판(100) 상에, 트랩 구조물(142)과 게이트 전극(150)이 라인 형태로 형성될 수 있다. 즉, 활성 영역이 정의된 반도체 기판(100) 전면 상에, 전하 터널링층, 전하 트랩핑층, 전하 블록킹층 및 게이트용 도전막을 차례로 적층하고, 게이트용 도전막을 라인 형태로 패터닝한다. 여기서, 전하 터널링층, 전하 트랩핑층, 전하 블록킹층은 게이트 전극(150)을 마스크로 이용하여 패 터닝될 수 있다. 따라서, 소자 분리막(102)을 가로지르는 라인 형태의 트랩 구조물(142)과 게이트 전극(150)이 형성될 수 있다. 게이트 전극(150) 양측의 반도체 기판(100) 내에는 소오스 및 드레인 영역(160)이 형성되며, 게이트 전극(150) 하부 및 소오스 및 드레인 영역들(160) 사이의 반도체 기판(100)에는 채널 영역(104)이 형성된다.
라인 형태의 트랩 구조물(142)에서, 전하 트랩핑층(122)은 메모리 영역들과 전하 블록킹 영역들을 포함한다. 전하 트랩핑층(122)의 메모리 영역들은 채널 영역(104) 상부에 위치하며, 블록킹 영역들은 메모리 영역들 사이에 위치한다. 다시 말해, 전하 트랩핑층(122)의 전하 블록킹 영역들은 메모리 영역들을 제외한 나머지 영역들이 될 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치 또한 전하 트랩핑층(122)의 전하 블록킹 영역들에 전하들을 트랩시켜 초기화될 수 있다. 즉, 비휘발성 메모리 장치를 프로그래밍하여 전하들을 전하 트랩핑층(122)의 메모리 영역들에 전하들을 트랩시킨 다음, 열처리 공정을 통해 전하들을 측방 확산 시킬 수 있다. 이 때, 메모리 영역들의 전하들이 게이트 라인(150) 방향으로만 측방 확산될 수 있다. 비휘발성 메모리 장치의 프로그래밍 및 열처리 과정은 교대로 2회 이상 반복될 수 있다.
이에 따라, 전하들이 메모리 영역들 양측의 전하 블록킹 영역들 내에 트랩된다. 그러므로, 비휘발성 메모리 장치의 반복적인 동작시, 전하 블록킹 영역 내의 전하들이, 메모리 영역들 내에 트랩된 전하들이 메모리 영역들 밖으로 이동하는 것 을 차단할 수 있다.
도 13 및 도 14를 참조하여, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 14는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 13의 A-A'선을 따라 절단한 단면이다.
도 13 및 도 14를 참조하면, 본 발명의 또 다른 실시예에서, 비휘발성 메모리 장치는 메모리 셀 영역(MC) 및 메모리 셀 영역(MC) 둘레의 주변 영역(ST)들 포함하며, 트랩 구조물(140)은 메모리 셀 영역(MC) 내에 위치한다. 본 발명의 또 다른 실시예에서 메모리 셀 영역은 도 6 또는 도 11에 도시된 메모리 셀의 구조를 가질 수 있다. 따라서, 메모리 셀 영역의 전하 트랩핑층(120)에 대해서는 본 발명의 일 실시예에서 상세히 설명하였으므로, 중복 설명을 피하기 위해 생략하기로 한다. 본 발명의 또 다른 실시예에서, 주변 영역(ST)들은 메모리 셀과 전기적으로 연결된 선택 트랜지스터들 및 콘택(175)들을 포함한다.
선택 트랜지스터는 전하들을 저장하는 메모리 셀들과 유사한 구조를 가질 수 있다. 즉, 선택 트랜지스터는 선택 게이트 라인(155) 하부에 트랩 구조물 대신 게이트 절연막(145)이 형성되어 있다. 그리고, 선택 게이트 라인(155) 일측의 소오스 및 드레인 영역(160)이 콘택(175)과 전기적으로 연결될 수 있다.
선택 게이트 라인(155) 및 콘택(175)들을 포함하는 비휘발성 메모리 장치에서, 전하 트랩핑층(120)의 메모리 영역들에 전하들이 트랩될 때, 선택 게이트 라 인(155) 아래의 게이트 절연막에는 전하들이 트랩되지 않는다.
그러므로, 열 공정에 의한 전하들의 측방 확산에 의한, 전하 트랩핑층(120)의 전하 블록킹 영역들로의 전하 트랩은, 메모리 셀들이 밀집된 메모리 셀 영역(MC)에서만 발생될 수 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 15를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 16은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 16을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 17은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
도 17을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도 시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 초기화 방법을 간략히 나타내는 순서도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 7a 내지 도 10a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 단면도들로서, 도 6의 A-A'선을 따라 절단한 단면이다.
도 7b 내지 도 10b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 단면도들로서, 도 6의 B-B'선을 따라 절단한 단면이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 11의 A-A'선 및 B-B'선을 따라 절단한 단면이다.
도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 단면도 로서, 도 13의 A-A'선을 따라 절단한 단면이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 16은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 17은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104: 채널 영역 110: 전하 터널링층
120: 전하 트랩핑층 130: 전하 블록킹층
140: 트랩 구조물 150: 게이트 전극
160: 소오스 및 드레인 영역

Claims (17)

  1. 반도체 기판 상에, 메모리 영역 및 전하 블록킹 영역을 포함하는 전하 트랩핑층을 형성하고,
    상기 전하 트랩핑층의 상기 전하 블록킹 영역 내에 전하들을 트랩시키는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전하 트랩핑층은 상기 메모리 영역 및 상기 전하 블록킹 영역을 복수 개 포함하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 전하 트랩핑층은 상기 반도체 기판 상에 평판 형태로 형성되고, 상기 전하 블록킹 영역은 상기 메모리 영역을 둘러싸는 비휘발성 메모리 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 전하 트랩핑층은 상기 반도체 기판 상에 라인 형태로 형성되고, 상기 전하 블록킹 영역은 상기 메모리 영역 양측에 위치하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 전하 블록킹 영역 내에 전하들을 트랩시키는 것은,
    상기 반도체 기판으로부터 상기 전하 트랩핑층의 상기 메모리 영역으로 전하들을 전기적으로 트랩시키고,
    상기 전하 트랩핑층의 상기 메모리 영역에 트랩된 전하들의 일부를, 상기 전하 트랩핑층의 상기 전하 블록킹 영역으로 확산시켜, 상기 전하 트랩핑층의 상기 전하 블록킹 영역에 전하들을 트랩시키는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 전하 트랩핑층의 상기 메모리 영역에 트랩된 전하들을, 상기 전하 트랩핑층의 상기 전하 블록킹 영역으로 이동시키는 것은, 상기 전하 트랩핑층의 상기 메모리 영역에 전하들이 트랩된 결과물을 열처리하여, 상기 메모리 영역의 전하들을 상기 전하 블록킹 영역으로 확산시키는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 전하 트랩핑층의 상기 메모리 영역에 전하들이 트랩된 결과물을 열처리하는 것은, 100℃ 내지 200℃의 온도 범위 내에서, 1시간 내지 100시간 동안 베이크 공정을 진행하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 메모리 영역에 전하들을 전기적으로 트랩시키고, 상기 메모리 영역의 전하들을 상기 전하 블록킹 영역으로 이동시키는 것을 번갈아 2회 이상 반복하는 비휘발성 메모리 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 전하 트랩핑층의 상기 전하 블록킹 영역 내에 전하들을 트랩시키기 전 또는 후에,
    상기 비휘발성 메모리 장치의 메모리 셀들의 불량 셀을 선별하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 채널 영역들을 포함하는 반도체 기판을 제공하고,
    상기 반도체 기판 상에 전하 터널링층, 전하 트랩핑층 및 전하 블록킹층을 포함하는 트랩 구조물을 형성하고,
    상기 트랩 구조물 상에 게이트 전극을 형성하고,
    상기 채널 영역들 상부의 상기 전하 트랩핑층 내에 전하들을 트랩시키고,
    상기 채널 영역들 상부의 상기 전하 트랩핑층에 트랩된 전하들을 측방 확산시켜, 상기 채널 영역 주변의 전하 트랩핑층에 전하들을 트랩시키는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 채널 영역들은 매트릭스 형태로 배열된 비휘발성 메모리 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 트랩 구조물은 인접한 다른 게이트 전극들 하부로 연장되거나, 상기 반도체 기판 상에 상기 각각의 게이트 전극과 함께 라인 형태로 형성하는 비휘발성 메모리 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 채널 영역들 상부의 상기 전하 트랩핑층 내에 전하들을 트랩시키는 것은,
    상기 게이트 전극과 상기 반도체 기판 사이에 전위차를 발생시켜, 상기 반도체 기판으로부터 상기 전하 트랩핑층으로 전하들을 터널링시키는 비휘발성 메모리 장치의 제조 방법.
  14. 제 10 항에 있어서,
    상기 채널 영역들 상부에 위치하는 상기 전하 트랩핑층에 트랩된 전하들을 측방 확산시키는 것은, 상기 채널 영역 상부의 전하 트랩핑층에 전하들이 트랩된 결과물에 대해 열처리 공정을 수행하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 열처리 공정을 수행하는 것은, 100℃ 내지 200℃의 온도 범위 내에서, 1시간 내지 100시간 동안 베이크 공정을 진행하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  16. 제 10 항에 있어서, 상기 게이트 전극들을 형성한 다음,
    상기 비휘발성 메모리 장치의 메모리 셀들의 불량 셀을 선별하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  17. 제 10 항에 있어서, 상기 채널 영역 상부를 제외한 전하 트랩핑층에 전하들을 트랩시킨 다음,
    상기 비휘발성 메모리 장치의 메모리 셀들의 불량 셀을 선별하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401211B2 (en) 2014-09-26 2016-07-26 SK Hynix Inc. Method of manufacturing semiconductor device
US11798624B2 (en) 2021-05-04 2023-10-24 SK Hynix Inc. Semiconductor memory and operating method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117141A1 (en) * 2008-11-13 2010-05-13 Samsung Electronics Co., Ltd. Memory cell transistors having limited charge spreading, non-volatile memory devices including such transistors, and methods of formation thereof
US9312017B2 (en) * 2014-01-15 2016-04-12 Apple Inc. Storage in charge-trap memory structures using additional electrically-charged regions
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6199177B1 (en) * 1998-08-28 2001-03-06 Micron Technology, Inc. Device and method for repairing a semiconductor memory
JP2004179387A (ja) * 2002-11-27 2004-06-24 Renesas Technology Corp 不揮発性半導体記憶装置及びその製造方法
KR100602119B1 (ko) 2004-08-16 2006-07-19 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
KR100786707B1 (ko) * 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401211B2 (en) 2014-09-26 2016-07-26 SK Hynix Inc. Method of manufacturing semiconductor device
US11798624B2 (en) 2021-05-04 2023-10-24 SK Hynix Inc. Semiconductor memory and operating method thereof

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