KR100786707B1 - 불휘발성 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
불휘발성 메모리 장치의 제조 방법에 있어서, 채널 영역을 갖는 반도체 기판 상에는 터널 절연막, 전하 트랩막 및 블록킹 막이 순차적으로 형성된다. 상기 블록킹 막 상에 게이트 전극을 형성한 후, 상기 전하 트랩막이 노출되도록 상기 블록킹 막을 패터닝하여 상기 전하 트랩막과 상기 게이트 전극 사이에서 제1 블록킹 막 패턴을 형성한다. 이어서, 상기 노출된 전하 트랩막 부위들을 처리하여 상기 채널 영역으로부터 전자들을 트랩하기 위한 전하 트랩막 패턴과 상기 전하 트랩막 패턴 내에 트랩된 전자들의 측방 이동을 방지하기 위한 제2 블록킹 막 패턴들을 획득한다. 따라서, 상기 전자들의 측방 이동에 기인하는 고온 스트레스 특성의 열화를 방지할 수 있다.
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 불휘발성 메모리 장치 10a : 채널 영역
100 : 반도체 기판 102 : 터널 절연막
104 : 전하 트랩막 106 : 블록킹 막
108 : 게이트 도전막 110 : 하드 마스크 막
112 : 하드 마스크 114 : 게이트 전극
116 : 질화물 스페이서 118 : 제1 블록킹 막 패턴
120 : 전하 트랩막 패턴 122 : 제2 블록킹 막 패턴
124 : 산질화물 스페이서 126 : 불순물 영역
본 발명은 불휘발성 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으 로는 전하 트랩형 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터의 입출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 장치와, 데이터의 입출력이 상대적으로 느리지만 데이터의 영구 저장이 가능한 불휘발성 메모리 장치로 구분될 수 있다.
상기 불휘발성 메모리 장치는 전원 공급에 관계없이 저장된 정보를 유지할 수 있으며, 그 예로는 롬(read only memory; ROM), 이피롬(erasable and programmable-read only memory;EPROM) 및 이이피롬(electrically erasable and programmable read only memory; EEPROM) 등이 있다. 이때, EEPROM은 ROM 또는 EPROM과달리 저장된 정보를 전기적으로 빠르고 용이하게 변경할 수 있으며, 특히, 플래시 메모리라고 불리는 이이피롬의 한 유형은 그 작은 단위 셀 면적 때문에 매우 높은 집적도를 갖는다. 이에 따라, 최근, 상기 플래시 메모리 장치의 시장 규모가 급속하게 증가하고 있다.
상기 플래시 메모리 소자는 전하가 저장되는 구조물의 종류에 따라, 부유 게이트형과 전하 트랩형으로 분류될 수 있다. 보다 구체적으로 살펴보면, 현재 일반적으로 사용되는 플래시 메모리의 유형인, 부유 게이트형 플래시 메모리는 차례로 적층된 부유 게이트 전극 및 제어 게이트 전극으로 구성되는 단위 셀들을 포함한다. 하지만, 부유 게이트형 플래시 메모리 장치의 경우, 그 집적도가 증가할수록, 게이트 구조물들의 종횡비 증가, 게이트 구조물들 사이에 형성되는 갭 영역의 종횡비 증가, 그리고 부유 게이트 전극들 사이의 간섭 증가와 같은 기술적 문제들이 대 두된다.
이와 달리, 상기 전하 트랩형 플래시 메모리는 트랩 사이트들이 풍부한 박막(이하, 전하 트랩막(charge trap layer))을 상기 부유 게이트 전극 대신에 사용하기 때문에, 통상적인 모오스펫(MOSFET)과 유사한 구조를 갖는다 .또한, 상기 전하 트랩막은 부유 게이트 전극에 비해 얇은 두께로 형성되기 때문에, 전하 트랩형 플래시 메모리는 부유 게이트형 플래시 메모리와 관련된 상술한 기술적 문제들에 덜 취약하다. 이에 따라, 전하 트랩형 플래시 메모리에 대한 폭넓은 연구가 진행 중이며, 특히, 전하 트랩막으로 실리콘 질화막을 사용하는 소노스(SONOS) 또는 타노스(TANOS) 구조의 전하 트랩형 플래시 메모리 장치는 조만간 양산(production on a large scale) 될 수 있을 것으로 기대되고 있다.
상기와 같은 전하 트랩형 플래시 메모리 장치에서, 전하 트랩막에 트랩된 전자들은 열적 또는 전기적 스트레스가 인가될 경우, 상기 전하 트랩막 내에서 측방으로 이동하는 전자 스프레드(electron spread) 현상이 발생할 수 있으며, 이에 따라 상기 전하 트랩형 플래시 메모리 장치의 고온 스트레스(hot temperature stress; HTS) 특성이 열화될 수 있다.
상기와 같은 문제점을 개선하기 위해서는 인접한 셀들 사이의 트랩층 부위들을 제거하여 전자의 이동을 방지하는 것이 바람직하다. 그러나, 상기 트랩막으로서 사용되는 실리콘 질화막과 상기 터널 절연막으로서 사용되는 실리콘 산화막 사이의 식각 선택비가 작고, 또한 상기 트랩막이 매우 얇기 때문에 상기 트랩층을 부분적으로 제거하기 위한 식각 공정 제어가 용이하지 않다. 또한, 상기 트랩막을 식각하 는 동안 상기 터널 절연막이 손상될 수 있다.
본 발명의 제1 목적은 고온 스트레스 특성이 향상된 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 고온 스트레스 특성이 향상된 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 불휘발성 메모리 장치는, 채널 영역을 갖는 기판 상에 배치된 터널 절연막과, 상기 터널 절연막 상에 배치되며, 상기 채널 영역으로부터 전자들을 트랩하기 위한 전하 트랩막 패턴과, 상기 전하 트랩막 패턴 상에 형성된 제1 블록킹 막 패턴과, 상기 터널 절연막 상에서 상기 전하 트랩막 패턴과 인접하여 배치되며, 상기 전하 트랩막 패턴 내에 트랩된 전자들의 측방 이동을 방지하기 위한 제2 블록킹 막 패턴들과, 상기 제1 블록킹 막 패턴 상에 형성된 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극 상에는 하드 마스크가 배치될 수 있으며, 상기 게이트 전극과 상기 하드 마스크 사이에는 상기 게이트 전극의 산화를 방지하기 위한 질화막 패턴이 개재될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극의 측면들 상에는 스페이서들이 배치될 수 있으며, 상기 제1 블록킹 막 패턴은 상기 게이트 전극과 상기 스페이서들 아래에 배치될 수 있다. 상기 스페이서들은 실리콘 산화물을 포함할 수 있 다.
본 발명의 실시예들에 따르면, 상기 게이트 전극의 측면들 상에는 질화물 스페이서들이 배치될 수 있으며, 상기 질화물 스페이서들 상에는 배치된 산질화물 스페이서들이 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은 불순물 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 산질화물, 금속 실리사이드 등을 포함할 수 있으며, 이들은 단일막 형태 또는 복합막 형태로 사용될 수 있다. 상기 게이트 전극을 형성하기 위하여 사용될 수 있는 물질의 예로는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실리사이드(WSi), 티켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 탄탈륨 실리사이드(TaSi) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 블록킹 막 패턴은 실리콘 산화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 블록킹 막 패턴은 실리콘 질화물보다 높은 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들면, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등이 있으며, 이들은 단일막 또는 복합막 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 블록킹 막 패턴을 위해 사용될 있는 금속의 예로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩막 패턴은 실리콘 질화물을 포함할 수 있으며, 상기 제2 블록킹 막 패턴들은 실리콘 산질화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩막 패턴은 나노 결정 물질을 포함할 수 있다. 상기 나노 결정 물질의 예로는 나노 결정 실리콘 (nano crystalline silicon), 나노 결정 실리콘 게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal), 나노 결정 게르마늄(nano crystalline germanium) 등이 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩막 패턴은 실리콘 질화물보다 높은 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들면, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등이 사용될 수 있으며, 이들은 단일막 또는 복합막 형태로 사용될 수 있다. 상기 전하 트랩막 패턴을 위해 사용될 수 있는 금속의 예로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈 룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 터널 절연막은 실리콘 산화물을 포함할 수 있으며, 상기 터널 절연막 상에는 상기 터널 절연막보다 얇은 두께를 갖고 금속 산화물 또는 금속 질화물을 포함하는 제2 터널 절연막이 배치될 수도 있다.
본 발명의 실시예들에 따르면, 상기 채널 영역과 인접하는 상기 기판의 표면 부위들에는 소스/드레인 영역들이 형성될 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 불휘발성 메모리 장치의 제조 방법은, 채널 영역을 갖는 기판 상에 터널 절연막, 전하 트랩막 및 블록킹 막을 순차적으로 형성하는 단계와, 상기 블로킹 상에 게이트 전극을 형성하는 단계와, 상기 전하 트랩막이 노출되도록 상기 블록킹 막을 패터닝하여 상기 전하 트랩막과 상기 게이트 전극 사이에서 제1 블록킹 막 패턴을 형성하는 단계와, 상기 노출된 전하 트랩막 부위들을 처리하여 상기 채널 영역으로부터 전자들을 트랩하기 위한 전하 트랩막 패턴과, 상기 전하 트랩막 패턴 내에 트랩된 전자들의 측방 이동을 방지하기 위한 제2 블록킹 막 패턴들을 획득하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은, 상기 블록킹 막 상에 게이트 도전막을 형성하고, 상기 게이트 도전막 상에 하드 마스크를 형성하며, 상기 하드 마스크를 식각 마스크로 사용하여 상기 게이트 도전막을 식각함으로써 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 도전막 상에는 상기 게이트 전극의 산화를 방지하기 위한 질화막이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극의 측면들 상에는 스페이서들이 형성될 수 있으며, 상기 전하 트랩막은 상기 스페이서들을 식각 마스크로 사용하여 패터닝될 수 있다.
본 발명의 실시예들에 따르면, 상기 스페이서들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 금속 산질화물 등을 포함할 수 있으며, 이들은 단일막 또는 복합막의 형태로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은 불순물 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 산질화물, 금속 실리사이드 등을 포함할 수 있으며, 이들은 단일막 또는 복합막의 형태로 사용될 수 있다. 상기 게이트 전극을 위한 물질들의 예로는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실리사이드(WSi), 티켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 탄탈륨 실리사이드(TaSi) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 블록킹 막 패턴들은 상기 노출된 전하 트랩막 부위들을 산화 처리함으로써 획득될 수 있으며, 이에 따라 상기 전하 트랩막 패턴은 상기 제2 블록킹 막 패턴들 사이에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 산화 처리는 산소 라디칼을 이용하여 수행될 수 있다. 예를 들면, 상기 산화 처리는 O2 및 H2를 포함하는 반응 가스를 이용하여 수행될 수 있다.
본 발명의 실시예들에 따르면, 상기 산화 처리는 800 내지 1100℃의 온도에서 수행될 수 있으며, O2, O3, H2O, NO, N2O 등과 같은 가스 분위기에서 수행될 수 있다. 상기 가스들은 단독 또는 혼합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 블록킹 막 패턴은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제1 블록킹 막 패턴은 실리콘 질화물보다 높은 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들면, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등이 있으며, 이들은 단일막 또는 복합막 형태로 형성될 수 있다. 상기 제1 블록킹 막 패턴을 위한 금속의 예로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루 테튬(Lu) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩막 패턴은 실리콘 질화물 또는 나노 결정 물질을 포함할 수 있다. 상기 나노 결정 물질의 예로는 나노 결정 실리콘 (nano crystalline silicon), 나노 결정 실리콘 게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal), 나노 결정 게르마늄(nano crystalline germanium) 등이 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩막 패턴은 실리콘 질화물보다 높은 유전 상수를 갖는 물질로 이루어질 수 있다. 예를 들면, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등이 있으며, 이들은 단일막 또는 복합막의 형태로 형성될 수 있다. 상기 전하 트랩막 패턴을 위해 사용될 수 있는 금속의 예로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 터널 절연막은 실리콘 산화물을 포함할 수 있으며, 상기 터널 절연막 상에는 상기 터널 절연막보다 얇은 두께를 갖고 금속 산화물 또는 금속 질화물을 포함하는 제2 터널 절연막이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 채널 영역과 인접하는 상기 기판의 표면 부위들에는 소스/드레인 영역들이 형성될 수 있다. 상기 소스/드레인 영역들은 이 온 주입 공정 및 불순물의 활성화를 위한 열처리 공정을 통해 형성될 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 전하 트랩막 패턴 내에 트랩된 전자들의 측방 이동은 상기 제2 블록킹 막 패턴들에 의해 충분히 방지될 수 있다. 따라서, 상기 불휘발성 메모리 장치의 고온 스트레스 특성 및 데이터 신뢰도가 개선될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 제조하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(미도시)을 형성함으로써 액티브 영역을 정의한다. 구체적으로, 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판의(100) 표면 부위에 상기 소자 분리막을 형성한다.
상기 반도체 기판(100) 상에 터널 절연막(102), 전하 트랩막(104), 블록킹 막(106), 게이트 도전막(108) 및 하드 마스크 막(110)을 순차적으로 형성한다.
상기 터널 절연막(102)은 실리콘 산화물(SiO2)로 이루어질 수 있으며, 열 산화 공정을 통해 약 20 내지 80Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 터널 절연막(102)은 상기 반도체 기판(100) 상에 약 35Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 터널 절연막을 통한 누설 전류를 감소시키기 위하여 상기 터널 절연막 상에 제2 터널 절연막(미도시)이 추가적으로 형성될 수도 있다. 상기 제2 터널 절연막은 상기 터널 절연막(102)보다 얇은 두께를 가질 수 있으며, 금속 산화물 또는 금속 질화물을 포함할 수 있다. 예를 들면, 상기 제2 터널 절연막은 원자층 증착 방법을 이용하여 약 5 내지 15Å 정도의 두께로 형성될 수 있으며, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 티타늄 산화물 등을 포함할 수 있다.
상기 전하 트랩막(104)은 상기 반도체 기판(100)의 채널 영역으로부터 전자들을 트랩하기 위하여 형성된다. 상기 전하 트랩핑 막(104)은 상기 터널 절연막(102) 상에 약 20 내지 100Å 정도의 두께로 형성될 수 있으며, 실리콘 질화물(SiN)로 이루어질 수 있다. 예를 들면, 상기 전하 트랩핑 막(104)은 저압 화학 기상 증착을 통해 상기 터널 절연막(102) 상에 약 70Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전하 트랩막(104)은 나노 결정 물질로 이루어질 수 있다. 예를 들면, 나노 결정 실리콘 (nano crystalline silicon), 나노 결정 실리콘 게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal), 나노 결정 게르마늄(nano crystalline germanium) 등이 사용될 수 있다. 또한, 상기 전하 트랩막(104)으로 실리콘 리치 산화막이 사용될 수도 있다.
본 발명의 또 다른 실시예에 따르면, 상기 전하 트랩막(104)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다. 예를 들면, 상기 전하 트랩핑 막(104)은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등으로 이루어질 수 있으며, 단일막 또는 복합막의 형태로 형성될 수 있다. 특히, 상기 전하 트랩막(104)을 위해 사용될 수 있는 금속의 예로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다. 예를 들면, 탄탈륨 산화물(TaO, Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlO) 및 하프늄 실리콘 산화질화물(HfSiON) 등이 사용될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 전하 트랩막(104)은 실리콘 질화막과 고유전율 물질막, 나노 결정 물질막 및 실리콘 리치 산화막 중에서 선택된 적어도 두 개의 막을 포함하는 복합막의 구조를 가질 수도 있으며, 이들이 교대로 적 층된 라미네이트 구조를 가질 수도 있다.
상기 블록킹 막(106)은 상기 전하 트랩막(104)과 상기 게이트 도전막(108) 사이에서 전기적인 절연을 제공하기 위하여 형성된다. 상기 블록킹 막(106)은 실리콘 산화물을 포함할 수 있다. 여기서, 상기 터널 절연막(102)으로 실리콘 산화막이 사용되는 경우, 상기 블록킹 막(106)은 상기 터널 절연막(102)보다 두꺼운 두께를 갖는 것이 바람직하다.
또한, 본 발명의 다른 실시예에 따르면, 상기 블록킹 막(106)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 예를 들면, 상기 블록킹 막(106)은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등으로 이루어질 수 있으며, 단일막 또는 복합막의 형태로 형성될 수 있다. 특히, 상기 블록킹 막(106)을 위해 사용될 수 있는 금속의 예로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다. 예를 들면, 탄탈륨 산화물(TaO, Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlO) 및 하프늄 실리콘 산화질화물(HfSiON) 등이 사용될 수 있다.
또한, 상기 블록킹 막(106)은 상기 터널 절연막(102)보다 높은 유전 상수를 갖는 것이 바람직하다. 예를 들면, 상기 터널 절연막(102)이 실리콘 산화물을 포함 하는 경우, 상기 블록킹 막(106)은 알루미늄 산화물을 포함할 수 있으며, 상기 전하 트랩막(104) 상에 약 100 내지 400Å 정도의 두께로 형성될 수 있다. 특히, 상기 블록킹 막은 화학 기상 증착 또는 원자층 증착을 이용하여 상기 전하 트랩막(104) 상에 약 200Å 정도의 두께로 형성될 수 있다.
상기 게이트 도전막(108)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 산질화물, 금속 실리사이드 등을 포함할 수 있으며, 이들은 단일막 또는 복합막의 형태로 형성될 수 있다. 상기 게이트 도전막(108)을 위한 물질들의 예로는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실리사이드(WSi), 티켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 탄탈륨 실리사이드(TaSi) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
예를 들면, 상기 게이트 도전막(108)은 탄탈룸 질화막 및 텅스텐 막을 포함할 수 있다. 상기 탄탈룸 질화막은 약 200Å 정도의 두께로 형성될 수 있으며, 상기 블록킹 막(106)과 상기 텅스텐 막 사이에서 금속 장벽막으로서 기능할 수 있다. 상기 텅스텐 막은 상기 탄탈룸 질화막 상에 약 300Å 정도의 두께로 형성될 수 있다.
이와 다르게, 본 발명의 다른 실시예에 따르면, 상기 텅스텐 막을 대신하여 금속 실리사이드막, 예를 들면, 텅스텐 실리사이드막, 탄탈룸 실리사이드막, 코발트 실리사이드막 또는 티타늄 실리사이드막이 형성될 수도 있다. 또한, 상기 탄탈룸 질화막과 텅스텐 막 사이에서 접착막으로서 기능하는 텅스텐 질화막이 약 50Å 정도의 두께로 추가적으로 형성될 수도 있다.
상기 하드 마스크 막(110)은 실리콘 산화물 또는 실리콘 질화막으로 이루어질 수 있으며, 화학 기상 증착을 이용하여 약 200 내지 1000Å 정도의 두께로 형성될 수 있다.
도 2를 참조하면, 상기 하드 마스크(110) 막 상에 포토리소그래피 공정을 이용하여 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각을 수행하여 상기 하드 마스크 막(110)으로부터 하드 마스크(112)를 형성한다. 상기 포토레지스트 패턴은 상기 하드 마스크(112)를 형성한 후, 애싱 및 스트립 공정을 통해 제거될 수 있다.
상기 하드 마스크(112)를 이용하는 이방성 식각을 수행하여 상기 게이트 도전막(108)으로부터 게이트 전극(114)을 형성한다. 이때, 상기 블록킹 막(106)은 식각 저지막으로서 기능하며, 상기 이방성 식각에 의해 부분적으로 제거될 수 있다.
상기한 바에 의하면, 상기 게이트 전극(114)은 하드 마스크(112)를 이용하는 이방성 식각에 의해 형성된다. 그러나, 본 발명의 다른 실시예에 따르면, 게이트 전극은 포토레지스트 패턴을 이용하여 형성될 수도 있다. 이 경우, 상기 하드 마스크(112)를 형성하는 단계들은 생략될 수도 있다.
도 3을 참조하면, 상기 게이트 전극(114) 및 하드 마스크(112)의 측면들 상 에 스페이서들(116)을 형성함으로써 게이트 전극 구조물(118)을 완성한다.
본 발명의 일 실시예에 따르면, 상기 하드 마스크(112), 게이트 전극(114) 및 노출된 블록킹 막 부위들(106a) 상에 스페이서막(미도시)을 형성한다. 상기 스페이서막은 실리콘 질화물로 이루어질 수 있으며, 저압 화학 기상 증착을 통해 형성될 수 있다. 이어서, 상기 스페이서막을 이방성 식각을 통해 부분적으로 제거함으로써 상기 게이트 전극(114) 및 하드 마스크(112)의 측면들 상에 질화물 스페이서들(116)을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 스페이서막은 실리콘 산화물을 포함할 수 있으며, 상기 하드 마스크(112) 및 게이트 전극(114)의 측면들 상에는 산화물 스페이서들이 형성될 수도 있다. 또한, 상기 하드 마스크(112) 및 게이트 전극(114)의 측면들 상에는 산화물 스페이서들이 형성될 수 있으며, 상기 산화물 스페이서들 상에는 질화물 스페이서들이 형성될 수도 있다.
도 4를 참조하면, 상기 질화물 스페이서들(116) 및 하드 마스크(112)를 식각 마스크로 이용하는 이방성 식각을 통해 상기 블록킹 막(106)을 패터닝함으로써 제1 블록킹 막 패턴(118)을 형성한다. 상기 제1 블록킹 막 패턴(118) 형성을 위한 이방성 식각은 상기 전하 트랩막 부위들(104a)이 노출되도록 수행되며, 상기 전하 트랩막(104)은 식각 저지막으로서 기능할 수 있다.
한편, 상기 제1 블록킹 막 패턴(118) 아래에 배치된 전하 트랩막 부위(104b) 내에 트랩된 전자들은 상기 노출된 전하 트랩막 부위들(104a)을 향하여 이동될 수 있다. 즉, 열적 또는 전기적 스트레스의 인가에 따라 상기 트랩된 전자들의 측방 이동이 발생될 수 있으며, 이는 불휘발성 메모리 장치의 고온 스트레스 특성 및 데이터 신뢰도를 저하시킬 수 있다.
따라서, 상기 전하 트랩막의 노출된 부위들(104a)을 제거하는 것이 바람직하다. 그러나, 상기 전하 트랩막(104)의 두께가 얇고, 상기 터널 산화막(102)과 상기 전하 트랩막(104) 사이에서의 식각 선택비가 작기 때문에, 상기 전하 트랩막 부위들(104a)을 제거하기 위하여 이방성 식각을 수행하는 경우, 공정 제어가 용이하지 않다. 또한, 상기 전하 트랩막 부위들(104a)을 제거하기 위한 이방성 식각에 의해 터널 절연막(102)이 손상될 수 있으며, 이에 따라 상기 터널 절연막(102)을 통한 누설 전류가 증가될 수 있다.
본 발명의 일 실시예에 따르면, 상기 전자들의 측방 이동은 상기 노출된 전하 트랩막 부위들(104a) 내에서 트랩 사이트들을 제거함으로써 방지될 수 있다. 구체적으로, 상기 트랩 사이트들은 산화 처리에 의해 제거될 수 있다.
도 5를 참조하면, 상기 전하 트랩막(104)으로부터 전하 트랩막 패턴(120) 및 상기 전자들의 측방 이동을 방지하기 위한 제2 블록킹 막 패턴들(122)을 형성하기 위한 산화 처리 또는 열처리가 수행될 수 있다.
상기 제2 블록킹 막 패턴들(122)은 상기 노출된 전하 트랩막 부위들(104a)을 산화시킴으로써 형성될 수 있으며, 상기 전하 트랩막 패턴(120)은 상기 제2 블록킹 막 패턴들(122) 사이에서 이들에 의해 정의된다.
예를 들면, 산소 라디칼(O*)을 이용하는 라디칼 산화가 수행될 수 있다. 상기 라디칼 산화는 약 800 내지 1100℃ 정도의 온도 및 1mTorr 내지 10Torr 정도의 압력에서 수행될 수 있다. 특히, 상기 라디칼 산화는 약 800 내지 950℃ 정도의 온도, 예를 들면, 약 900℃ 정도의 온도에서 수행될 수 있다.
또한, 상기 라디칼 산화는 산소(O2) 및 수소(H2)를 포함하는 반응 가스를 이용하여 수행될 있으며, 플라즈마 소스를 포함하는 배치식 또는 매엽식 산화 설비에서 수행될 수 있다. 상기 플라즈마 소스의 예로는 마이크로웨이브 에너지를 이용하는 리모트 플라즈마 발생기, RF(radio frequency) 파워 소스를 이용하는 MMT(modified-magnetron typed) 플라즈마 발생기 등이 있다. 한편, 상기 반응 가스의 전체 공급 유량에 대한 수소 가스의 공급 유량은 약 10 내지 33% 정도일 수 있다.
본 발명의 다른 실시예에 따르면, 산소(O2) 및 수소(H2)를 포함하는 반응 가스를 이용하여 상대적으로 낮은 온도, 예를 들면, 약 400℃ 정도의 온도에서 플라즈마 산화 처리가 수행될 수도 있다.
본 발명의 또 다른 실시예에 따르면, 상기 열처리(또는 열 산화 처리)는 산소를 포함하는 가스 분위기에서 수행될 수 있다. 예를 들면, O2, O3, H2O, NO, N2O 등과 같은 반응 가스를 이용하여 약 800 내지 1100℃ 정도의 온도에서 수행될 수 있다. 상기 가스들은 단독 또는 혼합의 형태로 사용될 수 있다. 또한, 상기 반응 가스는 N2, Ar 등과 같은 불활성 가스를 더 포함할 수도 있다.
상기 전하 트랩막(104)이 실리콘 질화물을 포함하는 경우, 상기 제2 블록킹 막 패턴들(122)은 실리콘 산질화물로 이루어질 수 있다. 또한, 상기 전하 트랩 막(104)이 고유전율 물질 또는 나노 결정 물질을 포함하는 경우에도, 상기 노출된 전하 트랩막 부위들(104a) 내의 트랩 사이트들은 상기 산화 처리 또는 열처리에 의해 충분히 제거될 수 있다.
한편, 상기 제2 블록킹 막 패턴들(122)을 형성하기 위한 산화 처리 또는 열처리에 의해 상기 질화물 스페이서들(116)의 표면 부위들이 산화될 수 있으며, 이에 따라 상기 질화물 스페이서들(116) 상에는 산질화물 스페이서들(124)이 형성될 수 있다.
또한, 도시되지는 않았으나, 본 발명의 다른 실시예에 따르면, 상기 게이트 전극(114)과 상기 하드 마스크(112) 사이에는 상기 산화 처리에 의해 상기 게이트 전극(114)의 표면 부위들이 산화되는 것을 방지하기 위한 질화막 패턴(미도시)이 제공될 수 있다. 즉, 상기 하드 마스크 막으로서 실리콘 산화막이 사용되는 경우, 상기 게이트 도전막(108) 상에는 실리콘 질화막(미도시)이 추가적으로 형성될 수 있으며, 상기 질화막 패턴은 상기 하드 마스크(112)를 식각 마스크로 이용하는 이방성 식각에 의해 형성될 수 있다.
도 6을 참조하면, 상기 산화 처리 또는 열처리를 수행한 후, 상기 게이트 전극(114)과 인접하는 반도체 기판(100)의 표면 부위들에 소스/드레인 영역들로서 기능하는 불순물 영역들(126)을 형성한다. 여기서, 불휘발성 메모리 장치(10)의 채널 영역(10a)은 상기 불순물 영역들(126) 사이에서 이들에 의해 한정될 수 있다. 상기 불순물 영역들(126)은 이온 주입 공정과 불순물 활성화를 위한 열처리 공정에 의해 형성될 수 있다.
도시되지는 않았으나, 상기 불순물 영역들(126)을 형성하기 위한 이온 주입 공정을 수행하기 전 또는 후에, 상기 제2 블록킹 막 패턴들(122)을 습식 식각을 통해 부분적으로 제거할 수 있으며, 상기 습식 식각 공정의 제어 변수로는 공정 수행 시간이 될 수 있다. 상기 습식 식각 공정은 상기 터널 절연막(102)의 손상을 방지하기 위하여 상기 터널 절연막(102)이 노출되지 않도록 수행되는 것이 바람직하다. 이 경우, 상기 제2 블록킹 막 패턴들(122)을 형성하기 위한 산화 처리는 상기 노출된 전하 트랩막 부위들(104a)이 부분적으로 산화되도록 수행될 수 있다. 예를 들어, 상기 전하 트랩막(104)으로서 실리콘 질화막이 사용되는 경우, 노출된 실리콘 질화막 부위들에 대한 산화 처리는, 상기 산화 처리 이후에 잔류하는 실리콘 질화막 부위들의 두께가 약 10Å 이하가 되도록 수행될 수 있다. 즉, 상기 산화 처리에 의해 형성된 제2 블록킹 막 패턴들은 상기 잔류하는 실리콘 질화막 부위들 상에 배치될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 불휘발성 메모리 장치의 전하 트랩막 패턴 상에는 제1 블록킹 막 패턴이 배치되며, 그 양측에는 제2 블록킹 막 패턴들이 배치된다. 따라서, 상기 전하 트랩막 패턴 내에 트랩된 전자들의 측방 이동이 방지될 수 있으며, 이에 따라 상기 불휘발성 메모리 장치의 고온 스트레스 특성, 데이터 유지 특성 및 동작 신뢰도가 크게 개선될 수 있다.
또한, 상기 제2 블록킹 막 패턴들은 산화 처리에 의해 형성되므로 터널 산화막의 손상을 방지할 수 있으며, 이에 따라 상기 터널 산화막을 통한 누설 전류를 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (41)
- 채널 영역을 갖는 기판 상에 배치된 터널 절연막;상기 터널 절연막 상에 배치되며, 상기 채널 영역으로부터 전자들을 트랩하기 위한 전하 트랩막 패턴;상기 전하 트랩막 패턴 상에 형성된 제1 블록킹 막 패턴;상기 터널 절연막 상에서 상기 전하 트랩막 패턴과 인접하여 배치되며, 상기 전하 트랩막 패턴 내에 트랩된 전자들의 측방 이동을 방지하기 위한 제2 블록킹 막 패턴들; 및상기 제1 블록킹 막 패턴 상에 형성된 게이트 전극을 포함하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 게이트 전극 상에 배치된 하드 마스크를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제2항에 있어서, 상기 게이트 전극과 상기 하드 마스크 사이에 개재되며 상기 게이트 전극의 산화를 방지하기 위한 질화막 패턴을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 게이트 전극의 측면들 상에 배치된 스페이서들을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제4항에 있어서, 상기 제1 블록킹 막 패턴은 상기 게이트 전극과 상기 스페이서들 아래에 배치되는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서, 상기 스페이서들은 실리콘 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 게이트 전극의 측면들 상에 배치된 질화물 스페이서들과, 상기 질화물 스페이서들 상에 배치된 산질화물 스페이서들을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 게이트 전극은 불순물 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 산질화물 및 금속 실리사이드로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제8항에 있어서, 상기 게이트 전극은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테 늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실리사이드(WSi), 티켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 및 탄탈륨 실리사이드(TaSi)로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 제1 블록킹 막 패턴은 실리콘 질화물보다 높은 유전 상수를 가지며, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물 및 금속 실리콘 산질화물로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제10항에 있어서, 상기 제1 블록킹 막 패턴은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 전하 트랩막 패턴은 실리콘 질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서, 상기 제2 블록킹 막 패턴들은 실리콘 산질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 전하 트랩막 패턴은 나노 결정 물질을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제14항에 있어서, 상기 전하 트랩막 패턴은 나노 결정 실리콘 (nano crystalline silicon), 나노 결정 실리콘 게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal) 및 나노 결정 게르마늄(nano crystalline germanium)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 전하 트랩막 패턴은 실리콘 질화물보다 높은 유전 상수를 가지며, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물 및 금속 실리콘 산질화물로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제16항에 있어서, 상기 전하 트랩막 패턴은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사 마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 터널 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제18항에 있어서, 상기 터널 절연막 상에 배치되며, 상기 터널 절연막보다 얇은 두께를 갖고, 금속 산화물 또는 금속 질화물을 포함하는 제2 터널 절연막을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 채널 영역과 인접하는 상기 기판의 표면 부위들에 형성된 소스/드레인 영역들을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 채널 영역을 갖는 기판 상에 터널 절연막, 전하 트랩막 및 블록킹 막을 순차적으로 형성하는 단계;상기 블록킹 막 상에 게이트 전극을 형성하는 단계;상기 전하 트랩막이 노출되도록 상기 블록킹 막을 패터닝하여 상기 전하 트랩막과 상기 게이트 전극 사이에서 제1 블록킹 막 패턴을 형성하는 단계; 및상기 노출된 전하 트랩막 부위들을 처리하여 상기 채널 영역으로부터 전자들을 트랩하기 위한 전하 트랩막 패턴과, 상기 전하 트랩막 패턴 내에 트랩된 전자들의 측방 이동을 방지하기 위한 제2 블록킹 막 패턴들을 획득하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
- 제21항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 블록킹 막 상에 게이트 도전막을 형성하는 단계;상기 게이트 도전막 상에 하드 마스크를 형성하는 단계; 및상기 하드 마스크를 식각 마스크로 사용하여 상기 게이트 도전막을 식각함으로써 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제22항에 있어서, 상기 게이트 도전막 상에 상기 게이트 전극의 산화를 방지하기 위한 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제21항에 있어서, 상기 게이트 전극의 측면들 상에 스페이서들을 형성하는 단계를 더 포함하며, 상기 전하 트랩막은 상기 스페이서들을 식각 마스크로 사용하여 패터닝되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 게이트 전극은 불순물 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 산화물, 금속 산질화물 및 금속 실리사이드로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제26항에 있어서, 상기 게이트 전극은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실리사이드(WSi), 티켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 및 탄탈륨 실리사이드(TaSi)로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제21항에 있어서, 상기 제2 블록킹 막 패턴들은 상기 노출된 전하 트랩막 부위들을 산화 처리함으로써 획득되며, 상기 전하 트랩막 패턴은 상기 제2 블록킹 막 패턴들 사이에 배치되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제28항에 있어서, 상기 산화 처리는 산소 라디칼을 이용하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제29항에 있어서, 상기 산화 처리는 O2 및 H2를 포함하는 반응 가스를 이용하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 31은(는) 설정등록료 납부시 포기되었습니다.제28항에 있어서, 상기 산화 처리는 800 내지 1100℃의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 32은(는) 설정등록료 납부시 포기되었습니다.제31항에 있어서, 상기 산화 처리는 O2, O3, H2O, NO 및 N2O로 이루어진 군으로부터 선택된 적어도 하나의 가스 분위기에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 33은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 제1 블록킹 막 패턴은 실리콘 질화물보다 높은 유전 상수를 가지며, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물 및 금속 실리콘 산질화물로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 34은(는) 설정등록료 납부시 포기되었습니다.제33항에 있어서, 상기 제1 블록킹 막 패턴은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 35은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 전하 트랩막 패턴은 실리콘 질화물 또는 나노 결정 물질을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 36은(는) 설정등록료 납부시 포기되었습니다.제35항에 있어서, 상기 나노 결정 물질은 나노 결정 실리콘 (nano crystalline silicon), 나노 결정 실리콘 게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal) 및 나노 결정 게르마늄(nano crystalline germanium)으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 37은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 전하 트랩막 패턴은 실리콘 질화물보다 높은 유전 상수를 가지며, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물 및 금속 실리콘 산질화물로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 38은(는) 설정등록료 납부시 포기되었습니다.제37항에 있어서, 상기 전하 트랩막 패턴은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 39은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 터널 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 40은(는) 설정등록료 납부시 포기되었습니다.제39항에 있어서, 상기 터널 절연막 상에 상기 터널 절연막보다 얇은 두께를 갖고 금속 산화물 또는 금속 질화물을 포함하는 제2 터널 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 41은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 채널 영역과 인접하는 상기 기판의 표면 부위들에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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