JPH0758225A - 不揮発性半導体記憶装置及びその形成方法 - Google Patents
不揮発性半導体記憶装置及びその形成方法Info
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- JPH0758225A JPH0758225A JP19862493A JP19862493A JPH0758225A JP H0758225 A JPH0758225 A JP H0758225A JP 19862493 A JP19862493 A JP 19862493A JP 19862493 A JP19862493 A JP 19862493A JP H0758225 A JPH0758225 A JP H0758225A
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Abstract
(57)【要約】
【目的】 消去時にトンネル酸化膜の劣化を抑制できる
優れたＥＥＰＲＯＭの装置及びその形成方法を提供す
る。 【構成】 この発明のＥＥＰＲＯＭの構成によれば、電
荷蓄積層１７を導体層１６と絶縁膜１４とで構成してあ
る。また、このとき絶縁膜１４を導体層１６とトンネル
酸化膜１２との間に設けてある。また、他の実施例で
は、絶縁膜１４を導体層１６と層間絶縁膜１８との間に
設けてある。また、このＥＥＰＲＯＭの形成方法によれ
ば、トンネル酸化膜１２を形成後、このトンネル酸化膜
上に絶縁膜用予備層を形成する。その後、真空または不
活性ガスをもちいた加熱処理によって絶縁膜用予備層を
酸化させて絶縁膜を形成する。
優れたＥＥＰＲＯＭの装置及びその形成方法を提供す
る。 【構成】 この発明のＥＥＰＲＯＭの構成によれば、電
荷蓄積層１７を導体層１６と絶縁膜１４とで構成してあ
る。また、このとき絶縁膜１４を導体層１６とトンネル
酸化膜１２との間に設けてある。また、他の実施例で
は、絶縁膜１４を導体層１６と層間絶縁膜１８との間に
設けてある。また、このＥＥＰＲＯＭの形成方法によれ
ば、トンネル酸化膜１２を形成後、このトンネル酸化膜
上に絶縁膜用予備層を形成する。その後、真空または不
活性ガスをもちいた加熱処理によって絶縁膜用予備層を
酸化させて絶縁膜を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、電気的に情報の書き
込み及び消去が可能で、かつ、情報の保持に外部より電
力を与える必要のない記憶効果を具えた不揮発性半導体
記憶装置（所謂ＥＥＰＲＯＭ）及びその形成方法に関す
るものである。
込み及び消去が可能で、かつ、情報の保持に外部より電
力を与える必要のない記憶効果を具えた不揮発性半導体
記憶装置（所謂ＥＥＰＲＯＭ）及びその形成方法に関す
るものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置は、例え
ば文献Ｉ（文献Ｉ：「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ」、１９９１年、４月号、Ｐ．９４〜９
８、プレスジャナール）に開示されている。
ば文献Ｉ（文献Ｉ：「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ」、１９９１年、４月号、Ｐ．９４〜９
８、プレスジャナール）に開示されている。
【０００３】図１０は、文献Ｉに開示されている不揮発
性記憶装置の構造の一例を示している。
性記憶装置の構造の一例を示している。
【０００４】先ず、図１０の構造は、ＥＴＯＸ（ＥＰＲ
ＯＭ ｗｉｔｈ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）セルとも
呼ばれ、セルの構成は以下の通りである。
ＯＭ ｗｉｔｈ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）セルとも
呼ばれ、セルの構成は以下の通りである。
【０００５】このＥＴＯＸセルの構成によれば、５０は
ｐ導電型半導体基板、５２はトンネル酸化膜、５４は電
荷蓄積層（浮遊ゲート電極とも称する。）、５６は層間
絶縁膜、５８は制御ゲート電極、６０はｎ+ 型のソース
領域、６２はｎ+ 型のドレイン領域、６４はｎ- 型のソ
ース領域及び６６は、ｐ+ 型のドレイン領域である。
ｐ導電型半導体基板、５２はトンネル酸化膜、５４は電
荷蓄積層（浮遊ゲート電極とも称する。）、５６は層間
絶縁膜、５８は制御ゲート電極、６０はｎ+ 型のソース
領域、６２はｎ+ 型のドレイン領域、６４はｎ- 型のソ
ース領域及び６６は、ｐ+ 型のドレイン領域である。
【０００６】このＥＴＯＸセルは、構造的に見ればＥＰ
ＲＯＭと同一であるが、セルのトンネル酸化膜５２を１
０ｎｍ（ナノメートル）程度に形成した点に特徴があ
る。また、ｎ+ 型ソース領域６０の下面には、バンド間
のトンネルリークを抑制するため、ｎ- 型ソース領域６
４を具えている。一方、ｎ+ 型ドレイン領域６２の下面
には書き込みの効率向上を図るため、ｐ+ 型ドレイン領
域６６を具えている。
ＲＯＭと同一であるが、セルのトンネル酸化膜５２を１
０ｎｍ（ナノメートル）程度に形成した点に特徴があ
る。また、ｎ+ 型ソース領域６０の下面には、バンド間
のトンネルリークを抑制するため、ｎ- 型ソース領域６
４を具えている。一方、ｎ+ 型ドレイン領域６２の下面
には書き込みの効率向上を図るため、ｐ+ 型ドレイン領
域６６を具えている。
【０００７】ソース領域６０、６４とドレン領域６２、
６６との間には、チャネル領域６８が形成されている。
このチャネル領域６８を有する基板５０上には、トンネ
ル酸化膜５２、浮遊ゲート電極５４、層間絶縁膜５６及
び制御ゲート電極５８がそれぞれ積層されている。な
お、基板５０上に設けられたトンネル酸化膜５２は、ソ
ース領域６０及びドレイン領域６２のそれぞれの一部分
とも接して設けられている。
６６との間には、チャネル領域６８が形成されている。
このチャネル領域６８を有する基板５０上には、トンネ
ル酸化膜５２、浮遊ゲート電極５４、層間絶縁膜５６及
び制御ゲート電極５８がそれぞれ積層されている。な
お、基板５０上に設けられたトンネル酸化膜５２は、ソ
ース領域６０及びドレイン領域６２のそれぞれの一部分
とも接して設けられている。
【０００８】次に、近年、不揮発性半導体記憶装置の主
流となりつつあるＥＴＯＸセルを用いてセルの動作方法
を簡単に説明する。
流となりつつあるＥＴＯＸセルを用いてセルの動作方法
を簡単に説明する。
【０００９】また、このときのセルの印加電圧条件を表
１に示す。
１に示す。
【００１０】
【表１】
【００１１】ＥＴＯＸセルの書き込み動作は、ドレイン
領域６２から浮遊ゲート電極５４への電子の注入によっ
て行う。すなわち、制御ゲート５８とドレイン領域６２
に正電圧、例えば１０Ｖと５Ｖをそれぞれ印加すると、
ドレイン領域６２の近傍に発生するホットエレクトロン
（熱電子）が浮遊ゲート５４に注入され、これにより、
制御ゲート電極５８からみたしきい値電圧が高い状態
（“０”状態）となる。一方、消去は、浮遊ゲート５４
中の電子をトンネル酸化膜５２を通ってソース領域６０
へ抜き取ることによって行う。すなわち、ドレイン領域
６２を開放して制御ゲート電極５８を−１０Ｖとし、か
つソース領域６０に５Ｖを印加する。このとき、トンネ
ル酸化膜５２を通してトンネル電流が浮遊ゲート５４か
らソース領域６０側へ流れ、浮遊ゲート電極中の電子が
抜き取られる。このとき、しきい値電圧は低い状態
（“１”状態）となる。
領域６２から浮遊ゲート電極５４への電子の注入によっ
て行う。すなわち、制御ゲート５８とドレイン領域６２
に正電圧、例えば１０Ｖと５Ｖをそれぞれ印加すると、
ドレイン領域６２の近傍に発生するホットエレクトロン
（熱電子）が浮遊ゲート５４に注入され、これにより、
制御ゲート電極５８からみたしきい値電圧が高い状態
（“０”状態）となる。一方、消去は、浮遊ゲート５４
中の電子をトンネル酸化膜５２を通ってソース領域６０
へ抜き取ることによって行う。すなわち、ドレイン領域
６２を開放して制御ゲート電極５８を−１０Ｖとし、か
つソース領域６０に５Ｖを印加する。このとき、トンネ
ル酸化膜５２を通してトンネル電流が浮遊ゲート５４か
らソース領域６０側へ流れ、浮遊ゲート電極中の電子が
抜き取られる。このとき、しきい値電圧は低い状態
（“１”状態）となる。
【００１２】また、読出しは、制御ゲート電極５８とド
レイン領域６２にそれぞれ１Ｖと５Ｖを印加し、かつメ
モリセルを選択してドレイン領域６２に熱電子を発生さ
せないように十分に低い電圧を印加しておき、メモリセ
ルトランジスタのしきい値電圧の差に応じて“１”また
は“０”状態を読み取る。
レイン領域６２にそれぞれ１Ｖと５Ｖを印加し、かつメ
モリセルを選択してドレイン領域６２に熱電子を発生さ
せないように十分に低い電圧を印加しておき、メモリセ
ルトランジスタのしきい値電圧の差に応じて“１”また
は“０”状態を読み取る。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＥＥＰＲＯＭは、消去時にトンネル酸化膜に高
電界が加わるため、トンネル酸化膜の膜質が劣化し、書
き換え回数を減少させるという問題があった。
た従来のＥＥＰＲＯＭは、消去時にトンネル酸化膜に高
電界が加わるため、トンネル酸化膜の膜質が劣化し、書
き換え回数を減少させるという問題があった。
【００１４】次に、この理由について図１１に示す消去
時のエネルギバンド図を参照して説明する。
時のエネルギバンド図を参照して説明する。
【００１５】図中、５２はトンネル酸化膜、５４は浮遊
ゲート電極、５６は層間絶縁膜、５８は制御ゲート電
極、６０はソース領域、７０はソース領域のフェルミ準
位、７２は浮遊ゲートのフェルミ準位、７３は電子及び
７４は制御ゲートのフェルミ準位を表す。
ゲート電極、５６は層間絶縁膜、５８は制御ゲート電
極、６０はソース領域、７０はソース領域のフェルミ準
位、７２は浮遊ゲートのフェルミ準位、７３は電子及び
７４は制御ゲートのフェルミ準位を表す。
【００１６】従来のＥＥＰＲＯＭのメモリセルは、消去
時の動作でトンネル酸化膜５２に高電界が印加され、こ
のとき浮遊ゲート電極５４中に蓄積されている電子７３
がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラー
ノルドハイム）トンネリングによって浮遊ゲート電極５
４側からソース領域６０側に放出される。このときのＦ
Ｎトンネリングの発生確率は、浮遊ゲート電極５４とト
ンネル酸化膜５２とのバリヤハイト（障壁高さ）に依存
しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜
に高電界を印加しないとＦＮ電流が流れない。例えば、
トンネル酸化膜をＳｉＯ2 膜とした場合、ＳｉＯ2 膜の
バリヤハイト（Ｅ）は、約３．２ｅＶであり、このとき
トンネル酸化膜にＦＮ電流が流れるために必要な電界は
最低でも７ＭＶ／ｃｍ（メガボルト／センチメートル）
となる。
時の動作でトンネル酸化膜５２に高電界が印加され、こ
のとき浮遊ゲート電極５４中に蓄積されている電子７３
がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラー
ノルドハイム）トンネリングによって浮遊ゲート電極５
４側からソース領域６０側に放出される。このときのＦ
Ｎトンネリングの発生確率は、浮遊ゲート電極５４とト
ンネル酸化膜５２とのバリヤハイト（障壁高さ）に依存
しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜
に高電界を印加しないとＦＮ電流が流れない。例えば、
トンネル酸化膜をＳｉＯ2 膜とした場合、ＳｉＯ2 膜の
バリヤハイト（Ｅ）は、約３．２ｅＶであり、このとき
トンネル酸化膜にＦＮ電流が流れるために必要な電界は
最低でも７ＭＶ／ｃｍ（メガボルト／センチメートル）
となる。
【００１７】実際のデバイスにおいては、ＳｉＯ2 膜に
印加される電界は、更に大きくなり最大で１０ＭＶ／ｃ
ｍ以上に達するため、トンネル酸化膜は劣化してメモリ
セルの書き換え回数が減少するという問題があった。
印加される電界は、更に大きくなり最大で１０ＭＶ／ｃ
ｍ以上に達するため、トンネル酸化膜は劣化してメモリ
セルの書き換え回数が減少するという問題があった。
【００１８】この発明は、上述した問題点に鑑み行われ
たものであり、すなわち、この発明の目的は、消去時に
トンネル酸化膜の劣化を抑制できる優れた不揮発性半導
体記憶装置及びその形成方法を提供することにある。
たものであり、すなわち、この発明の目的は、消去時に
トンネル酸化膜の劣化を抑制できる優れた不揮発性半導
体記憶装置及びその形成方法を提供することにある。
【００１９】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の不揮発性半導体記憶装置の構成によれ
ば、下地上に、トンネル酸化膜と電荷蓄積層と層間絶縁
膜と制御ゲート電極とを具える不揮発性半導体記憶装置
において、前記電荷蓄積層を導体層と絶縁膜とで構成し
たことを特徴とする。
め、この発明の不揮発性半導体記憶装置の構成によれ
ば、下地上に、トンネル酸化膜と電荷蓄積層と層間絶縁
膜と制御ゲート電極とを具える不揮発性半導体記憶装置
において、前記電荷蓄積層を導体層と絶縁膜とで構成し
たことを特徴とする。
【００２０】また、この発明の実施に当たり、好ましく
は、前記絶縁膜を、導電層とトンネル酸化膜との間に設
けてあるのが良い。
は、前記絶縁膜を、導電層とトンネル酸化膜との間に設
けてあるのが良い。
【００２１】また、この発明の実施に当たり、好ましく
は、前記絶縁膜を導電層と層間絶縁膜との間に設けてあ
るのが良い。
は、前記絶縁膜を導電層と層間絶縁膜との間に設けてあ
るのが良い。
【００２２】また、下地上に、トンネル酸化膜と電荷蓄
積層と層間絶縁膜と制御ゲート電極とを具える不揮発性
半導体記憶装置において、前記電荷蓄積層を前記導体層
と前記絶縁膜とを交互に積層して全体で少なくとも３層
構造として形成してなることを特徴とする。
積層と層間絶縁膜と制御ゲート電極とを具える不揮発性
半導体記憶装置において、前記電荷蓄積層を前記導体層
と前記絶縁膜とを交互に積層して全体で少なくとも３層
構造として形成してなることを特徴とする。
【００２３】また、この発明の実施に当たり、好ましく
は、前記絶縁膜を複数の膜として形成してある場合に
は、これら絶縁膜は同一の材料によって形成してあるの
が良い。
は、前記絶縁膜を複数の膜として形成してある場合に
は、これら絶縁膜は同一の材料によって形成してあるの
が良い。
【００２４】また、この発明の実施に当たり、好ましく
は、前記導体層を複数の層として形成してある場合に
は、これら導体層は同一の材料によって形成してあるの
が良い。
は、前記導体層を複数の層として形成してある場合に
は、これら導体層は同一の材料によって形成してあるの
が良い。
【００２５】また、この発明の実施に当たり、好ましく
は、前記導体層は異なった材料によって形成してあるの
が良い。
は、前記導体層は異なった材料によって形成してあるの
が良い。
【００２６】また、この発明の実施に当たり、好ましく
は、前記絶縁膜をシリコン窒化膜、タンタル酸化膜、チ
タン酸化膜及びアルミ酸化膜の中から選ばれた１種類の
絶縁膜とするのが良い。
は、前記絶縁膜をシリコン窒化膜、タンタル酸化膜、チ
タン酸化膜及びアルミ酸化膜の中から選ばれた１種類の
絶縁膜とするのが良い。
【００２７】また、この発明の実施に当たり、好ましく
は、前記導体層をポリシリコン層、シリコン層、高融点
金属層及び高融点金属シリサイド層の中から選ばれた１
種類の導体層とするのが良い。
は、前記導体層をポリシリコン層、シリコン層、高融点
金属層及び高融点金属シリサイド層の中から選ばれた１
種類の導体層とするのが良い。
【００２８】また、この発明の不揮発性半導体装置の形
成方法によれば、下地上に、トンネル酸化膜と電荷蓄積
層と層間絶縁膜と制御ゲート電極とを具える不揮発性半
導体記憶装置を形成するに当たり、（ａ）前記トンネル
酸化膜の形成後、該トンネル酸化膜上に絶縁膜用予備層
を形成する工程と、（ｂ）その後、真空または不活性ガ
スを用いた加熱処理によって前記絶縁膜用予備層を酸化
させ、絶縁膜を形成する工程とを含むことを特徴とす
る。
成方法によれば、下地上に、トンネル酸化膜と電荷蓄積
層と層間絶縁膜と制御ゲート電極とを具える不揮発性半
導体記憶装置を形成するに当たり、（ａ）前記トンネル
酸化膜の形成後、該トンネル酸化膜上に絶縁膜用予備層
を形成する工程と、（ｂ）その後、真空または不活性ガ
スを用いた加熱処理によって前記絶縁膜用予備層を酸化
させ、絶縁膜を形成する工程とを含むことを特徴とす
る。
【００２９】また、この発明の不揮発性半導体装置の形
成方法によれば、好ましくは、（ａ）前記電荷蓄積層の
形成後、該電荷蓄積層上に絶縁膜用予備層を形成する工
程と、（ｂ）その後、前記絶縁膜用予備層上に層間絶縁
膜を形成した後、真空または不活性ガスを用いた加熱処
理によって前記絶縁膜用予備層を酸化させ、絶縁膜を形
成する工程とを含むのが良い。
成方法によれば、好ましくは、（ａ）前記電荷蓄積層の
形成後、該電荷蓄積層上に絶縁膜用予備層を形成する工
程と、（ｂ）その後、前記絶縁膜用予備層上に層間絶縁
膜を形成した後、真空または不活性ガスを用いた加熱処
理によって前記絶縁膜用予備層を酸化させ、絶縁膜を形
成する工程とを含むのが良い。
【００３０】また、この発明の実施に当たり、好ましく
は、前記絶縁膜用予備層の材料を、チタン（Ｔｉ）及び
アルミニウム（Ａｌ）の中から選ばれた１種類の材料と
するのが良い。
は、前記絶縁膜用予備層の材料を、チタン（Ｔｉ）及び
アルミニウム（Ａｌ）の中から選ばれた１種類の材料と
するのが良い。
【００３１】また、この発明の不揮発性半導体記憶装置
の形成方法において、好ましくは、（ａ）前記トンネル
酸化膜の形成後、該トンネル酸化膜を含む露出面に絶縁
膜用予備層を形成する工程と、（ｂ）その後、真空また
は不活性ガスを用いた加熱処理によって前記絶縁膜用予
備層を酸化させ、絶縁膜を形成する工程と、（ｃ）続い
て、前記絶縁膜上に導体層を形成する工程と、（ｄ）更
に、前記導体層上に前記層間絶縁膜と制御ゲート電極と
を順次積層して形成する工程とを含むのが良い。
の形成方法において、好ましくは、（ａ）前記トンネル
酸化膜の形成後、該トンネル酸化膜を含む露出面に絶縁
膜用予備層を形成する工程と、（ｂ）その後、真空また
は不活性ガスを用いた加熱処理によって前記絶縁膜用予
備層を酸化させ、絶縁膜を形成する工程と、（ｃ）続い
て、前記絶縁膜上に導体層を形成する工程と、（ｄ）更
に、前記導体層上に前記層間絶縁膜と制御ゲート電極と
を順次積層して形成する工程とを含むのが良い。
【００３２】
【作用】上述したこの不揮発性半導体記憶装置によれ
ば、電荷蓄積層を導体層と絶縁膜とで構成してある。ま
た、このとき絶縁膜を導体層とトンネル酸化膜との間に
設けてある。また、他の実施例では絶縁膜を導体層と層
間絶縁膜との間に設けてある。
ば、電荷蓄積層を導体層と絶縁膜とで構成してある。ま
た、このとき絶縁膜を導体層とトンネル酸化膜との間に
設けてある。また、他の実施例では絶縁膜を導体層と層
間絶縁膜との間に設けてある。
【００３３】この絶縁膜は、トンネル酸化膜や層間絶縁
膜よりバリヤハイト（ここで、バリヤハイトとは、導体
層のフェルミ準位とトンネル酸化膜のコンダクションバ
ンドの差をいう。）の低い材料を用いるため、従来のバ
リヤハイトの高い材料（例えばＳｉＯ2 ）に比べてファ
ウラーノルドハイム電流（以下、ＦＮ電流という。）が
大きくなり、従って、従来と同じＦＮ電流をながすため
に必要なトンネル酸化膜の電界を低く抑えることができ
る。この理由について、以下に説明する。
膜よりバリヤハイト（ここで、バリヤハイトとは、導体
層のフェルミ準位とトンネル酸化膜のコンダクションバ
ンドの差をいう。）の低い材料を用いるため、従来のバ
リヤハイトの高い材料（例えばＳｉＯ2 ）に比べてファ
ウラーノルドハイム電流（以下、ＦＮ電流という。）が
大きくなり、従って、従来と同じＦＮ電流をながすため
に必要なトンネル酸化膜の電界を低く抑えることができ
る。この理由について、以下に説明する。
【００３４】ＦＮ電流の理論式（後述する）を用いてシ
リコン酸化膜とシリコン窒化膜の電界と電流密度の関係
を計算した結果を図３に示す。シリコン酸化膜のバリヤ
ハイト（Фb ）は３．２ｅＶであり、シリコン窒化膜の
バリヤハイト（Фb ）は２．０５ｅＶである。仮に、バ
リヤハイトの低いシリコン窒化膜をトンネル酸化膜とし
て用いた場合、シリコン窒化膜の電界がバリヤハイトの
高いシリコン酸化膜に比べて小さくなることがわかる。
従って、この発明のように導体層とトンネル酸化膜或い
は導体層と層間絶縁膜との間にバリヤハイトの低い絶縁
膜を形成することによってシリコン酸化膜及びシリコン
窒化膜の電界の中間領域の電界を形成できると考えられ
る。よって、消去時にトンネル酸化膜の電界が低い状態
であっても消去を行えるため、トンネル酸化膜の膜質の
劣化が抑制できる。従って、デバイスとしての書き込み
回数の向上が期待できる。
リコン酸化膜とシリコン窒化膜の電界と電流密度の関係
を計算した結果を図３に示す。シリコン酸化膜のバリヤ
ハイト（Фb ）は３．２ｅＶであり、シリコン窒化膜の
バリヤハイト（Фb ）は２．０５ｅＶである。仮に、バ
リヤハイトの低いシリコン窒化膜をトンネル酸化膜とし
て用いた場合、シリコン窒化膜の電界がバリヤハイトの
高いシリコン酸化膜に比べて小さくなることがわかる。
従って、この発明のように導体層とトンネル酸化膜或い
は導体層と層間絶縁膜との間にバリヤハイトの低い絶縁
膜を形成することによってシリコン酸化膜及びシリコン
窒化膜の電界の中間領域の電界を形成できると考えられ
る。よって、消去時にトンネル酸化膜の電界が低い状態
であっても消去を行えるため、トンネル酸化膜の膜質の
劣化が抑制できる。従って、デバイスとしての書き込み
回数の向上が期待できる。
【００３５】また、電荷蓄積層を導体層と絶縁膜とを交
互に積層して全体で少なくとも３層構造として形成して
ある。このような構造であってもこれら複数の絶縁膜を
ダイレクトトンネリングすることにより、トンネル酸化
膜界面では電子のエネルギーは高くなり実効的にトンネ
ル酸化膜のバリヤハイトを低下させることになる。従っ
て、ＦＮ電流を流すために必要な全体としてのトンネル
酸化膜の電界を小さくできるため、消去時のトンネル酸
化膜の膜質の劣化を抑制することができる。
互に積層して全体で少なくとも３層構造として形成して
ある。このような構造であってもこれら複数の絶縁膜を
ダイレクトトンネリングすることにより、トンネル酸化
膜界面では電子のエネルギーは高くなり実効的にトンネ
ル酸化膜のバリヤハイトを低下させることになる。従っ
て、ＦＮ電流を流すために必要な全体としてのトンネル
酸化膜の電界を小さくできるため、消去時のトンネル酸
化膜の膜質の劣化を抑制することができる。
【００３６】また、この発明の不揮発性半導体記憶装置
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。
【００３７】その後、絶縁膜用予備層を真空または不活
性ガスを用いた加熱処理によって酸化させ、絶縁膜を形
成する。トンネル酸化膜はＳｉＯ2 膜で形成されている
ため、このＳｉＯ2 中の酸素を絶縁膜用予備層に取り込
んで絶縁膜を形成することができる。従って、従来のよ
うに特別に酸素ガスを炉内に導入する必要はなくなる。
性ガスを用いた加熱処理によって酸化させ、絶縁膜を形
成する。トンネル酸化膜はＳｉＯ2 膜で形成されている
ため、このＳｉＯ2 中の酸素を絶縁膜用予備層に取り込
んで絶縁膜を形成することができる。従って、従来のよ
うに特別に酸素ガスを炉内に導入する必要はなくなる。
【００３８】一方、絶縁膜を導電層と層間絶縁膜との間
に設ける場合の形成方法は、電荷蓄積層の形成後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも従来のように酸素
ガスを用いずに層間絶縁膜中に含まれる酸素を絶縁膜用
予備層に取り込んで絶縁膜を形成することができる。
に設ける場合の形成方法は、電荷蓄積層の形成後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも従来のように酸素
ガスを用いずに層間絶縁膜中に含まれる酸素を絶縁膜用
予備層に取り込んで絶縁膜を形成することができる。
【００３９】
【実施例】以下、この発明の電気的に情報の書き換えの
できる不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭと
称する。）の構造を図１、図４及び図６を参照して説明
する。しかしながら、各図は、この発明が理解できる程
度に各構成成分の形状、大きさ、及び配置を概略的に示
してあるにすぎない。また、各図は、ＥＥＰＲＯＭの要
部断面構造の一部を示している。
できる不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭと
称する。）の構造を図１、図４及び図６を参照して説明
する。しかしながら、各図は、この発明が理解できる程
度に各構成成分の形状、大きさ、及び配置を概略的に示
してあるにすぎない。また、各図は、ＥＥＰＲＯＭの要
部断面構造の一部を示している。
【００４０】図１は、この発明の第１実施例のＥＥＰＲ
ＯＭの主要構造を示した断面図である。第１実施例は、
絶縁膜を導電層とトンネル酸化膜との間に設けた例であ
る。
ＯＭの主要構造を示した断面図である。第１実施例は、
絶縁膜を導電層とトンネル酸化膜との間に設けた例であ
る。
【００４１】先ず、第１導電型の半導体基板１０として
ｐ導電型半導体基板（以下、基板と称する。）を用い
る。この基板１０上にトンネル酸化膜１２、絶縁膜１
４、導体層１６、層間絶縁膜１８及び制御ゲート電極２
０がそれぞれ積層されている。なお、この発明の第１実
施例では、トンネル酸化膜１２と層間絶縁膜１８をＳｉ
Ｏ2 膜とし、絶縁膜１４を例えばチタン酸化膜とする。
このチタン酸化膜１４の膜厚を、例えば１ｎｍ〜１０ｎ
ｍ程度とする。更に、導体層１６と制御ゲート電極２０
の材料を例えばポリシリコンとする。
ｐ導電型半導体基板（以下、基板と称する。）を用い
る。この基板１０上にトンネル酸化膜１２、絶縁膜１
４、導体層１６、層間絶縁膜１８及び制御ゲート電極２
０がそれぞれ積層されている。なお、この発明の第１実
施例では、トンネル酸化膜１２と層間絶縁膜１８をＳｉ
Ｏ2 膜とし、絶縁膜１４を例えばチタン酸化膜とする。
このチタン酸化膜１４の膜厚を、例えば１ｎｍ〜１０ｎ
ｍ程度とする。更に、導体層１６と制御ゲート電極２０
の材料を例えばポリシリコンとする。
【００４２】更に、基板１０には、第２導電型の第１不
純物領域２２及び第２不純物領域２４とを具えている。
この第１及び第２不純物領域２２及び２４は例えばひ素
（Ａｓ）が注入されている。
純物領域２２及び第２不純物領域２４とを具えている。
この第１及び第２不純物領域２２及び２４は例えばひ素
（Ａｓ）が注入されている。
【００４３】次に、図２を参照してこの発明の第１実施
例における消去時の電子の引き抜き状況につき説明す
る。なお、図２のエネルギバンド図の構成は図１の構造
体と同一である。
例における消去時の電子の引き抜き状況につき説明す
る。なお、図２のエネルギバンド図の構成は図１の構造
体と同一である。
【００４４】このエネルギバンドは、ソース領域２４、
トンネル酸化膜１２、チタン酸化膜１４、導体層１６、
層間絶縁膜１８及び制御ゲート電極２０とから構成され
ている。ここで、絶縁膜１４は、トンネル酸化膜（Ｓｉ
Ｏ2 膜）よりバリヤハイトの低いチタン酸化膜を用い
る。
トンネル酸化膜１２、チタン酸化膜１４、導体層１６、
層間絶縁膜１８及び制御ゲート電極２０とから構成され
ている。ここで、絶縁膜１４は、トンネル酸化膜（Ｓｉ
Ｏ2 膜）よりバリヤハイトの低いチタン酸化膜を用い
る。
【００４５】第１実施例のセルの消去を行うときは、上
述した従来の方法と同様にして制御ゲート電極２０に負
電圧を印加し、一方、ソース領域２４には、正電圧を印
加して導体層１６中に蓄積されている電子２６をチタン
酸化膜１４とトンネル酸化膜１２とを介してソース領域
２４側へ放出させる。
述した従来の方法と同様にして制御ゲート電極２０に負
電圧を印加し、一方、ソース領域２４には、正電圧を印
加して導体層１６中に蓄積されている電子２６をチタン
酸化膜１４とトンネル酸化膜１２とを介してソース領域
２４側へ放出させる。
【００４６】このとき、チタン酸化膜１４を導体層１６
とトンネル酸化膜１２の間に設けることにより、実質的
にバリヤハイトの低いチタン酸化膜１４の影響を受けて
ＦＮ電流は大きくなる。その理由は、ＦＮ電流の理論式
からも理解できる。
とトンネル酸化膜１２の間に設けることにより、実質的
にバリヤハイトの低いチタン酸化膜１４の影響を受けて
ＦＮ電流は大きくなる。その理由は、ＦＮ電流の理論式
からも理解できる。
【００４７】この理由につき以下に説明する。
【００４８】一般に、高電界領域の酸化膜におけるＦＮ
電流は、次式により与えられる。ここで、ＦＮ電流と
は、酸化膜中の電界によって導体層とトンネル酸化膜の
界面に形成されたポテンシャル障壁を通してトンネル効
果により電子がトンネル酸化膜中に注入される電流のこ
とをいう（文献ＩＩ：「超ＬＳＩ総合辞典」、サイエン
スフォーラム、Ｐ．６９９参照）。
電流は、次式により与えられる。ここで、ＦＮ電流と
は、酸化膜中の電界によって導体層とトンネル酸化膜の
界面に形成されたポテンシャル障壁を通してトンネル効
果により電子がトンネル酸化膜中に注入される電流のこ
とをいう（文献ＩＩ：「超ＬＳＩ総合辞典」、サイエン
スフォーラム、Ｐ．６９９参照）。
【００４９】 Ｊ＝ＡＥOX 2 ｅｘｐ（−Ｂ／Ｅox） （１） ただし、Ａ＝ｑ2 ｍ／８πｈφb ｍ* Ｂ＝４√（２ｍ* ）（ｑφb ）3/2 ／３ｑｈＥox で表される。ここで、φb は障壁高さ、ｍは自由電子質
量、ｍ* は禁制帯中の電子の実効質量、ｈはプランク定
数、Ｅoxは例えばＳｉＯ2 膜に印加される電界及びｑは
電子電荷を表す。（１）式からバリヤハイト、φb が小
さいときＦＮ電流は大きくなる。従って、トンネル酸化
膜中の電界を低くすることができる。
量、ｍ* は禁制帯中の電子の実効質量、ｈはプランク定
数、Ｅoxは例えばＳｉＯ2 膜に印加される電界及びｑは
電子電荷を表す。（１）式からバリヤハイト、φb が小
さいときＦＮ電流は大きくなる。従って、トンネル酸化
膜中の電界を低くすることができる。
【００５０】（１）式を用いてシリコン酸化膜とシリコ
ン窒化膜の電界−電流密度特性を表したのが図３であ
る。ここでは、横軸に電界（ＭＶ／ｃｍ）を取り、縦軸
に電流密度（Ａ／ｃｍ2 ）を取って表している。
ン窒化膜の電界−電流密度特性を表したのが図３であ
る。ここでは、横軸に電界（ＭＶ／ｃｍ）を取り、縦軸
に電流密度（Ａ／ｃｍ2 ）を取って表している。
【００５１】図３の曲線Ｉ及び曲線ＩＩは、それぞれシ
リコン酸化膜及びシリコン窒化膜の曲線を表している。
このとき、シリコン酸化膜（曲線Ｉ）のバリヤハイトφ
b は３．２ｅＶとし、シリコン窒化膜（曲線ＩＩ）のバ
リヤハイトφb は２．０５ｅＶとして計算してある。
リコン酸化膜及びシリコン窒化膜の曲線を表している。
このとき、シリコン酸化膜（曲線Ｉ）のバリヤハイトφ
b は３．２ｅＶとし、シリコン窒化膜（曲線ＩＩ）のバ
リヤハイトφb は２．０５ｅＶとして計算してある。
【００５２】この図３からも理解できるように、シリコ
ン酸化膜よりもバリヤハイトの低いシリコン窒化膜のほ
うが同一電流を流すときの電界は小さくなる。従って、
このシリコン酸化膜とバリヤハイトの低いシリコン窒化
膜を積層させることによりシリコン酸化膜（曲線Ｉ）と
シリコン窒化膜（曲線ＩＩ）の電界の中間の領域に電界
をもってくることができると考えられる。
ン酸化膜よりもバリヤハイトの低いシリコン窒化膜のほ
うが同一電流を流すときの電界は小さくなる。従って、
このシリコン酸化膜とバリヤハイトの低いシリコン窒化
膜を積層させることによりシリコン酸化膜（曲線Ｉ）と
シリコン窒化膜（曲線ＩＩ）の電界の中間の領域に電界
をもってくることができると考えられる。
【００５３】上述した理由から、この発明の実施例のよ
うにシリコン酸化膜とバリヤハイトの低いチタン酸化膜
を組み合わせても電界を低くできると考えられる。従っ
て、トンネル酸化膜１２中のＦＮ電流が流れるのに必要
なトンネル酸化膜１２の電界も低く抑えることができ
る。
うにシリコン酸化膜とバリヤハイトの低いチタン酸化膜
を組み合わせても電界を低くできると考えられる。従っ
て、トンネル酸化膜１２中のＦＮ電流が流れるのに必要
なトンネル酸化膜１２の電界も低く抑えることができ
る。
【００５４】従って、トンネル酸化膜１２の劣化を抑制
し、デバイスの書き換え回数の向上も期待できる。ま
た、導体層１６中の電荷の保持は、最も高いバリヤハイ
トを有するトンネル酸化膜１２で決まるため、電荷保持
特性は従来の構造に比べて低下しないという利点もあ
る。
し、デバイスの書き換え回数の向上も期待できる。ま
た、導体層１６中の電荷の保持は、最も高いバリヤハイ
トを有するトンネル酸化膜１２で決まるため、電荷保持
特性は従来の構造に比べて低下しないという利点もあ
る。
【００５５】次に、図４を参照して第２実施例のＥＥＰ
ＲＯＭの構造につき説明する。
ＲＯＭの構造につき説明する。
【００５６】この第２実施例のＥＥＰＲＯＭの構造は、
絶縁膜１４を導電層１６と層間絶縁膜１８との間に設け
た点が第１実施例と異なっている。その他の構造は第１
実施例と同一であるから説明を省略する。
絶縁膜１４を導電層１６と層間絶縁膜１８との間に設け
た点が第１実施例と異なっている。その他の構造は第１
実施例と同一であるから説明を省略する。
【００５７】次に、図５を参照してメモリセルの消去時
の電子の制御ゲート電極側への放出状況につき説明す
る。尚、図５のエネルギバンド図の構成は、図４の構造
体と同一である。
の電子の制御ゲート電極側への放出状況につき説明す
る。尚、図５のエネルギバンド図の構成は、図４の構造
体と同一である。
【００５８】第２実施例では、制御ゲート電極２０に正
電圧を印加して消去を行う。この場合もバリヤハイトの
低い絶縁膜１４が導体層１６と層間絶縁膜１８の間にあ
るため、第１実施例のときと同じ理由によって層間絶縁
膜を低い電界にしてもＦＮ電流は制御ゲート電極２０側
へ流れる。従って、制御ゲート電極２０と導体層１６間
の層間絶縁膜１８の電界を低くすることができるため、
層間絶縁膜１８の劣化は抑制される。
電圧を印加して消去を行う。この場合もバリヤハイトの
低い絶縁膜１４が導体層１６と層間絶縁膜１８の間にあ
るため、第１実施例のときと同じ理由によって層間絶縁
膜を低い電界にしてもＦＮ電流は制御ゲート電極２０側
へ流れる。従って、制御ゲート電極２０と導体層１６間
の層間絶縁膜１８の電界を低くすることができるため、
層間絶縁膜１８の劣化は抑制される。
【００５９】次に、この発明の第３実施例のＥＥＰＲＯ
Ｍの構造を図６を参照して説明する。
Ｍの構造を図６を参照して説明する。
【００６０】第３実施例の構造は、基板１０上に先ずト
ンネル酸化膜１２を具えてある。このトンネル酸化膜１
２上に導体層１９と絶縁膜１５とを交互に積層して全体
で少なくとも３層構造とし、電荷蓄積層２７を形成して
ある。
ンネル酸化膜１２を具えてある。このトンネル酸化膜１
２上に導体層１９と絶縁膜１５とを交互に積層して全体
で少なくとも３層構造とし、電荷蓄積層２７を形成して
ある。
【００６１】図６は、３層構造積層膜の上に導体層１６
を設けてあるが、３層構造を複数個設けて全体で電荷蓄
積層構造としても良い。また、第３実施例に用いるトン
ネル酸化膜１２、導体層１９、層間絶縁膜１８及び制御
ゲート電極２０の材料は第１実施例と同様の材料を用い
る。
を設けてあるが、３層構造を複数個設けて全体で電荷蓄
積層構造としても良い。また、第３実施例に用いるトン
ネル酸化膜１２、導体層１９、層間絶縁膜１８及び制御
ゲート電極２０の材料は第１実施例と同様の材料を用い
る。
【００６２】また、導体層上に層間絶縁膜１８と制御ゲ
ート電極２０とを積層させてある。
ート電極２０とを積層させてある。
【００６３】図６のＥＥＰＲＯＭ構造をエネルギバンド
図として示したのが図７の（Ａ）及び（Ｂ）である。
図として示したのが図７の（Ａ）及び（Ｂ）である。
【００６４】図７の（Ａ）及び（Ｂ）は、消去時に導体
層１６中に蓄積されている電子２６をソース領域２４側
或は制御ゲート電極２０側へ放出させるときの状況を示
している。なお、導体層１６中の電子２６をソース領域
２４に引く抜くときは、制御ゲート電極２０側に負電
圧、ソース領域２４に正電圧を印加して行う。また、制
御ゲート電極２０側に電子を引く抜くときは、制御ゲー
ト電極２０側に正電圧、ソース領域２４側に負電圧を印
加して行う。尚、導体層１９と絶縁膜１５の膜厚をそれ
ぞれ１ｎｍ〜５ｎｍ程度とし、３層構造以上として形成
するのが良い。
層１６中に蓄積されている電子２６をソース領域２４側
或は制御ゲート電極２０側へ放出させるときの状況を示
している。なお、導体層１６中の電子２６をソース領域
２４に引く抜くときは、制御ゲート電極２０側に負電
圧、ソース領域２４に正電圧を印加して行う。また、制
御ゲート電極２０側に電子を引く抜くときは、制御ゲー
ト電極２０側に正電圧、ソース領域２４側に負電圧を印
加して行う。尚、導体層１９と絶縁膜１５の膜厚をそれ
ぞれ１ｎｍ〜５ｎｍ程度とし、３層構造以上として形成
するのが良い。
【００６５】図７から理解できるように、電荷蓄積層２
７を導体層１９と絶縁膜１５とを交互に積層することに
よっても消去時の電子の放出効率は向上する。この理由
は、複数の絶縁膜をダイレクトトンネリングすることに
より、トンネル酸化膜界面では電子のエネルギーが高く
なり実効的にトンネル酸化膜のバリヤハイトを低下させ
ることになるためである。従って、上述したと同じ理由
によって電荷蓄積層２７とトンネル酸化膜１２の電界を
低くできるため、この場合も消去時によるトンネル酸化
膜１２の劣化が抑制される。また、複数の導体層１９と
絶縁膜１５を積層して形成することによって、導体層を
新たに設けなくても導体層１９中に電荷を保持すること
ができるという利点もある。
７を導体層１９と絶縁膜１５とを交互に積層することに
よっても消去時の電子の放出効率は向上する。この理由
は、複数の絶縁膜をダイレクトトンネリングすることに
より、トンネル酸化膜界面では電子のエネルギーが高く
なり実効的にトンネル酸化膜のバリヤハイトを低下させ
ることになるためである。従って、上述したと同じ理由
によって電荷蓄積層２７とトンネル酸化膜１２の電界を
低くできるため、この場合も消去時によるトンネル酸化
膜１２の劣化が抑制される。また、複数の導体層１９と
絶縁膜１５を積層して形成することによって、導体層を
新たに設けなくても導体層１９中に電荷を保持すること
ができるという利点もある。
【００６６】このとき導体層１９の材料として、ポリシ
リコン、シリコン、高融点金属及び高融点金属シリサイ
ドの中から選ばれた１種類の材料を用いると良い。ま
た、絶縁膜１５として、第１及び第２実施例のときと同
様にシリコン酸化膜、シリコン窒化膜、タンタル酸化
膜、チタン酸化膜及びアルミ酸化膜の中から選ばれた１
種類の絶縁膜を用いれば良い。
リコン、シリコン、高融点金属及び高融点金属シリサイ
ドの中から選ばれた１種類の材料を用いると良い。ま
た、絶縁膜１５として、第１及び第２実施例のときと同
様にシリコン酸化膜、シリコン窒化膜、タンタル酸化
膜、チタン酸化膜及びアルミ酸化膜の中から選ばれた１
種類の絶縁膜を用いれば良い。
【００６７】次に、図８の（Ａ）、（Ｂ）及び（Ｃ）と
図９の（Ａ）及び（Ｂ）を参照して第１実施例の形成方
法につき説明する。なお、各図は、図１の第１実施例の
断面構造の中央部を垂直に切断したときの断面を描いて
ある。
図９の（Ａ）及び（Ｂ）を参照して第１実施例の形成方
法につき説明する。なお、各図は、図１の第１実施例の
断面構造の中央部を垂直に切断したときの断面を描いて
ある。
【００６８】基板１０上にフィールド酸化膜３０を形成
するまでの工程については、一般にＬＯＣＯＳ分離法と
して文献ＩＩＩに開示されているため、詳細な説明を省
略する（文献ＩＩＩ：「最新ＬＳＩプロセス技術」、工
業調査会編、１９８３年、Ｐ．７４参照）。
するまでの工程については、一般にＬＯＣＯＳ分離法と
して文献ＩＩＩに開示されているため、詳細な説明を省
略する（文献ＩＩＩ：「最新ＬＳＩプロセス技術」、工
業調査会編、１９８３年、Ｐ．７４参照）。
【００６９】従って、ここでは、基板１０上にフィール
ド酸化膜３０が形成された後の工程につき説明する。な
お、フィ−ルド酸化膜３０の膜厚を例えば１００ｎｍ〜
１０００ｎｍとする。
ド酸化膜３０が形成された後の工程につき説明する。な
お、フィ−ルド酸化膜３０の膜厚を例えば１００ｎｍ〜
１０００ｎｍとする。
【００７０】次に、フィールド酸化膜３０を含む基板１
０の露出面に、例えば熱酸化法やＣＶＤ法を用いてトン
ネル酸化膜１２を形成する（図８の（Ａ））。このとき
のトンネル酸化膜の材料をしてＳｉＯ2 を用いて膜厚を
例えば３〜２０ｎｍ程度とする。
０の露出面に、例えば熱酸化法やＣＶＤ法を用いてトン
ネル酸化膜１２を形成する（図８の（Ａ））。このとき
のトンネル酸化膜の材料をしてＳｉＯ2 を用いて膜厚を
例えば３〜２０ｎｍ程度とする。
【００７１】次に、図８の（Ａ）の構造体の露出面にＣ
ＶＤ法、スパッタ法またはＥＢ蒸着法等を用いてチタン
層１３を形成する（図８の（Ｂ））。このときのチタン
層１３の膜厚を１ｎｍ〜５ｎｍ程度とする。その後、真
空または不活性ガス（例えば窒素ガス）を用いた加熱処
理を行うことによってチタン酸化膜１４を形成する（図
８の（Ｃ））。
ＶＤ法、スパッタ法またはＥＢ蒸着法等を用いてチタン
層１３を形成する（図８の（Ｂ））。このときのチタン
層１３の膜厚を１ｎｍ〜５ｎｍ程度とする。その後、真
空または不活性ガス（例えば窒素ガス）を用いた加熱処
理を行うことによってチタン酸化膜１４を形成する（図
８の（Ｃ））。
【００７２】この発明では、従来のように酸素ガスを使
用せず、トンネル酸化膜（ＳｉＯ2膜）１２やフィール
ド酸化膜（ＳｉＯ2 膜）３０に含有する酸素を取り込ん
でチタン酸化膜１４を形成する工程に特徴がある。
用せず、トンネル酸化膜（ＳｉＯ2膜）１２やフィール
ド酸化膜（ＳｉＯ2 膜）３０に含有する酸素を取り込ん
でチタン酸化膜１４を形成する工程に特徴がある。
【００７３】次に、ＣＶＤ法により例えばモノシラン
（ＳｉＨ4 ）ガスを用いた加熱処理によってチタン酸化
膜１４上にポリシリコン層を形成する（図示せず）。そ
の後、ホトリソグラフィ法を用いてポリシリコン層をパ
タ−ニングし、導体層１６を形成する（図９の
（Ａ））。
（ＳｉＨ4 ）ガスを用いた加熱処理によってチタン酸化
膜１４上にポリシリコン層を形成する（図示せず）。そ
の後、ホトリソグラフィ法を用いてポリシリコン層をパ
タ−ニングし、導体層１６を形成する（図９の
（Ａ））。
【００７４】次に、ＣＶＤ法により、導体層１６の露出
面に層間絶縁膜１８を形成する。この層間絶縁膜の材料
を、例えばＳｉＯ2 とする。
面に層間絶縁膜１８を形成する。この層間絶縁膜の材料
を、例えばＳｉＯ2 とする。
【００７５】次に、ＣＶＤ法により例えばモノシラン
（ＳｉＨ4 ）ガスを用いた加熱処理によって層間絶縁膜
１８上にポリシリコン層を形成した後、ホトリソグラフ
ィ法を用いてポリシリコン層（図示せず）をパターニン
グし、制御ゲート電極２０を形成する（図９の
（Ｂ））。その後、基板１０上に形成されたトンネル酸
化膜１２、チタン酸化膜１４、導体層１６、層間絶縁膜
１８及び制御ゲート電極２０部分をマスクして例えばひ
素（Ａｓ）などを用いて基板１０の表面にイオン注入す
る。このようにして基板１０の表面にソース領域及びド
レイン領域を形成する（図示せず）。
（ＳｉＨ4 ）ガスを用いた加熱処理によって層間絶縁膜
１８上にポリシリコン層を形成した後、ホトリソグラフ
ィ法を用いてポリシリコン層（図示せず）をパターニン
グし、制御ゲート電極２０を形成する（図９の
（Ｂ））。その後、基板１０上に形成されたトンネル酸
化膜１２、チタン酸化膜１４、導体層１６、層間絶縁膜
１８及び制御ゲート電極２０部分をマスクして例えばひ
素（Ａｓ）などを用いて基板１０の表面にイオン注入す
る。このようにして基板１０の表面にソース領域及びド
レイン領域を形成する（図示せず）。
【００７６】上述した工程を経てこの発明の第１実施例
のＥＥＰＲＯＭの主要部が形成される。
のＥＥＰＲＯＭの主要部が形成される。
【００７７】また、この発明の第２実施例の形成方法で
は、導体層１６上に図８の（Ｂ）の形成方法と同様にし
てチタン層１３を形成した後、チタン層１３上に例えば
ＣＶＤ法を用いて層間絶縁膜（ＳｉＯ2 膜）１８を形成
する。その後、真空または不活性ガスを用いた加熱処理
を行うことによってチタン層１３は層間絶縁膜１８中に
含有する酸素を取り込んでチタン酸化膜を形成する。
は、導体層１６上に図８の（Ｂ）の形成方法と同様にし
てチタン層１３を形成した後、チタン層１３上に例えば
ＣＶＤ法を用いて層間絶縁膜（ＳｉＯ2 膜）１８を形成
する。その後、真空または不活性ガスを用いた加熱処理
を行うことによってチタン層１３は層間絶縁膜１８中に
含有する酸素を取り込んでチタン酸化膜を形成する。
【００７８】また、この発明の第１及び第２実施例で
は、導体層の材料としてポリシリコンを用いたが、何ら
この材料に限定されるものではなく、例えばシリコン
（Ｓｉ）、高融点金属及び高融点金属シリサイドの中か
ら選ばれた１種類の材料を用いても良い。
は、導体層の材料としてポリシリコンを用いたが、何ら
この材料に限定されるものではなく、例えばシリコン
（Ｓｉ）、高融点金属及び高融点金属シリサイドの中か
ら選ばれた１種類の材料を用いても良い。
【００７９】また、第１及び第２実施例の絶縁膜にチタ
ン酸化膜を用いたが、何らこの酸化膜に限定されるもの
ではなく、例えばシリコン窒化膜、タンタル酸化膜、ア
ルミ酸化膜の中から選ばれた１種類の酸化膜をもちいて
も良い。
ン酸化膜を用いたが、何らこの酸化膜に限定されるもの
ではなく、例えばシリコン窒化膜、タンタル酸化膜、ア
ルミ酸化膜の中から選ばれた１種類の酸化膜をもちいて
も良い。
【００８０】
【発明の効果】上述した説明からも明らかなように、こ
の発明の不揮発性半導体記憶装置の構造によれば、電荷
蓄積層を導体層と絶縁膜とで構成してある。また、この
とき絶縁膜を導体層とトンネル酸化膜との間に設けてあ
る。また、他の実施例では、絶縁膜を導体層と層間絶縁
膜との間に設けてある。
の発明の不揮発性半導体記憶装置の構造によれば、電荷
蓄積層を導体層と絶縁膜とで構成してある。また、この
とき絶縁膜を導体層とトンネル酸化膜との間に設けてあ
る。また、他の実施例では、絶縁膜を導体層と層間絶縁
膜との間に設けてある。
【００８１】この絶縁膜は、トンネル酸化膜や層間絶縁
膜の材料よりもバリヤハイトの低い材料を用いているた
め、従来のトンネル酸化膜（ＳｉＯ2 膜）や層間絶縁膜
（ＳｉＯ2 膜）単体のものに比べてＦＮ電流を大きくで
きる。従って、トンネル酸化膜の電界を低く抑えること
ができるため、消去時のトンネル酸化膜の劣化を抑制で
きる。従って、デバイスの書き換え回数を著しく向上す
ることが期待できる。
膜の材料よりもバリヤハイトの低い材料を用いているた
め、従来のトンネル酸化膜（ＳｉＯ2 膜）や層間絶縁膜
（ＳｉＯ2 膜）単体のものに比べてＦＮ電流を大きくで
きる。従って、トンネル酸化膜の電界を低く抑えること
ができるため、消去時のトンネル酸化膜の劣化を抑制で
きる。従って、デバイスの書き換え回数を著しく向上す
ることが期待できる。
【００８２】また、電荷蓄積層を導体層と絶縁膜を相互
に積層して全体で少なくとも３層として形成してある。
このような２種類の異なった材料で絶縁膜と導体層とを
形成した場合でもＦＮ電流は、絶縁膜をダイレクトトン
ネリングすることによってトンネル酸化膜界面が電子の
エネルギが高くなり、実効的にトンネル酸化膜のバリヤ
ハイトは低下する。従って、トンネル酸化膜の電界も低
くできるため、消去時のトンネル酸化膜の劣化は抑制さ
れる。
に積層して全体で少なくとも３層として形成してある。
このような２種類の異なった材料で絶縁膜と導体層とを
形成した場合でもＦＮ電流は、絶縁膜をダイレクトトン
ネリングすることによってトンネル酸化膜界面が電子の
エネルギが高くなり、実効的にトンネル酸化膜のバリヤ
ハイトは低下する。従って、トンネル酸化膜の電界も低
くできるため、消去時のトンネル酸化膜の劣化は抑制さ
れる。
【００８３】また、この発明の不揮発性半導体記憶装置
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。その後、
真空または不活性ガスを用いた加熱処理によって絶縁膜
用予備層を酸化させて絶縁膜を形成する。この絶縁膜の
形成では、従来のように酸素ガスを用いずにトンネル酸
化膜中の酸素を取り込んで絶縁膜を形成する。従って、
工程の簡略化を図ることができる。
の形成方法によれば、トンネル酸化膜を形成後、このト
ンネル酸化膜上に絶縁膜用予備層を形成する。その後、
真空または不活性ガスを用いた加熱処理によって絶縁膜
用予備層を酸化させて絶縁膜を形成する。この絶縁膜の
形成では、従来のように酸素ガスを用いずにトンネル酸
化膜中の酸素を取り込んで絶縁膜を形成する。従って、
工程の簡略化を図ることができる。
【００８４】また、絶縁膜を導電層と層間絶縁膜との間
に設ける方法においても電荷蓄積層を形成した後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも層間絶縁膜中に含
まれる酸素を取り込んで絶縁膜を形成することができ
る。
に設ける方法においても電荷蓄積層を形成した後、この
電荷蓄積層上に絶縁膜用予備層を形成する。その後、絶
縁膜用予備層上に層間絶縁膜を形成して真空または不活
性ガスを用いた加熱処理によって絶縁膜用予備層を酸化
させ、絶縁膜を形成する。このときも層間絶縁膜中に含
まれる酸素を取り込んで絶縁膜を形成することができ
る。
【図１】この発明の第１実施例のＥＥＰＲＯＭ構造の要
部断面図である。
部断面図である。
【図２】この発明の第１実施例の消去時のエネルギバン
ド図である。
ド図である。
【図３】理論値から求めたシリコン酸化膜とシリコン窒
化膜の電流密度と電界特性曲線図である。
化膜の電流密度と電界特性曲線図である。
【図４】この発明の第２実施例のＥＥＰＲＯＭ構造の要
部断面図である。
部断面図である。
【図５】この発明の第２実施例の消去時のエネルギバン
ド図である。
ド図である。
【図６】この発明の第３実施例のＥＥＰＲＯＭ構造の要
部断面図である。
部断面図である。
【図７】（Ａ）〜（Ｂ）は、この発明の第３実施例の消
去時のエネルギバンド図である。
去時のエネルギバンド図である。
【図８】（Ａ）〜（Ｃ）は、この発明の第１実施例の形
成方法を説明するために供する工程図である。
成方法を説明するために供する工程図である。
【図９】（Ａ）〜（Ｂ）は、図８に続く、この発明の第
１実施例の形成方法を説明するために供する工程図であ
る。
１実施例の形成方法を説明するために供する工程図であ
る。
【図１０】従来のＥＥＰＲＯＭ構造の要部断面図であ
る。
る。
【図１１】従来のＥＥＰＲＯＭ構造の消去時のエネルギ
バンド図である。
バンド図である。
１０：ｐ導電型半導体基板 １２：トンネル酸化膜 １３：チタン層 １４：チタン酸化膜（絶縁膜） １５：絶縁膜 １６：導体層 １７、２７：電荷蓄積層 １８：層間絶縁膜 １９：導体層 ２０：制御ゲート電極 ２２：ドレイン領域 ２４：ソース領域 ２６、７３：電子 ３０：フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02
Claims (13)
- 【請求項１】 下地上に、トンネル酸化膜と電荷蓄積層
と層間絶縁膜と制御ゲート電極とを具える不揮発性半導
体記憶装置において、 前記電荷蓄積層を導体層と絶縁膜とで構成したことを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 前記絶縁膜を前記導電層と前記トンネル酸化膜との間に
設けてなることを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置において、 前記絶縁膜を前記導電層と前記層間絶縁膜との間に設け
てなることを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 下地上に、トンネル酸化膜と電荷蓄積層
と層間絶縁膜と制御ゲート電極とを具える不揮発性半導
体記憶装置において、 前記電荷蓄積層を前記導体層と前記絶縁膜とを交互に積
層して全体で少なくとも３層構造として形成してなるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置において、 前記絶縁膜を複数の膜として形成してある場合には、こ
れら絶縁膜は同一の材料によって形成してあることを特
徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項４に記載の不揮発性半導体記憶装
置において、 前記導体層を複数の膜として形成してある場合には、こ
れら導体層は同一の材料によって形成してあることを特
徴とする不揮発性半導体記憶装置。 - 【請求項７】 請求項４に記載の不揮発性半導体記憶装
置において、 前記導体層を複数の膜として形成してある場合には、こ
れら導体層は異なった材料によって形成してあることを
特徴とする不揮発性半導体記憶装置。 - 【請求項８】 請求項１に記載の不揮発性半導体記憶装
置において、 前記絶縁膜をシリコン窒化膜、タンタル酸化膜、チタン
酸化膜及びアルミ酸化膜の中から選ばれた１種類の絶縁
膜とすることを特徴とする不揮発性半導体装置。 - 【請求項９】 請求項１または請求項４に記載の不揮発
性半導体記憶装置において、 前記導体層をポリシリコン層、シリコン層、高融点金属
層及び高融点金属シリサイド層の中から選ばれた１種類
の導体層とすることを特徴とする不揮発性半導体装置。 - 【請求項１０】 下地上に、トンネル酸化膜と電荷蓄積
層と層間絶縁膜と制御ゲート電極とを具える不揮発性半
導体記憶装置を形成するに当たり、 （ａ）前記トンネル酸化膜の形成後、該トンネル酸化膜
上に絶縁膜用予備層を形成する工程と、 （ｂ）その後、真空または不活性ガスを用いた加熱処理
によって前記絶縁膜用予備層を酸化させ、絶縁膜を形成
する工程とを含むことを特徴とする不揮発性半導体記憶
装置の形成方法。 - 【請求項１１】 請求項１０に記載の不揮発性半導体記
憶装置を形成するに当たり、 （ａ）前記電荷蓄積層の形成後、該電荷蓄積層上に絶縁
膜用予備層を形成する工程と、 （ｂ）その後、前記絶縁膜用予備層上に層間絶縁膜を形
成した後、真空または不活性ガスを用いた加熱処理によ
って前記絶縁膜用予備層を酸化させ、絶縁膜を形成する
工程とを含むことを特徴とする不揮発性半導体記憶装置
の形成方法。 - 【請求項１２】 請求項１０または請求項１１の（ａ）
工程に記載の前記絶縁膜用予備層の材料を、チタン（Ｔ
ｉ）及びアルミニウム（Ａｌ）の中から選ばれた１種類
の材料とすることを特徴とする不揮発性半導体記憶装置
の形成方法。 - 【請求項１３】 請求項１０に記載の不揮発性半導体記
憶装置を形成するに当たり、 （ａ）前記トンネル酸化膜の形成後、該トンネル酸化膜
を含む露出面に絶縁膜用予備層を形成する工程と、 （ｂ）その後、真空または不活性ガスを用いた加熱処理
によって前記絶縁膜用予備層を酸化させ、絶縁膜を形成
する工程と、 （ｃ）続いて、前記絶縁膜上に導体層を形成する工程
と、 （ｄ）更に、前記導体層上に前記層間絶縁膜と制御ゲー
ト電極とを順次積層して形成する工程とを含むことを特
徴とする不揮発性半導体記憶装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19862493A JPH0758225A (ja) | 1993-08-10 | 1993-08-10 | 不揮発性半導体記憶装置及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19862493A JPH0758225A (ja) | 1993-08-10 | 1993-08-10 | 不揮発性半導体記憶装置及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758225A true JPH0758225A (ja) | 1995-03-03 |
Family
ID=16394300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19862493A Withdrawn JPH0758225A (ja) | 1993-08-10 | 1993-08-10 | 不揮発性半導体記憶装置及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758225A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004259986A (ja) * | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
| JP2008160116A (ja) * | 2006-12-21 | 2008-07-10 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその製造方法 |
| JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー， インク． | 斬新な低電力不揮発性メモリおよびゲートスタック |
| WO2009001733A1 (en) * | 2007-06-25 | 2008-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1993
- 1993-08-10 JP JP19862493A patent/JPH0758225A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004259986A (ja) * | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
| JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー， インク． | 斬新な低電力不揮発性メモリおよびゲートスタック |
| JP2008160116A (ja) * | 2006-12-21 | 2008-07-10 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその製造方法 |
| WO2009001733A1 (en) * | 2007-06-25 | 2008-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009033118A (ja) * | 2007-06-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8319269B2 (en) | 2007-06-25 | 2012-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a memory element |
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